JPS62120542A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、命令処理実行方式に関し、特に、命令コード
を解読する解読回路の制御により各種のデータ処理を実
行する演算処理装置および入出力装置を単一半導体基板
上に集積した情報処理装置の命令処理実行方式に関する
ものである。

従来の技術 近年、ハーソナルコンビュータ等マイクロコンピュータ
を用いた情報処理機器市場の急成長に伴ない、そのソフ
トウェア資産も汎用コンビコータの場合と同様膨大なも
のとなってきている。

この為、新たに高性能マイクロコンピュータを開発する
場合、特に、開発製品が一連の製品ファミリーの上位機
種として位置付けられる様な場合において、一連の下位
機種で蓄積されたソフトウェア資産の互換性あるいは継
承性ということが考慮されるに至っている。

このような観点から、従来は、上位機種上で下位機種用
ソフトウェアを実行させる手段として、まず、下位機種
用ソフトウェアの上位機種への移殖という手法が用いら
れてきた。

しかしながら、この方法も今後は、ソフトウェア数の増
大に伴なうソフトウェア検値にかかる費用と工数の増加
から、全てのソフトウェアの移殖を実現する事は極めて
困難になるものと思われる。

これを解決するものとして、第５図に示すような構成の
情報処理装置が考え出された。図示する情報処理装置４
００は、上位機種の命令セットを実行するマイクロコン
ピュータ４０１、下位機種の命令セットを実行するマイ
クロコンピュータ４０２、これら両マイクロコンピュー
タ４０１および４０２の実行を制御するエミュレーショ
ン制御装置４０３、上位機種用、下位機種用のソフトウ
ェアを格納するメモリ４０４および入出力装置４０５を
有しており、アドレスバス４０６およびデータバス４０
７により相互に接続されている。

このような構成において、上位機種用のソフトウェアを
実行する時は、エミュレーション制御装置１１０３の制
御でアドレスバス４０６およびデータバス４０７が上位
機種の命令セットを実行するマイクロコンピュータ４０
１に接続され、メモリ４０４内の上位機種用のソフトウ
ェアを実行するようになっている。

また、下位機種用のソフトウェアを実行させる時は、エ
ミュレーション制御装置４０３の制御によりアドレスバ
ス４０６およびデータバス４０７が下位機種の命令セッ
トを実行するマイクロコンピュータ４０２に接続され、
メモリ４０４内の下位機種用のソフトウェアを実行する
ようになっている。

発明が解決しようとする問題点 しかしながら、このような従来の情報処理装置では、２
つのマイクロコンビ二一夕を備え、これら両マイクロコ
ンピュータの実行動作を切換える事により、上位機種用
、下位機種用両方のソフトウェアを実行している。その
為、一方の機種のソフトウェアを実行している際には、
他方の機種のソフトウェアを実行するマイクロコンピュ
ータは全く動作せず、ハードウェア資源として非常に大
きな無駄であるといった問題点があった。

また、上位機種及び下位機種に入出力装置が内蔵されて
いる場合には、その各入出力装置には上位機種あるいは
下位機種により各々異なる固有なアドレス割付けが行な
われている。この為、各入出力装置に単一アドレスが割
付けられた従来の情報処理装置では上位機種用或いは下
位機種用のソフトウェアにおいて入出力命令が正常に実
行されない。

これを解決するために、上位機種用、下位機種用に各々
固有のアドレスを割付けた入出力装置群を２通り用意し
ていた。これら２つの入出力装置群を、上位機種用およ
び下位機種用のそれぞれのソフトウェアを実行するマイ
クロコンピュータの切換え時に、同様に切換える事が必
要となる。しかし、この場合にも、一方の入出力装置群
が動作している時には他方の入出力装置群は一切選択さ
れないので、ハードウェア資源が無駄になっているとい
う問題点がある。

このように、従来の情報処理装置では、マイクロコンピ
ュータ、入出力装置共２組用意する事より、システム規
模の増大およびそれに伴なうシステム価格の上昇を引起
こすだけでなく、それらハードウェア資源が殆ど有効に
利用されないという著しい欠点を有していた。

本発明は上述した点に鑑みて為されたものであり、シス
テム規模の縮小およびシステムコストの低減を計る情報
処理装置を提供することを目的としている。

問題点を解決するための手段 本発明は、プログラム記憶手段内に格納される第１の命
令コード群を解読する解読手段の制御により各種のデー
タ処理を実行する中央処理部と、外部との入出力データ
処理を行なう入出力部とを単一半導体基板上に集積した
情報処理装置であって、この中央処理部は、第１の命令
コード群を実行する実行手段と、プログラム記憶手段内
に格納される第２の命令コード群からアドレス情報を生
成し、このアドレス情報に基づいて第２の命令コード群
から第１の命令コード群を生成する命令コード変換記憶
手段と、実行手段へ送出する命令コードを制御する命令
コード選択手段と、第２の命令コード群に対応する入出
力部のオペランドアドレスを、第１の命令コード群に対
応する該入出力部のオペランドアドレスに変換し、特定
コードへの変換では実行手段に割込み要求を発生する入
出力オペランドアドレス変換手段とを有している。

］ 本発明にあっては、命令コード選択手段の制御によりプ
ログラム記憶手段内の第１の命令コード群を実行すると
共に、第２の命令コード群から命令コード変換記憶手段
で生成された第１の命令コード群を実行し、第２の命令
コード群に対応する入出力部に対する入出力処理におい
ては、入出力オペランドアドレス変換手段で生成された
入出力オペランドアドレスで入出力処理を行なうと共に
、特定コードへの変換で入出力オペランドアドレス変換
手段が実行手段に割込み要求を発生するようになってい
る。

実施例 以下、添付の図面を参照して本発明を実施例により詳述
する。

第１図に本発明の１実施例を示す。なお、本発明の実施
例による情報処理装置は、上位機種用の命令をそのまま
解釈実行するモード（以下ネイティブモードと記す）お
よび下位機種用の命令を該当する上位機種用の命令に交
換後解釈実行するモード（以下エミュレーションモード
と記す）の２つの実行モードを有している。

情報処理装置１００内の実行部１１０は、上位機種命令
の処理実行を行なうものである。この実行部１１０は、
次に実行すべき命令の命令コードのメモリ　１２０内格
納アドレスを指すプログラムカウンタ（以下ＰＣと記す
）１１１と、実行部１１０の動作状態を示すプログラム
ステータスワード（以下ＰＳＷと記す）１１２と、処理
データを保持する汎用レジスタ群１１３と、実行する命
令を保持する命令レジスタ１１４と、命令レジスタ１１
４の内容を解読し、各種制御信号を発生する命令デコー
ダ１１５と、命令デコーダ１１５の出力により実行部１
１０全体の動作を制御する実行制御部１１６と、実行制
御部１１６の制御により処理データに対して算術論理演
算を行う算術論理演算ユニット（以下ＡＬＵと記す）１
１７と、メモ’Ｊ　１２０内に形成されるスタック領域
の先頭アドレスを指すスタックポインタ１１９とによっ
て構成される。

また実行部１１０のＰＳＷ１１２内には、ネイティブモ
ードとエミュレーションモードとの２つの実行モードを
切換える為にモード設定フリップフロップ１１８が設け
られている。実行部１１０はＰＷＳ操作命令によりモー
ド設定フリップフロップブ１１８を書き替える事によっ
て、情報処理装置１００の実行モードを切換える。

本実施例による情報処理装置１００は、モード設定フリ
ップフロップ１１８が“１”にセットされている時はネ
イティブモードで、また“０”にリセツトされている時
はエミュレーションモードで動作するようになっている
。

情報処理装置１００は実行部１１０の他に、下位機種の
命令群を上位機種の命令群に変換する命令コード変換テ
ーブル１３０と、内部バス１４０上に読み出された上位
機種の命令かあるいは命令コード変換テーブル１３０に
より変換後の上位機種の命令かを、ＰＳＷ１１２内のモ
ード設定フリップフロップ１１８の値によって切換え、
実行部１１０に転送する命令コードセレクタ１５０と、
外部との入出力データの入出力処理を行なう入出力装置
群１６０とを含んでいる。更に、メモ！Ｊ　１２０は、
実行部１１０の処理プログラム、処理データおよび下位
機種で固有にアドレス割付けられた入出力装置群１６０
のオペランドアドレスを上位機種で割付けられた該当の
入出力装置群１６０のオペランドアドレスに変換する入
出力オペランドアドレス変換テーブル１２１を格納して
いる。これらの全機能ユニットは、内部バス１４０によ
り相互に接続されている。

次に、情報処理装置１００がネイティブモード及びエミ
ュレーションモードで動作する時の命令実行の詳細につ
いて述べる。

第２図に情報処理装置１００がネイティブモードで動作
する時の命令実行のフローチャートを示し、各ステップ
の動作を以下に説明する。

ステップ２０１： 実行部１１０は、ＰＣＩＩＩで指されるメモリ１２０内
の領域により上位機種用の命令コードを内容バス１４０
上に読みだす。

ステップ２０２： ＰＳＷ１１２内のモード設定フリップフロップ１１８が
“１”にセットされていることにより、命令コードセレ
クタ１５０は内部バス１４０上のデータを選択する。こ
れに応じて、実行部１１０は上位機種用の命令コードを
そのまま命令レジスタ１１４に取り込む。

ステップ２０３二 実行部１１０は、ＰＣＩＩＩを更新すると共に命令レジ
スタ１１４内の命令コードを命令デコーダ１１５によっ
て復号化する。

ステップ２０４： 実行制御部１１６は命令デコーダ１１５からの復号化信
号により、汎用レジスタ群１１３の読み出しおよび書き
込みを行う。それと共に、メモリ１２０、入出力装置群
１６０からのオペランドデータの読み出しあるいはメモ
リ１２０、入出力装置群１６０への処理結果の書き込み
をなす。更に、ＡＬＵ１１７の算術論理演算動作の制御
を行う。このようにして、各種命令処理を実行する。し
かる後、ステップ２０１に戻る。

以上のステップ２０１〜２０４のループ動作を繰り返す
。

第３図（Ａ）および（Ｂ）は、情報処理装置１００がエ
ミュレーションモードで動作する時の命令実行のフロー
チャートを示し、各ステップの動作を以下に説明する。

ステップ３０１： 実行部１１０は、ＰＣＩＩＩで指令されるメモ１月２０
内の領域より下位機種用の命令コードを読み出す。

ステップ３０２： 実行部１１０は命令コード情報を参照アドレスとして命
令コード変換テーブル１３０を参照し、下位機種用の命
令コードに該当する上位機種用の命令コードを命令コー
ド変換テーブル１３０より読み出す。

ステップ３０３： ＰＳＷ１１２内のモード設定フリップフロップ１１８が
′０”にリセットされていることにより、命令コードセ
レクタ１５０が命令コード変換テーブル１３０からの出
力データを選択する。実行ａ’Ｂ　１−１０は変換され
た上位機種用の命令コードを命令レジスタ１１４に取り
込む。

ステップ３０４： 実行部１１０は、ＰＣｌｌｌを更新すると共に、命令レ
ジスタ１１４内の命令コードを命令デコーダ１１５によ
り復号化する。

ステップ３０５： 命令デコーダ１１５で復号化された命令が、入出力装置
群１６０との入出力命令であるか否かを判定する。ここ
で、肯定判定の場合（■）にはステップ３０７へ移行し
、また否定判定の場合（■）にはステップ３０６へ移行
する。

ステップ３０６： 実行制御部１１６は、命令デコーダ１１５の復号化命令
により、汎用レジスタ群１１３の読み出しおよび書き込
み、メモリ　１２０からのオペランドデータの読み出し
あるいはメモリ１２０への処理結果の書き込み、ＡＬＵ
１１７の算術論理演算動作の制御を行う。このようにし
て入出力命令処理以外の各種命令処理を実行する。しか
る後ステップ３０１に戻る（■）。

ステップ３０７： 実行部１１０は、命令コードに続く下位機種で固有に割
付けられた入出力装置群１６０のオペランドアドレスを
メモリ　１２０より読み出す。

ステップ３０８： 実行部１１０はオペランドアドレス情報を参照アドレス
として、メモリ１２０内の入出力オペランドアドレス割
付けされた入出力装置群１６０に該当するオペランドア
ドレスを、上位機種で固有にアドレス割付けされた当該
入出力装置群１６０のオペランドアドレスとして読みだ
す。

ステップ３０９： 実行制御部１１６は、変換された入出力オペランドアド
レスに基づいて入出力命令処理を行ない、命令実行処理
後ステップ３０１へ戻る。

第４図は、第３図（Ｂ）のステップ３０９の別な処理実
行例を示す流れである。これは、下位機種で固有にアド
レス割付けされた特定の入出力装置について例外的な処
理を行う場合である。つまり、エミュレーションモード
時の入出力命令処理において、入出力装置群１６０内の
幾つかの入出力装置について異なる入出力処理を行なう
、或いは下位殿様で固有にアドレス割付けされた入出力
装置が入出力装置群１６０に備えられていない等の処理
の場合についてである。

コレは、入出力オペランドアドレス変換テーブル１２１
内において、例外的な処理を行なう特定の入出力装置に
対するテーブルデータに、例外処理を起動させる為の特
殊コードを予め与えておき、第４図に示すようなステッ
プを実行すればよいのである。以下第４図について説明
する。

ステップ３１１： エミュレーションモード時の入出力命令処理において、
実行部１１０はメモリ１２０内の入出力オペランドアド
レス変換テーブル１２１を参照した時に読み出された変
換オペランドアドレスであるテーブルデータが特殊コー
ドであるかどうかの判定を行なう。もし、特殊コードで
あった場合にはく肯定判定）ステップ３１３へ移行する
。

ステップ３１２ニ ステップ３１１で否定判定となった場合つまり特殊コー
ドでなかった場合に、実行制御部１１６は第３図（Ｂ）
にて示したステップ３０９と同様に、変換オペランドア
ドレスに対する入出力命令処理を行う。

ステップ３１３ニ ステップ３１１で肯定判定つまり変換オペランドアドレ
スが特殊コードであった場合には、実行制御部１１６は
、特殊コードを参照したアドレス（下位機種固有のアド
レス割付けによる入出力゛装置群１６０のオペランドア
ドレス）をスタックポインタ１１９で指されるメモリ１
２０内のスタック領域に退避させる。

ステップ３１４： 実行制御部１１６は、割込み命令コードを発生して命令
レジスフ１１４に格納する事により、ソフトウェアによ
る割込み処理に入る。割込み処理では、メモ’ＩＪ　　
１２０内のスタック領域に退避した入出力装置群１６０
のオペランドアドレスを読み出す事により、入出力装置
毎の各々の処理へ分岐する事ができる。

上述した如く、下位機種の命令コードを上位機種の命令
コードに変換する命令コード変換テーブル１３０と命令
コードセレクタ１５０と備え、実行モードを切換えるの
みで、上位機種、下位機種両方のマイクロコンピュータ
を備える事なしに、上位機種用、下位機種用の両方のソ
フトウェアを実行する事が可能である。

また、上位機種、下位機種各々に固有にアドレス割付け
された入出力装置に対する操作命令（入出力命令）にお
いても、下位機種において割付けられたアドレスを、上
位機種における該当入出力装置のアドレスに変換するテ
ーブルを備え、上位機種の入出力命令を実行する事によ
り、何ら他のハードウェアを付加する事なく、上位機種
、下位機種の入出力命令の実行が可能となっている。

発明の効果 以上詳述した如く本発明によれば、複数のマイクロコン
ピュータおよび複数のマイクロコンピュータに対応する
複数の入出力装置を備える事なく、複数のマイクロコン
ピュータのソフトウェアを処理実行する事が可能な情報
処理装置を実現することができ、システム規模の削減、
それに伴なうシステムの低価格化の点で極めて有効であ
り、更にハードウェア資源も非常に有効に活用され、実
用に供して極めて効果大である。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図である。 第２図は本発明実施例におけるネイティブモード時の命
令実行順序を示す流れ図である。 第３図（Ａｎよび（Ｂ）は本発明実施例におけるエミュ
レーションモード時の命令実行順序を示す流れ図である
。 第４図はエミュレーションモード時の入出力命令におい
て例外処理をなす場合の命令実行順序を示す流れ図であ
る。 第５図は従来の下位機種用のエミュレーション機能を備
えた情報処理装置の構成ブロック図である。 （主な参照番号） １００．４００　　・・情報処理装置、　　１１０・・
実行部、１１５・・命令デコーダ、　　１１６・・実行
制御部、１１８・・モード設定フリップフロップ、１２
０・・メモリ、 １３０・・命令コード変換テーブノペ １５０・・命令コードセレクタ、

Claims (1)

1. 【特許請求の範囲】 少なくとも第１の命令コード群を有するプログラムを格
   納するプログラム記憶手段と、 前記第１の命令コード群を解読する解読手段と、該解読
   手段によって得られる命令によって各種のデータ処理を
   為す中央処理部と、該中央処理部との間で入力データお
   よび出力データの授受を行う入出力部と、 を単一半導体基板上に集積した情報処理装置において、
   前記中央処理部は、 前記プログラムに含まれる第２の命令コード群から生成
   されるアドレス情報に基づいて、該第２の命令コード群
   から前記第１の命令コード群を生成する命令コード変換
   記憶手段と、 前記第１の命令コード群を実行する実行手段と、該実行
   手段へ送出する命令コードを制御する命令コード選択手
   段と、 前記第２の命令コード群に対応する前記入出力部のオペ
   ランドアドレスを、前記第１の命令コード群に対応する
   前記入出力部のオペランドアドレスに変換し、特定コー
   ドへの変換では前記実行手段に割り込み要求情報を発生
   する入出力オペランド変換手段と、 を有し、当該中央処理部は、前記命令コード選択手段の
   制御で、前記プログラム記憶手段内の第１の命令コード
   群を実行すると共に、前記第２の命令コード群から前記
   命令コード変換記憶手段で生成された前記第１の命令コ
   ード群を実行し、前記第２の命令コード群に対応する入
   出力部に対する入出力処理においては、前記入出力オペ
   ランドアドレス変換手段で生成された入出力オペランド
   アドレスで入出力処理を行なうと共に、前記特定コード
   への変換で前記入出力オペランドアドレス変換手段が前
   記実行手段に前記割り込み要求情報を発生するように構
   成したことを特徴とする情報処理装置。