JPS6097440A - 仮想多重プロセツサ装置 - Google Patents
仮想多重プロセツサ装置Info
- Publication number
- JPS6097440A JPS6097440A JP58204494A JP20449483A JPS6097440A JP S6097440 A JPS6097440 A JP S6097440A JP 58204494 A JP58204494 A JP 58204494A JP 20449483 A JP20449483 A JP 20449483A JP S6097440 A JPS6097440 A JP S6097440A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）′
本発明は、仮想多重プロセッサ装置、特に単一のプロセ
ッサ（以下ＣＰＵという）を用いたファームウェアによ
る仮想多重プロセッサ装置に関するものである。
ッサ（以下ＣＰＵという）を用いたファームウェアによ
る仮想多重プロセッサ装置に関するものである。
（技術の背景と問題点）
従来、一台のＣＰＵを用いて複数のＯ３（オペレーティ
ング・システム）の下で動作させ、複数台のＣＰＵが動
作している如き状態に見せる仮想計算機システムが知ら
れている。
ング・システム）の下で動作させ、複数台のＣＰＵが動
作している如き状態に見せる仮想計算機システムが知ら
れている。
該仮想計算機システムはソフトウェアによって一台のＣ
ＰＵを複数台のＣＰＵに見せかけるものである。従って
、マルチＣＰＵ計算機システムのＯ３をそのまま動作３
例えばデパック動作させることは出来ない。
ＰＵを複数台のＣＰＵに見せかけるものである。従って
、マルチＣＰＵ計算機システムのＯ３をそのまま動作３
例えばデパック動作させることは出来ない。
一方、マルチＣＰＵ計算機システム用のＯ８のデパック
等のために常に複数台のＣＰＵを用意しなければならな
いという問題点があった。
等のために常に複数台のＣＰＵを用意しなければならな
いという問題点があった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり、一
台のＣＰＵを用いてマルチＣＰＵ針算機システムのＯ８
のデパック等を可能にすることにある。そのため２本発
明の仮想多重プロセッサ装置は、主記憶装置と、単一の
プロセッサとを有する計算機システムにおいて、ソフト
ウェア・プログラムに割り当てられる第１の領域とファ
ームウェアに割り当てられる第２の領域とに分割された
上記主記憶装置と、上記第１の領域へのアクセスと上記
第２の領域へのアクセスとを切り換える切り換え手段と
、上記ソフトウェア・プログラムが意識する複数の仮想
プロセッサに夫々対応する上記仮想プロセッサの状態を
格納する上記第２の領域に設けられた状態格納領域と、
該状態格納領域に格納された情報に基づいて上記仮想プ
ロセッサを切り換える切り換え制御手段とを備え、一台
の実プロセツサを複数台の仮想プロセッサに擬似するこ
とを特徴としている。
台のＣＰＵを用いてマルチＣＰＵ針算機システムのＯ８
のデパック等を可能にすることにある。そのため２本発
明の仮想多重プロセッサ装置は、主記憶装置と、単一の
プロセッサとを有する計算機システムにおいて、ソフト
ウェア・プログラムに割り当てられる第１の領域とファ
ームウェアに割り当てられる第２の領域とに分割された
上記主記憶装置と、上記第１の領域へのアクセスと上記
第２の領域へのアクセスとを切り換える切り換え手段と
、上記ソフトウェア・プログラムが意識する複数の仮想
プロセッサに夫々対応する上記仮想プロセッサの状態を
格納する上記第２の領域に設けられた状態格納領域と、
該状態格納領域に格納された情報に基づいて上記仮想プ
ロセッサを切り換える切り換え制御手段とを備え、一台
の実プロセツサを複数台の仮想プロセッサに擬似するこ
とを特徴としている。
（発明の実施例）
以下図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の詳細な説明する概念説明図。
第２図は本発明の動作モードを説明する説明図。
第３図は本発明の状態遷移図、第４図は本発明の一実施
例構成図、第５図は本発明に係るエミュレーション・フ
ロチャート例、第６図は本発明に係るディスパッチ・フ
ロチャート例を示す。
例構成図、第５図は本発明に係るエミュレーション・フ
ロチャート例、第６図は本発明に係るディスパッチ・フ
ロチャート例を示す。
図中、ｉｉはＣＰＵ、１１−１はＲＶＭクィマ。
１１−２は割込み制御回路、１１−３はステートＦＦ、
１１−４はプリフィックス・レジスタ、１１−５はＥＣ
Ｒレジスタ、１１−６は各種レジスタ、１２は主記憶装
置２１３はＣＨＰを表す。
１１−４はプリフィックス・レジスタ、１１−５はＥＣ
Ｒレジスタ、１１−６は各種レジスタ、１２は主記憶装
置２１３はＣＨＰを表す。
第１図において１図中１１はＣＰＵであって。
本発明の仮想多重ＣＰＵの概念を説明するためのもので
ある。仮想多重ｃＰＵを構成する２例えば図示ｖｃｐｕ
ｏおよびＶＣＰＵＩは本発明に係る後述するファムウェ
アによって主記憶装置１２に格納されている一つのｏｓ
を共有し、夫々ＣＨＰ（Ｃｈａｎｎｅｌ ｐｒｏｃｅｓ
ｓｏｒ ） １３を介してｌ１０（入出力装置）等と接
続されている。
ある。仮想多重ｃＰＵを構成する２例えば図示ｖｃｐｕ
ｏおよびＶＣＰＵＩは本発明に係る後述するファムウェ
アによって主記憶装置１２に格納されている一つのｏｓ
を共有し、夫々ＣＨＰ（Ｃｈａｎｎｅｌ ｐｒｏｃｅｓ
ｓｏｒ ） １３を介してｌ１０（入出力装置）等と接
続されている。
第２図において３図中ｖｃｐｕｏおよびＶＣＰＵｌは夫
々一台の実ＣＰＵが割り当てられている状態（モード）
を示す。即ち、一台の実ＣＰＵが本発明に係る後述する
ファームウェアによってＶＣＰＵＯおよびＶＣＰＵＩと
に交互に切り換えている状態を示している。該切り換え
の際には、第２図図示■で示す後述するファームウェア
による切り換え処理を行っている。
々一台の実ＣＰＵが割り当てられている状態（モード）
を示す。即ち、一台の実ＣＰＵが本発明に係る後述する
ファームウェアによってＶＣＰＵＯおよびＶＣＰＵＩと
に交互に切り換えている状態を示している。該切り換え
の際には、第２図図示■で示す後述するファームウェア
による切り換え処理を行っている。
第３図には３本発明の状態遷移図を示してあり。
図中Ｓは５ＴＯＰ状態、ＷばＷＡＩＴ状態、ＲはＲＵＮ
状態、第１番目の文字がＶＣＰＵＯの状態。
状態、第１番目の文字がＶＣＰＵＯの状態。
第２番目の文字がＶ ＣＰ Ｕ １の状態、′は実ＣＰ
Ｕが割り当てられていない状態（後述する主記憶装置の
第２の領域に待避状態）および矢印は状態が遷移しく与
る状態を示す。また１図中一点鎖線の左側は一台の実Ｃ
ＰＵが第１図および第２図図示ｖｃｐｕｏに割り当てら
れた状態遷移図を示し。
Ｕが割り当てられていない状態（後述する主記憶装置の
第２の領域に待避状態）および矢印は状態が遷移しく与
る状態を示す。また１図中一点鎖線の左側は一台の実Ｃ
ＰＵが第１図および第２図図示ｖｃｐｕｏに割り当てら
れた状態遷移図を示し。
一点鎖線の右側は一台の実ＣＰＵが第り図および第２図
図示ＶＣＰＵＩに割り当てられた状態遷移図を示しであ
る。
図示ＶＣＰＵＩに割り当てられた状態遷移図を示しであ
る。
例えば１図中Ｉｎ１ｔｉａｌの矢印で示すＳ−８″は実
ＣＰＵがＶＣＰＵＯに割り当てられかつｖｃｐＵＯが５
ＴＯＰ状態、実ＣＰＵが割り当てられていないＶＣＰＵ
Ｉが５ＴＯＰ状態であって待避中（後述する主記憶装置
の第２の領域に待避中）である状態を現わす。同様に矢
印■で示ずＲ゛ ・Ｒは実ＣＰＵが割り当てられていな
いＶＣＰＵＯがＲＵＮ状態であって待避中である状態、
実ｃｐｕが割り当てられているＶＣＰＵＩがＲＵＮ状態
であることを現わす。このように１本発明によれば適宜
一台の実ｃｐｕをＶＣＰＵＯあるいはｖｃｐＵｌに割り
当てることにより、あたかもＯ８上２台のＣＰＵがある
如くに見える。以下説明する。
ＣＰＵがＶＣＰＵＯに割り当てられかつｖｃｐＵＯが５
ＴＯＰ状態、実ＣＰＵが割り当てられていないＶＣＰＵ
Ｉが５ＴＯＰ状態であって待避中（後述する主記憶装置
の第２の領域に待避中）である状態を現わす。同様に矢
印■で示ずＲ゛ ・Ｒは実ＣＰＵが割り当てられていな
いＶＣＰＵＯがＲＵＮ状態であって待避中である状態、
実ｃｐｕが割り当てられているＶＣＰＵＩがＲＵＮ状態
であることを現わす。このように１本発明によれば適宜
一台の実ｃｐｕをＶＣＰＵＯあるいはｖｃｐＵｌに割り
当てることにより、あたかもＯ８上２台のＣＰＵがある
如くに見える。以下説明する。
第４図において１図中１２は主記憶装置であって、ソフ
トウェア・プログラムに割り当てられる第１の領域とフ
ァームウェアに割り当てられる第２の領域とに分割され
るものである。該第１の領域には仮想多重ＣＰＵが共用
する一つのｏｓがプリフィックス・レジスタ１１−４に
よって指示されるアドレス（プリフィックスＶＭ）から
順次格納されている。
トウェア・プログラムに割り当てられる第１の領域とフ
ァームウェアに割り当てられる第２の領域とに分割され
るものである。該第１の領域には仮想多重ＣＰＵが共用
する一つのｏｓがプリフィックス・レジスタ１１−４に
よって指示されるアドレス（プリフィックスＶＭ）から
順次格納されている。
一方１本発明に係る第２の領域には、ファームウェアが
ＥＣＲレジスタ１１−５によって指示されるアドレス（
プリフィックスＨＰＶ）から順次格納されると共に、仮
想多重ＣＰＵＩ １の各種レジスタ１１−６の内容を待
避させるＶＣＰＵＯ格納域およびｖｃｐｕｉ格納域が設
けられている。
ＥＣＲレジスタ１１−５によって指示されるアドレス（
プリフィックスＨＰＶ）から順次格納されると共に、仮
想多重ＣＰＵＩ １の各種レジスタ１１−６の内容を待
避させるＶＣＰＵＯ格納域およびｖｃｐｕｉ格納域が設
けられている。
ＶＣＰＵＯとＶＣＰＵＩとの切り換えは１例えばＲＶＭ
タイマ１１−１によるタイマ割込みを契機として行われ
る。このタイマ割込みにより、今。
タイマ１１−１によるタイマ割込みを契機として行われ
る。このタイマ割込みにより、今。
実ＣＰＵが第１図および第２図図示ＶＣＰＵＯからＶＣ
ＰＵｌにディスバッチされる場合２割込み制御回路１１
−２はｐｓｗの待避を行い、所定のＰＳＷのロードを実
行すると共にステートＦＦ１１−３をセットする。そし
て、該ステートＦＦ１１−３からのセント信号に基づき
ＥＣＲレジスタ１１−５からの割り込み時のベースアド
レス信号。
ＰＵｌにディスバッチされる場合２割込み制御回路１１
−２はｐｓｗの待避を行い、所定のＰＳＷのロードを実
行すると共にステートＦＦ１１−３をセットする。そし
て、該ステートＦＦ１１−３からのセント信号に基づき
ＥＣＲレジスタ１１−５からの割り込み時のベースアド
レス信号。
即ち前述した第２の領域のプリフィックスＨＰＶ信号が
送出され、ＣＰＵＩＩは該プリフィックスＨＰ Ｖに続
くアドレスにマイクロプログラムの形で格納されている
情報を読み出してｖｃｐｕｏからＶＣＰｔＪｌに切り換
えを行うための処理をファームウェアの態様で実行する
。例えばＣＰＵＩ １内の各種レジスタ１ｌ−６（ＰＳ
Ｗ（プログラム・ステート・ワード）、ＧＲ（汎用レジ
スタ）等）の内容を第２の領域のＶＣＰＵＯ格納域に待
避させると共に、第２の領域に待避させていたＶＣＰＵ
ｌの各種レジスタ１１−６の内容を復帰させたり、ある
いは稼働状態にあるＶＣＰＵＩを識別する識別信号等を
第２の領域の所定域に格納する。
送出され、ＣＰＵＩＩは該プリフィックスＨＰ Ｖに続
くアドレスにマイクロプログラムの形で格納されている
情報を読み出してｖｃｐｕｏからＶＣＰｔＪｌに切り換
えを行うための処理をファームウェアの態様で実行する
。例えばＣＰＵＩ １内の各種レジスタ１ｌ−６（ＰＳ
Ｗ（プログラム・ステート・ワード）、ＧＲ（汎用レジ
スタ）等）の内容を第２の領域のＶＣＰＵＯ格納域に待
避させると共に、第２の領域に待避させていたＶＣＰＵ
ｌの各種レジスタ１１−６の内容を復帰させたり、ある
いは稼働状態にあるＶＣＰＵＩを識別する識別信号等を
第２の領域の所定域に格納する。
前記ＥＣＲレジスタ１１−５によって指示されたプリフ
ィックスＨＰＶＯ後に格納された一連のマイクロプログ
ラムを実行し、終了命令（ＲＴＮＴｏ ＶＭ 命令）が
読み出された場合には。
ィックスＨＰＶＯ後に格納された一連のマイクロプログ
ラムを実行し、終了命令（ＲＴＮＴｏ ＶＭ 命令）が
読み出された場合には。
前記ステートＦＦｌｌ−３のりセント端子にリセット信
号が送出され、プリフィクス・レジスタ１１−４によっ
て指示される割り込み時のベースアドレスに基づき定ま
る所定アドレスに復帰し、ＶＣＰＵＩは所定の処理を実
行する。
号が送出され、プリフィクス・レジスタ１１−４によっ
て指示される割り込み時のベースアドレスに基づき定ま
る所定アドレスに復帰し、ＶＣＰＵＩは所定の処理を実
行する。
以上の処理によって、ＶＣＰＵＯからＶＣＰＵｌにディ
スバッチされたことになる。同様にしてＶＣＰＵＩから
Ｖ−ＣＰ Ｕ Ｏにディスパッチすることも可能である
。
スバッチされたことになる。同様にしてＶＣＰＵＩから
Ｖ−ＣＰ Ｕ Ｏにディスパッチすることも可能である
。
また、ＶＣＰＵＯあるいはＶＣＰＵＩが第１の領域に格
納したプログラムを実行中に１例えば第４図図示５ＩＧ
Ｐ命令（シグナル・プロセッサ命令）を読み出した場合
には、プログラム割込み（特権命令の割込みマスク制御
ビット）によってもＶＣＰＵＯあるいはＶＣＰＵＩへの
ディスパッチを実行させることが出来る。
納したプログラムを実行中に１例えば第４図図示５ＩＧ
Ｐ命令（シグナル・プロセッサ命令）を読み出した場合
には、プログラム割込み（特権命令の割込みマスク制御
ビット）によってもＶＣＰＵＯあるいはＶＣＰＵＩへの
ディスパッチを実行させることが出来る。
尚、ＶＣＰＵＯあるいはＶＣＰＵＩのいずれか一方がＷ
ＡＩＴ状態（ＰＳＷの待ち状態ビットがセントされた状
態）にある場合には、ＲＵＮ状態にあるＶＣＰＵＯある
いはＶＣＰＵＩを動作させながらＷＡＩＴ状態にある他
方のものの時間経過をエミュレートしている。
ＡＩＴ状態（ＰＳＷの待ち状態ビットがセントされた状
態）にある場合には、ＲＵＮ状態にあるＶＣＰＵＯある
いはＶＣＰＵＩを動作させながらＷＡＩＴ状態にある他
方のものの時間経過をエミュレートしている。
第５図には、各種レジスタの内容が主記憶装置１２上に
展開されているため、特権命令を擬似するためのエミュ
レーション・フロチャート例を示しである。
展開されているため、特権命令を擬似するためのエミュ
レーション・フロチャート例を示しである。
■はレジスタ操作用の特権命令（システム制御命令ある
いはＩ１０命令）が読み出された状態を示し２例えば第
４図図示５ＩＧＰ命令等が読み出された状態を示す。
いはＩ１０命令）が読み出された状態を示し２例えば第
４図図示５ＩＧＰ命令等が読み出された状態を示す。
■はハードウェアの割込み処理を示し、第４図図示割込
み制御回路１１−２によって実行されるものであり１ス
テートの変更、旧ＰＳＷの待避。
み制御回路１１−２によって実行されるものであり１ス
テートの変更、旧ＰＳＷの待避。
処理■の割込みコードの格納、アドレス情報の格納およ
び割込み処理を実行するための新ｐｓｗのロードが実行
される状態を示す。
び割込み処理を実行するための新ｐｓｗのロードが実行
される状態を示す。
■は命令コードの解読状態を示し、■ないし■のいずれ
の命令であるかを解読する状態を示す。
の命令であるかを解読する状態を示す。
即ち、■はＩ１０命令、■はプリフィックス・レジスタ
１１−４に所定値を設定あるいは該内容を主記憶装置１
２の第１の領域に格納する命令、■は前述した５ＩＧＰ
（シグナルプロセッサ）命令。
１１−４に所定値を設定あるいは該内容を主記憶装置１
２の第１の領域に格納する命令、■は前述した５ＩＧＰ
（シグナルプロセッサ）命令。
■はＣＫＣ（クロック・コンパレータ）へのロード／ス
トア命令、■はその他の命令を示す。
トア命令、■はその他の命令を示す。
■は前述したプリフィックスＨＰＶからプリフィックス
ＶＭに復帰させるためのＲＴＮ命令を示す。
ＶＭに復帰させるためのＲＴＮ命令を示す。
［相］は次のインストラクションを実行する状態を示す
。
。
第６図には、第３図図示Ｒ−Ｒ’状態からＲ。
・Ｒ状態にディスパッチ、即ち両仮想ＣＰＵがＲＵＮ状
態であって実ＣＰＵの割り当てがＶＣＰＵＯからＶＣＰ
ＵＩに切り換わるフロチャート例を示しである。
態であって実ＣＰＵの割り当てがＶＣＰＵＯからＶＣＰ
ＵＩに切り換わるフロチャート例を示しである。
■は割込みコードがＲＶＭタイマ１１−１によるものか
否かの判Ｗ「を示し、ＹＥＳの場合には■以下の処理を
行い、ＮＯの場合には■以下の処理を行う。
否かの判Ｗ「を示し、ＹＥＳの場合には■以下の処理を
行い、ＮＯの場合には■以下の処理を行う。
■はディスパッチ・アドレスの変更を示し、第４図図示
第２の領域のＶＣＰＵＯＣＰＵ外らＶＣＰＵＩ格納域に
アドレスの切り換え等が実行される状態を示す。
第２の領域のＶＣＰＵＯＣＰＵ外らＶＣＰＵＩ格納域に
アドレスの切り換え等が実行される状態を示す。
■は現在勤作中のＶ ＣＩ） Ｕ Ｏの各種レジスタの
内容を第４図図示第２の領域のＶＣＰＵＯＣＰＵ外待避
させる状態を示す。
内容を第４図図示第２の領域のＶＣＰＵＯＣＰＵ外待避
させる状態を示す。
■はディスパッチすべきＶＣＰＵＩ格納域に格納されて
いた旧の各種レジスタの内容をＶＣＰＵｌに復帰させる
状態を示す。これにより、各種レジスタの内容がＶＣＰ
ＵＯからＶＣＰＵＩに切り換えられる。
いた旧の各種レジスタの内容をＶＣＰＵｌに復帰させる
状態を示す。これにより、各種レジスタの内容がＶＣＰ
ＵＯからＶＣＰＵＩに切り換えられる。
■はタイムスライス値を第４図図示第２Ｍタイマにセッ
トする状態を示す。これにより１次にディスパッチする
時間の設定が行われる。
トする状態を示す。これにより１次にディスパッチする
時間の設定が行われる。
■は外部割込み、プログラム割込みあるいは１１０割込
みについての第３図図示新たな状態に対応する新ＰＳＷ
をプリフィックスＨＰＶに設定する状態を示す。
みについての第３図図示新たな状態に対応する新ＰＳＷ
をプリフィックスＨＰＶに設定する状態を示す。
■はＲＴＮ命令の実行を示し、第２の領域のＶＣＰＵＩ
格納域に待避されていた旧ＰＳＷの復帰状態を示す。こ
れにより、Ｒ−Ｒ”状態にディスパッチされる。
格納域に待避されていた旧ＰＳＷの復帰状態を示す。こ
れにより、Ｒ−Ｒ”状態にディスパッチされる。
■は割込み時の各種情報を第２の領域のものから第１の
領域のものに復帰させる状態を示す。
領域のものに復帰させる状態を示す。
■はＲＴＮ命令の実行を示し、第１の領域の外部割込み
時のｐｓｗを復帰させる状態を示す。これにより割込み
前の状態に戻る。
時のｐｓｗを復帰させる状態を示す。これにより割込み
前の状態に戻る。
（発明の効果）
以上説明した如く１本発明によれば、一台のＣＰＵをフ
ァームウェアによってＯ８を共有する複数の仮想ＣＰＵ
に適宜切り換えているため、あたかも複数台のＣＰＵが
動作している如く見せかけることが可能となる。特にマ
ルチＣＰＵ用のＯ３のデパック処理等を一台のＣＰＵに
よって可能にする効果がある。
ァームウェアによってＯ８を共有する複数の仮想ＣＰＵ
に適宜切り換えているため、あたかも複数台のＣＰＵが
動作している如く見せかけることが可能となる。特にマ
ルチＣＰＵ用のＯ３のデパック処理等を一台のＣＰＵに
よって可能にする効果がある。
第１図は本発明の詳細な説明する概念説明図。
第２図は本発明の動作モードを説明する説明図。
第３図は本発明の状態遷移図、第４図は本発明の一実施
例構成図、第５図は本発明に係るエミュレーション・フ
ロチャート例、第６図は本発明に係るディスパッチ・フ
ロチャート例を示す。 図中、１１はＣＰＵ、１１−１はＲＶＭタイマ。 １１−２は割込み制御回路、１１−３はステートＦＦ、
１１−４はプリフィクス・レジスタ、１１−５はＥＣＲ
レジスタ、１１−６は各種レジスタ。 １２は主記憶装置、１３はＣＨＰを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 １ 図 ２ 第 ２ 図 笛 ５ 図 第６図
例構成図、第５図は本発明に係るエミュレーション・フ
ロチャート例、第６図は本発明に係るディスパッチ・フ
ロチャート例を示す。 図中、１１はＣＰＵ、１１−１はＲＶＭタイマ。 １１−２は割込み制御回路、１１−３はステートＦＦ、
１１−４はプリフィクス・レジスタ、１１−５はＥＣＲ
レジスタ、１１−６は各種レジスタ。 １２は主記憶装置、１３はＣＨＰを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 １ 図 ２ 第 ２ 図 笛 ５ 図 第６図
Claims (1)
- 主記憶装置と、単一のプロセッサとを有する計算機シス
テムにおいて、ソフトウェア・プログラムに割り当てら
れる第１の領域とファームウェアに割り当てられる第２
の領域とに分割された上記主記憶装置と、上記第１の領
域へのアクセスと上記第２の領域へのアクセスとを切り
換える切り換え手段と、上記ソフトウェア・プログラム
が意識する複数の仮想プロセッサに夫々対応する上記仮
想プロセッサの状態を格納する上記第２の領域に設けら
れた状態格納領域と、該状態格納領域に格納された情報
に基づいて上記仮想プロセッサを切り換える切り換え制
御手段とを備え、一台の実プロセツサを複数台の仮想プ
ロセッサに擬似することを特徴とする仮想多重プロセッ
サ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204494A JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204494A JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097440A true JPS6097440A (ja) | 1985-05-31 |
| JPH0552535B2 JPH0552535B2 (ja) | 1993-08-05 |
Family
ID=16491453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204494A Granted JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097440A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115547A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | 二重化システム・シミユレ−シヨン装置 |
| JPS644838A (en) * | 1987-06-29 | 1989-01-10 | Yokogawa Electric Corp | Method for switching os (operating system) |
| US5667205A (en) * | 1995-03-22 | 1997-09-16 | Yamashita Rubber Kabushiki Kaisha | Fluid-sealed type anti-vibration rubber device |
| US7503049B2 (en) | 2003-05-29 | 2009-03-10 | Panasonic Corporation | Information processing apparatus operable to switch operating systems |
| JP2009070043A (ja) * | 2007-09-12 | 2009-04-02 | National Institute Of Advanced Industrial & Technology | 実時間タスクにおけるブロック回避方法 |
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1983
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552535B2 (ja) | 1993-08-05 |
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