JPH0430062B2 - - Google Patents
Info
- Publication number
- JPH0430062B2 JPH0430062B2 JP57228851A JP22885182A JPH0430062B2 JP H0430062 B2 JPH0430062 B2 JP H0430062B2 JP 57228851 A JP57228851 A JP 57228851A JP 22885182 A JP22885182 A JP 22885182A JP H0430062 B2 JPH0430062 B2 JP H0430062B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- program
- ipl
- control data
- cpr
- Prior art date
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- Expired - Lifetime
Links
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- 238000000034 method Methods 0.000 claims description 10
- 108090000201 Carboxypeptidase B2 Proteins 0.000 description 29
- 238000002680 cardiopulmonary resuscitation Methods 0.000 description 25
- 102100037182 Cation-independent mannose-6-phosphate receptor Human genes 0.000 description 8
- 101001028831 Homo sapiens Cation-independent mannose-6-phosphate receptor Proteins 0.000 description 8
- 102100035966 DnaJ homolog subfamily A member 2 Human genes 0.000 description 5
- 101000931210 Homo sapiens DnaJ homolog subfamily A member 2 Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100459905 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NCP1 gene Proteins 0.000 description 2
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- 101100061273 Caenorhabditis elegans cpr-3 gene Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
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- 230000008676 import Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Description
【発明の詳細な説明】
発明の技術分野
本発明はマルチプロセツサシステムにおける
IPL（Initial Program Load）方法に係り、例え
ば電子交換システムにおけるメインプロセツサと
コールプロセツサのように機能分散及び負荷分散
されたマルチプロセツサシステムにおけるIPL方
法に関するものである。
IPL（Initial Program Load）方法に係り、例え
ば電子交換システムにおけるメインプロセツサと
コールプロセツサのように機能分散及び負荷分散
されたマルチプロセツサシステムにおけるIPL方
法に関するものである。
従来技術と問題点
例えば第１図に示すように、コールプロセツサ
（以下CPRという）３，４，５……に交換用ネツ
トワークを接続してコール処理等の交換制御を行
わせ、またメインプロセツサ（以下MPRという）
１でシステム全体の制御を行わせるようにしたマ
ルチプロセツサシステムでは、各CPR３，４，
５にプログラムを格納するためにMPR１がバツ
クアツプフアイル（以下BFという）２からプロ
グラムを読出し、IPL動作を行つている。
（以下CPRという）３，４，５……に交換用ネツ
トワークを接続してコール処理等の交換制御を行
わせ、またメインプロセツサ（以下MPRという）
１でシステム全体の制御を行わせるようにしたマ
ルチプロセツサシステムでは、各CPR３，４，
５にプログラムを格納するためにMPR１がバツ
クアツプフアイル（以下BFという）２からプロ
グラムを読出し、IPL動作を行つている。
この従来のIPL動作を第２図により説明する。
MPR１にはMPR１に対するIPLを行うため
のIPLプログラムがROM１−０に格納されて
いる。したがつて、MPR１は自己の保持して
いる上記IPLプログラムを起動させて、BF２
のローデング制御データ保持部２−０から自己
のMPRに必要なローデング制御データを読出
している。
のIPLプログラムがROM１−０に格納されて
いる。したがつて、MPR１は自己の保持して
いる上記IPLプログラムを起動させて、BF２
のローデング制御データ保持部２−０から自己
のMPRに必要なローデング制御データを読出
している。
この読出したローデング制御データにもとづ
き、BF２のプログラム保持部２−１からMPR
１は自己のプロセツサ、すなわちMPR１自身
用のプログラムを読出して取込み、自身のIPL
を行う。これによりMPR１は動作状態に立上
ることになる。
き、BF２のプログラム保持部２−１からMPR
１は自己のプロセツサ、すなわちMPR１自身
用のプログラムを読出して取込み、自身のIPL
を行う。これによりMPR１は動作状態に立上
ることになる。
このようにしてMPR１は自分自身が立上げ
た後で今度はBF２のローデング制御データ保
持部２−０よりCPR３，４，５……をIPLする
ために必要なCPR−IPLプログラムをプログラ
ムデータ格納部Ｈにローデングする。
た後で今度はBF２のローデング制御データ保
持部２−０よりCPR３，４，５……をIPLする
ために必要なCPR−IPLプログラムをプログラ
ムデータ格納部Ｈにローデングする。
そしてMPR１はこのCPR−IPLプログラム
により再びBF２のプログラム保持部２−１を
読出して、システム構成のデータ、つまり
CPR３，４，５……の処理機能とその制御の
ために必要とするデータと、CPR３，４，５
を動作するために必要なプログラムをそのシス
テムデータ保持部１−２、プログラム保持部１
−３に保持する。
により再びBF２のプログラム保持部２−１を
読出して、システム構成のデータ、つまり
CPR３，４，５……の処理機能とその制御の
ために必要とするデータと、CPR３，４，５
を動作するために必要なプログラムをそのシス
テムデータ保持部１−２、プログラム保持部１
−３に保持する。
それからCPR−IPLプログラムによりMPR
１はシステムデータ保持部１−２に保持された
システム構成データを参照しながらもう一度
BF２のローデング制御データを読出し、各々
のCPR３，４，５……に必要なプログラムを
プログラム保持部１−３から順次取出して各
CPR３，４，５にそれに応じた必要とするプ
ログラムを格納する。
１はシステムデータ保持部１−２に保持された
システム構成データを参照しながらもう一度
BF２のローデング制御データを読出し、各々
のCPR３，４，５……に必要なプログラムを
プログラム保持部１−３から順次取出して各
CPR３，４，５にそれに応じた必要とするプ
ログラムを格納する。
したがつてこのような従来の機能分散及び負荷
分散されたマルチプロセツサシステムでIPLを行
う場合、先ずMPRにIPLを行つてMPRを動作状
態にしておき、次にCPRに対してIPLを行うとい
う２度にわたるIPL制御が必要となり、このため
システム全体のIPLに必要な時間が長くなるとい
う欠点がある。
分散されたマルチプロセツサシステムでIPLを行
う場合、先ずMPRにIPLを行つてMPRを動作状
態にしておき、次にCPRに対してIPLを行うとい
う２度にわたるIPL制御が必要となり、このため
システム全体のIPLに必要な時間が長くなるとい
う欠点がある。
発明の目的
本発明の目的は上記の如くBFより２回にわた
りMPR用のプログラムとCPR用のプログラムを
読出し、２度にわたるIPL制御を行うことにより
システム全体のIPLに長時間必要とした欠点を改
善して、一度のプログラム読出しでMPRにも各
CPRにもプログラムがローデングできるように
したマルチプロセツサシステムにおけるIPL方法
を提供することである。
りMPR用のプログラムとCPR用のプログラムを
読出し、２度にわたるIPL制御を行うことにより
システム全体のIPLに長時間必要とした欠点を改
善して、一度のプログラム読出しでMPRにも各
CPRにもプログラムがローデングできるように
したマルチプロセツサシステムにおけるIPL方法
を提供することである。
発明の構成
この目的を達成するため本発明のマルチプロセ
ツサシステムにおけるIPL方法ではプログラムロ
ーデング機能を有する第１のプロセツサと、この
第１のプロセツサより動 作のために必要なプロ
グラムを受取る他のプロセツサを有し、機能分散
及び負荷分散を指向したマルチプロセツサシステ
ムにおいて、各プロセツサを動作すべきプログラ
ム及び、そのプログラムを使用するプロセツサの
識別表示と格納メモリアドレスとバツクアツプフ
アイル内の格納アドレスが記入されているローデ
ング制御データを有するバツクアツプフアイルを
設けるとともに、プログラムローデング機能を有
する第１のプロセツサにマルチプロセツサシステ
ムを構成する各プロセツサの識別表示テーブルを
設け、プログラムローデング時に前記第１のプロ
セツサは前記バツクアツプフアイルから読出し
た、ローデング制御データから得られるプロセツ
サの識別表示にもとづき前記識別表示テーブルよ
り当該プログラムの格納先のプロセツサの実装状
態を認識し、ローデング制御データに応じてバツ
クアツプフアイルから順次読出されたプログラム
を所望のプロセツサにIPLするようにしたことを
特徴とする。
ツサシステムにおけるIPL方法ではプログラムロ
ーデング機能を有する第１のプロセツサと、この
第１のプロセツサより動 作のために必要なプロ
グラムを受取る他のプロセツサを有し、機能分散
及び負荷分散を指向したマルチプロセツサシステ
ムにおいて、各プロセツサを動作すべきプログラ
ム及び、そのプログラムを使用するプロセツサの
識別表示と格納メモリアドレスとバツクアツプフ
アイル内の格納アドレスが記入されているローデ
ング制御データを有するバツクアツプフアイルを
設けるとともに、プログラムローデング機能を有
する第１のプロセツサにマルチプロセツサシステ
ムを構成する各プロセツサの識別表示テーブルを
設け、プログラムローデング時に前記第１のプロ
セツサは前記バツクアツプフアイルから読出し
た、ローデング制御データから得られるプロセツ
サの識別表示にもとづき前記識別表示テーブルよ
り当該プログラムの格納先のプロセツサの実装状
態を認識し、ローデング制御データに応じてバツ
クアツプフアイルから順次読出されたプログラム
を所望のプロセツサにIPLするようにしたことを
特徴とする。
発明の実施例
本発明の一実施例を第３図〜第５図にもとづき
説明する。
説明する。
第３図は本発明のIPL方法を示す構成図、第４
図はローデング制御データの説明図、第５図は本
発明の方法を説明するフローチヤートである。
図はローデング制御データの説明図、第５図は本
発明の方法を説明するフローチヤートである。
図中、１０はMPRであつて第１図、第２図の
MPR１に対応するもの、１１はBFであつてBF
２に対応するもの、１２，１３，１４はそれぞれ
CPRであつてCPR３，４，５に対応するもので
ある。
MPR１に対応するもの、１１はBFであつてBF
２に対応するもの、１２，１３，１４はそれぞれ
CPRであつてCPR３，４，５に対応するもので
ある。
MPR１０にはシステム構成レジスタ１０−０
と、IPLプログラムが格納されたROM１０−１
と、メモリ１０−２を有する。システム構成レジ
スタ１０−０にはマルチプロセツサシステムを構
成する各プロセツサMPR，CPR〓０（CPR１
２）、CPR〓１（CPR１３）、CPR〓２（CPR１
４）が区分番号とともに記入された識別表示テー
ブルが格納され、例えばCPR〓２という識別コ
ードでアクセスするときこれが区分３つまり
CPR１４であることが判別できるように構成さ
れている。識別表示テーブルはマルチプロセツサ
システムを構成する全プロセツサの実装状態を示
すものであり、機能種別（MPR，CPR）、及び
同一機能を持つプロセツサの識別番号（CPR〓
０、CPR〓１……）と区分番号（IPL時にアクセ
スするデータ転送装置区分）で構成している。ま
たROM１０−１にはMPR１０がMPR１０自身
及びCPR１２，１３，１４……に対してIPL動作
を行うために必要なIPLプログラムが格納されて
いる。メモリ１０−２はMPR１０がIPLを行う
ためにBF１１より読出したプログラム等のデー
タが保持されるメモリであり、MPR１０自身の
プログラムもこのメモリ１０−２の一部領域に格
納される。
と、IPLプログラムが格納されたROM１０−１
と、メモリ１０−２を有する。システム構成レジ
スタ１０−０にはマルチプロセツサシステムを構
成する各プロセツサMPR，CPR〓０（CPR１
２）、CPR〓１（CPR１３）、CPR〓２（CPR１
４）が区分番号とともに記入された識別表示テー
ブルが格納され、例えばCPR〓２という識別コ
ードでアクセスするときこれが区分３つまり
CPR１４であることが判別できるように構成さ
れている。識別表示テーブルはマルチプロセツサ
システムを構成する全プロセツサの実装状態を示
すものであり、機能種別（MPR，CPR）、及び
同一機能を持つプロセツサの識別番号（CPR〓
０、CPR〓１……）と区分番号（IPL時にアクセ
スするデータ転送装置区分）で構成している。ま
たROM１０−１にはMPR１０がMPR１０自身
及びCPR１２，１３，１４……に対してIPL動作
を行うために必要なIPLプログラムが格納されて
いる。メモリ１０−２はMPR１０がIPLを行う
ためにBF１１より読出したプログラム等のデー
タが保持されるメモリであり、MPR１０自身の
プログラムもこのメモリ１０−２の一部領域に格
納される。
BF１１にはローデング制御データ１１−０，
１１−２，……とプロセツサの動作に必要なプロ
グラム１１−１，１１−３，……等が格納されて
いる。ローデング制御データは、第４図に示す如
く、プロセツサ識別記号CPUと、プログラムの
大きさを示すサイズと、メモリへの格納先を示す
メモリアドレスと、そのローデング制御データに
より指示されたプログラムがBF１１のメモリの
どの番地に格納されているかを示すBFアドレス
が記入されている。例えばローデング制御データ
１１−２を読出したとき、その内容が第４図のも
のであれば、これに指示されたプログラム１１−
３を使用するプロセツサはCPR〓０と〓２であ
り、そのプログラム長はL1であつてプロセツサ
のメモリのアドレスM2よりこれを格納し、この
プログラムはBF１１のメモリアドレスB3に格納
されていることを示す。したがつてMPR１０は
これをみて、このプログラム１１−３の格納先は
システム構成レジスタ１０−０より区分１と３つ
まりCPR１２と１４であることを読取り、BF１
１のメモリ番地B3より読出したプログラム１１
−３を一度メモリ１０−２にセツトした後にこれ
をCPR１２と１４のメモリ番地M2にIPLするこ
とになる。
１１−２，……とプロセツサの動作に必要なプロ
グラム１１−１，１１−３，……等が格納されて
いる。ローデング制御データは、第４図に示す如
く、プロセツサ識別記号CPUと、プログラムの
大きさを示すサイズと、メモリへの格納先を示す
メモリアドレスと、そのローデング制御データに
より指示されたプログラムがBF１１のメモリの
どの番地に格納されているかを示すBFアドレス
が記入されている。例えばローデング制御データ
１１−２を読出したとき、その内容が第４図のも
のであれば、これに指示されたプログラム１１−
３を使用するプロセツサはCPR〓０と〓２であ
り、そのプログラム長はL1であつてプロセツサ
のメモリのアドレスM2よりこれを格納し、この
プログラムはBF１１のメモリアドレスB3に格納
されていることを示す。したがつてMPR１０は
これをみて、このプログラム１１−３の格納先は
システム構成レジスタ１０−０より区分１と３つ
まりCPR１２と１４であることを読取り、BF１
１のメモリ番地B3より読出したプログラム１１
−３を一度メモリ１０−２にセツトした後にこれ
をCPR１２と１４のメモリ番地M2にIPLするこ
とになる。
次の本発明のIPL方法について説明する。
′ MPR１０はスタートされるとそのROM１
０−１にもとづきまずシステム構成レジスタ１
０−０を読出して比較参照の用意をし、次に
BF１１から最初のローデング制御データ１１
−０を読出してそのプロセツサ識別記号を比較
する。このときプロセツサ識別記号にMPRと
記入されていれば、MPR１０はシステム構成
レジスタ１０−０の区分０、つまりMPR１０
自身のプログラムに対するローデング制御デー
タであることを認識する。そしてそのBFアド
レスに格納されたプログラム１１−１をそのメ
モリサイズに指示されたメモリ１０−２の番地
に格納する。
０−１にもとづきまずシステム構成レジスタ１
０−０を読出して比較参照の用意をし、次に
BF１１から最初のローデング制御データ１１
−０を読出してそのプロセツサ識別記号を比較
する。このときプロセツサ識別記号にMPRと
記入されていれば、MPR１０はシステム構成
レジスタ１０−０の区分０、つまりMPR１０
自身のプログラムに対するローデング制御デー
タであることを認識する。そしてそのBFアド
レスに格納されたプログラム１１−１をそのメ
モリサイズに指示されたメモリ１０−２の番地
に格納する。
′ 次にMPR１０はローデング制御データ１１
−２を読出し、そのプロセツサ識別記号CPR
〓０〓２より同様にしてCPR１２とCPR１４
に対するプログラムのローデング制御データで
あることを認識する。この場合、ローデング制
御データのローデング対象CPU種別がCPR共
通又はCPR〓ｎになつているとき、該当する
CPUが実装されているかどうかを識別表示テ
ーブルのプロセツサ識別番号（CPR〓０、
CPR〓１……）をチエツクして判断する。こ
のようにしてCPR１２とCPR１４が実装され
ていると判断されたとき、そのBFアドレスの
格納されたプログラム１１−３をCPR１２と
CPR１４の指示されたメモリ番地にローデン
グする。もし実装されていなければローデング
しない。
−２を読出し、そのプロセツサ識別記号CPR
〓０〓２より同様にしてCPR１２とCPR１４
に対するプログラムのローデング制御データで
あることを認識する。この場合、ローデング制
御データのローデング対象CPU種別がCPR共
通又はCPR〓ｎになつているとき、該当する
CPUが実装されているかどうかを識別表示テ
ーブルのプロセツサ識別番号（CPR〓０、
CPR〓１……）をチエツクして判断する。こ
のようにしてCPR１２とCPR１４が実装され
ていると判断されたとき、そのBFアドレスの
格納されたプログラム１１−３をCPR１２と
CPR１４の指示されたメモリ番地にローデン
グする。もし実装されていなければローデング
しない。
′ このようにしてMPR１０はBF１１のロー
デング制御データとプログラムを順次読出して
は指示されたMPRまたはCPR１２，１３，１
４……にこれをIPLとする。そしてBF１１か
らローデングすべきプログラムをすべてIPLし
たあとで、MPR１０、CPR１２，１３，１４
……を同時に起動して、これらを動作状態に立
上らせる。
デング制御データとプログラムを順次読出して
は指示されたMPRまたはCPR１２，１３，１
４……にこれをIPLとする。そしてBF１１か
らローデングすべきプログラムをすべてIPLし
たあとで、MPR１０、CPR１２，１３，１４
……を同時に起動して、これらを動作状態に立
上らせる。
ところで、ローデング制御データは、プログラ
ム毎に設けており、その内容は第４図に示す如
く、ローデング対象CPU種別（全プロセツサ共
通、MPRのみ、CPR共通、CPR〓１，CPR〓２
〜）、ローデングアドレス等より構成されている。
ム毎に設けており、その内容は第４図に示す如
く、ローデング対象CPU種別（全プロセツサ共
通、MPRのみ、CPR共通、CPR〓１，CPR〓２
〜）、ローデングアドレス等より構成されている。
またプログラムローデング機能を有する第１の
プロセツサの識別表示テーブルにはシステムを構
成するプロセツサの種別（MPR，CPR〓１，
CPR〓２〜）が格納されている。
プロセツサの識別表示テーブルにはシステムを構
成するプロセツサの種別（MPR，CPR〓１，
CPR〓２〜）が格納されている。
プログラムに対応したローデング対象CPU種
別が全プロセツサ共通の場合、システムを構成す
る全プロセツサへ該プログラムをローデングする
為、１つのプログラムを読出した時、必要なプロ
セツサにローデングする事ができる。
別が全プロセツサ共通の場合、システムを構成す
る全プロセツサへ該プログラムをローデングする
為、１つのプログラムを読出した時、必要なプロ
セツサにローデングする事ができる。
このようにして一回のIPL制御で所定のプログ
ラムをローデングすることができる。
ラムをローデングすることができる。
発明の効果
本発明によればBFより各プロセツサにプログ
ラムをローデングするとき、MPR自身へのIPL
をも含めて一回のIPL制御で所定のプログラムを
ローデングすることができるので、IPL動作が非
常に短時間でしかも簡単に行うことができる。
ラムをローデングするとき、MPR自身へのIPL
をも含めて一回のIPL制御で所定のプログラムを
ローデングすることができるので、IPL動作が非
常に短時間でしかも簡単に行うことができる。
第１図はマルチプロセツサシステムの１例、第
２図は従来のIPL動作の説明図、第３図は本発明
のIPL方法を示す構成図、第４図はローデング制
御データの説明図、第５図は本発明の方法を説明
するフローチヤートである。 図中、１はメインプロセツサ、２はバツクアツ
プフアイル、３，４，５はコールプロセツサ、１
０はメインプロセツサ、１１はバツクアツプフア
イル、１２，１３，１４はコールプロセツサを示
す。
２図は従来のIPL動作の説明図、第３図は本発明
のIPL方法を示す構成図、第４図はローデング制
御データの説明図、第５図は本発明の方法を説明
するフローチヤートである。 図中、１はメインプロセツサ、２はバツクアツ
プフアイル、３，４，５はコールプロセツサ、１
０はメインプロセツサ、１１はバツクアツプフア
イル、１２，１３，１４はコールプロセツサを示
す。
Claims (1)
- 【特許請求の範囲】 １ プログラムローデング機能を有する第１のプ
ロセツサと、この第１のプロセツサより動作のた
めに必要なプログラムを受取る他のプロセツサを
有し、機能分散及び負荷分散を指向したマルチプ
ロセツサシステムにおいて、 各プロセツサを動作すべきプログラム及び、そ
のプログラムを使用するプロセツサの識別表示と
格納メモリアドレスとバツクアツプフアイル内の
格納アドレスが記入されているローデング制御デ
ータを有するバツクアツプフアイルを設けるとと
もに、 プログラムローデング機能を有する第１のプロ
セツサにマルチプロセツサシステムを構成する各
プロセツサの識別表示テーブルを設け、 プログラムローデング時に前記第１のプロセツ
サは前記バツクアツプフアイルから読出した、ロ
ーデング制御データから得られるプロセツサの識
別表示にもとづき前記識別表示テーブルより当該
プログラムの格納先のプロセツサの実装状態を認
識し、ローデング制御データに応じてバツクアツ
プフアイルから順次読出されたプログラムを所望
のプロセツサにIPLするようにしたことを特徴と
するマルチプロセツサシステムにおけるIPL方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22885182A JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22885182A JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116875A JPS59116875A (ja) | 1984-07-05 |
| JPH0430062B2 true JPH0430062B2 (ja) | 1992-05-20 |
Family
ID=16882864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22885182A Granted JPS59116875A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるｉｐｌ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116875A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167139A (ja) * | 1984-09-07 | 1986-04-07 | Sord Comput Corp | コンピユ−タに使用する記憶媒体 |
| JPS6288002A (ja) * | 1985-10-14 | 1987-04-22 | Fujitsu Ltd | 遠隔制御方式 |
| JPS63244256A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | マルチプロセツサ制御方式 |
| JPS63311470A (ja) * | 1987-06-12 | 1988-12-20 | Matsushita Electric Ind Co Ltd | マルチｃｐｕ装置 |
| JPS6482242A (en) * | 1987-09-25 | 1989-03-28 | Casio Computer Co Ltd | Memory initializing device |
| JP2675026B2 (ja) * | 1987-11-24 | 1997-11-12 | 株式会社日立製作所 | 計算機システムにおけるファイルの実行方法 |
| JP2749105B2 (ja) * | 1989-03-13 | 1998-05-13 | 富士通株式会社 | 並列計算機のブート方式 |
| JPH0373053A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メッセージの宛先情報通知処理方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674728A (en) * | 1979-11-22 | 1981-06-20 | Fujitsu Ltd | Program load system |
| JPS5697120A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Loading system of initial program |
| JPS5713529A (en) * | 1980-06-27 | 1982-01-23 | Nippon Telegr & Teleph Corp <Ntt> | Program loading system |
| JPS5789125A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Program loading system for data processing system |
| JPS5797132A (en) * | 1980-12-10 | 1982-06-16 | Fujitsu Ltd | Initial program loading system |
-
1982
- 1982-12-23 JP JP22885182A patent/JPS59116875A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674728A (en) * | 1979-11-22 | 1981-06-20 | Fujitsu Ltd | Program load system |
| JPS5697120A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Loading system of initial program |
| JPS5713529A (en) * | 1980-06-27 | 1982-01-23 | Nippon Telegr & Teleph Corp <Ntt> | Program loading system |
| JPS5789125A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Program loading system for data processing system |
| JPS5797132A (en) * | 1980-12-10 | 1982-06-16 | Fujitsu Ltd | Initial program loading system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116875A (ja) | 1984-07-05 |
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