JPS63244256A - マルチプロセツサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ ルチゾロセッサシステムに於ける付加プロセッサに対す
るロード、ダンプ等の制御方式に関する。

［従来の技術］ 従来この種のマルチプロセッサ制御方式では。

システムがリセットされると各付加プロセッサはリセッ
ト動作完了後メインプロセッサに対し自分のローカルメ
モリに対するロード要求を通知するために割込みを発生
させ、この割込を認識したメインプロセッサ側が付加プ
ロセッサに対し固有なローディング情報をサーチしロー
ドする方式をとっていた。

［発明が解決しようとする問題点］ 上述した従来のマルチプロセッサ制御方式は。

その付加プロセッサ側からのロード要求がメインプロセ
ッサ側の動作は非同期に発生するため、メインプロセッ
サ側の制＠プログラムが複雑になり。

又付加プロセッサを使用する必要のないソフトウェアが
メインプロセッサ側で動作する場合にも。

この制御プログラムにて付加プロセッサからのロード要
求を処理する機構を設けなければならないという欠点が
あった。

したがって本発明の目的はメインプロセッサ側の制御プ
ログラムが簡単ですむような、又付加プロセッサからの
ロード要求処理機構を設けなくて済むマルチプロセッサ
制御方式を提供しようとするものである。

［問題点を解決するだめの手段］ 本発明によれば、おのおのが付加プロセッサ。

ローカルメモリ、及び固有のＩ／Ｏ制御回路を有する複
数のＩ／Ｏ制御アダプタを、メインプロセッサ。

メインメモリ及びリセット回路を用いて制御するマルチ
プロセッサ制御において、前記メインメモリ上に前記Ｉ
／Ｏ制御アダプタの使用状況を表示する制御表を設け、
前記Ｉ／Ｏ制御アダプタに、前記リセット回路から送ら
れてくるリセット信号のランチを可能とするリセットラ
ンチ回路と、前記リセット信号のラッチを解除するリセ
ット解除回路と、前記メインメモリ上に設けられた制御
表を参照して該Ｉ／Ｏアダプタのロード／ダンプを行う
プロセッサ間通信回路とを設けたことを特徴とするマル
チプロセッサ制御方式が得られる。

［実施例］ 次に１本発明について図面を参照して説明する。

第２図は本発明の制御方式を適用するデータ処理装置の
概略構成図である。メインプロセッサ／Ｏとメインメモ
リ２０はＩ／Ｏ制御アダプタ３０゜３１・・・３２シス
テム４０を介して制御してマルチプロセッサシステムと
して動作している。

第１図は第２図のうち本発明を適用した部分の一実施例
を詳細に示した図である。第１図において、　Ｉ／Ｑ制
御アダプタ３０において、付加プロセッサ３／Ｏとロー
カルメモ！Ｊ　３２０ハローカルパス３４０と介して固
有のＩ／Ｏ制御回路に相互接続されている。ローカルメ
モリ３２０は付加プロセッサ３／Ｏとメインプロセッサ
／Ｏの双方かう同時アクセスされる様なデュアルポー）
　ＲＡＭによシ実現される。なおこれら３つの要素はい
ずれも従来からあるものである。

リセット回路５０からのリセット信号ａはＩ／Ｏ制御ア
ダプタ３ｏ上のリセットラッチ回路３５０によシラッチ
され、付加プロセッサ３／Ｏのリセット回路に入力され
る。このリセットラッチ回路３５０はメインプロセッサ
／Ｏからの指定により動作するリセット解除機構３６０
により解除可能となっている。又双方向割込信号発生機
能を有するプロセッサ間通信回路３７０は、システムパ
ス４０とローカルパス３４０に接続され、付加プロー七
ツサ３／Ｏとメインプロセッサ１ｏ間のメインメモリ２
０を通信エリアに使用したプロセッサ間通信手段を実現
するものである。

次に本システムの動作を第１図と第２図を使用して説明
すると、先づ本データ処理装置の電源投入が実行される
と９図示はしてないが、メインメモリ２０上に外部記憶
装置からソフトウェアがロードされる。この時点でメイ
ンメモリ２ｏ上にＩ／Ｏ制御アダプタ３０，３１　、・
・・３２の使用有無を表示する制御表２１がロードされ
る。

一方Ｉ／Ｏ制御アダプタ３ｏ上の付加プロセッサ３／Ｏ
は、リセットラッチ回路３５０の出力信号によりリセッ
ト状態が保持されるため、動作停止状態にある。このた
めメイン側の制御プログラムが都合の良い時点（例えば
自システム内の初期化処理が全て完了した時点）で制御
表２１を読出し。

Ｉ／Ｏ制御アダプタ３ｏを使用する宣言になっている時
に限ｐ　Ｉ／Ｏ制御アダプタに対応するソフトウェアを
外部記憶装置から読出してローカルメモリ３２０にロー
ドすることができる。ロードが完了した時点で、メイン
プロセッサ１ｏはリセット解除機構３６０を使用してリ
セットラッチ回路３５０を解除し、付加プロセッサ３／
Ｏを動作状態にすることによ、９　、　Ｉ／Ｏ制御アダ
プタ３ｏがデータ処理装置内に於て有効に動作すること
になる。

一方制御表２１の内容がＩ／Ｏ制御アダプタ３゜を使用
しない宣言になっている場合は１以上述べたロード及び
リセット解除動作を全てスキップすることによシ付加プ
ロセッサ３／Ｏの動作停止状態を続行させ、データ処理
装置内に於てＩ／Ｏ制御アダプタ３０が実装されていな
い状態と等価な状態にできる。従って制御プログラムに
於てＩ／Ｑ制御アダプタ３０に関する機能を開発する必
要がないという効果がある。

以上の説明はＩ／Ｏ制御アダプタ３０に関するロード機
能に着目して説明したが、各制御アダプタのローカルメ
モリの内容をダンプする場合の説明を次に示す。先ず本
マルチグロセノサシステムの動作状態をフリーズするた
めには、プロセッサ間通信回路３７０を介してメインプ
ロセッサ／Ｏが各付加プロセッサ３／Ｏを停止指令を出
す。次に。

メインプロセッサ／Ｏによシメインメモリ２０を外部記
憶装置７リーズ後、制御表２１に従って■力制御アダプ
タ３０が使用する宣言になっている時に限り、　Ｉ／Ｏ
制御装置３０内のローカルメモリ３２０を同様に外部記
憶装置ヘフリーズする。

一方制御表２１の内容がＩ／Ｏ制御アダプタ３０を使用
しない宣言になっている場合は１以上述べたローカルメ
モリ３２０の７リ一ズ動作をスキツプさせデータ処理装
置内に於てＩ／Ｏ制御アダプタ３ｏが実装されていない
状態と等価な状態にできる。従ってマルチプロセッサシ
ステムのメモリフリーズ時に於て、Ｏ８毎の最適のフリ
ーズ内容を制御表２１を使用することにより実現できる
。

［発明の効果コ 以上説明したように本発明は、付加プロセッサのリセッ
ト制御及びＩ／Ｏ制御アダゲタの制御表と使用すること
により、メインプロセッサ側で動作する制御プログラム
に最適なＩ／Ｏ制御アダプタの実装構成を構築できる効
果がある。

このためメインプロセッサ上で動作する制御プログラム
が単純化され、実装されていても制御プログラムで不要
なＩ／Ｏ制御アダプタに対する処理機構を削除する効果
がある。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は本発明を適
用するデータ処理装置の概略構成図である。 記号の説Ｆ３Ａ＝ ／Ｏ・・・メインプロセッサ、２０・・・メインメモリ
。 ２１・・・制御表、３０・・・Ｉ／Ｏ制御アダプタ、４
０・・・システムパス、５０・・・リセット回路、３／
Ｏ・・・付加７’ロセッサ、３２０・・・ローカルメモ
！Ｊ、３３０・・・Ｉ／Ｏ制御回路、３４ｏ・・・ロー
カルパス、３５゜・・・リセットラッチ回路、ｊｓｏ・
・・リセット解除機構、３７０・・・プロセッサ間通信
回路。 第１図 Ｃ！

Claims (1)

【特許請求の範囲】
1. １、おのおのが付加プロセッサ、ローカルメモリ、及び
   固有のＩ／Ｏ制御回路を有する複数のＩ／Ｏ制御アダプ
   タを、メインプロセッサ、メインメモリ、及びリセット
   回路を用いて制御するマルチプロセッサ制御において、
   前記メインメモリ上に前記Ｉ／Ｏ制御アダプタの使用状
   況を表示する制御表を設け、前記Ｉ／Ｏ制御アダプタに
   、前記リセット回路から送られてくるリセット信号のラ
   ッチを可能とするリセットラッチ回路と、前記リセット
   信号のラッチを解除するリセット解除回路と、前記メイ
   ンメモリ上に設けられた制御表を参照して該Ｉ／Ｏアダ
   プタのロード／ダンプを行うプロセッサ間通信回路とを
   設けたことを特徴とするマルチプロセッサ制御方式。