JPH02155035A

JPH02155035A - マイクロ命令制御装置

Info

Publication number: JPH02155035A
Application number: JP30945788A
Authority: JP
Inventors: Yukiya Azuma; 東　幸也
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-12-07
Filing date: 1988-12-07
Publication date: 1990-06-14
Anticipated expiration: 2010-04-26
Also published as: JPH0738156B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、独立な複数の外部バスを単一のマイクロ命令
制御機構を制御する装置に関するもので、特に複数の外
部バスに同一の処理を行う場合に好適なマイクロ命令制
御装置に関するものである。

従来の技術独立な複数の外部バスを単一のマイクロプログラム制御
機構で制御する装置に間して直接記載された文献はない
が、従来の外部バスを制御するマイクロ命令制御装置と
しては、例えば、ナショナル　テクニカル　レポート　
（Ｎａｔｉｏｎａｌ　ＴｅｃｈｎｉｃａＲｅｐｏｒｔ）
、Ｖｏｌ、２９、ｐ、１１６（１９８３）に示されてい
る。

第３図はこの従来のマイクロ命令制御装置のブロック図
を示すものであり、１は入出力命令を含む複数のマイク
ロ命令を格納する制御記憶部、２は制御記憶部１に格納
されたマイクロ命令のうちの１語を選択するアドレスレ
ジスタ、３は選択されたマイクロ命令を格納するデータ
レジスタ、４はデータレジスタ３に格納されたマイクロ
命令に従って制御信号を発生するデコーダ、５は外部バ
ス６に対して入出力を制御するバス制Ｗ装置（以下ＢＴ
Ｃと称す）、７はバス制御装置に対する起動信号である
。

以上のように構成された従来のマイクロ命令制御装置に
おいては、制御記憶部ｌからの入出力命令がデータレジ
スタ３に格納されるとデコーダ４はＢｒＯ３に対して信
号７を発生する。ＢｒＯ３は信号７が入力されると外部
バス６に対して制御を行う。

発明が解決しようとする課題しかしながら上記のような構成では、独立な複数の外部
バスを制御する場合、デコーダ４からの信号とバス制御
８Ｂ置が直結されているので、外部バスの種類だけの異
なった入出力用マイクロ命令を用意しなければならずマ
イクロ命令の１語の語長が長くなってしまうことと、外
部バス毎の入出力用のマイクロプログラムは異なったも
のが必要で制御記憶部の１が増大するという問題点を有
していた。

本発明はかかる従来技術の課題に鑑み、マイクロプログ
ラムの共有化することにより、複数の外部バスの入出力
制御に、少ないハードウェア量で対応できるマイクロ命
令制御装置を提供することを目的とする。

課題を解決するための手段本発明は、各々独立なＮ　（Ｎ：整数）組の外部バスと
、各外部バスの入出力を制御するＮ個のバス制御装置と
、入出力命令を含む複数のマイクロ命令を格納する制御
記憶部と、前記制御記憶部からの出力を格納するデータ
レジスタと、前記データレジスタに格納されたマイクロ
命令を解読し入出力命令の場合前記Ｎ個のバス制御装置
に起動信号を発生するデコーダと、前記起動信号は前記
Ｎ個のバス制御装置のいずれに対する起動信号であるの
かを示すモードレジスタを備えたマイクロ命令制御装置
である。

作用本発明は前記した構成により、入出力命令の実行がＮＭ
ｉの外部バスのいずれに対するものであるのかをモード
レジスタのイ１αによって示しているので、いずれの外
部バスに対する入出力動作も同じマイクロ命令を使用す
ることができマイクロプログラムの共有化が図れるので
制御記憶部が節約できる。

実施例以下に、本発明の実施例を図面に基づいて説明する。

第１図は本発明の第１の実施例におけるマイクロ命令側
Ｗ装置のブロック図を示すものである。

第１図において、１１は複数のマイクロ命令を格納する
制御記憶部、１２は制御記憶部１１に格納されたマイク
ロ命令のうちの１語を選択するアドレスレジスタ、１３
は選択されたマイクロ命令を格納するデータレジスタ、
１４はデータレジスタ１３に格納されたマイクロ命令に
従・って制御信号を発生するデコーダ、１５は第１の外
部バス１６に対して入出力を制御する第１のバス制御装
置（以下第１のＢＴＣと称す）、１７はデータレジスタ
１３に格納された命令が入出力命令の時に発生される起
動信号、１８は第２の外部バス１９に対して入出力を制
御する第２のバス制御装置（以下第２のＢＴＣと称す）
、２０はモードレジスタ、２１はモードレジスタ２０へ
のデータ線、２２はモードレジスタへの格納信号、２３
．２４は第１のＢＴＣｌＢに対する第１の起動信号２５
、第２のＢＴＣｌＢに対する第２の起動信号２６を各々
発生するＡＮＤゲートである。

以上のように構成された本実施例のマイクロ命令制御装
置について、以下その動作を説明する。

デコーダ１４は、モードレジスタ２０へのデータ設定命
令がデータレジスタ１３に格納されると、モードレジス
タ２０に格納信号２２を発生しデータ線２１を介して所
望の値を設定する。入出力命令がデータレジスタ１３に
格納された場合、デコーダ１４はＢＴＣに対する起動信
号１７を発生する。ゲート２３は前記モードレジスタの
状態が論理”ｌ”のときで、起動信号１７が活性化され
た時第１のＢＴＣｌＢに対して起動信号２５を発生する
。ゲート２４は前記モードレジスタの状態が論理”０°
′のときで、起動信号１７が活性化された時第１のＢＴ
ＣｌＢに対して起動信号２６を発生する。

以上のように本実施例によれば、どちらの外部バスを使
用するかを示すモードレジスタを設けることにより、２
つの外部バスに対する入出力動作を単一のマイクロ命令
で制御できる。また、マイクロ命令の中にモードレジス
タへの格納命令を設けることで少ないハードウェア量で
モードレジスタの設定が行える。

第２図は本発明の第２の実施例におけるマイクロ命令制
御装置のブロック図である。同図において、１１は複数
のマイクロ命令を格納する制御記憶部、１２は制御記憶
部１１に格納されたマイクロ命令のうちの１語を選択す
るアドレスレジスタ、１３は選択されたマイクロ命令を
格納するデータレジスタ、１５は第１の外部バス１６に
対して入出力を制御する第１のＢＴＣ１１８は第２の外
部バス１９に対して入出力を制御する第２のＢＴＣ。

２０はモードレジスタ、２１はモードレジスタ２０への
データ線、２２はモードレジスタへの格納信号、２３．
２４はＡＮＤゲートで、以上は第１図の構成と同様なも
のである。第１図の構成と異なるのは、２７は第１の入
出力命令の時に信号２８を発生し、第２の入出力命令の
時に信号２９を発生し、第３の入出力命令の時に信号１
７を発生するデコーダである点と、ＡＮＤゲート２３の
出力と信号２８の論理和をとることで第１のＢＴＣｌＢ
に対する起動信号２５を発生するＯＲゲート３０と、Ａ
ＮＤゲート２４の出力と信号２９の論理和をとることで
第２のＢＴＣｌＢに対する起動信号２６を発生するＯＲ
ゲート３１を設けたた点と、第２のＢＴＣｌＢは起動さ
れた時にマイクロ命令の実行を待機させる信号３２を発
生する点である。

前記のように構成された第２の実施例のマイクロ命令制
御装置について、以下その動作を説明する。

第１の入出力命令がデータレジスタ１３に格納されると
デコーダ２７は信号２８を発生し、ＯＲゲート３０を介
して第１のＢＴＣｌＢに起動信号２５を４え外部バス１
６との入出力動作を実行する。第２の入出力命令がデー
タレジスタ１３に格納されるとデコーダ２７は信号２９
を発生し、ＯＲアゲ−３１を介して第２のＢＴＣｌＢに
起動信号２６を与え外部バス１９どの入出力動作を実行
する。第３の入出力命令がデータレジスタ１３に格納さ
れるとデコーダ２７は信号１７を発生し、前記モードレ
ジスタの状態が論理ｕｌｕの時は第１のＢＴＣｌＢに対
して起動信号２５を発生し、前記モードレジスタの状態
が論理”０”の時は第２のＢＴＣｌＢに対して起動信号
２６を発生する。

第２のＢＴＣ１８は起動信号２６が人力されると外部バ
ス１９での入出力動作が完了するまでマイクロ命令制御
機構が次のマイクロ命令の実行に移らないように待機信
号を発生する。

以上のように、第２の実施例によれば各外部バスに対す
る専用の入出力命令を設けることにより、モードレジス
タの設定を行わずに特定の外部バスに固有の処理も実行
できる。また、第２のＢＴＣ１８からの待機信号３２に
よって必要なだけマイクロ命令の実行を待機させること
で、速度の異なる外部バスの制御も容易に行える。

なお、第１及び第２の実施例において外部バスは２組の
場合を示したが回路でもよい。

発明の詳細な説明したように、本発明によれば、少ないハードウェ
ア量で複数の独立した外部バスの入出力を制御でき、そ
の実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における第１の実施例のマイクロ命令制
御装置のブロック図、第２図は本発明における他の実施
例のマイクロ命令制御装置のブロック図、第３図は従来
のマイクロ命令制御装置のブロック図である。１１・・・制御記憶部、１３・・・データレジスタ、１
４・・・デコーダ、１５・・・第１のＢＴＣＳ　１７・
・・ＢＴＣ起動信号、１８・・・第２のＢＴＣ，２０・
・・モードレジスタ。

Claims

【特許請求の範囲】

（１）各々独立なＮ（Ｎ：整数）組の外部バスと、各外
部バスの入出力を制御するＮ個のバス制御装置と、入出
力命令を含む複数のマイクロ命令を格納する制御記憶部
と、前記制御記憶からの出力を格納するデータレジスタ
と、前記データレジスタに格納されたマイクロ命令を解
読し入出力命令の場合前記Ｎ個のバス制御装置に起動信
号を発生するデコーダと、前記起動信号は前記Ｎ個のバ
ス制御装置のいずれに対する起動信号であるのかを示す
モードレジスタとを備えたことを特徴とするマイクロ命
令制御装置。
（２）第１の外部バスとの入出力を制御する第１のバス
制御装置と、第２の外部バスとの入出力を制御する第２
のバス制御装置と、入出力命令を含む複数のマイクロ命
令を格納する制御記憶部と、前記制御記憶部からの出力
を格納するデータレジスタと、前記データレジスタに格
納されたマイクロ命令を解読し入出力命令の場合前記第
１、第２のバス制御装置に起動信号を発生するデコーダ
と、前記起動信号は第１、第２のバス制御装置のいずれ
に対する起動信号であるのかを示すモードレジスタとを
備えたことを特徴とするマイクロ命令制御装置。
（３）モードレジスタは前記データレジスタの出力に接
続され、前記デコーダはマイクロ命令が前記モードレジ
スタへのデータ格納命令であるどきにはレジスタに対し
て格納信号を発生するデコーダであることを特徴とする
請求項２記載のマイクロ命令制御装置。
（４）制御記憶部に格納されるマイクロ命令は第１、第
２、第３の入出力命令を含み、第１の入出力命令は前記
第１のバス制御装置に対する入出力命令であり、第２の
入出力命令は前記第２のバス制御装置に対する入出力命
令であり、第３の入出力命令は、前記モードレジスタの
内容に従って前記第１、第２のバス制御装置のいずれか
に対する入出力命令であることを特徴とする請求項２記
載のマイクロ命令制御装置。