JPS5913060B2 - 主記憶装置の記憶容量検出方式 - Google Patents
主記憶装置の記憶容量検出方式Info
- Publication number
- JPS5913060B2 JPS5913060B2 JP51121679A JP12167976A JPS5913060B2 JP S5913060 B2 JPS5913060 B2 JP S5913060B2 JP 51121679 A JP51121679 A JP 51121679A JP 12167976 A JP12167976 A JP 12167976A JP S5913060 B2 JPS5913060 B2 JP S5913060B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- main memory
- data
- maximum capacity
- initial program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機の主記憶装置の記憶容量を自動検出
する方式に関する。
する方式に関する。
プログラムによつては主記憶装置の最後尾部分にロード
して実行することを要する場合があるが、この場合にお
いて主記憶装置の記憶容量すなわち最後尾アドレスを検
出する方法としては従来、以下のような方法が採られて
いた。
して実行することを要する場合があるが、この場合にお
いて主記憶装置の記憶容量すなわち最後尾アドレスを検
出する方法としては従来、以下のような方法が採られて
いた。
すなわち第３図に示すように、イニシアルプログラムロ
ーダエＰＬは主記憶装置ＭＭのｏ番地から実効アドレス
を１ずつ加算しながらメモリアクセス命令を実行して行
くが、実装外アドレスであるＮ＋ ｌ番地をリードしよ
うとする時に初めてメモリアドレスエラーとなるので、
このメモリアドレスエラーとなつた時の実効アドレスＮ
番地を最後尾アドレスとして検出していた。このような
従来方法による場合は、本来小さ＜あるべきイニシアル
プログラムローダエＰＬに最後尾アドレス検出ルーチン
が必要とされ、このためにイニシアルプログラムローダ
エＰＬに必要なメモリサイズが大きくなり、また検出に
相当の時間を要するという欠点があつた。本発明は斯か
る事情に鑑みてなされたものであつて、システムスター
トアップ時に主記憶装置の最後尾アドレスを表わす最大
容量データを主記憶装置内の特定アドレスに格納するこ
とにより、イニシャルプログラムローダを主記憶装置に
ロードした時点でイニシャルプログラムローダに前記特
定アドレスを参照させて主記憶装置の最後尾アドレスす
なわち記憶容量を迅速に検出する方式の提供を目的とし
、以下に本発明をその実施例を示す図面に基いて詳述す
る。
ーダエＰＬは主記憶装置ＭＭのｏ番地から実効アドレス
を１ずつ加算しながらメモリアクセス命令を実行して行
くが、実装外アドレスであるＮ＋ ｌ番地をリードしよ
うとする時に初めてメモリアドレスエラーとなるので、
このメモリアドレスエラーとなつた時の実効アドレスＮ
番地を最後尾アドレスとして検出していた。このような
従来方法による場合は、本来小さ＜あるべきイニシアル
プログラムローダエＰＬに最後尾アドレス検出ルーチン
が必要とされ、このためにイニシアルプログラムローダ
エＰＬに必要なメモリサイズが大きくなり、また検出に
相当の時間を要するという欠点があつた。本発明は斯か
る事情に鑑みてなされたものであつて、システムスター
トアップ時に主記憶装置の最後尾アドレスを表わす最大
容量データを主記憶装置内の特定アドレスに格納するこ
とにより、イニシャルプログラムローダを主記憶装置に
ロードした時点でイニシャルプログラムローダに前記特
定アドレスを参照させて主記憶装置の最後尾アドレスす
なわち記憶容量を迅速に検出する方式の提供を目的とし
、以下に本発明をその実施例を示す図面に基いて詳述す
る。
本発明に係る主記憶装置の記憶容量検出方式（以下本発
明方式という）は、中央処理装置において、ジエネラル
クリア信号を発生させることにより、アクセスアドレス
を予めセットされた主記憶装置の特定アドレスに切換え
ると共に、ライトデータを予めセットされた主記憶装置
の最後尾アドレスを表わす最大容量データに切換え、前
記特定アドレスに最大容量データを格納しておき、シス
テムスタートアップ時においてイニシャルプロ゛グラム
ローダを主記憶装置にロードした時点で、前記特定アド
レスを参照したイニシャルプログラムローダに前記最大
容量データを検知させることを特徴とするものである。
明方式という）は、中央処理装置において、ジエネラル
クリア信号を発生させることにより、アクセスアドレス
を予めセットされた主記憶装置の特定アドレスに切換え
ると共に、ライトデータを予めセットされた主記憶装置
の最後尾アドレスを表わす最大容量データに切換え、前
記特定アドレスに最大容量データを格納しておき、シス
テムスタートアップ時においてイニシャルプロ゛グラム
ローダを主記憶装置にロードした時点で、前記特定アド
レスを参照したイニシャルプログラムローダに前記最大
容量データを検知させることを特徴とするものである。
第１図は上述の本発明方式を実施するためのハードウェ
ア機構を略示している。ＣＣはコントロールサーキツト
であつてメモリアクセス信号ＭＡｌジエネラルクリア信
号ＧＣの入力により書き込み信号ＷＳが出力される。Ａ
Ｒはアドレスレジスタであつて、アクセスアドレスＡＡ
Ｏ，ＡＡｌ・・・・・・ＡＡｎは夫々トライステートゲ
ートＡＧＯ，ＡＧｌ・・・・・・ＡＧｎを介してこのア
ドレスレジスタＡＲに人力されるようになつており、ア
ドレスレジスタＡＲにおけるアクセスアドレスＡＡＯ，
ＡＡｌ・・・・・・ＡＡｎ夫々の人力端には、適宜の方
法でセツトされる最大容量データを格納すべき前記特定
アドレスＤＡＯ，ＤＡｌ・・・・・・ＤＡｎがトライス
テートゲートＤＧＯ，ＤＧｌ・・・・・・ＤＧｎを介し
て夫々入力されるようになつている。ＤＲはデータレジ
スタであつて、ライトデータＷＤＯ，ＷＤ，・・・・・
・ＷＤｎはトライステートゲートＷＧＯ，ＷＧｌ・・・
・・・ＷＧｎを介してこのデータレジスタＤＲに人力さ
れるようになつており、データレジスタＤＲにおけるラ
イトデータＷＤＯ，ＷＤｌ・・・・・・ＷＤｎ夫々の人
力端には、主記憶装置の最後尾アドレスを表わす最大容
量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎがトライス
テートゲートＭＧＯ，ＭＧｌ・・・・・・ＭＧｎを介し
て夫々入力されるようになつている。一方、前記ジエネ
ラルクリア信号ＧＣの人力ラインの中途にはインバータ
ＮＶが設けられており、トライステートゲートＡＧＯＡ
Ｇｌ・・・・・・ＡＧｎ並びにＷＧＯ，ＷＧｌ・・・・
・・ＷＧｎのコントロール端子は前記インバータＩＮＶ
の入力側に、またトライステートゲートＤＧＯ，ＤＧｌ
・・・・・・ＤＧｎ並びにＭＧＯ，ＭＧｌ・・・・・・
ＭＧｎのコントロール端子は前記イＺバータＮＶの出力
側に接続されている。さてメモリシステムでは一般に実
装外アドレスが参照された場合に、メモリアドレスエラ
ーを検出するために最後尾アドレスを何らかの方法で保
持している。
ア機構を略示している。ＣＣはコントロールサーキツト
であつてメモリアクセス信号ＭＡｌジエネラルクリア信
号ＧＣの入力により書き込み信号ＷＳが出力される。Ａ
Ｒはアドレスレジスタであつて、アクセスアドレスＡＡ
Ｏ，ＡＡｌ・・・・・・ＡＡｎは夫々トライステートゲ
ートＡＧＯ，ＡＧｌ・・・・・・ＡＧｎを介してこのア
ドレスレジスタＡＲに人力されるようになつており、ア
ドレスレジスタＡＲにおけるアクセスアドレスＡＡＯ，
ＡＡｌ・・・・・・ＡＡｎ夫々の人力端には、適宜の方
法でセツトされる最大容量データを格納すべき前記特定
アドレスＤＡＯ，ＤＡｌ・・・・・・ＤＡｎがトライス
テートゲートＤＧＯ，ＤＧｌ・・・・・・ＤＧｎを介し
て夫々入力されるようになつている。ＤＲはデータレジ
スタであつて、ライトデータＷＤＯ，ＷＤ，・・・・・
・ＷＤｎはトライステートゲートＷＧＯ，ＷＧｌ・・・
・・・ＷＧｎを介してこのデータレジスタＤＲに人力さ
れるようになつており、データレジスタＤＲにおけるラ
イトデータＷＤＯ，ＷＤｌ・・・・・・ＷＤｎ夫々の人
力端には、主記憶装置の最後尾アドレスを表わす最大容
量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎがトライス
テートゲートＭＧＯ，ＭＧｌ・・・・・・ＭＧｎを介し
て夫々入力されるようになつている。一方、前記ジエネ
ラルクリア信号ＧＣの人力ラインの中途にはインバータ
ＮＶが設けられており、トライステートゲートＡＧＯＡ
Ｇｌ・・・・・・ＡＧｎ並びにＷＧＯ，ＷＧｌ・・・・
・・ＷＧｎのコントロール端子は前記インバータＩＮＶ
の入力側に、またトライステートゲートＤＧＯ，ＤＧｌ
・・・・・・ＤＧｎ並びにＭＧＯ，ＭＧｌ・・・・・・
ＭＧｎのコントロール端子は前記イＺバータＮＶの出力
側に接続されている。さてメモリシステムでは一般に実
装外アドレスが参照された場合に、メモリアドレスエラ
ーを検出するために最後尾アドレスを何らかの方法で保
持している。
そこでこの最後尾アドレス例えばＮ番地を表わす最大容
量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎを予めセツ
トし、また前記特定アドレスＤＡＯ，ＤＡｌ・・・・・
・ＤＡｎ（例えばＯ番地）を適宜の方法で予めセツトし
ておく。而してシステムスタートアツプ時にジエネラル
クリア信号ＧＣを発生させると、インバータＩＮＶ及び
各トライステートゲートの作用によりアドレスレジスタ
ＡＲにはアクセスアドレスＡＡＯ，ＡＡｌ・・・・・・
ＡＡｎに替つて特定アドレスＤＡＯ，ＤＡｌ・・・・・
・ＤＡｎが入力され、またデータレジスタＤＲにはライ
トデータＷＤＯ，ＷＤｌ・・・・・・ＷＤｎに替つて最
大容量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎが入力
されるｏ従つてコントロールサーキツトＣＣから書き込
み信号ＷＳを発生させると、主記憶装置ＭＭｆ）Ｏ番地
には最後尾アドレスＮ番地を表わす最大容量データが第
２図に一点鎖線で示すように格納される。そしてイニシ
ャルプログラムロータを主記憶装置ＭＭにロードすると
、０番地を参照することによりイニシャルプログラムロ
ータは格納された最大容量データを検知し、これにより
最後尾アドレスがＮ番地であること、すなわちこの主記
憶装置ＭＭの記憶容量を検出する。従つてイニシャルプ
ログラムロータは、前述の如く主記憶装置ＭＭの最後尾
部分にロードすべきプログラムＡを検出結果に基いて第
２図に示すように所定の部分にロードすることが可能に
なる。上述のように本発明方式によればイニシャルプロ
グラムロータは従来方法と異り主記憶装置の全アドレス
をリードする必要がなく、前記実施例の如く先頭アドレ
スを参照するのみで主記憶装置の記憶容量を検出するこ
とが可能であるので、検出のための所要時間の短縮が図
られる。
量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎを予めセツ
トし、また前記特定アドレスＤＡＯ，ＤＡｌ・・・・・
・ＤＡｎ（例えばＯ番地）を適宜の方法で予めセツトし
ておく。而してシステムスタートアツプ時にジエネラル
クリア信号ＧＣを発生させると、インバータＩＮＶ及び
各トライステートゲートの作用によりアドレスレジスタ
ＡＲにはアクセスアドレスＡＡＯ，ＡＡｌ・・・・・・
ＡＡｎに替つて特定アドレスＤＡＯ，ＤＡｌ・・・・・
・ＤＡｎが入力され、またデータレジスタＤＲにはライ
トデータＷＤＯ，ＷＤｌ・・・・・・ＷＤｎに替つて最
大容量データＭＡＯ，ＭＡｌ・・・・・・ＭＡｎが入力
されるｏ従つてコントロールサーキツトＣＣから書き込
み信号ＷＳを発生させると、主記憶装置ＭＭｆ）Ｏ番地
には最後尾アドレスＮ番地を表わす最大容量データが第
２図に一点鎖線で示すように格納される。そしてイニシ
ャルプログラムロータを主記憶装置ＭＭにロードすると
、０番地を参照することによりイニシャルプログラムロ
ータは格納された最大容量データを検知し、これにより
最後尾アドレスがＮ番地であること、すなわちこの主記
憶装置ＭＭの記憶容量を検出する。従つてイニシャルプ
ログラムロータは、前述の如く主記憶装置ＭＭの最後尾
部分にロードすべきプログラムＡを検出結果に基いて第
２図に示すように所定の部分にロードすることが可能に
なる。上述のように本発明方式によればイニシャルプロ
グラムロータは従来方法と異り主記憶装置の全アドレス
をリードする必要がなく、前記実施例の如く先頭アドレ
スを参照するのみで主記憶装置の記憶容量を検出するこ
とが可能であるので、検出のための所要時間の短縮が図
られる。
また従来方法と異り最後尾アドレス検出ルーチンが不要
であるので、イニシャルプログラムロータのメモリサイ
ズを小さくし得る利点がある。
であるので、イニシャルプログラムロータのメモリサイ
ズを小さくし得る利点がある。
図面は本発明の実施例を示すものであつて、第１図は本
発明方式を実施するためのハードウエア機構の略示図、
第２図は主記憶装置のアドレスと書き込み内容を示す説
明図、第３図は従来の最大容量検出方式の説明図である
。 ＣＣ・・・・・・コントロールサーキツト、ＡＲ・・・
・・・アドレスレジスタ、ＤＲ・・・・・・データレジ
スタ、ＮＶ・・・・・・インバータ、ＭＭ・・・・・・
主記憶装置、ＡＧＯ，ＡＧｌ・・・・・・ＡＧｎ，．Ｄ
ＧＯ，ＤＧｌ・・・・・・ＤＧｎ，．ＷＧＯ，ＷＧｌ・
・・・・・ＷＧｎ，．ＭＧＯＭＧｌ・・・・・・ＭＧｎ
・・・・・・トライステートゲート。
発明方式を実施するためのハードウエア機構の略示図、
第２図は主記憶装置のアドレスと書き込み内容を示す説
明図、第３図は従来の最大容量検出方式の説明図である
。 ＣＣ・・・・・・コントロールサーキツト、ＡＲ・・・
・・・アドレスレジスタ、ＤＲ・・・・・・データレジ
スタ、ＮＶ・・・・・・インバータ、ＭＭ・・・・・・
主記憶装置、ＡＧＯ，ＡＧｌ・・・・・・ＡＧｎ，．Ｄ
ＧＯ，ＤＧｌ・・・・・・ＤＧｎ，．ＷＧＯ，ＷＧｌ・
・・・・・ＷＧｎ，．ＭＧＯＭＧｌ・・・・・・ＭＧｎ
・・・・・・トライステートゲート。
Claims (1)
- １ 中央処理装置においてジエネラルクリア信号を発生
させることにより、アクセスアドレスを予めセットされ
た主記憶装置の特定アドレスに切換えると共に、ライト
データを予めセットされた主記憶装置の最後尾アドレス
を表わす最大容量データに切換えて、前記特定アドレス
に最大容量データを格納しておき、イニシアルプログラ
ムローダを主記憶装置にロードした時点で、前記特定ア
ドレスを参照したイニシアルプログラムローダに前記最
大容量データを検知させることを特徴とする主記憶装置
の記憶容量検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51121679A JPS5913060B2 (ja) | 1976-10-08 | 1976-10-08 | 主記憶装置の記憶容量検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51121679A JPS5913060B2 (ja) | 1976-10-08 | 1976-10-08 | 主記憶装置の記憶容量検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5346234A JPS5346234A (en) | 1978-04-25 |
| JPS5913060B2 true JPS5913060B2 (ja) | 1984-03-27 |
Family
ID=14817187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51121679A Expired JPS5913060B2 (ja) | 1976-10-08 | 1976-10-08 | 主記憶装置の記憶容量検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913060B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935912A (ja) * | 1982-08-21 | 1984-02-27 | 竹本油脂株式会社 | コンクリ−ト運搬車における混和剤供給装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581057B2 (ja) * | 1987-02-25 | 1997-02-12 | 日本電気株式会社 | 評価用マイクロコンピユ−タ |
| JP3047575U (ja) * | 1997-09-29 | 1998-04-14 | 株式会社南部電機製作所 | 鶏卵洗浄装置 |
-
1976
- 1976-10-08 JP JP51121679A patent/JPS5913060B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935912A (ja) * | 1982-08-21 | 1984-02-27 | 竹本油脂株式会社 | コンクリ−ト運搬車における混和剤供給装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5346234A (en) | 1978-04-25 |
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