JPS5971510A - シ−ケンス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、シーオンス制御回路に係り、さらに詳しくは
マイクロプロセッサを有し、そのマイクロプロセッサに
よるシーケンス命令の演算処理を高速化したシーケンス
制御回路に関するものである０ マイクロプロセッサを用いた従来のシーケンス制御装置
は第１図のブロック図に示すように、マイクロプロセッ
サ１．シーケンスプログラムメモリ２．入出力装置３．
シフトレジスタ４，５．アドレスデコーダ６並びに出力
回路２０〜２５を有して成り、それぞれは、データバス
７、アドレスバス８並びに信号線９〜１７により接続し
である。

前記シーケンスプログラムメモリ２は、第２図に示すよ
うなりレージ−ケンスを記憶している。そして、第２図
のりレージ−ケンスは、第３図に示す如きの命令語でプ
ログラムしである。

第１図の回路構成によると、マイクロプロセッサ１は、
シーケンスプログラムメモリ２から信号線１１を介して
シーケンス命令信号を得、それを出力回路２０並びにデ
ータバス７を介して命令語を読み込む。そこで、マイク
ロプロセッサ１は、読み込んだ命令語の種類を判断し、
第４図に示す従来方式のマイクロプロセッサの演算処理
Ｘを、各命令語毎に順を追つそ処理する。例えば、命令
語（イ）を判断すると、マイクロプロセッサ１は、レジ
スタ４にＩ′１”を書込み、しかる後、入出力装Ｗ６よ
り、アキュームレータ（ＡｃｃＡ：マイクロプロセッサ
１のアキュームレータ）に書込む。

そして、命令語（ロ）に移る。命令語（ロ）を判断する
と、まず、レジスタ４に１”を書込み、入出力装置３か
らマイクロプロセッサ１のアキュームレータ（Ａ　ｃ　
ｃ　Ａ）に信号を読込む。そこで、アキュームレータを
反転させる。以下命令語に沿ってマイクロプロセッサは
演算処理する。

上述したように、マイクロプロセッサ１からは、入出力
装置３、シフトレジスタ４．５がそれぞれ、アドレス付
けされており、アドレス付けの制御はアドレスデコーダ
６により行なわれている。このアドレスデコーダには、
アドレスバス８を介してアドレス信号が、また、信号線
９．１０を介して書込み読出し指令信号並びにクロック
信号がマイクロプロセッサ１より供給されており、また
、シフトレジスタ４．５には信号線１４．１５を介して
シフト制御信号が、さらに、入出力装置３．７フトレジ
スタ４．５からの読出信号を、データバス７を介してマ
イクロプロセッサ１に供給するため、出力回路２１，２
２．２３にアクセス信号を出力している。また、入出力
装置乙の選択は、信号線１６を介して得られるシーケン
スプログラムメモリ２からの入出力番号指定信号により
行なわれる。

第１図に示す回路構成によると、第４図からも明らかな
ように、シーケンスプログラムメモリ２より読出したシ
ーケンサ−独特の命令語をマイクロプロセッサ１が翻訳
し、シーケンス命令の機能をマイクロプロセッサの命令
の組合せで実行するという演算処理方式をとるため、演
算処理時間が遅いという欠点があった。

本発明は前述した従来技術の欠点に鑑みなされ、マイク
ロプロセッサ等からなる演算部でのシーケンス命令の演
算処理時間を短縮することにある。

本発明は、従来、マイクロプロセッサ等の演算部で行な
っていた演算処理の一部を、演算部外のハードウェアで
行なうことによって、上記目的を達成したものである。

すなわち、同一の入出力装置の読出し信号に対して複数
のアドレス付けを行ない、それぞれのアドレスをアクセ
スした場合に、マイクロプロセッサに書込むデータを、
入出力装置の出力データ並びに反転データとシフトレジ
スタの出力データとの論即をとったデータとしておくこ
とにより、マイクロプロセッサが行なう演算処理の負担
を軽減し、演算処理時間の短縮を図ったものである。

以下、第５図に具体的な回路を示し、第４図の命令語の
演算処理順を示す図に従って本発明を詳述する。

第５図はその具体的な一実施例を示した回路図であって
、第１図と同一符号を付しであるものは同一機能を有す
るものである。第５図の回路においては、入出力装置３
の出力を反転するインバータ２４を設け、その反転デー
タ２５を出力回路２６を介してデータバス７に供給する
と共に、その読出し信号１７とシフトレジスタ４の出力
１２との論理積をとるＡＮＤ回路２７と、インバータ２
４０反転出力２５とシフトレジスタ４の出力１２との論
理積をとるＡＮＤ回路２８が設けてあって、そのＡＮＤ
回路２７．２８の出力は出力回路２９゜３０を介してデ
ータバス７に供給しである。これら、出力回路２６，２
９．３０もアドレスデコーダ６よりのアクセス信号によ
って出力選択される。

同構成によると、マイクロプロセッサ１からは、次のも
のがアドレスデコーダ６によりアドレス付けしである。

（１）　　入出力装置３の読出し信号１７を読出せ（２
）入出力装置３の読出し信号１７０反転信号を読出せ （３）入串力装置乙の読出し信号１７とシフトレジスタ
４の読吊し信号１２を論理積した出力信号を館、出せ （４）入出力装置′ｆ３の読１：ｌｌＬ信号１７の反転
信号５とシフトレジスタ４の読出し信号１２を論理積し
た出力信号を読出せ （５）シフトレジスタ４の出力信号を読出せ（６）シフ
トレジスタ５の出力信号を読出せ上記のそれぞれのアド
レスをアクセスすることにより、入出力装Ｗ３の読出し
信号１７に加工、すなわち、従来マイクロプロセッサ１
により演算処理していた論理積、反転等を、入出力装置
３の出力部に設けた反転回路、論理積回路によって処理
したものであるから、その分、マイクロプロセッサ１に
おけるシーケンス命令の演算処理の負担は軽減される。

これは、第４図のマイクロプロセッサの演算処理内容Ｙ
でも説明しであるように、従来の演算処理方式に比較し
て短縮しであることがわかる。

以上の説明からも明らかなように不発明によれば、従来
、マイクロプロセッサで行なっていた演算を、一部ハー
ドウエアで行なうようにしたものであるから、マイクロ
プロセッサのシーケンス命令の演算ステップ数を短かく
でき、マイクロプロセッサでの演算処理は高速化される
という利点がある。

【図面の簡単な説明】

第１図は従来のシーケンス制御装置の回路ブロック図、
第２図は第１図のシーケンスプログラムメモリに書込ま
れるリレーシーケンス、第３図は第２図のりレージ−ケ
ンスをプログラム化した図、第４図はマイクロプロセッ
サの演算処理内容を、従来方式と本発明の一実施例によ
る方式で演算処理する場合の演算処理比較工程図、第５
図は本発明の一実施例を示すシーケンス制御装置の回路
ブロック図である。

Claims (1)

【特許請求の範囲】
1. リレー、スイッチ等の電気的オン、オフ信号を入力する
   と共に、電気的負荷にオン、オフ信号を出力する信号入
   出力装着と、該信号入出力装置の人、出力信号のオン、
   オフ条件の組合せにより負荷回路にオン、オフ信号送出
   するため、シーケンス制御命令で書かれたプログラムを
   言Ｈｐするシーケンスプログラムメモリと、該シーケン
   スプログラムメモリに言己憶しであるプログラムを順次
   読み出し、シーケンス制御指令を翻訳実行する演算回路
   と、該演算回路によってアドレス付けされる複数のシフ
   トレジスタと、前記入出力装置並びにシフトレジスタの
   アドレスをアクセス前御するアドレスデコーダとを備え
   てなるシーケンス制御回路であって、前記入出力装置の
   読出し信号を反転するための反転回路と、該反転回路出
   力とシフトレジスタからの読出し信号との論理積をとる
   ゲート回路と、前記入出力装置の読出し信号とシフトレ
   ジスタの読出し信号との論理積をとるゲート回路とを具
   備し、前記入出力装置の読出し信号に複数のアドレスを
   付けができるようにし、前記演算回路に加工を加えたデ
   ータを読込めるように構成したことを特徴とするシーケ
   ンス制御回路。