JPH0724146A

JPH0724146A - ゲーム用カートリッジ及びこれを用いた電子装置

Info

Publication number: JPH0724146A
Application number: JP5193129A
Authority: JP
Inventors: Junichi Terajima; 淳一寺島
Original assignee: Sega Enterprises Ltd
Current assignee: Sega Corp
Priority date: 1993-07-07
Filing date: 1993-07-07
Publication date: 1995-01-27

Abstract

(57)【要約】【目的】ゲーム用カートリッジ及びこれを用いたゲーム
装置に関し、コストの増大あるいは、カートリッジスペ
ースの増大を解消する。【構成】プロセッサ１０及び画像用チップ回路１１を有
するゲーム機本体１と、ＤＳＰ２１、バス切り換え制御
回路３０、プロセッサ１０を制御するプロセッサ用プロ
グラム及びＤＳＰ２１を制御するＤＳＰ用プログラムを
記憶する共通メモリ２０を有する。バス切り換え制御回
路３０は、本体プロセッサ１０が画像用チップ回路１１
をアクセスする期間中、ＤＳＰ２１がバス１３を占有
し、共通メモリ２０に記憶されているＤＳＰ用プログラ
ムをアクセス可能とし、その他の期間は、該本体プロセ
ッサ１０が優先的に該バス１３を占有し、該共通メモリ
２０に記憶されている該本体プロセッサ用プログラムを
アクセス可能に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサを有する本
体装置と接続分離可能の第二プロセッサ及びメモリで構
成される電子装置に関し、特にゲームカートリッジ及び
これを用いた電子装置、更に具体的には、内部にＤＳＰ
（ディジタルシグナルプロセッサ）等の高速プロセッサ
を有するゲーム用カートリッジ及びこれを用いたゲーム
装置に関する。

【０００２】

【従来例】近年、コンピュータを用いた電子装置が広く
普及している。ゲーム装置の一例として電子装置を考え
ると、プロセッサを搭載したゲーム機本体と、このゲー
ム機本体に接続される、プロセッサの制御によりゲーム
を進行するためのゲームプログラムを記憶した読出専用
メモリ（ＲＯＭ）を搭載したカートリッジにより構成さ
れるものがある。

【０００３】図３は、かかるゲーム装置を更にゲーム処
理スピードを高めるように意図して構成された従来のゲ
ーム装置構成の主要ブロック図である。図において、１
は、ゲーム機本体であり、２は、このゲーム機本体１に
バス３を通して接続されるカートリッジであり、それぞ
れ主要構成要素のブロックのみ図示されている。

【０００４】ゲーム機本体１は、本体プロセッサ１０と
画像用チップ（半導体チップで構成される）１１を有し
ている。尚、画像用チップは、ビデオメモリ及びその制
御回路を含むものである。

【０００５】一方、カートリッジ２は、ゲーム機本体１
の本体プロセッサ１０が演算処理及び制御処理を行いゲ
ームを進行するためのゲームプログラムが記憶される読
出専用のプロセッサプログラムメモリ２０と、ＤＳＰ
（ディジタルシグナルプロセッサ）２１又は２３を有し
ている。

【０００６】プロセッサプログラムメモリ２０及びＤＳ
Ｐ２１又は２３は、バス３を通して本体プロセッサ１０
と接続されている。この接続は、図示しないコネクタに
より行われ、したがって、ゲーム機本体１とカートリッ
ジ２とは、分離接続が可能である。

【０００７】ここでＤＳＰ２１又は２３は、本体プロセ
ッサ１０の負荷を軽減するために設けられるプロセッサ
である。即ち、ＤＳＰ２１又は２３は、演算処理を担当
し、本体プロセッサ１０が例えば、画像用チップ１１を
アクセス処理している期間中に次のステップに必要な制
御処理のための、演算処理を行う。

【０００８】したがって、本体プロセッサ１０は、ＤＳ
Ｐ２１又は２３で行う演算処理分の負荷が軽減され、ゲ
ーム進行のスピードも速めることが可能である。ここで
先に説明したようにプロセッサプログラムメモリ２０に
は、専ら本体プロセッサ１０に対するゲームプログラム
が記憶される。したがって、更にＤＳＰ２１又は２３を
制御するためのプログラムが必要である。

【０００９】

【発明が解決すべき課題】図３に示す従来装置では、Ｄ
ＳＰの外部に別個のメモリを用意し、これにＤＳＰ用の
プログラムを記憶している（ＤＳＰ２１及びＤＳＰプロ
グラムメモリ２２の関係）。あるいは、ＤＳＰ２３及び
ＤＳＰプログラムメモリ２４の関係の如く、ＤＳＰプロ
グラムメモリ２４の領域をＤＳＰ２３内に設けている。

【００１０】したがって、前者の場合は、ＤＳＰプログ
ラムメモリ２２を別個に設けることが必要であり、カー
トリッジスペースの増大、あるいはカートリッジ２の外
部に設ける場合はコストの増大に繋がる。

【００１１】一方、プログラムは、ゲームの種類毎にそ
の内容が変更される。したがって、後者の場合、即ちＤ
ＳＰプログラムメモリ２４の領域をＤＳＰ２３内に設け
る場合は、ゲームの種類毎に異なるＤＳＰ２３を用意す
ることが必要である。かかる場合も、コスト増大に繋が
る。

【００１２】したがって、本発明は、本体に本体プロセ
ッサを有し、外部にＤＳＰ等の第二の高速のプロセッサ
とメモリを有する従来のゲーム装置等の電子装置におけ
る従来の問題を解決することを目的とする。

【００１３】

【課題を解決するための手段】図１は、本発明の原理を
説明するブロック図であり、本発明の電子装置として以
下ゲーム装置を例としてその原理を説明する。図におい
て、１はゲーム機本体であり、本体プロセッサ１０及び
ビデオメモリとこのメモリの制御回路を含む画像用チッ
プ回路１１を有する。

【００１４】２は、カートリッジもしくは、ゲーム機本
体１外部に接続される外部回路であり、ＤＳＰ（ディジ
タルシグナルプロセッサ）２１と、バス切り換え制御回
路３０と、前記本体プロセッサ１０を制御する本体プロ
セッサ用プログラム及びこのＤＳＰ２１を制御するＤＳ
Ｐ用プログラム２０１を記憶する共通メモリ２０を有す
る。

【００１５】前記バス切り換え制御回路３０は、本体プ
ロセッサ１０が前記画像用チップ回路１１をアクセスす
る期間中、前記ＤＳＰ２１がバス１３を占有し、共通メ
モリ２０に記憶されているＤＳＰ用プログラムをアクセ
ス可能とする。

【００１６】その他の期間は、前記本体プロセッサ１０
が優先的に前記バス１３を占有し、共通メモリ２０に記
憶されている本体プロセッサ用プログラムをアクセス可
能に制御する。

【００１７】尚、図１において、４０は、キー入力パッ
ドであり、ゲームに必要なデータあるいは、モニタに表
示されるスプライトを移動制御する等の為に入力信号を
ゲーム機本体１に入力するために備えられる。

【００１８】又、５０はモニタでありＣＲＴあるいは液
晶表示板等の表示装置である。本体プロセッサ１０の制
御により、画像用チップ１１から読みだされるデータを
表示する。

【００１９】

【作用】本発明では、共通メモリ２０に本体プロセッサ
用プログラム及びこのＤＳＰ２１を制御するＤＳＰ用プ
ログラム２０１を記憶させている。更に、バス切り換え
制御回路３０を設け、本体プロセッサ１０とＤＳＰ２１
からのアクセスを切り換え、前記共通メモリ２０に接続
するバス１３をいずれかのプロセッサに占有させてい
る。

【００２０】かかるバス切り換え制御により、本体プロ
セッサ１０が前記画像用チップ回路１１をアクセスする
期間中、前記ＤＳＰ２１がバス１３を占有し、共通メモ
リ２０に記憶されているＤＳＰ用プログラムをアクセス
可能とする。

【００２１】更に、その他の期間は、前記本体プロセッ
サ１０が優先的に前記バス１３を占有し、共通メモリ２
０に記憶されている本体プロセッサ用プログラムをアク
セス可能に制御される。

【００２２】したがって、上記構成により、バス切り換
え制御回路３０及びＤＳＰ２１のハード構成は、ゲーム
の種類によらず同一とすることが可能であり、ゲームの
種類により共通メモリ２０に記憶させるプログラムを変
更するのみでよい。

【００２３】

【実施例】図２は、本発明の一実施例を示すブロック図
である。図において、１はゲーム機本体であり、２は、
ゲームプログラムが収納され、ゲーム機本体１に接続、
分離が可能のカートリッジである。

【００２４】ゲーム機本体１は、本体プロセッサ１０と
画像用チップ１１を有する。本体プロセッサ１０は、後
に説明するプロセッサ用プログラムに基づき装置全体を
制御する。

【００２５】画像用チップ１１は、ビデオメモリ及びこ
のメモリを制御する制御回路を含むものであり、好まし
くは半導体の１チップ素子で構成される。画像用チップ
１１は、更にプロセッサ１０とアドレスバス（ＡＤ）及
びデータバス（ＤＴ）で接続されている。

【００２６】４０、５０はそれぞれキー入力パッド及び
モニタであり、アドレスバス（ＡＤ）及びデータバス
（ＤＴ）を通してゲーム機本体１に接続されている。キ
ー入力パッド４０は、ゲームに必要なデータあるいは、
モニタに表示されるスプライトを移動制御する等の為に
入力信号をゲーム機本体１に入力するために備えられ
る。

【００２７】又、モニタ５０は、ＣＲＴあるいは液晶表
示板等の表示装置である。本体プロセッサ１０の制御に
より画像用チップ１１から読みだされるデータを表示す
る。カートリッジ２内には、半導体チップで構成される
複数の回路が備えられている。図では破線で示されるＤ
ＳＰ部とプログラムＲＯＭ２０及びメモリＲＡＭ２５を
有する。

【００２８】ＤＳＰ部とプログラムＲＯＭ２０及びメモ
リＲＡＭ２５は、バス１３で接続されている。ＤＳＰ部
は、ゲートアレイ（Ｇ／Ａ）で構成される。図１の原理
図で説明したバス切替え制御回路３０は、デコーダ３
１、セレクタ３２、バッファ増幅器３３、３４で構成さ
れている。

【００２９】デコーダ３１は、ゲーム機本体１のアドレ
スバス（ＡＤ）に接続され、本体プロセッサ１０からの
アドレス信号をデコードする。今、アドレスバス（Ａ
Ｄ）により送られる本体プロセッサ１０からのアドレス
信号をデコードし、画像用チップ１１のアドレス空間の
アドレスである場合は、デコーダ３１の出力は低論理レ
ベルとなる。

【００３０】かかる場合、この低論理レベル信号が、Ｄ
ＳＰ２１とセレクタ３２のＳ端子に入力される。したが
って、プロセッサ１０からのアドレスバス（ＡＤ）上の
アドレス信号及び読出／書込制御信号Ｒ／Ｗは、セレク
タ３２によりバス１３への出力が禁止される。同時に、
ＤＳＰ２１からのアドレス信号及び読出／書込制御信号
Ｒ／Ｗがバス１３へ出力可能となる。

【００３１】したがって、ＤＳＰ２１からのアドレス信
号に対応するプログラムＲＯＭ２０又はメモリＲＡＭ２
５のアドレスをＤＳＰ２１がアクセス可能となる。尚、
後に再び説明するように、プログラムＲＯＭ２０のアド
レス空間の内、ＤＳＰ２１がアクセス可能なアドレス空
間は、ＤＳＰプログラムが記憶されるＤＳＰ用プログラ
ム空間２０１のみである。

【００３２】これによりＤＳＰ２１は、本体プロセッサ
１０が画像用チップ１１をアクセスしている期間におい
て、アドレス信号（ＡＤ）及び読出信号（Ｒ）によりＤ
ＳＰ用プログラム空間２０１に記憶される制御プログラ
ムを読出し、これにしたがって演算処理を行う。

【００３３】この演算処理結果は、アドレス信号（Ａ
Ｄ）及び書込信号（Ｗ）によりメモリＲＡＭ２５の所定
アドレス領域に記憶され、本体プロセッサ１０の以降の
処理のためのデータとなる。

【００３４】一方、プロセッサ１０からのアドレス信号
が画像用チップ１１以外、即ちプログラムＲＯＭ２０も
しくはメモリＲＡＭ２５のメモリ空間アドレスに対応す
る場合は、デコーダ３１がこれを検知してその出力を高
論理レベルとする。デコーダ３１の出力が高論理レベル
である場合、ＤＳＰ２１によるＤＳＰプログラム２０１
及びメモリＲＡＭ２５のアクセスは、禁止され待機状態
とされる。

【００３５】同時に、セレクタ３２は、切替え制御端子
Ｓに入力する信号の論理レベルが高論理であることか
ら、プロセッサ１０に繋がるゲーム機本体１のアドレス
バス（ＡＤ）及び読出／書込制御信号Ｒ／Ｗを共通バス
１３に繋ぐように切替える。

【００３６】今、読出／書込制御信号Ｒ／Ｗが書込信号
（Ｗ）である場合は、バッファ増幅器３３が付勢され、
プロセッサ１０からのデータが共通バス１３に導かれ
る。ついで、アドレス信号に対応したプログラムＲＯＭ
２０または、メモリＲＡＭ２５のアドレス位置にこのデ
ータが書き込まれる。

【００３７】一方、読出信号（Ｒ）である場合は、バッ
ファ増幅器３４が付勢され、アドレス信号に対応したプ
ログラムＲＯＭ２０または、メモリＲＡＭ２５のアドレ
ス位置に記憶されているプログラムまたはデータが読出
されプロセッサ１０に導かれる。

【００３８】以上の如くして、本体プロセッサ１０とＤ
ＳＰ２１とはその目的に対応して、共通バス１３を占有
することが可能であり、これによりプログラムＲＯＭ２
０又はメモリＲＡＭ２５をアクセスすることが可能とな
る。

【００３９】更に、プログラムＲＯＭ２０には、本体プ
ロセッサ１０及びＤＳＰ２１のそれぞれに対するプログ
ラムが記憶されるので、ＤＳＰ２１専用に別個のメモリ
を用意することも、或いはＤＳＰ２１内にメモリを設け
ることも必要でなくなる。

【００４０】したがって、ＤＳＰ２１を含む破線で囲わ
れたＤＳＰ部は、ゲームプログラムの種類に係わらず共
通の構成とすることが可能であり、ゲートアレイ（Ｇ／
Ａ）で共通に制作することが可能である。これにより一
層のコストダウンが図れる。

【００４１】尚、以上の実施例説明では、プログラムＲ
ＯＭ２０及びメモリＲＡＭ２５がゲームカートリッジ２
内に設けられている構成を説明したが、本発明は、かか
る構成には限定されず、カートリッジ２の外部に設ける
ことも可能である。例えば、ＣＤ−ＲＯＭによりプログ
ラムＲＯＭ２０を構成することも可能である。更に実施
例としてＤＳＰ２１を用いているが、本発明はＤＳＰを
用いる場合に限定されず、高速の汎用プロセッサに置き
換えることも可能である。

【００４２】

【発明の効果】以上説明した構成により、バス切り換え
制御回路３０及びＤＳＰ２１等の高速プロセッサのハー
ド構成は、ゲーム等のプログラムの種類によらず同一と
することが可能である。又ゲーム等処理の種類により共
通メモリ２０に記憶させるプログラムを変更するのみで
よい。

【００４３】したがって、本発明により従来装置の有し
ていたコスト上昇、あるいはＤＳＰ等のプロセッサのス
ペースが増大するという問題が解消できる。

【図面の簡単な説明】

【図１】本発明の原理を説明するブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】従来例の一実施例を示すブロック図である。

【符号の説明】

１ゲーム機本体２ゲームカートリッジ３、１３共通バス１０本体プロセッサ１１画像用チップ１３２０プロセッサプログラム用メモリ２０１ＤＳＰ用プログラム２１ＤＳＰ３０バス切替え制御回路ＡＤアドレスバスＤＴデータ

Claims

【特許請求の範囲】

【請求項１】本体プロセッサ（１０）及びビデオメモリ
と該メモリの制御回路を含む画像用チップ回路（１１）
を有するゲーム機本体（１）に接続可能に構成され、且
つ第二のプロセッサ（２１）と、バス切り換え制御回路
（３０）と、該本体プロセッサ（１０）を制御する本体
プロセッサ用プログラム及び該第二のプロセッサ（２
１）を制御するプログラムを記憶する共通メモリ（２
０）を有し、該バス切り換え制御回路（３０）は、該本体プロセッサ
（１０）が該画像用チップ回路（１１）をアクセスする
期間中、該第二のプロセッサ（２１）がバス（１３）を
占有し、該共通メモリ（２０）に記憶されている該第二
のプロセッサ用プログラムをアクセス可能とし、その他
の期間は、該本体プロセッサ（１０）が優先的に該バス
（１３）を占有し、該共通メモリ（２０）に記憶されて
いる該本体プロセッサ用プログラムをアクセス可能に制
御するように構成したことを特徴とするゲーム用カート
リッジ。
【請求項２】請求項１において、前記第二のプロセッサ（２１）をＤＳＰ（ディジタルシ
グナルプロセッサ）により構成したことを特徴とするゲ
ーム用カートリッジ。
【請求項３】本体プロセッサ（１０）及びビデオメモリ
と該メモリの制御回路を含む画像用チップ回路（１１）
を有するゲーム機本体（１）と、該ゲーム機本体（１）
に接続されるカートリッジ（２）を有し、該カートリッジ（２）は、第二のプロセッサ（２１）
と、バス切り換え制御回路（３０）と、該本体プロセッ
サ（１０）を制御する本体プロセッサ用プログラム及び
該第二のプロセッサ（２１）を制御するプログラムを記
憶する共通メモリ（２０）を有し、該バス切り換え制御回路（３０）は、該本体プロセッサ
（１０）が該画像用チップ回路（１１）をアクセスする
期間中、該第二のプロセッサ（２１）がバス（１３）を
占有し、該共通メモリ（２０）に記憶されている該第二
のプロセッサ用プログラムをアクセス可能とし、その他
の期間は、該本体プロセッサ（１０）が優先的に該バス
（１３）を占有し、該共通メモリ（２０）に記憶されて
いる該本体プロセッサ用プログラムをアクセス可能に制
御するように構成したことを特徴とする電子装置
【請求項４】本体プロセッサ（１０）を有する本体装置
（１）と該本体装置（１）に接続分離可能の第二のプロ
セッサ（２１）と共通メモリ（２０）を有し、該本体プ
ロセッサ（１０）及び該第二のプロセッサ（２１）を時
分割して、該共通メモリ（２０）にアクセス可能に構成
したことを特徴とする電子装置。
【請求項５】請求項３又は４において、前記第二のプロセッサ（２１）をＤＳＰ（ディジタルシ
グナルプロセッサ）により構成したことを特徴とする電
子装置。
【請求項６】請求項５において、前記バス切り換え制御回路（３０）は、デコーダ（３
１）とセレクタ（３２）を有し、該デコーダ（３１）は、前記本体プロセッサ（１０）か
らのアドレス信号を検知し、該アドレス信号が前記共通
メモリ（２０）のアドレスに対応する時は、前記ＤＳＰ
（２１）からのアドレス信号を阻止するように該セレク
タ（３２）を制御するように構成したことを特徴とする
電子装置。
【請求項７】請求項５又は６において、前記ＤＳＰ（２１）及びバス切り換え制御回路（３０）
は、ゲートアレイ（ＧＡ）により構成される半導体チッ
プであることを特徴とする電子装置。