JPH0724146A - ゲーム用カートリッジ及びこれを用いた電子装置 - Google Patents
ゲーム用カートリッジ及びこれを用いた電子装置Info
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- JPH0724146A JPH0724146A JP5193129A JP19312993A JPH0724146A JP H0724146 A JPH0724146 A JP H0724146A JP 5193129 A JP5193129 A JP 5193129A JP 19312993 A JP19312993 A JP 19312993A JP H0724146 A JPH0724146 A JP H0724146A
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- program
- dsp
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Abstract
(57)【要約】
【目的】ゲーム用カートリッジ及びこれを用いたゲーム
装置に関し、コストの増大あるいは、カートリッジスペ
ースの増大を解消する。 【構成】プロセッサ10及び画像用チップ回路11を有
するゲーム機本体1と、DSP21、バス切り換え制御
回路30、プロセッサ10を制御するプロセッサ用プロ
グラム及びDSP21を制御するDSP用プログラムを
記憶する共通メモリ20を有する。バス切り換え制御回
路30は、本体プロセッサ10が画像用チップ回路11
をアクセスする期間中、DSP21がバス13を占有
し、共通メモリ20に記憶されているDSP用プログラ
ムをアクセス可能とし、その他の期間は、該本体プロセ
ッサ10が優先的に該バス13を占有し、該共通メモリ
20に記憶されている該本体プロセッサ用プログラムを
アクセス可能に制御する。
装置に関し、コストの増大あるいは、カートリッジスペ
ースの増大を解消する。 【構成】プロセッサ10及び画像用チップ回路11を有
するゲーム機本体1と、DSP21、バス切り換え制御
回路30、プロセッサ10を制御するプロセッサ用プロ
グラム及びDSP21を制御するDSP用プログラムを
記憶する共通メモリ20を有する。バス切り換え制御回
路30は、本体プロセッサ10が画像用チップ回路11
をアクセスする期間中、DSP21がバス13を占有
し、共通メモリ20に記憶されているDSP用プログラ
ムをアクセス可能とし、その他の期間は、該本体プロセ
ッサ10が優先的に該バス13を占有し、該共通メモリ
20に記憶されている該本体プロセッサ用プログラムを
アクセス可能に制御する。
Description
【0001】
【産業上の利用分野】本発明は、プロセッサを有する本
体装置と接続分離可能の第二プロセッサ及びメモリで構
成される電子装置に関し、特にゲームカートリッジ及び
これを用いた電子装置、更に具体的には、内部にDSP
(ディジタルシグナルプロセッサ)等の高速プロセッサ
を有するゲーム用カートリッジ及びこれを用いたゲーム
装置に関する。
体装置と接続分離可能の第二プロセッサ及びメモリで構
成される電子装置に関し、特にゲームカートリッジ及び
これを用いた電子装置、更に具体的には、内部にDSP
(ディジタルシグナルプロセッサ)等の高速プロセッサ
を有するゲーム用カートリッジ及びこれを用いたゲーム
装置に関する。
【0002】
【従来例】近年、コンピュータを用いた電子装置が広く
普及している。ゲーム装置の一例として電子装置を考え
ると、プロセッサを搭載したゲーム機本体と、このゲー
ム機本体に接続される、プロセッサの制御によりゲーム
を進行するためのゲームプログラムを記憶した読出専用
メモリ(ROM)を搭載したカートリッジにより構成さ
れるものがある。
普及している。ゲーム装置の一例として電子装置を考え
ると、プロセッサを搭載したゲーム機本体と、このゲー
ム機本体に接続される、プロセッサの制御によりゲーム
を進行するためのゲームプログラムを記憶した読出専用
メモリ(ROM)を搭載したカートリッジにより構成さ
れるものがある。
【0003】図3は、かかるゲーム装置を更にゲーム処
理スピードを高めるように意図して構成された従来のゲ
ーム装置構成の主要ブロック図である。図において、1
は、ゲーム機本体であり、2は、このゲーム機本体1に
バス3を通して接続されるカートリッジであり、それぞ
れ主要構成要素のブロックのみ図示されている。
理スピードを高めるように意図して構成された従来のゲ
ーム装置構成の主要ブロック図である。図において、1
は、ゲーム機本体であり、2は、このゲーム機本体1に
バス3を通して接続されるカートリッジであり、それぞ
れ主要構成要素のブロックのみ図示されている。
【0004】ゲーム機本体1は、本体プロセッサ10と
画像用チップ(半導体チップで構成される)11を有し
ている。尚、画像用チップは、ビデオメモリ及びその制
御回路を含むものである。
画像用チップ(半導体チップで構成される)11を有し
ている。尚、画像用チップは、ビデオメモリ及びその制
御回路を含むものである。
【0005】一方、カートリッジ2は、ゲーム機本体1
の本体プロセッサ10が演算処理及び制御処理を行いゲ
ームを進行するためのゲームプログラムが記憶される読
出専用のプロセッサプログラムメモリ20と、DSP
(ディジタルシグナルプロセッサ)21又は23を有し
ている。
の本体プロセッサ10が演算処理及び制御処理を行いゲ
ームを進行するためのゲームプログラムが記憶される読
出専用のプロセッサプログラムメモリ20と、DSP
(ディジタルシグナルプロセッサ)21又は23を有し
ている。
【0006】プロセッサプログラムメモリ20及びDS
P21又は23は、バス3を通して本体プロセッサ10
と接続されている。この接続は、図示しないコネクタに
より行われ、したがって、ゲーム機本体1とカートリッ
ジ2とは、分離接続が可能である。
P21又は23は、バス3を通して本体プロセッサ10
と接続されている。この接続は、図示しないコネクタに
より行われ、したがって、ゲーム機本体1とカートリッ
ジ2とは、分離接続が可能である。
【0007】ここでDSP21又は23は、本体プロセ
ッサ10の負荷を軽減するために設けられるプロセッサ
である。即ち、DSP21又は23は、演算処理を担当
し、本体プロセッサ10が例えば、画像用チップ11を
アクセス処理している期間中に次のステップに必要な制
御処理のための、演算処理を行う。
ッサ10の負荷を軽減するために設けられるプロセッサ
である。即ち、DSP21又は23は、演算処理を担当
し、本体プロセッサ10が例えば、画像用チップ11を
アクセス処理している期間中に次のステップに必要な制
御処理のための、演算処理を行う。
【0008】したがって、本体プロセッサ10は、DS
P21又は23で行う演算処理分の負荷が軽減され、ゲ
ーム進行のスピードも速めることが可能である。ここで
先に説明したようにプロセッサプログラムメモリ20に
は、専ら本体プロセッサ10に対するゲームプログラム
が記憶される。したがって、更にDSP21又は23を
制御するためのプログラムが必要である。
P21又は23で行う演算処理分の負荷が軽減され、ゲ
ーム進行のスピードも速めることが可能である。ここで
先に説明したようにプロセッサプログラムメモリ20に
は、専ら本体プロセッサ10に対するゲームプログラム
が記憶される。したがって、更にDSP21又は23を
制御するためのプログラムが必要である。
【0009】
【発明が解決すべき課題】図3に示す従来装置では、D
SPの外部に別個のメモリを用意し、これにDSP用の
プログラムを記憶している(DSP21及びDSPプロ
グラムメモリ22の関係)。あるいは、DSP23及び
DSPプログラムメモリ24の関係の如く、DSPプロ
グラムメモリ24の領域をDSP23内に設けている。
SPの外部に別個のメモリを用意し、これにDSP用の
プログラムを記憶している(DSP21及びDSPプロ
グラムメモリ22の関係)。あるいは、DSP23及び
DSPプログラムメモリ24の関係の如く、DSPプロ
グラムメモリ24の領域をDSP23内に設けている。
【0010】したがって、前者の場合は、DSPプログ
ラムメモリ22を別個に設けることが必要であり、カー
トリッジスペースの増大、あるいはカートリッジ2の外
部に設ける場合はコストの増大に繋がる。
ラムメモリ22を別個に設けることが必要であり、カー
トリッジスペースの増大、あるいはカートリッジ2の外
部に設ける場合はコストの増大に繋がる。
【0011】一方、プログラムは、ゲームの種類毎にそ
の内容が変更される。したがって、後者の場合、即ちD
SPプログラムメモリ24の領域をDSP23内に設け
る場合は、ゲームの種類毎に異なるDSP23を用意す
ることが必要である。かかる場合も、コスト増大に繋が
る。
の内容が変更される。したがって、後者の場合、即ちD
SPプログラムメモリ24の領域をDSP23内に設け
る場合は、ゲームの種類毎に異なるDSP23を用意す
ることが必要である。かかる場合も、コスト増大に繋が
る。
【0012】したがって、本発明は、本体に本体プロセ
ッサを有し、外部にDSP等の第二の高速のプロセッサ
とメモリを有する従来のゲーム装置等の電子装置におけ
る従来の問題を解決することを目的とする。
ッサを有し、外部にDSP等の第二の高速のプロセッサ
とメモリを有する従来のゲーム装置等の電子装置におけ
る従来の問題を解決することを目的とする。
【0013】
【課題を解決するための手段】図1は、本発明の原理を
説明するブロック図であり、本発明の電子装置として以
下ゲーム装置を例としてその原理を説明する。図におい
て、1はゲーム機本体であり、本体プロセッサ10及び
ビデオメモリとこのメモリの制御回路を含む画像用チッ
プ回路11を有する。
説明するブロック図であり、本発明の電子装置として以
下ゲーム装置を例としてその原理を説明する。図におい
て、1はゲーム機本体であり、本体プロセッサ10及び
ビデオメモリとこのメモリの制御回路を含む画像用チッ
プ回路11を有する。
【0014】2は、カートリッジもしくは、ゲーム機本
体1外部に接続される外部回路であり、DSP(ディジ
タルシグナルプロセッサ)21と、バス切り換え制御回
路30と、前記本体プロセッサ10を制御する本体プロ
セッサ用プログラム及びこのDSP21を制御するDS
P用プログラム201を記憶する共通メモリ20を有す
る。
体1外部に接続される外部回路であり、DSP(ディジ
タルシグナルプロセッサ)21と、バス切り換え制御回
路30と、前記本体プロセッサ10を制御する本体プロ
セッサ用プログラム及びこのDSP21を制御するDS
P用プログラム201を記憶する共通メモリ20を有す
る。
【0015】前記バス切り換え制御回路30は、本体プ
ロセッサ10が前記画像用チップ回路11をアクセスす
る期間中、前記DSP21がバス13を占有し、共通メ
モリ20に記憶されているDSP用プログラムをアクセ
ス可能とする。
ロセッサ10が前記画像用チップ回路11をアクセスす
る期間中、前記DSP21がバス13を占有し、共通メ
モリ20に記憶されているDSP用プログラムをアクセ
ス可能とする。
【0016】その他の期間は、前記本体プロセッサ10
が優先的に前記バス13を占有し、共通メモリ20に記
憶されている本体プロセッサ用プログラムをアクセス可
能に制御する。
が優先的に前記バス13を占有し、共通メモリ20に記
憶されている本体プロセッサ用プログラムをアクセス可
能に制御する。
【0017】尚、図1において、40は、キー入力パッ
ドであり、ゲームに必要なデータあるいは、モニタに表
示されるスプライトを移動制御する等の為に入力信号を
ゲーム機本体1に入力するために備えられる。
ドであり、ゲームに必要なデータあるいは、モニタに表
示されるスプライトを移動制御する等の為に入力信号を
ゲーム機本体1に入力するために備えられる。
【0018】又、50はモニタでありCRTあるいは液
晶表示板等の表示装置である。本体プロセッサ10の制
御により、画像用チップ11から読みだされるデータを
表示する。
晶表示板等の表示装置である。本体プロセッサ10の制
御により、画像用チップ11から読みだされるデータを
表示する。
【0019】
【作用】本発明では、共通メモリ20に本体プロセッサ
用プログラム及びこのDSP21を制御するDSP用プ
ログラム201を記憶させている。更に、バス切り換え
制御回路30を設け、本体プロセッサ10とDSP21
からのアクセスを切り換え、前記共通メモリ20に接続
するバス13をいずれかのプロセッサに占有させてい
る。
用プログラム及びこのDSP21を制御するDSP用プ
ログラム201を記憶させている。更に、バス切り換え
制御回路30を設け、本体プロセッサ10とDSP21
からのアクセスを切り換え、前記共通メモリ20に接続
するバス13をいずれかのプロセッサに占有させてい
る。
【0020】かかるバス切り換え制御により、本体プロ
セッサ10が前記画像用チップ回路11をアクセスする
期間中、前記DSP21がバス13を占有し、共通メモ
リ20に記憶されているDSP用プログラムをアクセス
可能とする。
セッサ10が前記画像用チップ回路11をアクセスする
期間中、前記DSP21がバス13を占有し、共通メモ
リ20に記憶されているDSP用プログラムをアクセス
可能とする。
【0021】更に、その他の期間は、前記本体プロセッ
サ10が優先的に前記バス13を占有し、共通メモリ2
0に記憶されている本体プロセッサ用プログラムをアク
セス可能に制御される。
サ10が優先的に前記バス13を占有し、共通メモリ2
0に記憶されている本体プロセッサ用プログラムをアク
セス可能に制御される。
【0022】したがって、上記構成により、バス切り換
え制御回路30及びDSP21のハード構成は、ゲーム
の種類によらず同一とすることが可能であり、ゲームの
種類により共通メモリ20に記憶させるプログラムを変
更するのみでよい。
え制御回路30及びDSP21のハード構成は、ゲーム
の種類によらず同一とすることが可能であり、ゲームの
種類により共通メモリ20に記憶させるプログラムを変
更するのみでよい。
【0023】
【実施例】図2は、本発明の一実施例を示すブロック図
である。図において、1はゲーム機本体であり、2は、
ゲームプログラムが収納され、ゲーム機本体1に接続、
分離が可能のカートリッジである。
である。図において、1はゲーム機本体であり、2は、
ゲームプログラムが収納され、ゲーム機本体1に接続、
分離が可能のカートリッジである。
【0024】ゲーム機本体1は、本体プロセッサ10と
画像用チップ11を有する。本体プロセッサ10は、後
に説明するプロセッサ用プログラムに基づき装置全体を
制御する。
画像用チップ11を有する。本体プロセッサ10は、後
に説明するプロセッサ用プログラムに基づき装置全体を
制御する。
【0025】画像用チップ11は、ビデオメモリ及びこ
のメモリを制御する制御回路を含むものであり、好まし
くは半導体の1チップ素子で構成される。画像用チップ
11は、更にプロセッサ10とアドレスバス(AD)及
びデータバス(DT)で接続されている。
のメモリを制御する制御回路を含むものであり、好まし
くは半導体の1チップ素子で構成される。画像用チップ
11は、更にプロセッサ10とアドレスバス(AD)及
びデータバス(DT)で接続されている。
【0026】40、50はそれぞれキー入力パッド及び
モニタであり、アドレスバス(AD)及びデータバス
(DT)を通してゲーム機本体1に接続されている。キ
ー入力パッド40は、ゲームに必要なデータあるいは、
モニタに表示されるスプライトを移動制御する等の為に
入力信号をゲーム機本体1に入力するために備えられ
る。
モニタであり、アドレスバス(AD)及びデータバス
(DT)を通してゲーム機本体1に接続されている。キ
ー入力パッド40は、ゲームに必要なデータあるいは、
モニタに表示されるスプライトを移動制御する等の為に
入力信号をゲーム機本体1に入力するために備えられ
る。
【0027】又、モニタ50は、CRTあるいは液晶表
示板等の表示装置である。本体プロセッサ10の制御に
より画像用チップ11から読みだされるデータを表示す
る。カートリッジ2内には、半導体チップで構成される
複数の回路が備えられている。図では破線で示されるD
SP部とプログラムROM20及びメモリRAM25を
有する。
示板等の表示装置である。本体プロセッサ10の制御に
より画像用チップ11から読みだされるデータを表示す
る。カートリッジ2内には、半導体チップで構成される
複数の回路が備えられている。図では破線で示されるD
SP部とプログラムROM20及びメモリRAM25を
有する。
【0028】DSP部とプログラムROM20及びメモ
リRAM25は、バス13で接続されている。DSP部
は、ゲートアレイ(G/A)で構成される。図1の原理
図で説明したバス切替え制御回路30は、デコーダ3
1、セレクタ32、バッファ増幅器33、34で構成さ
れている。
リRAM25は、バス13で接続されている。DSP部
は、ゲートアレイ(G/A)で構成される。図1の原理
図で説明したバス切替え制御回路30は、デコーダ3
1、セレクタ32、バッファ増幅器33、34で構成さ
れている。
【0029】デコーダ31は、ゲーム機本体1のアドレ
スバス(AD)に接続され、本体プロセッサ10からの
アドレス信号をデコードする。今、アドレスバス(A
D)により送られる本体プロセッサ10からのアドレス
信号をデコードし、画像用チップ11のアドレス空間の
アドレスである場合は、デコーダ31の出力は低論理レ
ベルとなる。
スバス(AD)に接続され、本体プロセッサ10からの
アドレス信号をデコードする。今、アドレスバス(A
D)により送られる本体プロセッサ10からのアドレス
信号をデコードし、画像用チップ11のアドレス空間の
アドレスである場合は、デコーダ31の出力は低論理レ
ベルとなる。
【0030】かかる場合、この低論理レベル信号が、D
SP21とセレクタ32のS端子に入力される。したが
って、プロセッサ10からのアドレスバス(AD)上の
アドレス信号及び読出/書込制御信号R/Wは、セレク
タ32によりバス13への出力が禁止される。同時に、
DSP21からのアドレス信号及び読出/書込制御信号
R/Wがバス13へ出力可能となる。
SP21とセレクタ32のS端子に入力される。したが
って、プロセッサ10からのアドレスバス(AD)上の
アドレス信号及び読出/書込制御信号R/Wは、セレク
タ32によりバス13への出力が禁止される。同時に、
DSP21からのアドレス信号及び読出/書込制御信号
R/Wがバス13へ出力可能となる。
【0031】したがって、DSP21からのアドレス信
号に対応するプログラムROM20又はメモリRAM2
5のアドレスをDSP21がアクセス可能となる。尚、
後に再び説明するように、プログラムROM20のアド
レス空間の内、DSP21がアクセス可能なアドレス空
間は、DSPプログラムが記憶されるDSP用プログラ
ム空間201のみである。
号に対応するプログラムROM20又はメモリRAM2
5のアドレスをDSP21がアクセス可能となる。尚、
後に再び説明するように、プログラムROM20のアド
レス空間の内、DSP21がアクセス可能なアドレス空
間は、DSPプログラムが記憶されるDSP用プログラ
ム空間201のみである。
【0032】これによりDSP21は、本体プロセッサ
10が画像用チップ11をアクセスしている期間におい
て、アドレス信号(AD)及び読出信号(R)によりD
SP用プログラム空間201に記憶される制御プログラ
ムを読出し、これにしたがって演算処理を行う。
10が画像用チップ11をアクセスしている期間におい
て、アドレス信号(AD)及び読出信号(R)によりD
SP用プログラム空間201に記憶される制御プログラ
ムを読出し、これにしたがって演算処理を行う。
【0033】この演算処理結果は、アドレス信号(A
D)及び書込信号(W)によりメモリRAM25の所定
アドレス領域に記憶され、本体プロセッサ10の以降の
処理のためのデータとなる。
D)及び書込信号(W)によりメモリRAM25の所定
アドレス領域に記憶され、本体プロセッサ10の以降の
処理のためのデータとなる。
【0034】一方、プロセッサ10からのアドレス信号
が画像用チップ11以外、即ちプログラムROM20も
しくはメモリRAM25のメモリ空間アドレスに対応す
る場合は、デコーダ31がこれを検知してその出力を高
論理レベルとする。デコーダ31の出力が高論理レベル
である場合、DSP21によるDSPプログラム201
及びメモリRAM25のアクセスは、禁止され待機状態
とされる。
が画像用チップ11以外、即ちプログラムROM20も
しくはメモリRAM25のメモリ空間アドレスに対応す
る場合は、デコーダ31がこれを検知してその出力を高
論理レベルとする。デコーダ31の出力が高論理レベル
である場合、DSP21によるDSPプログラム201
及びメモリRAM25のアクセスは、禁止され待機状態
とされる。
【0035】同時に、セレクタ32は、切替え制御端子
Sに入力する信号の論理レベルが高論理であることか
ら、プロセッサ10に繋がるゲーム機本体1のアドレス
バス(AD)及び読出/書込制御信号R/Wを共通バス
13に繋ぐように切替える。
Sに入力する信号の論理レベルが高論理であることか
ら、プロセッサ10に繋がるゲーム機本体1のアドレス
バス(AD)及び読出/書込制御信号R/Wを共通バス
13に繋ぐように切替える。
【0036】今、読出/書込制御信号R/Wが書込信号
(W)である場合は、バッファ増幅器33が付勢され、
プロセッサ10からのデータが共通バス13に導かれ
る。ついで、アドレス信号に対応したプログラムROM
20または、メモリRAM25のアドレス位置にこのデ
ータが書き込まれる。
(W)である場合は、バッファ増幅器33が付勢され、
プロセッサ10からのデータが共通バス13に導かれ
る。ついで、アドレス信号に対応したプログラムROM
20または、メモリRAM25のアドレス位置にこのデ
ータが書き込まれる。
【0037】一方、読出信号(R)である場合は、バッ
ファ増幅器34が付勢され、アドレス信号に対応したプ
ログラムROM20または、メモリRAM25のアドレ
ス位置に記憶されているプログラムまたはデータが読出
されプロセッサ10に導かれる。
ファ増幅器34が付勢され、アドレス信号に対応したプ
ログラムROM20または、メモリRAM25のアドレ
ス位置に記憶されているプログラムまたはデータが読出
されプロセッサ10に導かれる。
【0038】以上の如くして、本体プロセッサ10とD
SP21とはその目的に対応して、共通バス13を占有
することが可能であり、これによりプログラムROM2
0又はメモリRAM25をアクセスすることが可能とな
る。
SP21とはその目的に対応して、共通バス13を占有
することが可能であり、これによりプログラムROM2
0又はメモリRAM25をアクセスすることが可能とな
る。
【0039】更に、プログラムROM20には、本体プ
ロセッサ10及びDSP21のそれぞれに対するプログ
ラムが記憶されるので、DSP21専用に別個のメモリ
を用意することも、或いはDSP21内にメモリを設け
ることも必要でなくなる。
ロセッサ10及びDSP21のそれぞれに対するプログ
ラムが記憶されるので、DSP21専用に別個のメモリ
を用意することも、或いはDSP21内にメモリを設け
ることも必要でなくなる。
【0040】したがって、DSP21を含む破線で囲わ
れたDSP部は、ゲームプログラムの種類に係わらず共
通の構成とすることが可能であり、ゲートアレイ(G/
A)で共通に制作することが可能である。これにより一
層のコストダウンが図れる。
れたDSP部は、ゲームプログラムの種類に係わらず共
通の構成とすることが可能であり、ゲートアレイ(G/
A)で共通に制作することが可能である。これにより一
層のコストダウンが図れる。
【0041】尚、以上の実施例説明では、プログラムR
OM20及びメモリRAM25がゲームカートリッジ2
内に設けられている構成を説明したが、本発明は、かか
る構成には限定されず、カートリッジ2の外部に設ける
ことも可能である。例えば、CD−ROMによりプログ
ラムROM20を構成することも可能である。更に実施
例としてDSP21を用いているが、本発明はDSPを
用いる場合に限定されず、高速の汎用プロセッサに置き
換えることも可能である。
OM20及びメモリRAM25がゲームカートリッジ2
内に設けられている構成を説明したが、本発明は、かか
る構成には限定されず、カートリッジ2の外部に設ける
ことも可能である。例えば、CD−ROMによりプログ
ラムROM20を構成することも可能である。更に実施
例としてDSP21を用いているが、本発明はDSPを
用いる場合に限定されず、高速の汎用プロセッサに置き
換えることも可能である。
【0042】
【発明の効果】以上説明した構成により、バス切り換え
制御回路30及びDSP21等の高速プロセッサのハー
ド構成は、ゲーム等のプログラムの種類によらず同一と
することが可能である。又ゲーム等処理の種類により共
通メモリ20に記憶させるプログラムを変更するのみで
よい。
制御回路30及びDSP21等の高速プロセッサのハー
ド構成は、ゲーム等のプログラムの種類によらず同一と
することが可能である。又ゲーム等処理の種類により共
通メモリ20に記憶させるプログラムを変更するのみで
よい。
【0043】したがって、本発明により従来装置の有し
ていたコスト上昇、あるいはDSP等のプロセッサのス
ペースが増大するという問題が解消できる。
ていたコスト上昇、あるいはDSP等のプロセッサのス
ペースが増大するという問題が解消できる。
【図1】本発明の原理を説明するブロック図である。
【図2】本発明の一実施例を示すブロック図である。
【図3】従来例の一実施例を示すブロック図である。
1 ゲーム機本体 2 ゲームカートリッジ 3、13 共通バス 10 本体プロセッサ 11 画像用チップ 13 20 プロセッサプログラム用メモリ 201 DSP用プログラム 21 DSP 30 バス切替え制御回路 AD アドレスバス DT データ
Claims (7)
- 【請求項1】本体プロセッサ(10)及びビデオメモリ
と該メモリの制御回路を含む画像用チップ回路(11)
を有するゲーム機本体(1)に接続可能に構成され、且
つ第二のプロセッサ(21)と、バス切り換え制御回路
(30)と、該本体プロセッサ(10)を制御する本体
プロセッサ用プログラム及び該第二のプロセッサ(2
1)を制御するプログラムを記憶する共通メモリ(2
0)を有し、 該バス切り換え制御回路(30)は、該本体プロセッサ
(10)が該画像用チップ回路(11)をアクセスする
期間中、該第二のプロセッサ(21)がバス(13)を
占有し、該共通メモリ(20)に記憶されている該第二
のプロセッサ用プログラムをアクセス可能とし、その他
の期間は、該本体プロセッサ(10)が優先的に該バス
(13)を占有し、該共通メモリ(20)に記憶されて
いる該本体プロセッサ用プログラムをアクセス可能に制
御するように構成したことを特徴とするゲーム用カート
リッジ。 - 【請求項2】請求項1において、 前記第二のプロセッサ(21)をDSP(ディジタルシ
グナルプロセッサ)により構成したことを特徴とするゲ
ーム用カートリッジ。 - 【請求項3】本体プロセッサ(10)及びビデオメモリ
と該メモリの制御回路を含む画像用チップ回路(11)
を有するゲーム機本体(1)と、該ゲーム機本体(1)
に接続されるカートリッジ(2)を有し、 該カートリッジ(2)は、第二のプロセッサ(21)
と、バス切り換え制御回路(30)と、該本体プロセッ
サ(10)を制御する本体プロセッサ用プログラム及び
該第二のプロセッサ(21)を制御するプログラムを記
憶する共通メモリ(20)を有し、 該バス切り換え制御回路(30)は、該本体プロセッサ
(10)が該画像用チップ回路(11)をアクセスする
期間中、該第二のプロセッサ(21)がバス(13)を
占有し、該共通メモリ(20)に記憶されている該第二
のプロセッサ用プログラムをアクセス可能とし、その他
の期間は、該本体プロセッサ(10)が優先的に該バス
(13)を占有し、該共通メモリ(20)に記憶されて
いる該本体プロセッサ用プログラムをアクセス可能に制
御するように構成したことを特徴とする電子装置 - 【請求項4】本体プロセッサ(10)を有する本体装置
(1)と該本体装置(1)に接続分離可能の第二のプロ
セッサ(21)と共通メモリ(20)を有し、該本体プ
ロセッサ(10)及び該第二のプロセッサ(21)を時
分割して、該共通メモリ(20)にアクセス可能に構成
したことを特徴とする電子装置。 - 【請求項5】請求項3又は4において、 前記第二のプロセッサ(21)をDSP(ディジタルシ
グナルプロセッサ)により構成したことを特徴とする電
子装置。 - 【請求項6】請求項5において、 前記バス切り換え制御回路(30)は、デコーダ(3
1)とセレクタ(32)を有し、 該デコーダ(31)は、前記本体プロセッサ(10)か
らのアドレス信号を検知し、該アドレス信号が前記共通
メモリ(20)のアドレスに対応する時は、前記DSP
(21)からのアドレス信号を阻止するように該セレク
タ(32)を制御するように構成したことを特徴とする
電子装置。 - 【請求項7】請求項5又は6において、 前記DSP(21)及びバス切り換え制御回路(30)
は、ゲートアレイ(GA)により構成される半導体チッ
プであることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5193129A JPH0724146A (ja) | 1993-07-07 | 1993-07-07 | ゲーム用カートリッジ及びこれを用いた電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5193129A JPH0724146A (ja) | 1993-07-07 | 1993-07-07 | ゲーム用カートリッジ及びこれを用いた電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0724146A true JPH0724146A (ja) | 1995-01-27 |
Family
ID=16302756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5193129A Withdrawn JPH0724146A (ja) | 1993-07-07 | 1993-07-07 | ゲーム用カートリッジ及びこれを用いた電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0724146A (ja) |
-
1993
- 1993-07-07 JP JP5193129A patent/JPH0724146A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |