JPH09147549A - プログラマブル論理回路付メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路の機能が固定であるため柔軟性がなく、
汎用メモリ装置より出荷個数が少ないため高価になると
いう課題を有していたメモリ装置において、ユーザー固
有の専用回路を自由にプログラムできるコストダウン可
能なプログラマブル論理回路付メモリ装置を提供するこ
とを目的とする。 【解決手段】 複数のセルの各々にデータを記憶するメ
モリセルアレイ１と、その複数のセルの各々に対するア
ドレスを受信するアドレス入力端子３１と、その受信さ
れたアドレスに基づいて、メモリセルアレイ１のセルを
選択する行デコーダ１２及び列デコーダ１３と、その選
択されたセルのデータ又はセルに対するデータに対し
て、所定の処理を適用するプログラマブル論理回路４と
を備え、前記所定の処理に基づいて生成されたデータ
は、外部に送信されるか、或いはメモリセルアレイ１の
前記選択されたセルに転送されるかのどちらかであるこ
とを特徴とするプログラマブル論理回路付メモリ装置で
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユーザー固有の専
用回路を自由にプログラムでき、ユーザー固有の画像処
理等の専用メモリ装置を容易に実現できるプログラマブ
ル論理回路付メモリ装置に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの集積度が向上し、メモリ
のバスネックを解決するためにメモリ装置内に画像処理
用の専用回路を付加した種々の画像専用メモリ装置があ
る。

【０００３】従来の画像専用のメモリ装置としては、例
えば、「３次元グラフィックス用メモリを三菱と米Ｓｕ
ｎが開発」（日経エレクトロニクス、１９９４．８．２
２、Ｐ１５〜１６）に示されている。

【０００４】図５はこの従来のメモリ装置のブロック図
である。図５において、２１はメモリセルアレイであ
る。例えば、この従来のメモリ装置が、１画素のデータ
が８ビットである画像データを取り扱う場合、同一アド
レスで選択されるメモリセルアレイ２１の各セルには、
その１画素分のデータが記憶される。２２は、メモリセ
ルアレイ２１との間で行データを入出力し、それを保持
するラインバッファである。２３は、メモリセルアレイ
２１とデータ転送の高速化を図るキャッシュメモリであ
る。２４はＡＬＵであり、例えば、Ｚバッファ処理やブ
レンディング等の処理を行なう。２５は、外部から制御
ピン３０に入力された制御信号によって、メモリセルア
レイ２１のタイミング制御を行なうタイミング制御部で
ある。２６は、外部入力アドレスピン３１に入力された
入力アドレスに含まれる行アドレスにより、メモリセル
アレイ２１の指定行を選択する行デコーダである。２７
は、外部入力アドレスピン３１に入力された入力アドレ
スに含まれる列アドレスにより、メモリセルアレイ２１
の指定列を選択する列デコーダである。２８は、ライン
バッファ２２の列アドレスをカウントするカウンタであ
る。２９は、ラインバッファ２２の指定列を選択する列
セレクタである。

【０００５】以上のように構成された従来のメモリ装置
について以下その動作を説明する。

【０００６】まず、ランダムアクセス用入出力データピ
ン３２からメモリセルアレイ２１に画像データを格納す
る際の動作について説明する。

【０００７】タイミング制御部２５は、制御ピン３０を
介して入力された制御信号に基づいて、メモリセルアレ
イ２１に書き込み又は読みだしを指定する。それと共
に、演算コードが、ランダムアクセス用入出力データピ
ン３２を介してＡＬＵ２４に指定される。また、外部入
力アドレスピン３１に入力されたアドレスは、行デコー
ダ２６と列デコーダ２７に入力される。行デコーダ２６
は、入力されたアドレスに含まれる行アドレスに基づい
て、メモリセルアレイ２１の指定行を選択する。列デコ
ーダ２７は、入力されたアドレスに含まれる列アドレス
に基づいて、メモリセルアレイ２１の指定列を選択す
る。

【０００８】ここで、ＡＬＵ２４に指定された演算コー
ドがＺバッファ処理の場合について説明する。ＡＬＵ２
４は、上記のようにして選択された指定行と指定列によ
り特定されるメモリセルアレイ２１のセルと、ランダム
アクセス用入出力データピン３２から入力されたＺ値と
を比較し、そのメモリセルアレイ２１のセルを小さい方
のＺ値により更新する。この場合の小さい方のＺ値が、
ランダムアクセス用入出力ピン３２から入力された方で
あれば、ＡＬＵ２４は、キャッシュメモリ２３を介し
て、そのＺ値とその輝度値をペアでメモリセルアレイ２
１に書き込む。

【０００９】次に、メモリセルアレイ２１に格納された
画像データを、シリアルアクセス用出力データピン３３
から出力する際の動作について説明する。

【００１０】タイミング制御部２５は、制御ピン３０を
介して入力された制御信号により、メモリセルアレイ２
１に行読み出しを指定する。それと共に、アドレスが、
外部入力アドレスピン３１に入力される。行デコーダ２
６は、入力されたアドレスに含まれる行アドレスに基づ
いて、メモリセルアレイ２１の指定行を選択する。そし
て、その選択された指定行のデータは、ラインバッファ
２２に転送される。また、カウンタ２８は、外部入力ア
ドレスピン３１に入力されたアドレスに含まれる列アド
レスの初期値を格納し、そして外部から制御ピン３０に
入力されるシリアルアクセス用のクロックにより、その
格納した列アドレスの初期値をカウントアップしてい
く。列セレクタ２９は、カウンタ２８によりカウントア
ップされる列アドレスに基づいて、ラインバッファ２２
に転送された指定行のデータの列データを選択し、それ
をシリアルアクセス用出力ピン３３に出力する。このよ
うにして、画像データがシリアルアクセス用出力ピン３
３から順次出力される。

【００１１】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、専用回路は機能が固定であるため柔軟性
がなく、しかも汎用メモリ装置と比較して出荷個数が少
ないため高価になるという課題を有していた。

【００１２】本発明はかかる点に鑑み、メモリ装置のバ
スネック等の問題を解決するため、メモリ装置内の入出
力ピンとメモリセルアレイ間に専用回路等を付加する際
に、ユーザー固有の専用回路を自由にプログラムできる
コストダウン可能なプログラマブル論理回路付メモリ装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この課題を解決するため
の本発明は、複数のセルの各々にデータを記憶するメモ
リセルアレイと、そのメモリセルアレイの複数のセルの
各々に対するアドレスを受信するアドレス入力端子と、
そのアドレス入力端子により受信されたアドレスに基づ
いて、前記メモリセルアレイのセルを選択するセル選択
手段と、そのセル選択手段により選択されたセルのデー
タ又はセルに対するデータに対して、所定の処理を適用
するプログラマブル論理回路とを備え、前記プログラマ
ブル論理回路により適用される所定の処理に基づいて生
成されたデータは、外部に送信されるか、或いは前記セ
ル選択手段により選択された前記メモリセルアレイのセ
ルに転送されるかのどちらかであることを特徴とするプ
ログラマブル論理回路付メモリ装置である。

【００１４】或いは、複数のセルの各々にデータを記憶
するメモリセルアレイと、そのメモリセルアレイの複数
のセルの各々に関連するアドレスを受信するアドレス入
力端子と、そのアドレス入力端子により受信されたアド
レスに、所定のアドレス変換を適用させるための命令を
受信する命令入力端子と、その命令入力端子により受信
された命令に基づいて、前記アドレス入力端子により受
信されたアドレスに、前記所定のアドレス変換を適用す
るプログラマブル論理回路と、そのプログラマブル論理
回路により前記所定のアドレス変換が適用されたアドレ
スに基づいて、前記メモリセルアレイのセルを選択する
セル選択手段とを備え、前記セル選択手段により選択さ
れたセルのデータは外部に送信されるか、或いは外部か
ら送信された別のデータが前記セル選択手段により選択
された前記メモリセルアレイのセルに転送されるかのど
ちらかであることを特徴とするプログラマブル論理回路
付メモリ装置である。

【００１５】これらの発明により、ユーザー固有の専用
回路を自由にプログラムできると共に、専用メモリ装置
より汎用性があるため、コストダウンが可能になり、オ
リジナルでかつ安価なメモリ装置を実現することができ
る。

【００１６】

【発明の実施の形態】請求項１に記載の本発明は、複数
のセルの各々にデータを記憶するメモリセルアレイと、
そのメモリセルアレイの複数のセルの各々に対するアド
レスを受信するアドレス入力端子と、そのアドレス入力
端子により受信されたアドレスに基づいて、前記メモリ
セルアレイのセルを選択するセル選択手段と、そのセル
選択手段により選択されたセルのデータ又はセルに対す
るデータに対して、所定の処理を適用するプログラマブ
ル論理回路とを備え、前記プログラマブル論理回路によ
り適用される所定の処理に基づいて生成されたデータ
は、外部に送信されるか、或いは前記セル選択手段によ
り選択された前記メモリセルアレイのセルに転送される
かのどちらかであることを特徴とするプログラマブル論
理回路付メモリ装置である。

【００１７】請求項２に記載の本発明は、前記セル選択
手段により選択されたセルのデータ又はセルに対するデ
ータに対して、所定の処理を適用させるための処理用デ
ータを受信するための処理用データ入力端子を備え、前
記プログラマブル論理回路は、前記処理用データに基づ
いて、前記セル選択手段により選択されたセルのデータ
又はセルに対するデータに対して、前記所定の処理を適
用することを特徴とする請求項１記載のプログラマブル
論理回路付メモリ装置である。

【００１８】請求項３に記載の本発明は、前記セル選択
手段は、前記アドレス入力端子により受信されたアドレ
スに基づいて特定されるシリアルアクセス用データに対
応する少なくとも２つ以上のセルを選択し、前記外部と
は、前記所定の処理が適用されて生成されたデータをシ
リアルアクセス用データとして出力する、前記プログラ
マブル論理回路に接続されたシリアルアクセス用データ
出力端子であることを特徴とする請求項２記載のプログ
ラマブル論理回路付メモリ装置である。

【００１９】請求項４に記載の本発明は、前記セル選択
手段は、前記アドレス入力端子により受信されたアドレ
スに基づいて特定されるシリアルアクセス用データに対
応する少なくとも２つ以上のセルを選択し、前記処理用
データとは、演算コードと演算データであり、前記処理
用データ入力端子とは、前記プログラマブル論理回路に
接続された、前記演算データをシリアルアクセス用デー
タとして入力するシリアルアクセス用データ入力端子及
び前記演算コードをランダムアクセス用データとして入
力するランダムアクセス用データ入力端子であり、前記
外部とは、前記所定の処理が適用されて生成されたデー
タをシリアルアクセス用データとして出力する、前記プ
ログラマブル論理回路に接続されたシリアルアクセス用
データ出力端子であることを特徴とする請求項２記載の
プログラマブル論理回路付メモリ装置である。

【００２０】請求項５に記載の本発明は、前記所定の処
理とは、Ｚバッファ、ブレンディング、ラスターオペレ
ーション、フィルタリング又はカラー空間変換に関する
処理であることを特徴とする請求項１、２、３または４
記載のプログラマブル論理回路付メモリ装置である。

【００２１】請求項６に記載の本発明は、複数のセルの
各々にデータを記憶するメモリセルアレイと、そのメモ
リセルアレイの複数のセルの各々に関連するアドレスを
受信するアドレス入力端子と、そのアドレス入力端子に
より受信されたアドレスに、所定のアドレス変換を適用
させるための命令を受信する命令入力端子と、その命令
入力端子により受信された命令に基づいて、前記アドレ
ス入力端子により受信されたアドレスに、前記所定のア
ドレス変換を適用するプログラマブル論理回路と、その
プログラマブル論理回路により前記所定のアドレス変換
が適用されたアドレスに基づいて、前記メモリセルアレ
イのセルを選択するセル選択手段とを備え、前記セル選
択手段により選択されたセルのデータは外部に送信され
るか、或いは外部から送信された別のデータが前記セル
選択手段により選択された前記メモリセルアレイのセル
に転送されるかのどちらかであることを特徴とするプロ
グラマブル論理回路付メモリ装置である。

【００２２】請求項７に記載の本発明は、前記プログラ
マブル論理回路のプログラム情報を格納し、外部から格
納データを変更できる不揮発性メモリを備えたことを特
徴とする請求項１から４又は６の何れかに記載のプログ
ラマブル論理回路付メモリ装置である。

【００２３】以下、本発明の実施の形態について図面を
参照しながら説明する。

【００２４】本発明に係る第１の実施の形態のプログラ
マブル論理回路付メモリ装置について、その構成図であ
る図１を参照しながら説明する。図１において、１は、
画像データ等を格納するメモリセルアレイある。４は、
ピクセル演算等の機能を実現するため、ユーザーが論理
を定義できるプログラマブル論理回路である。８は、プ
ログラマブル論理回路４のプログラム情報を格納／更新
する不揮発性メモリである。９は、メモリセルアレイ１
との間でデータを入出力するワークメモリである。１０
は、制御ピン３０を介して入力した制御信号により、メ
モリセルアレイ１のタイミング制御を行なうタイミング
制御部である１２は、外部入力アドレスピン３１に入力
された入力アドレスに含まれる行アドレスにより、メモ
リセルアレイ１の指定行を選択する行デコーダである。
１３は、外部入力アドレスピン３１に入力された入力ア
ドレスに含まれる列アドレスにより、メモリセルアレイ
１の指定列を選択する列デコーダである。

【００２５】以上のように構成されたプログラマブル論
理回路付メモリ装置について、以下その動作を説明す
る。

【００２６】まず、不揮発性メモリ８を介してプログラ
ム情報をプログラマブル論理回路４に設定する方法につ
いて説明する。

【００２７】タイミング制御部１０は、制御ピン３０を
介して外部から入力した制御信号に基づいて、不揮発性
メモリ８を書き込みモードに指定する。書き込みモード
に指定された不揮発性メモリ８は、ランダムアクセス用
入出力データピン３２を介して外部から入力されるプロ
グラマブル論理回路４のプログラム情報を記憶する。そ
して、タイミング制御部１０は、制御ピン３０を介して
外部から入力した制御信号に基づいて、不揮発性メモリ
８を読み出しモードに指定する。読み出しモードに指定
された不揮発性メモリ８は、記憶しているプログラマブ
ル論理回路４のプログラム情報を、プログラマブル論理
回路４にローディングする。これによって、ユーザー固
有のラスターオペレーション回路やＺバッファ処理回路
やブレンディング回路等を自由にプログラムできる。

【００２８】次に、上述のようにしてプログラムがロー
ドされたプログラマブル論理回路４とメモリセルアレイ
１との間のアクセス動作について説明する。

【００２９】タイミング制御部１０は、制御ピン３０を
介して外部から入力した制御信号に基づいて、メモリセ
ルアレイ１に書き込みや読みだしを指定する。それと共
に、演算コードが、ランダムアクセス用入出力データピ
ン３２を介して外部からプログラマブル論理回路４に指
定される。また、アドレスが、外部入力アドレスピン３
１に入力される。行デコーダ１２は、その入力されたア
ドレスに含まれる行アドレスに基づいて、メモリセルア
レイ１の指定行を選択する。列デコーダ１３は、入力さ
れたアドレスに含まれる列アドレスに基づいて、メモリ
セルアレイ１の指定列を選択する。

【００３０】プログラマブル論理回路４は、上記のよう
にして選択された指定行と指定列により特定されるメモ
リセルアレイ１のセルと、ランダムアクセス用入出力デ
ータピン３２を介して指定された演算コードとに基づい
て、そのセルを加工し、そしてその加工されたセルの書
き込み又は読み出しを行う。

【００３１】例えば、不揮発性メモリ８からロードされ
プログラムされたプログラマブル論理回路４がＺバッフ
ァ処理回路の時は従来例と同様の処理となる。

【００３２】また、プログラムされたプログラマブル論
理回路４の機能や演算コードによっては、メモリセルア
レイ１とワークメモリ９との間で、データのバースト転
送が行なわれたり、ワークメモリ９を利用してプログラ
マブル論理回路４で高速演算を実行したりもできる。

【００３３】以上のように本実施の形態によれば、ラン
ダムアクセス用入出力データピン３２とメモリセルアレ
イ１間にプログラマブル論理回路４を設けることによ
り、バスネックを解除するラスターオペレーション回路
やＺバッファ処理回路やブレンディング回路等の機能を
有するオリジナルでかつ安価なメモリ装置を実現するこ
とができる。

【００３４】さらに、不揮発性メモリ８を付加すること
により、上記プログラマブル論理回路４の機能をラスタ
ーオペレーションやＺバッファ処理やブレンディングの
機能に時系列でモード変換することができる。

【００３５】また、アクセス速度が高速なワークメモリ
９を付加することにより、上記プログラマブル論理回路
４での処理をより高速にすることやより複雑な処理にす
ることができる。

【００３６】なお、本実施の形態では、プログラマブル
論理回路４はすべてプログラマブルにして説明したが、
予めＡＬＵや積和演算器等のライブラリを用意し、制御
回路のみをプログラマブルにしてもよい。

【００３７】また、外部入力アドレスピン３１は、本発
明のプログラマブル論理回路付メモリ装置のアドレス入
力端子に対応する。また、行デコーダ１２と列デコーダ
１３は、同発明のセル選択手段に対応する。更に、プロ
グラマブル論理回路１がＺバッファ処理回路である場合
の演算コードとＺ値は、同発明の処理用データに対応す
る。

【００３８】本発明に係る第２の実施の形態のプログラ
マブル論理回路付メモリ装置について、その構成図であ
る図２を参照しながら説明する。図２において、１はメ
モリセルアレイ、１０はタイミング制御部、１２は行デ
コーダ、１３は列デコーダであり、以上は第１の実施の
形態と同一の構成である。また、５は、アドレス変換等
の機能を実現するため、ユーザーが論理を定義できるプ
ログラマブル論理回路である。

【００３９】以上のように構成されたプログラマブル論
理回路付メモリ装置について、以下その動作を説明す
る。

【００４０】プログラマブル論理回路５は、予めプログ
ラムされているものとする。

【００４１】タイミング制御部１０は、制御ピン３０を
介して外部から入力した制御信号に基づいて、メモリセ
ルアレイ１に書き込みや読みだしを指定する。それと共
に、演算コードが、ランダムアクセス用入出力データピ
ン３２を介して、外部からプログラマブル論理回路５に
指定される。プログラマブル論理回路５は、外部入力ア
ドレスピン３１を介して外部からアドレスを入力し、そ
の入力したアドレスを演算コードに基づいてアドレス変
換した後、行デコーダ１２と列デコーダ１３とに出力す
る。行デコーダ１２は、アドレス変換されたアドレスに
含まれる行アドレスに基づき、メモリセルアレイ１の指
定行を選択する。列デコーダ１３は、アドレス変換され
たアドレスに含まれる列アドレスに基づき、メモリセル
アレイ１の指定列を選択する。これにより、プログラマ
ブル論理回路５は、メモリセルアレイ１とランダムアク
セス用入出力データピン３２との間で、上記ようにして
選択された指定行と指定列により特定されるセルのデー
タの書き込み又は読み出しを行わせることができる。

【００４２】例えば、プログラムされたプログラマブル
論理回路５が、メモリセルアレイ１への書き込み時と読
み出し時とで異なるアドレス変換を行なうような時に使
用できる。

【００４３】以上のように本実施の形態によれば、外部
入力アドレスピン３１とメモリセルアレイ１との間にプ
ログラマブル論理回路５を設けることにより、アドレス
変換回路等の機能を有するオリジナルでかつ安価なメモ
リ装置を実現することができる。

【００４４】なお、本実施の形態では、プログラマブル
論理回路５はすべてプログラマブルとにして説明した
が、予めアドレス変換テーブルとして不揮発性メモリ等
を備えて、制御回路のみをプログラマブルにしてもよ
い。

【００４５】また、外部入力アドレスピン３１は、本発
明の請求項４に記載のプログラマブル論理回路付メモリ
装置のアドレス入力端子に対応する。また、演算コード
は、同発明の命令に対応する。更に、行デコーダ１２と
列デコーダ１３は、同発明のセル選択手段に対応する。

【００４６】本発明に係る第３の実施の形態のプログラ
マブル論理回路付メモリ装置について、その構成図であ
る図３を参照しながら説明する。図３において、２は、
画像データ等を格納するメモリセルアレイである。３
は、メモリセルアレイ２との間で行データを双方向に転
送し、その行データを保持するラインバッファである。
６は、ピクセル演算等の機能を実現するため、ユーザー
が論理を定義できるプログラマブル論理回路である。１
１は、制御ピン３０を介して外部から入力した制御信号
により、メモリセルアレイ２のタイミング制御を行なう
タイミング制御部である。１４は、外部入力アドレスピ
ン３１を介して外部から入力されたアドレスに含まれる
行アドレスにより、メモリセルアレイ２の指定行を選択
する行デコーダである。１５は、外部入力アドレスピン
３１を介して外部から入力されたアドレスに含まれる列
アドレスにより、メモリセルアレイ２の指定列を選択す
る列デコーダである。１６は、ラインバッファ３の列ア
ドレスをカウントするカウンタである。１７は、ライン
バッファ３の指定列を選択する列セレクタである。

【００４７】以上のように構成されたプログラマブル論
理回路付メモリ装置について、以下その動作を説明す
る。

【００４８】プログラマブル論理回路６は予めプログラ
ムされているものとする。

【００４９】ランダムアクセス用入出力データピン３２
を介して、メモリセルアレイ２にアクセスする場合の動
作については、通常のメモリ装置と同一なので説明を省
略する。

【００５０】タイミング制御部１１は、制御ピン３０を
介して外部から入力した制御信号に基づいて、メモリセ
ルアレイ２に行読み出し又は行書き込みを指定する。そ
れと共に、外部入力アドレスピン３１にアドレスが入力
される。行デコーダ１４は、その入力されたアドレスに
含まれる行アドレスに基づいて、メモリセルアレイ２の
指定行を選択する。ラインバッファ３は、行デコーダ１
４により選択された指定行に基づいて、メモリセルアレ
イ２との間で、その指定行の行データを入出力する。カ
ウンタ１６は、外部入力アドレスピン３１に入力された
アドレスに含まれる列アドレスの初期値を格納し、そし
て外部から制御ピン３０に入力されるシリアルアクセス
用のクロックにより、その格納した列アドレスの初期値
をカウントアップしていく。列セレクタ１７は、カウン
タ１６によりカウントアップされる列アドレスに基づい
て、ラインバッファ３の行データの中の列データを選択
する。

【００５１】プログラマブル論理回路６は、列セレクタ
１７により選択されたデータを、ラインバッファ３との
間で入出力する。また、プログラマブル論理回路６は、
シリアルアクセス用入出力データピン３３との間におい
てもデータを入出力する。そして、プログラマブル論理
回路６は、シリアルアクセス用入出力データピン３３か
ら入力された演算コードによる指定に応じて、その両者
のどちらかから入力されたデータを所定のプログラムに
応じて加工し、ラインバッファ３又シリアルアクセス用
入出力データピン３３のどちらか一方との間で、その加
工されたデータを入出力する。

【００５２】これにより、例えば、縦横両方向に画素を
間引くフィルタリング回路やＲＧＢ信号からＹＵＶ信号
への変換するカラー空間変換回路等を実現できる。

【００５３】以上のように本実施の形態によれば、シリ
アルアクセス用入出力データピン３３とラインバッファ
３との間にプログラマブル論理回路６を設けることによ
り、フィルタリング回路やカラー空間変換回路等の機能
を有するオリジナルでかつ安価なメモリ装置を実現する
ことができる。

【００５４】なお、本実施の形態では、プログラマブル
論理回路６は予めプログラムされているものとしたが、
不揮発性メモリを設けてプログラム情報を書き換えるこ
とにより、入力時の処理と出力時の処理とを切替えたり
することができるとしてもよい。

【００５５】また、外部入力アドレスピン３１は、本発
明のプログラマブル論理回路付メモリ装置のアドレス入
力端子に対応する。また、行デコーダ１４、制御ピン３
０、カウンタ１６、列セレクタ１７及びラインバッファ
３は、同発明のセル選択手段に対応する。更に、演算コ
ードは、同発明の処理用データに対応する。

【００５６】本発明に係る第４の実施の形態のプログラ
マブル論理回路付メモリ装置について、その構成図であ
る図４を参照しながら説明を行う。図４において、２は
メモリセルアレイ、３はラインバッファ、１１はタイミ
ング制御部、１４は行デコーダ、１５は列デコーダ、１
６はカウンタ、１７は列セレクタであり、以上は第３の
実施の形態と同一の構成である。また、７はピクセル演
算等の機能を実現するためユーザーが論理を定義できる
プログラマブル論理回路である。

【００５７】以上のように構成されたプログラマブル論
理回路付メモリ装置について、以下その動作を説明す
る。

【００５８】ただし、動作は第３の実施の形態とほぼ同
様であり、違いはプログラマブル論理回路７なので、そ
の部分のみ説明する。

【００５９】プログラマブル論理回路７は、予めブレン
ディング回路にプログラムされているものとする。

【００６０】プログラマブル論理回路７に、シリアルア
クセス用入力データピン３４を介して外部のＭＰＥＧデ
コーダ等からＹＵＶのビデオデータが入力される。一
方、それと同期してプログラマブル論理回路７に、ライ
ンバッファ３を介してメモリセルアレイ２に格納されて
いるＲＧＢのグラフィックスデータが入力される。そし
て、プログラマブル論理回路７は、入力されたＹＵＶの
ビデオデータをＲＧＢに色空間変換し、ＲＧＢに統一さ
れて同期したビデオデータとグラフィックスデータとを
積和演算によりブレンディング処理し、そしてその処理
により合成されたビデオデータをシリアルアクセス用出
力データピン３５に順次出力する。

【００６１】以上のように本実施の形態によれば、シリ
アルアクセス用入力データピン３４及びシリアルアクセ
ス用出力データピン３５と、ラインバッファ３との間に
プログラマブル論理回路７を設けることにより、ビデオ
入力とメモリセルアレイ２のグラフィックス出力とをブ
レンディングしてビデオ出力する機能等を有するオリジ
ナルでかつ安価なメモリ装置を実現することができる。

【００６２】なお、本実施の形態では、プログラマブル
論理回路７はすべてプログラマブルとにして説明した
が、予め積和演算器等のライブラリを用意し、制御回路
のみをプログラマブルにしてもよい。

【００６３】また、外部入力アドレスピン３１は、本発
明のプログラマブル論理回路付メモリ装置のアドレス入
力端子に対応する。また、行デコーダ１４、制御ピン３
０、カウンタ１６、列セレクタ１７およびラインバッフ
ァ３は、同発明のセル選択手段に対応する。更に、ＹＵ
Ｖのビデオデータは、同発明の処理用データに対応す
る。

【００６４】

【発明の効果】以上説明したように、本発明は、ユーザ
ー固有の専用回路を自由にプログラムできると共に、専
用メモリ装置より汎用性があるため、コストダウンが可
能になり、オリジナルでかつ安価なメモリ装置を実現す
ることができ、その実用的効果は大きい。

【００６５】また、本発明は、不揮発性メモリを備える
ことにより、プログラマブル論理回路の機能を時系列的
にモード変換することができる。

【００６６】更に、本発明は、アクセス速度が高速なワ
ークメモリを備えることにより、プログラマブル論理回
路での処理をより高速でより複雑な処理にすることがで
き、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるプログラマ
ブル論理回路付メモリ装置のブロック図である。

【図２】本発明の第２の実施の形態におけるプログラマ
ブル論理回路付メモリ装置のブロック図である。

【図３】本発明の第３の実施の形態におけるプログラマ
ブル論理回路付メモリ装置のブロック図である。

【図４】本発明の第４の実施の形態におけるプログラマ
ブル論理回路付メモリ装置のブロック図である。

【図５】従来の画像専用に使用するメモリ装置のブロッ
ク図である。

【符号の説明】

１、２ メモリセルアレイ ３ ラインバッファ ４、５、６、７ プログラマブル論理回路 ８ 不揮発性メモリ ９ ワークメモリ １０、１１ タイミング制御部 １２、１４ 行デコーダ １３、１５ 列デコーダ １６ カウンタ １７ 列セレクタ ３０ 制御ピン ３１ 外部入力アドレスピン ３２ ランダムアクセス用入出力データピン ３３ シリアルアクセス用出力データピン ３４ シリアルアクセス用入力データピン ３５ シリアルアクセス用出力データピン

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のセルの各々にデータを記憶するメ
   モリセルアレイと、 そのメモリセルアレイの複数のセルの各々に対するアド
   レスを受信するアドレス入力端子と、 そのアドレス入力端子により受信されたアドレスに基づ
   いて、前記メモリセルアレイのセルを選択するセル選択
   手段と、 そのセル選択手段により選択されたセルのデータ又はセ
   ルに対するデータに対して、所定の処理を適用するプロ
   グラマブル論理回路とを備え、 前記プログラマブル論理回路により適用される所定の処
   理に基づいて生成されたデータは、外部に送信される
   か、或いは前記セル選択手段により選択された前記メモ
   リセルアレイのセルに転送されるかのどちらかであるこ
   とを特徴とするプログラマブル論理回路付メモリ装置。
2. 【請求項２】 前記セル選択手段により選択されたセル
   のデータ又はセルに対するデータに対して、所定の処理
   を適用させるための処理用データを受信するための処理
   用データ入力端子を備え、 前記プログラマブル論理回路は、前記処理用データに基
   づいて、前記セル選択手段により選択されたセルのデー
   タ又はセルに対するデータに対して、前記所定の処理を
   適用することを特徴とする請求項１記載のプログラマブ
   ル論理回路付メモリ装置。
3. 【請求項３】 前記セル選択手段は、前記アドレス入力
   端子により受信されたアドレスに基づいて特定されるシ
   リアルアクセス用データに対応する少なくとも２つ以上
   のセルを選択し、 前記外部とは、前記所定の処理が適用されて生成された
   データをシリアルアクセス用データとして出力する、前
   記プログラマブル論理回路に接続されたシリアルアクセ
   ス用データ出力端子であることを特徴とする請求項２記
   載のプログラマブル論理回路付メモリ装置。
4. 【請求項４】 前記セル選択手段は、前記アドレス入力
   端子により受信されたアドレスに基づいて特定されるシ
   リアルアクセス用データに対応する少なくとも２つ以上
   のセルを選択し、 前記処理用データとは、演算コードと演算データであ
   り、 前記処理用データ入力端子とは、前記プログラマブル論
   理回路に接続された、前記演算データをシリアルアクセ
   ス用データとして入力するシリアルアクセス用データ入
   力端子及び前記演算コードをランダムアクセス用データ
   として入力するランダムアクセス用データ入力端子であ
   り、 前記外部とは、前記所定の処理が適用されて生成された
   データをシリアルアクセス用データとして出力する、前
   記プログラマブル論理回路に接続されたシリアルアクセ
   ス用データ出力端子であることを特徴とする請求項２記
   載のプログラマブル論理回路付メモリ装置。
5. 【請求項５】 前記所定の処理とは、Ｚバッファ、ブレ
   ンディング、ラスターオペレーション、フィルタリング
   又はカラー空間変換に関する処理であることを特徴とす
   る請求項１、２、３または４記載のプログラマブル論理
   回路付メモリ装置。
6. 【請求項６】 複数のセルの各々にデータを記憶するメ
   モリセルアレイと、 そのメモリセルアレイの複数のセルの各々に関連するア
   ドレスを受信するアドレス入力端子と、 そのアドレス入力端子により受信されたアドレスに、所
   定のアドレス変換を適用させるための命令を受信する命
   令入力端子と、 その命令入力端子により受信された命令に基づいて、前
   記アドレス入力端子により受信されたアドレスに、前記
   所定のアドレス変換を適用するプログラマブル論理回路
   と、 そのプログラマブル論理回路により前記所定のアドレス
   変換が適用されたアドレスに基づいて、前記メモリセル
   アレイのセルを選択するセル選択手段とを備え、 前記セル選択手段により選択されたセルのデータは外部
   に送信されるか、或いは外部から送信された別のデータ
   が前記セル選択手段により選択された前記メモリセルア
   レイのセルに転送されるかのどちらかであることを特徴
   とするプログラマブル論理回路付メモリ装置。
7. 【請求項７】 前記プログラマブル論理回路のプログラ
   ム情報を格納し、外部から格納データを変更できる不揮
   発性メモリを備えたことを特徴とする請求項１から４又
   は６の何れかに記載のプログラマブル論理回路付メモリ
   装置。