JPH01142986A - 画像メモリ素子 - Google Patents

画像メモリ素子

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JPH01142986A
JPH01142986A JP62302267A JP30226787A JPH01142986A JP H01142986 A JPH01142986 A JP H01142986A JP 62302267 A JP62302267 A JP 62302267A JP 30226787 A JP30226787 A JP 30226787A JP H01142986 A JPH01142986 A JP H01142986A
Authority
JP
Japan
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row
data
address
memory cell
column address
Prior art date
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Pending
Application number
JP62302267A
Other languages
English (en)
Inventor
Teiji Nishizawa
西澤 貞次
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP62302267A priority Critical patent/JPH01142986A/ja
Publication of JPH01142986A publication Critical patent/JPH01142986A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は座標データなどから図形を生成したり、カメラ
などから得られた画像に対して画像の修復・強調・認識
などの処理を施したシ、また生成した図形と、テレビカ
メラなどから得られる画像を合成して表示装置に表示す
るシステムに用いられる画像メモリ素子に関するもので
ある。
従来の技術 従来の画像メモリ素子としては、例えば、「間断のない
シリアル出力を可能にしたフレームバッファ用266に
ビット・デュアル・ポート・メモリ開発」、小林悟、日
経エレクトロニクス、1985年8月12日号、&37
5、PP、211−240 に示されている。
第6図はこの従来の画像メモリ素子の構成方法を示した
図で、一般のダイナミックメモリ素子のランダムアクセ
スポートとは独立にシリアルアクセスポートを設けたも
ので、ランダムアクセスポートからアクセスしている間
も、別のポートからメモ、リセルアレイの1行分のデー
タをシリアル出力することのできるメモリである。同図
で1は画像情報を記憶するメモリセルアレイ、2はアド
レスを行アドレス情報と列アドレス情報に分けて入力す
るアドレスバッフ1.4は行デコーダ、6はシリアルポ
ート側において1行分のデータを読みタスタめのセンス
アンプ、6はこの1行分のデータを一時的にラッチする
データレジスタ、7はこの1行のデータから1ビットを
選択するセレクタ、8はシリアルポート側に読みだすべ
きデータの列アドレスを保持する列アドレスレジスタ、
9はインクリメンタ、1oはシリアル出力パッファ、1
7はランダムアクセス側において1行分のデータを読み
書きするためのドライバ・センスアンプ、19はこの1
行のデータから列アドレスがさす1ビットを選択スるセ
レクタ、20はランダムアクセス人出力バッファ、21
はタイミング発生回路であるQ 以上のように構成された従来の画像メモリ素子において
、ある行の特定列アドレス以降のビット系列を順次シリ
アルに読みだす場合、まず行アドレスがアドレスバッフ
ァ2を介して行アドレスデコーダ4に入力され、この行
アドレスデコーダ4が行アドレスをデコードしてメモリ
セルアレイ1の1行に対して読みだし信号を出力する。
読みだされたこの1行のデータはセンスアンプ5を介し
てデータレジスタeにラッチされる0次に同じくアドレ
スバッファ2から入力された列先頭アドレスが列アドレ
スレジスタ8にラッチされ、セレクタ7が列アドレスレ
ジスタ8の出力信号をデコードして上記データレジスタ
6の1ビットを選択し、この1ビットデータをシリアル
出力バッフ710を介して出力する0引き続いてシリア
ルクロックSCo  を入力すると、列アドレスレジス
タ8の値がインクリメンタ9によって1づつ加算され、
データレジスタ6にラッチされた1行のデータの連続し
た列アドレスを順次読みだすことができる0以上のよう
にランダムアクセス用の回路とは別にシリアル読みだし
のための回路を設けることによって、ランダムアクセス
とは全く独立に高速シリアルアクセスが実現でき、ラス
クスキャン型CRTなどの表示装置のフレームメモリと
して用いることができる。
発明が解決しようとする問題点 しかしながら、上記のような構成ではランダムアクセス
ポートとシリアルポートがそれぞれ1個づつしかないた
め、CRTなど表示装置の画面リフレッシュのためにデ
ータを連続して出力している間は、メモリへの書き込み
はランダムアクセスポートからのみしか行なえない0こ
のため画像メモリに対し、さらに例えばテレビカメラや
ビデオテープ再生装置などからの高速画像入力と、画像
プロセッサからのアクセスを同時に行なうことが不可能
である。よって画像プロセッサが生成するイメージと、
動画入力装置からの画像を合成して表示装置に表示する
ことなどができないという問題点を有していた。
本発明はかかる点に鑑み、画像プロセッサとの画像情報
の転送が、画像入力および表示出力のためのメモリアク
セスにほとんど阻害されることなく、高速に行なえる画
像メモリ素子を提供することを目的とする0しかも画像
プロセッサ内のキャッシュバッファと組み合わせればさ
らに高速な画像生成・処理が可能となる。
問題点を解決するための手段 本発明は、メモリセルアレイの読みだし/書き込みアド
レスを行アドレス情報と列アドレス情報として時分割で
入力するアドレス入力バッファと、上記アドレス入力バ
ッフ7からの行アドレス情報をデコードしメモリセルア
レイの1行のメモリセルに対し選択線を出力する行デコ
ーダと、ランダムアクセスポート側に位置し上記選択さ
れた1行のメモリセルとの間でデータの読みだし/書き
込みの転送を行なう第1のデータレジスタと、上記アド
レス入力バッファからの列アドレス情報によって上記第
1のデータレジスタへアクセスすべき1ビットを選択す
る第1のセレクタと、第1のシリアルアクセスポート側
に位置し上記メモリセルアレイに書き込むべき1行のデ
ータを保持する第2のデータレジスタと、シリアル入力
の初期アドレス設定時には上記アドレス入力バッファか
らの列アドレス情報を格納し、シリアル書き込み動作時
にはN(>−1)づつインクリメントする第1の列アド
レスカウンタと、上記第1の列アドレスカウンタの出力
する列アドレス情報によって上記第2のデータレジスタ
への書き込みビットを選択する第2のセレクタと、第2
のシリアルアクセスポート側に位置し上記メモリセルア
レイより読みだされた上記1行のデータを保持する第3
のデータレジスタと、シリアル出力の初期アドレス設定
時には上記アドレス入力バッファからの列アドレス情報
を格納し、シリア〃読みだし動作時にはNづつインクリ
メントする第2の列アドレスカウンタと、上記第2の列
アドレスカウンタの出力する列アドレス情報によって上
記第3のデータレジスタから読みだしビットを選択する
第3のセレクタを備えた画像メモリ素子である。
作  用 本発明は上記した構成により、第1のシリアルアクセス
ポート(書き込み用)からは水平スキャンラインごとに
画像情報を入力し、第2のシリアルアクセスポート(読
みだし用)へは水平スキャンラインごとに画像情報を出
力し、またこれらと並行してランダムアクセスポートか
らはメモリセルアレイの1行内のアドレスに対して高速
にアクセスできる。
実施例 第1図は本発明の一実施例における画像メモリ素子の構
成方法を示すブロック図である0第1図において3は行
アドレスラッチ、11はシリアル入力ポート側において
1行分のデータを書き込むあるいは読みだすためのドラ
イバ/センスアンプ、12はこの1行分のデータを一時
的にラッチするデータレジスタ、13はこの1行のデー
タから1ビットを選択するセレクタ、14はシリアル入
力ポート側から書き込むべきデータの列アドレスを保持
する列アドレスレジスタ、16はインクリメンタ、16
はシリアル入力バッファ、18は1行のデータをランダ
ムアクセスポート側でラッチするデータレジスタであり
、その他の1.2.4〜10.17.19〜21は第6
図の構成要素と同じである。
以上のように構成されたこの実施例の画像メモリ素子に
ついて、以下その動作を説明する。
まずランダムアクセスポートから読みだす場合、アドレ
スバッファ2から入力された行アドレスが行アドレスデ
コーダ4に入力され、この行アドレスデコーダ4は行ア
ドレスをデコードしてメモリセルアレイ1の1行に対し
て読みだし信号を出力する@読みだされたこの1行のデ
ータはドライバ・センスアンプ17を介してデータレジ
スタ18にラッチされる・次にセレクタ19がアドレス
バッファ2から入力された列アドレスをデコードし上記
データレジスタ18の1ビットを選択し、この1ビット
データがランダムアクセス人出力バッファ2oを介して
出力される。継続して読みだされるアドレスが同じ行ア
ドレスである場合、そのデータはすでにデータレジスタ
18に存在するため列アドレス情報を与えるだけで読み
だすことができ、異なる行アドレスから読みだすことと
比べると高速なアクセスが可能となる。以上ランダムア
クセスの読みだしに関して説明したが、書き込みについ
てもメモリセルアレイ1とデータレジスタ18との転送
タイミングが異なるだけで1行内のアクセスが高速に行
なえる点は同様である。
次に、第1のシリアルアクセスポートからの書き込みに
ついて説明する。アドレスバッファ2から入力された行
アドレスは行アドレスデコーダ4に入力され、この行ア
ドレスデコーダ4がメモリセルアレイ1の1行に対して
読みだし信号を出力する。またこの行アドレスは行アド
レスデコーダ3にラッチされる。読みだされた1行のデ
ータはドライバ・センスアンプ11を介して一旦データ
レジスタ12にラッチされる。次に同じくアトレアドレ
スレジスタ14にラッチされる0セレクタ13は列アド
レスレジスタ14の出力信号をデコードして、シリアル
入力バッファ16を介して入力された1ビットデータを
上記データレジスタ12の1ビットに書き込む。引き続
いてシリアル入力用クロックSC1を入力すると、列ア
ドレスバッファ14の値がインクリメンタ16によって
1づつ加算され、データレジスタ12の連続した列アド
レスに順次書き込むことができる。1行内のデータ書き
込みが終わった時点で、データレジスタ12の内容を行
アドレスラッチ3で指示されるメモリセルアレイ1の1
行に書き込む。シリアル書き込み用行アドレスは行アド
レスラッチ3に保持されているため、第1のシリアルア
クセスポートの動作時でも、他のポートを介してメモリ
アクセスすることができる。
一方第2のシリアルアクセスポートからの読みだしに際
しては、第5図の従来例と全く同様であるO 以上のようにこの実施例によれば、シリアル書き込み用
に第3のポートを設けることにより、1行内のデータ書
き込みと他の1行内のデータの読み出しを連続して行な
いながら、さらに画像プロセッサがランダムアクセスポ
ートを介して画像データにアクセスでき、例えば第2図
のような構成を容易に実現することができる。
以上の説明では、インクリメンタ9および16は1づつ
加算するとしたが、N(>=2)づつ加算するとすれば
データレジスタ6.12のNおきの列アドレスにアクセ
スすることができる。そこで次にインクリメンタ9およ
び15をN加算器に変更した第1図の画像メモリ素子を
複数個(M個)用いて画像メモリ装置の構成した例を第
3図、画像プロセッサとこの画像メモリ装置を組み合わ
せた画像処理装置の構成例を第4図に基づいてそれぞれ
説明する。第4図において、31は画像プロセッサ、3
2は画像メモリ、35はキャッシュバッファ、36はこ
のキャッシュバッファに対応する画像データである。
第3図(−)において画像メモリの1ワードは、水平方
向にM(=s)画素に関する情報を記憶しており、また
同図0))に示すように、画像メモリの連続するN個の
ワードアドレスに垂直方向Nラインに並ぶ画素ブロック
を割シ当て、さらにとのNワードをメモリブロックの単
位として、水平方向に並ぶ画素ブロックを連続するメモ
リブロックに割り当てている。以上のような構成により
、メモリブロックの境界をまたがらない複数ワードの転
送動作で2次元の画素ブロックのデータを読み書きする
ことができる。
第4図において、画像プロセッサ31は画像メモリ32
内のK(>=2.Nの整数分の1)ワード分の画像デー
タ36の複製として、Nワードのキャッシュバッファ3
6を内蔵している。ここでにワードを1セクタと呼ぶこ
とにする。例えば図形・画像生成応用で直線ベクトルや
円弧を描画するには、描画すべき画素位置を計算し、対
応する画素を所定の色(黒または白)データで置き換え
たり、あるいは所ボの色データと元々画像メモリ32内
にあった色データと論理演算しくラスタ−オペレーショ
ン)、その結果を再び画像メモリ32に書き込むという
処理が行なわれる。この場合、描画を開始するにあたり
、まずキャッシュバッファ36のにワードをクリアする
。次に描画すべき画素情報がどのセクタアドレスのどの
セクタ内ワードアドレスに含まれ、そのワード内のどこ
に位置するかを計算で求める。そこでキャッシュバッフ
ァ35を一時的に、対応するセクタアドレスのデータで
あると考え、キャッシュバッファ35の上記のセクタ内
ワードアドレスのワード内位置を所定の色データで置き
換える。さらに次に描画すべき位置を計算し、もしその
画素を含むセクタアドレスが前回のセクタアドレスと一
致している場合は、引き続きキャッシュバッファ36の
対応するセクタ内ワードアドレスおよびワード内の位置
を所定の色データで置き換える処理をする。またもし上
記前回のセクタアドレスと一致しないときは、画像プロ
セッサ31が画像メモリ32内の上記前回のセクタアド
レスのにワードの画像データ36を1ワードごとに一旦
読み、キャッシュバッファ35内の対応するワードデー
タとの論理演算(ラスタ・オペレーション)を行ない、
再び画像メモリ32の同じアドレス位置に書き込む(リ
ード・モディファイド・ライト)。その後キャッシュバ
ッファ36をゼロクリアし、キャッシュバッファ36が
対応する新たなセクタアドレスのにワードと考え、以上
の処理を続行する。
また画像処理応用において、画像メモリ32が記憶して
いる原画像に対し画像修復・強調・認識の処理を行なう
場合にも、画素データアクセスのために上記図形・画像
生成応用で述べたと同様なアドレス計算を行なう。しか
しこの応用では原画像の参照が必要な点が異なシ、キャ
ッシュバッファ36と対応する画像データ36との転送
タイミングが異なる。すなわちまず最初に対応するセク
タアドレスの画像データ36をキャッシュバッファ35
にロードし、必要な画素データがキャッシュバッファ3
6内に存在するかぎシそれらのワードデータを参照し続
け、そうでない場合は画像メモリ32から新しいセクタ
データをロードする。
本発明の画像メモリ素子においてはメモリセルアレイの
1行内のアクセスはそれを越えてのアクセスに比べると
高速に行なえる。そこでメモリブロック(連続するNワ
ード)をこの1行をまたがらないように設定すれば、キ
ャッシュバッファ36と画像メモリ32内の対応する画
像データ36とのにワード(1セクタ)連続転送を非常
に高速に行なうことができる。
画像生成・処理では、処理を進めるにあたり連続して必
要な画素情報は上記したように隣接しているという確率
的性質を持っている。以上の例では画像プロセッサ31
内ににワードのキャッシュバッフ136を設けることに
よって、1画素の処理ごとに画像メモリ32にアクセス
しなくてもキャッシュバッフ136に読み書きするだけ
で済む確率が多く、画像メモリ32へのアクセス動作に
よる遅延時間を極力少なくすることができる。
以上のようにこの実施例によれば、画像メモリ素子のN
おきの列アドレスの画像データをシリアル出力端子から
連続して出力でき、シリアル入力端子からは画像メモリ
素子のNおきの列アドレスに画像データを連続して入力
できる機能を設け、またこの画像メモリ素子をM個用い
て画像メモリ装置を構成して連続するNワード内に2次
元の画素情報を割り当て、さらに画像プロセッサ内部に
にワードのキャッシュバッファを設けることにより、画
像生成・処理を飛躍的に高速化“することができる。
なお1以上の実施例においては2値画像として説明した
が、多値(nピット/画素)の場合には1ワτドにM/
n画素(>=2 )を割シ当てれば同様の効果が得られ
ることは言うまでもない。さらにNが2のべき乗で表現
されるように定めれば、定数加算器を含め、システム構
成時のハードウェアを簡素化することができる。
発明の詳細 な説明したように、本発明によれば画像メモリ素子に、
シリアル書き込み用として第3のポートを設けることに
より、1行内のデータ書き込みと他の1行内のデータの
読み出しを連続して行ないながら、さらに画像プロセッ
サがランダムアクセスポートを介して画像データにアク
セスできる。
またメモリセルアレイ1行分のデータのうちNおきの列
アドレスの画像データを、2つのシリアルポートから連
続して入力・出力できる機能を設けることにより、非常
に高速な画像の生成・処理装置を構成することができ、
その実用的効果は大きい。
【図面の簡単な説明】
第1図は本発明の一実施例における画像メモリ素子の構
成を示すブロック図、第2図は同実施例の画像メモリ素
子を用いた画像処理装置例のシステム構成図、第3図は
同実施例の画像メモリ素子を用いた画像メモリ装置の構
造を示すメモリ構成図、第4図は同実施例の画像メモリ
素子を用いた画像処理装置の構成図、第6図は従来の画
像メモリ素子のブロック図である。 1・・・・・・メモリセルアレイ、4・・・・・・行デ
コーダ、6.12,18・・・・・・データレジスタ、
7,13゜19・・・・・・セレクタ、8,14・・・
・・・列アドレスレジスタ、9,15・旧・・インクリ
メンタ、1o・・・・・・シリアル出力パッファ、16
・・・・・・シリアル入力バッフ1゜ 代理人の氏名 弁理士 中 尾 敏 男 ほか1名鍔2
図 爲3図 (b) 35−−−4vソンスハ゛フフア(Kフードン36−−
−%マツンユバソファLこ夕υhT)a第 4 図  
        11!I傳データ(Kフード2第5図

Claims (1)

  1. 【特許請求の範囲】 メモリセルアレイの読みだし/書き込みアドレスを行ア
    ドレス情報と列アドレス情報として時分割で入力するア
    ドレス入力バッファと、上記アドレス入力バッファから
    の行アドレス情報をデコードしメモリセルアレイの1行
    のメモリセルに対し選択線を出力する行デコーダと、ラ
    ンダムアクセスポート側に位置し上記選択された1行の
    メモリセルとの間でデータの読みだし/書き込みの転送
    を行なう第1のデータレジスタと、上記アドレス入力バ
    ッファからの列アドレス情報によって上記第1のデータ
    レジスタへアクセスすべき1ビットを選択する第1のセ
    レクタと、第1のシリアルアクセスポート側に位置し上
    記メモリセルアレイに書き込むべき1行のデータを保持
    する第2のデータレジスタと、シリアル入力の初期アド
    レス設定時には上記アドレス入力バッファからの列アド
    レス情報を格納し、シリアル書き込み動作時には(>=
    1)づつインクリメントする第1の列アドレスカウンタ
    と、上記第1の列アドレスカウンタの出力する列アドレ
    ス情報によって上記第2のデータレジスタへの書き込み
    ビットを選択する第2のセレクタと、第2のシリアルア
    クセスポート側に位置し上記メモリセルアレイより読み
    だされた上記1行のデータを保持する第3のデータレジ
    スタと、シリアル出力の初期アドレス設定時には上記ア
    ドレス入力バッファからの列アドレス情報を格納し、シ
    リアル読みだし動作時にはNづつインクリメントする第
    2の列アドレスカウンタと、上記第2の列アドレスカウ
    ンタの出力する列アドレス情報によって上記第3のデー
    タレジスタから読みだしビットを選択する第3のセレク
    タとから構成されることを特徴とする画像メモリ素子。 (2)第1のシリアルアクセスポートから書き込むにあ
    たり、アドレス入力バッファから行アドレス情報が指定
    された時点でメモリセルアレイの1行のデータを一旦第
    2のデータレジスタに読みだし、上記第2のデータレジ
    スタへのビット単位の書き込みを終了した後、再びメモ
    リセルアレイに書き戻すことを特徴とする特許請求の範
    囲第1項記載の画像メモリ素子。 (3)Nが2のべき乗で表現されることを特徴とする特
    許請求の範囲第1項記載の画像メモリ素子。
JP62302267A 1987-11-30 1987-11-30 画像メモリ素子 Pending JPH01142986A (ja)

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JP62302267A JPH01142986A (ja) 1987-11-30 1987-11-30 画像メモリ素子

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0489687A (ja) * 1990-07-25 1992-03-23 Oki Electric Ind Co Ltd 同期式バーストアクセスメモリ
KR100618674B1 (ko) * 1999-03-26 2006-09-06 주식회사 하이닉스반도체 직렬 포트를 가진 메모리

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62152050A (ja) * 1985-12-26 1987-07-07 Nec Corp 半導体メモリ

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