JPH01142986A - 画像メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は座標データなどから図形を生成したり、カメラ
などから得られた画像に対して画像の修復・強調・認識
などの処理を施したシ、また生成した図形と、テレビカ
メラなどから得られる画像を合成して表示装置に表示す
るシステムに用いられる画像メモリ素子に関するもので
ある。

従来の技術 従来の画像メモリ素子としては、例えば、「間断のない
シリアル出力を可能にしたフレームバッファ用２６６に
ビット・デュアル・ポート・メモリ開発」、小林悟、日
経エレクトロニクス、１９８５年８月１２日号、＆３７
５、ＰＰ、２１１−２４０　に示されている。

第６図はこの従来の画像メモリ素子の構成方法を示した
図で、一般のダイナミックメモリ素子のランダムアクセ
スポートとは独立にシリアルアクセスポートを設けたも
ので、ランダムアクセスポートからアクセスしている間
も、別のポートからメモ、リセルアレイの１行分のデー
タをシリアル出力することのできるメモリである。同図
で１は画像情報を記憶するメモリセルアレイ、２はアド
レスを行アドレス情報と列アドレス情報に分けて入力す
るアドレスバッフ１．４は行デコーダ、６はシリアルポ
ート側において１行分のデータを読みタスタめのセンス
アンプ、６はこの１行分のデータを一時的にラッチする
データレジスタ、７はこの１行のデータから１ビットを
選択するセレクタ、８はシリアルポート側に読みだすべ
きデータの列アドレスを保持する列アドレスレジスタ、
９はインクリメンタ、１ｏはシリアル出力パッファ、１
７はランダムアクセス側において１行分のデータを読み
書きするためのドライバ・センスアンプ、１９はこの１
行のデータから列アドレスがさす１ビットを選択スるセ
レクタ、２０はランダムアクセス人出力バッファ、２１
はタイミング発生回路であるＱ 以上のように構成された従来の画像メモリ素子において
、ある行の特定列アドレス以降のビット系列を順次シリ
アルに読みだす場合、まず行アドレスがアドレスバッフ
ァ２を介して行アドレスデコーダ４に入力され、この行
アドレスデコーダ４が行アドレスをデコードしてメモリ
セルアレイ１の１行に対して読みだし信号を出力する。

読みだされたこの１行のデータはセンスアンプ５を介し
てデータレジスタｅにラッチされる０次に同じくアドレ
スバッファ２から入力された列先頭アドレスが列アドレ
スレジスタ８にラッチされ、セレクタ７が列アドレスレ
ジスタ８の出力信号をデコードして上記データレジスタ
６の１ビットを選択し、この１ビットデータをシリアル
出力バッフ７１０を介して出力する０引き続いてシリア
ルクロックＳＣｏ　　を入力すると、列アドレスレジス
タ８の値がインクリメンタ９によって１づつ加算され、
データレジスタ６にラッチされた１行のデータの連続し
た列アドレスを順次読みだすことができる０以上のよう
にランダムアクセス用の回路とは別にシリアル読みだし
のための回路を設けることによって、ランダムアクセス
とは全く独立に高速シリアルアクセスが実現でき、ラス
クスキャン型ＣＲＴなどの表示装置のフレームメモリと
して用いることができる。

発明が解決しようとする問題点 しかしながら、上記のような構成ではランダムアクセス
ポートとシリアルポートがそれぞれ１個づつしかないた
め、ＣＲＴなど表示装置の画面リフレッシュのためにデ
ータを連続して出力している間は、メモリへの書き込み
はランダムアクセスポートからのみしか行なえない０こ
のため画像メモリに対し、さらに例えばテレビカメラや
ビデオテープ再生装置などからの高速画像入力と、画像
プロセッサからのアクセスを同時に行なうことが不可能
である。よって画像プロセッサが生成するイメージと、
動画入力装置からの画像を合成して表示装置に表示する
ことなどができないという問題点を有していた。

本発明はかかる点に鑑み、画像プロセッサとの画像情報
の転送が、画像入力および表示出力のためのメモリアク
セスにほとんど阻害されることなく、高速に行なえる画
像メモリ素子を提供することを目的とする０しかも画像
プロセッサ内のキャッシュバッファと組み合わせればさ
らに高速な画像生成・処理が可能となる。

問題点を解決するための手段 本発明は、メモリセルアレイの読みだし／書き込みアド
レスを行アドレス情報と列アドレス情報として時分割で
入力するアドレス入力バッファと、上記アドレス入力バ
ッフ７からの行アドレス情報をデコードしメモリセルア
レイの１行のメモリセルに対し選択線を出力する行デコ
ーダと、ランダムアクセスポート側に位置し上記選択さ
れた１行のメモリセルとの間でデータの読みだし／書き
込みの転送を行なう第１のデータレジスタと、上記アド
レス入力バッファからの列アドレス情報によって上記第
１のデータレジスタへアクセスすべき１ビットを選択す
る第１のセレクタと、第１のシリアルアクセスポート側
に位置し上記メモリセルアレイに書き込むべき１行のデ
ータを保持する第２のデータレジスタと、シリアル入力
の初期アドレス設定時には上記アドレス入力バッファか
らの列アドレス情報を格納し、シリアル書き込み動作時
にはＮ（＞−１）づつインクリメントする第１の列アド
レスカウンタと、上記第１の列アドレスカウンタの出力
する列アドレス情報によって上記第２のデータレジスタ
への書き込みビットを選択する第２のセレクタと、第２
のシリアルアクセスポート側に位置し上記メモリセルア
レイより読みだされた上記１行のデータを保持する第３
のデータレジスタと、シリアル出力の初期アドレス設定
時には上記アドレス入力バッファからの列アドレス情報
を格納し、シリア〃読みだし動作時にはＮづつインクリ
メントする第２の列アドレスカウンタと、上記第２の列
アドレスカウンタの出力する列アドレス情報によって上
記第３のデータレジスタから読みだしビットを選択する
第３のセレクタを備えた画像メモリ素子である。

作　　用 本発明は上記した構成により、第１のシリアルアクセス
ポート（書き込み用）からは水平スキャンラインごとに
画像情報を入力し、第２のシリアルアクセスポート（読
みだし用）へは水平スキャンラインごとに画像情報を出
力し、またこれらと並行してランダムアクセスポートか
らはメモリセルアレイの１行内のアドレスに対して高速
にアクセスできる。

実施例 第１図は本発明の一実施例における画像メモリ素子の構
成方法を示すブロック図である０第１図において３は行
アドレスラッチ、１１はシリアル入力ポート側において
１行分のデータを書き込むあるいは読みだすためのドラ
イバ／センスアンプ、１２はこの１行分のデータを一時
的にラッチするデータレジスタ、１３はこの１行のデー
タから１ビットを選択するセレクタ、１４はシリアル入
力ポート側から書き込むべきデータの列アドレスを保持
する列アドレスレジスタ、１６はインクリメンタ、１６
はシリアル入力バッファ、１８は１行のデータをランダ
ムアクセスポート側でラッチするデータレジスタであり
、その他の１．２．４〜１０．１７．１９〜２１は第６
図の構成要素と同じである。

以上のように構成されたこの実施例の画像メモリ素子に
ついて、以下その動作を説明する。

まずランダムアクセスポートから読みだす場合、アドレ
スバッファ２から入力された行アドレスが行アドレスデ
コーダ４に入力され、この行アドレスデコーダ４は行ア
ドレスをデコードしてメモリセルアレイ１の１行に対し
て読みだし信号を出力する＠読みだされたこの１行のデ
ータはドライバ・センスアンプ１７を介してデータレジ
スタ１８にラッチされる・次にセレクタ１９がアドレス
バッファ２から入力された列アドレスをデコードし上記
データレジスタ１８の１ビットを選択し、この１ビット
データがランダムアクセス人出力バッファ２ｏを介して
出力される。継続して読みだされるアドレスが同じ行ア
ドレスである場合、そのデータはすでにデータレジスタ
１８に存在するため列アドレス情報を与えるだけで読み
だすことができ、異なる行アドレスから読みだすことと
比べると高速なアクセスが可能となる。以上ランダムア
クセスの読みだしに関して説明したが、書き込みについ
てもメモリセルアレイ１とデータレジスタ１８との転送
タイミングが異なるだけで１行内のアクセスが高速に行
なえる点は同様である。

次に、第１のシリアルアクセスポートからの書き込みに
ついて説明する。アドレスバッファ２から入力された行
アドレスは行アドレスデコーダ４に入力され、この行ア
ドレスデコーダ４がメモリセルアレイ１の１行に対して
読みだし信号を出力する。またこの行アドレスは行アド
レスデコーダ３にラッチされる。読みだされた１行のデ
ータはドライバ・センスアンプ１１を介して一旦データ
レジスタ１２にラッチされる。次に同じくアトレアドレ
スレジスタ１４にラッチされる０セレクタ１３は列アド
レスレジスタ１４の出力信号をデコードして、シリアル
入力バッファ１６を介して入力された１ビットデータを
上記データレジスタ１２の１ビットに書き込む。引き続
いてシリアル入力用クロックＳＣ１を入力すると、列ア
ドレスバッファ１４の値がインクリメンタ１６によって
１づつ加算され、データレジスタ１２の連続した列アド
レスに順次書き込むことができる。１行内のデータ書き
込みが終わった時点で、データレジスタ１２の内容を行
アドレスラッチ３で指示されるメモリセルアレイ１の１
行に書き込む。シリアル書き込み用行アドレスは行アド
レスラッチ３に保持されているため、第１のシリアルア
クセスポートの動作時でも、他のポートを介してメモリ
アクセスすることができる。

一方第２のシリアルアクセスポートからの読みだしに際
しては、第５図の従来例と全く同様であるＯ 以上のようにこの実施例によれば、シリアル書き込み用
に第３のポートを設けることにより、１行内のデータ書
き込みと他の１行内のデータの読み出しを連続して行な
いながら、さらに画像プロセッサがランダムアクセスポ
ートを介して画像データにアクセスでき、例えば第２図
のような構成を容易に実現することができる。

以上の説明では、インクリメンタ９および１６は１づつ
加算するとしたが、Ｎ（＞＝２）づつ加算するとすれば
データレジスタ６．１２のＮおきの列アドレスにアクセ
スすることができる。そこで次にインクリメンタ９およ
び１５をＮ加算器に変更した第１図の画像メモリ素子を
複数個（Ｍ個）用いて画像メモリ装置の構成した例を第
３図、画像プロセッサとこの画像メモリ装置を組み合わ
せた画像処理装置の構成例を第４図に基づいてそれぞれ
説明する。第４図において、３１は画像プロセッサ、３
２は画像メモリ、３５はキャッシュバッファ、３６はこ
のキャッシュバッファに対応する画像データである。

第３図（−）において画像メモリの１ワードは、水平方
向にＭ（＝ｓ）画素に関する情報を記憶しており、また
同図０））に示すように、画像メモリの連続するＮ個の
ワードアドレスに垂直方向Ｎラインに並ぶ画素ブロック
を割シ当て、さらにとのＮワードをメモリブロックの単
位として、水平方向に並ぶ画素ブロックを連続するメモ
リブロックに割り当てている。以上のような構成により
、メモリブロックの境界をまたがらない複数ワードの転
送動作で２次元の画素ブロックのデータを読み書きする
ことができる。

第４図において、画像プロセッサ３１は画像メモリ３２
内のＫ（＞＝２．Ｎの整数分の１）ワード分の画像デー
タ３６の複製として、Ｎワードのキャッシュバッファ３
６を内蔵している。ここでにワードを１セクタと呼ぶこ
とにする。例えば図形・画像生成応用で直線ベクトルや
円弧を描画するには、描画すべき画素位置を計算し、対
応する画素を所定の色（黒または白）データで置き換え
たり、あるいは所ボの色データと元々画像メモリ３２内
にあった色データと論理演算しくラスタ−オペレーショ
ン）、その結果を再び画像メモリ３２に書き込むという
処理が行なわれる。この場合、描画を開始するにあたり
、まずキャッシュバッファ３６のにワードをクリアする
。次に描画すべき画素情報がどのセクタアドレスのどの
セクタ内ワードアドレスに含まれ、そのワード内のどこ
に位置するかを計算で求める。そこでキャッシュバッフ
ァ３５を一時的に、対応するセクタアドレスのデータで
あると考え、キャッシュバッファ３５の上記のセクタ内
ワードアドレスのワード内位置を所定の色データで置き
換える。さらに次に描画すべき位置を計算し、もしその
画素を含むセクタアドレスが前回のセクタアドレスと一
致している場合は、引き続きキャッシュバッファ３６の
対応するセクタ内ワードアドレスおよびワード内の位置
を所定の色データで置き換える処理をする。またもし上
記前回のセクタアドレスと一致しないときは、画像プロ
セッサ３１が画像メモリ３２内の上記前回のセクタアド
レスのにワードの画像データ３６を１ワードごとに一旦
読み、キャッシュバッファ３５内の対応するワードデー
タとの論理演算（ラスタ・オペレーション）を行ない、
再び画像メモリ３２の同じアドレス位置に書き込む（リ
ード・モディファイド・ライト）。その後キャッシュバ
ッファ３６をゼロクリアし、キャッシュバッファ３６が
対応する新たなセクタアドレスのにワードと考え、以上
の処理を続行する。

また画像処理応用において、画像メモリ３２が記憶して
いる原画像に対し画像修復・強調・認識の処理を行なう
場合にも、画素データアクセスのために上記図形・画像
生成応用で述べたと同様なアドレス計算を行なう。しか
しこの応用では原画像の参照が必要な点が異なシ、キャ
ッシュバッファ３６と対応する画像データ３６との転送
タイミングが異なる。すなわちまず最初に対応するセク
タアドレスの画像データ３６をキャッシュバッファ３５
にロードし、必要な画素データがキャッシュバッファ３
６内に存在するかぎシそれらのワードデータを参照し続
け、そうでない場合は画像メモリ３２から新しいセクタ
データをロードする。

本発明の画像メモリ素子においてはメモリセルアレイの
１行内のアクセスはそれを越えてのアクセスに比べると
高速に行なえる。そこでメモリブロック（連続するＮワ
ード）をこの１行をまたがらないように設定すれば、キ
ャッシュバッファ３６と画像メモリ３２内の対応する画
像データ３６とのにワード（１セクタ）連続転送を非常
に高速に行なうことができる。

画像生成・処理では、処理を進めるにあたり連続して必
要な画素情報は上記したように隣接しているという確率
的性質を持っている。以上の例では画像プロセッサ３１
内ににワードのキャッシュバッフ１３６を設けることに
よって、１画素の処理ごとに画像メモリ３２にアクセス
しなくてもキャッシュバッフ１３６に読み書きするだけ
で済む確率が多く、画像メモリ３２へのアクセス動作に
よる遅延時間を極力少なくすることができる。

以上のようにこの実施例によれば、画像メモリ素子のＮ
おきの列アドレスの画像データをシリアル出力端子から
連続して出力でき、シリアル入力端子からは画像メモリ
素子のＮおきの列アドレスに画像データを連続して入力
できる機能を設け、またこの画像メモリ素子をＭ個用い
て画像メモリ装置を構成して連続するＮワード内に２次
元の画素情報を割り当て、さらに画像プロセッサ内部に
にワードのキャッシュバッファを設けることにより、画
像生成・処理を飛躍的に高速化“することができる。

なお１以上の実施例においては２値画像として説明した
が、多値（ｎピット／画素）の場合には１ワτドにＭ／
ｎ画素（＞＝２　）を割シ当てれば同様の効果が得られ
ることは言うまでもない。さらにＮが２のべき乗で表現
されるように定めれば、定数加算器を含め、システム構
成時のハードウェアを簡素化することができる。

発明の詳細 な説明したように、本発明によれば画像メモリ素子に、
シリアル書き込み用として第３のポートを設けることに
より、１行内のデータ書き込みと他の１行内のデータの
読み出しを連続して行ないながら、さらに画像プロセッ
サがランダムアクセスポートを介して画像データにアク
セスできる。

またメモリセルアレイ１行分のデータのうちＮおきの列
アドレスの画像データを、２つのシリアルポートから連
続して入力・出力できる機能を設けることにより、非常
に高速な画像の生成・処理装置を構成することができ、
その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における画像メモリ素子の構
成を示すブロック図、第２図は同実施例の画像メモリ素
子を用いた画像処理装置例のシステム構成図、第３図は
同実施例の画像メモリ素子を用いた画像メモリ装置の構
造を示すメモリ構成図、第４図は同実施例の画像メモリ
素子を用いた画像処理装置の構成図、第６図は従来の画
像メモリ素子のブロック図である。 １・・・・・・メモリセルアレイ、４・・・・・・行デ
コーダ、６．１２，１８・・・・・・データレジスタ、
７，１３゜１９・・・・・・セレクタ、８，１４・・・
・・・列アドレスレジスタ、９，１５・旧・・インクリ
メンタ、１ｏ・・・・・・シリアル出力パッファ、１６
・・・・・・シリアル入力バッフ１゜ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名鍔２
図 爲３図 （ｂ） ３５−−−４ｖソンスハ゛フフア（Ｋフードン３６−−
−％マツンユバソファＬこ夕υｈＴ）ａ第　４　図　　
　　　　　　　　１１！Ｉ傳データ（Ｋフード２第５図

Claims (1)

1. 【特許請求の範囲】 メモリセルアレイの読みだし／書き込みアドレスを行ア
   ドレス情報と列アドレス情報として時分割で入力するア
   ドレス入力バッファと、上記アドレス入力バッファから
   の行アドレス情報をデコードしメモリセルアレイの１行
   のメモリセルに対し選択線を出力する行デコーダと、ラ
   ンダムアクセスポート側に位置し上記選択された１行の
   メモリセルとの間でデータの読みだし／書き込みの転送
   を行なう第１のデータレジスタと、上記アドレス入力バ
   ッファからの列アドレス情報によって上記第１のデータ
   レジスタへアクセスすべき１ビットを選択する第１のセ
   レクタと、第１のシリアルアクセスポート側に位置し上
   記メモリセルアレイに書き込むべき１行のデータを保持
   する第２のデータレジスタと、シリアル入力の初期アド
   レス設定時には上記アドレス入力バッファからの列アド
   レス情報を格納し、シリアル書き込み動作時には（＞＝
   １）づつインクリメントする第１の列アドレスカウンタ
   と、上記第１の列アドレスカウンタの出力する列アドレ
   ス情報によって上記第２のデータレジスタへの書き込み
   ビットを選択する第２のセレクタと、第２のシリアルア
   クセスポート側に位置し上記メモリセルアレイより読み
   だされた上記１行のデータを保持する第３のデータレジ
   スタと、シリアル出力の初期アドレス設定時には上記ア
   ドレス入力バッファからの列アドレス情報を格納し、シ
   リアル読みだし動作時にはＮづつインクリメントする第
   ２の列アドレスカウンタと、上記第２の列アドレスカウ
   ンタの出力する列アドレス情報によって上記第３のデー
   タレジスタから読みだしビットを選択する第３のセレク
   タとから構成されることを特徴とする画像メモリ素子。 （２）第１のシリアルアクセスポートから書き込むにあ
   たり、アドレス入力バッファから行アドレス情報が指定
   された時点でメモリセルアレイの１行のデータを一旦第
   ２のデータレジスタに読みだし、上記第２のデータレジ
   スタへのビット単位の書き込みを終了した後、再びメモ
   リセルアレイに書き戻すことを特徴とする特許請求の範
   囲第１項記載の画像メモリ素子。 （３）Ｎが２のべき乗で表現されることを特徴とする特
   許請求の範囲第１項記載の画像メモリ素子。