JPH0765198A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPH0765198A JPH0765198A JP5212826A JP21282693A JPH0765198A JP H0765198 A JPH0765198 A JP H0765198A JP 5212826 A JP5212826 A JP 5212826A JP 21282693 A JP21282693 A JP 21282693A JP H0765198 A JPH0765198 A JP H0765198A
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Abstract
(57)【要約】
【目的】 システムの小型化に適した、かつ高速なＺバ
ッファの更新による高速な隠れ面処理が可能な画像メモ
リ装置を提供する。 【構成】 水平スキャン方向に連続した各画素の奥行き
（Ｚ）値を第１の書き込みバッファ５と第１の読み込み
専用ラインバッファ２を介した読み込みバッファ４から
比較器７に入力し、比較結果により、小さい方の奥行き
（Ｚ）値を第１の読み書き可能ラインバッファ３に書き
込むと共に、選択された奥行き（Ｚ）値と対をなす輝度
（Ｉ）値も同様に第２の読み書き可能ラインバッファ１
３に書き込むことにより、第１および第２のメモリセル
アレイ１、２には隠れ面処理された後の結果を格納する
ことができる。
ッファの更新による高速な隠れ面処理が可能な画像メモ
リ装置を提供する。 【構成】 水平スキャン方向に連続した各画素の奥行き
（Ｚ）値を第１の書き込みバッファ５と第１の読み込み
専用ラインバッファ２を介した読み込みバッファ４から
比較器７に入力し、比較結果により、小さい方の奥行き
（Ｚ）値を第１の読み書き可能ラインバッファ３に書き
込むと共に、選択された奥行き（Ｚ）値と対をなす輝度
（Ｉ）値も同様に第２の読み書き可能ラインバッファ１
３に書き込むことにより、第１および第２のメモリセル
アレイ１、２には隠れ面処理された後の結果を格納する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、３次元多面体物体を２
次元スクリーン上に投影して表示する３次元グラフィッ
クスの隠れ面処理に適した画像メモリ装置に関するもの
である。
次元スクリーン上に投影して表示する３次元グラフィッ
クスの隠れ面処理に適した画像メモリ装置に関するもの
である。
【０００２】
【従来の技術】近年、コンピュータ技術の発展により３
次元グラフィックスもより一般になってきた。３次元物
体を２次元スクリーン上に投影して表示する場合、手前
に存在する物体がそれより奥にある物体の一部またはす
べてを隠してしまう現象を何らかの方法で処理しなけれ
ばならない。一般的にハードウエアで実現する時は、１
画面分の奥行き（Ｚ）値を格納するＺバッファを用いて
処理するＺバッファ法が知られている。このＺバッファ
法を用いた隠れ面処理装置としては、例えば幾見他「３
２ビット３次元グラフィックスプロセッサ」（情報処理
学会集積回路研究会報告、ＩＣＤ８８―３６、Ｐ７１〜
７３、１９８８）に示されており、それに使用されてい
るメモリ装置は通常の２ポートメモリで構成されてい
る。
次元グラフィックスもより一般になってきた。３次元物
体を２次元スクリーン上に投影して表示する場合、手前
に存在する物体がそれより奥にある物体の一部またはす
べてを隠してしまう現象を何らかの方法で処理しなけれ
ばならない。一般的にハードウエアで実現する時は、１
画面分の奥行き（Ｚ）値を格納するＺバッファを用いて
処理するＺバッファ法が知られている。このＺバッファ
法を用いた隠れ面処理装置としては、例えば幾見他「３
２ビット３次元グラフィックスプロセッサ」（情報処理
学会集積回路研究会報告、ＩＣＤ８８―３６、Ｐ７１〜
７３、１９８８）に示されており、それに使用されてい
るメモリ装置は通常の２ポートメモリで構成されてい
る。
【０００３】図３はこの従来のメモリ装置を使用した隠
れ面処理装置のブロック図である。図３において、３１
は凸多角形（ポリゴン）を入力し、スキャンライン順
で、かつ水平スキャンライン方向の各画素単位に順次
Ｘ、Ｙ座標と共に奥行き（Ｚ）と輝度（Ｉ）を計算して
出力する画素演算器、３２、３３はランダム入出力ポー
トとシリアル出力ポートの２ポートを有し、各々１画面
分の奥行き（Ｚ）値と輝度（Ｉ）値を格納するメモリ装
置、３４は画素演算器３１とメモリ装置３２からそれぞ
れ奥行き（Ｚ）値を各画素単位で入力して比較し、画素
演算器３１から出力された奥行き（Ｚ）値の方が小さい
時のみ、メモリ装置３２に奥行き（Ｚ）値を、メモリ装
置３３に輝度（Ｉ）値を書き込む制御をする比較器、３
５、３６は各々奥行き（Ｚ）値と輝度（Ｉ）値を格納
し、出力するバッファである。
れ面処理装置のブロック図である。図３において、３１
は凸多角形（ポリゴン）を入力し、スキャンライン順
で、かつ水平スキャンライン方向の各画素単位に順次
Ｘ、Ｙ座標と共に奥行き（Ｚ）と輝度（Ｉ）を計算して
出力する画素演算器、３２、３３はランダム入出力ポー
トとシリアル出力ポートの２ポートを有し、各々１画面
分の奥行き（Ｚ）値と輝度（Ｉ）値を格納するメモリ装
置、３４は画素演算器３１とメモリ装置３２からそれぞ
れ奥行き（Ｚ）値を各画素単位で入力して比較し、画素
演算器３１から出力された奥行き（Ｚ）値の方が小さい
時のみ、メモリ装置３２に奥行き（Ｚ）値を、メモリ装
置３３に輝度（Ｉ）値を書き込む制御をする比較器、３
５、３６は各々奥行き（Ｚ）値と輝度（Ｉ）値を格納
し、出力するバッファである。
【０００４】以上のように構成された従来のメモリ装置
を使用した隠れ面処理装置について、以下その動作を説
明する。まず画素演算器３１には図４に示すようなポリ
ゴンが入力される。画素演算器３１では、ＹsからＹeま
でスキャンライン順に処理が進行し、各スキャンライン
内では水平スキャン方向に１画素づつ、Ｘ、Ｙ座標値と
共に奥行き（Ｚ）値と輝度（Ｉ）値を計算して順次出力
する。一方画素演算器３１から出力されたＸ、Ｙ座標値
が奥行き（Ｚ）値を格納するメモリ装置３２に読みだし
先頭アドレスとして入力され、メモリ装置３２のシリア
ル出力ポートから各画素に対応した奥行き（Ｚ）値を順
次出力する。そして、比較器３４では各画素単位に画素
演算器３１とメモリ装置３２とから出力された奥行き
（Ｚ）値の比較を行ない、比較結果が画素演算器３１か
ら出力された奥行き（Ｚ）値の方が小さい時のみ、メモ
リ装置３２、３３に出力する書き込み制御信号をイネー
ブルにする。そして、画素演算器３１から出力された奥
行き（Ｚ）値と輝度（Ｉ）値はバッファ３５、３６を介
してそれぞれメモリ装置３２、３３のランダムポートか
ら高速ページモードで順次格納される。
を使用した隠れ面処理装置について、以下その動作を説
明する。まず画素演算器３１には図４に示すようなポリ
ゴンが入力される。画素演算器３１では、ＹsからＹeま
でスキャンライン順に処理が進行し、各スキャンライン
内では水平スキャン方向に１画素づつ、Ｘ、Ｙ座標値と
共に奥行き（Ｚ）値と輝度（Ｉ）値を計算して順次出力
する。一方画素演算器３１から出力されたＸ、Ｙ座標値
が奥行き（Ｚ）値を格納するメモリ装置３２に読みだし
先頭アドレスとして入力され、メモリ装置３２のシリア
ル出力ポートから各画素に対応した奥行き（Ｚ）値を順
次出力する。そして、比較器３４では各画素単位に画素
演算器３１とメモリ装置３２とから出力された奥行き
（Ｚ）値の比較を行ない、比較結果が画素演算器３１か
ら出力された奥行き（Ｚ）値の方が小さい時のみ、メモ
リ装置３２、３３に出力する書き込み制御信号をイネー
ブルにする。そして、画素演算器３１から出力された奥
行き（Ｚ）値と輝度（Ｉ）値はバッファ３５、３６を介
してそれぞれメモリ装置３２、３３のランダムポートか
ら高速ページモードで順次格納される。
【０００５】このようにして１画面分のポリゴンが入力
され終えると、メモリ装置３２には各画素の一番小さい
奥行き（Ｚ）値が格納されると共に、メモリ装置３３に
は隠れ面処理結果の輝度（Ｉ）値が格納される。そして
メモリ装置３３のシリアル出力ポートを介してＣＲＴに
出力され、３次元画像が表示される。
され終えると、メモリ装置３２には各画素の一番小さい
奥行き（Ｚ）値が格納されると共に、メモリ装置３３に
は隠れ面処理結果の輝度（Ｉ）値が格納される。そして
メモリ装置３３のシリアル出力ポートを介してＣＲＴに
出力され、３次元画像が表示される。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリ装置のシリアルポートから読み出
した奥行き（Ｚ）値を外部回路で比較し、その比較結果
により行なう外部回路からメモリ装置への奥行き（Ｚ）
値、輝度（Ｉ）値の書き込みはランダムポートから行な
っていたため、外部回路やその配線数が多く、回路規模
が大きくなると同時に、メモリ装置への書き込み速度が
遅く、Ｚバッファ処理に時間を要するという課題を有し
ていた。
うな構成では、メモリ装置のシリアルポートから読み出
した奥行き（Ｚ）値を外部回路で比較し、その比較結果
により行なう外部回路からメモリ装置への奥行き（Ｚ）
値、輝度（Ｉ）値の書き込みはランダムポートから行な
っていたため、外部回路やその配線数が多く、回路規模
が大きくなると同時に、メモリ装置への書き込み速度が
遅く、Ｚバッファ処理に時間を要するという課題を有し
ていた。
【０００７】本発明はかかる点に鑑み、システムの小型
化に適した、かつ高速なＺバッファの更新による高速な
隠れ面処理が可能な画像メモリ装置を提供することを目
的とする。
化に適した、かつ高速なＺバッファの更新による高速な
隠れ面処理が可能な画像メモリ装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】請求項１の発明は１画面
分の奥行き（Ｚ）値を格納する第１のメモリセルアレイ
と、前記第１のメモリセルアレイから読み出した１行分
のデータを格納する第１の読み込み専用ラインバッファ
と、前記第１のメモリセルアレイから読み出した後、加
工した書き込むべき１行分のデータを格納する第１の読
み書き可能ラインバッファと、前記第１の読み込み専用
ラインバッファから選択された１画素分の奥行き（Ｚ）
値を格納する第１の読み込みバッファと、外部から入力
した１画素分の奥行き（Ｚ）値を格納する第１の書き込
みバッファと、前記第１の書き込みバッファに格納され
た奥行き（Ｚ）値と前記第１の読み込みバッファに格納
された奥行き（Ｚ）値を比較する比較器と、前記第１の
書き込みバッファに格納された値と前記第１の読み込み
バッファに格納された値を入力し、前記比較器の比較結
果により選択された方を前記第１の読み書き可能ライン
バッファに出力する第１のセレクタと、１画面分の輝度
（Ｉ）値を格納する第２のメモリセルアレイと、前記第
２のメモリセルアレイから読み出した１行分のデータを
格納する第２の読み込み専用ラインバッファと、前記第
２のメモリセルアレイから読み出した後、加工した書き
込むべき１行分のデータを格納する第２の読み書き可能
ラインバッファと、前記第２の読み込み専用ラインバッ
ファから選択された１画素分の輝度（Ｉ）値を格納する
第２の読み込みバッファと、外部から入力した１画素分
の輝度（Ｉ）値を格納する第２の書き込みバッファと、
前記第２の書き込みバッファに格納された値と前記第２
の読み込みバッファに格納された値を入力し、前記比較
器の比較結果により選択された方を前記第２の読み書き
可能ラインバッファに出力する第２のセレクタと、前記
第２のメモリセルアレイから読み出した１行分のデータ
を格納し、外部に１画素ずつ順々に輝度（Ｉ）値を出力
する表示用ラインバッファとを備えた画像メモリ装置で
ある。
分の奥行き（Ｚ）値を格納する第１のメモリセルアレイ
と、前記第１のメモリセルアレイから読み出した１行分
のデータを格納する第１の読み込み専用ラインバッファ
と、前記第１のメモリセルアレイから読み出した後、加
工した書き込むべき１行分のデータを格納する第１の読
み書き可能ラインバッファと、前記第１の読み込み専用
ラインバッファから選択された１画素分の奥行き（Ｚ）
値を格納する第１の読み込みバッファと、外部から入力
した１画素分の奥行き（Ｚ）値を格納する第１の書き込
みバッファと、前記第１の書き込みバッファに格納され
た奥行き（Ｚ）値と前記第１の読み込みバッファに格納
された奥行き（Ｚ）値を比較する比較器と、前記第１の
書き込みバッファに格納された値と前記第１の読み込み
バッファに格納された値を入力し、前記比較器の比較結
果により選択された方を前記第１の読み書き可能ライン
バッファに出力する第１のセレクタと、１画面分の輝度
（Ｉ）値を格納する第２のメモリセルアレイと、前記第
２のメモリセルアレイから読み出した１行分のデータを
格納する第２の読み込み専用ラインバッファと、前記第
２のメモリセルアレイから読み出した後、加工した書き
込むべき１行分のデータを格納する第２の読み書き可能
ラインバッファと、前記第２の読み込み専用ラインバッ
ファから選択された１画素分の輝度（Ｉ）値を格納する
第２の読み込みバッファと、外部から入力した１画素分
の輝度（Ｉ）値を格納する第２の書き込みバッファと、
前記第２の書き込みバッファに格納された値と前記第２
の読み込みバッファに格納された値を入力し、前記比較
器の比較結果により選択された方を前記第２の読み書き
可能ラインバッファに出力する第２のセレクタと、前記
第２のメモリセルアレイから読み出した１行分のデータ
を格納し、外部に１画素ずつ順々に輝度（Ｉ）値を出力
する表示用ラインバッファとを備えた画像メモリ装置で
ある。
【０００９】請求項２の発明は請求項１の発明に記載し
た画像メモリ装置に、外部から設定できる奥行き（Ｚ）
値の偏差を格納する第１の更新レジスタと、前記第１の
書き込みバッファの値と前記第１の更新レジスタの値を
加算し、前記第１の書き込みバッファに結果を再格納す
る第１の加算器と、外部から設定できる輝度（Ｉ）値の
偏差を格納する第２の更新レジスタと、前記第２の書き
込みバッファの値と前記第２の更新レジスタの値を加算
し、前記第２の書き込みバッファに結果を再格納する第
２の加算器とを付加した画像メモリ装置である。
た画像メモリ装置に、外部から設定できる奥行き（Ｚ）
値の偏差を格納する第１の更新レジスタと、前記第１の
書き込みバッファの値と前記第１の更新レジスタの値を
加算し、前記第１の書き込みバッファに結果を再格納す
る第１の加算器と、外部から設定できる輝度（Ｉ）値の
偏差を格納する第２の更新レジスタと、前記第２の書き
込みバッファの値と前記第２の更新レジスタの値を加算
し、前記第２の書き込みバッファに結果を再格納する第
２の加算器とを付加した画像メモリ装置である。
【００１０】
【作用】本発明は前記した構成により、水平スキャン方
向に連続した各画素の奥行き（Ｚ）値を第１の書き込み
バッファと第１の読み込み専用ラインバッファを介した
第１の読み込みバッファから比較器に入力し、比較結果
により、小さい方の奥行き（Ｚ）値を第１の読み書き可
能ラインバッファに書き込むと共に、選択された奥行き
（Ｚ）値と対をなす輝度（Ｉ）値も同様に第２の読み書
き可能ラインバッファに書き込むことにより、第１およ
び第２のメモリセルアレイには隠れ面処理された後の結
果を格納することができる。
向に連続した各画素の奥行き（Ｚ）値を第１の書き込み
バッファと第１の読み込み専用ラインバッファを介した
第１の読み込みバッファから比較器に入力し、比較結果
により、小さい方の奥行き（Ｚ）値を第１の読み書き可
能ラインバッファに書き込むと共に、選択された奥行き
（Ｚ）値と対をなす輝度（Ｉ）値も同様に第２の読み書
き可能ラインバッファに書き込むことにより、第１およ
び第２のメモリセルアレイには隠れ面処理された後の結
果を格納することができる。
【００１１】
【実施例１】 （実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の実施例におけるプロック図
を示すものである。図１において、１、１１は各々１画
面分の奥行き（Ｚ）値と輝度（Ｉ）値を格納するメモリ
セルアレイ、２、１２は各々メモリセルアレイ１、１１
から読み出した１行分のデータを格納する読み込み専用
ラインバッファ、３、１３は各々メモリセルアレイ１、
１１から読み出した後、加工した書き込むべき１行分の
データを格納する読み書き可能ラインバッファ、４、１
４は各々読み込み専用ラインバッファ２、１２から選択
された１画素分の奥行き（Ｚ）値と輝度値（Ｉ）を格納
する読み込みバッファ、５、１５は各々外部から入力し
た１画素分の奥行き（Ｚ）値と輝度値（Ｉ）を格納する
書き込みバッファ、６、１６は各々書き込みバッファ
５、１５に格納された値と読み込みバッファ４、１４に
格納された値を入力し、比較器７の比較結果により選択
された方を各々読み書き可能ラインバッファ３、１３に
出力するセレクタ、７は書き込みバッファ５に格納され
た奥行き（Ｚ）値と読み込みバッファ４に格納された奥
行き（Ｚ）値を比較する比較器、１７はメモリセルアレ
イ１１から読み出した１行分のデータを格納し、外部に
１画素ずつ順々に輝度（Ｉ）値を出力する表示用ライン
バッファ、２１は外部から入力したアドレスをデコード
するアドレスデコーダである。
を示すものである。図１において、１、１１は各々１画
面分の奥行き（Ｚ）値と輝度（Ｉ）値を格納するメモリ
セルアレイ、２、１２は各々メモリセルアレイ１、１１
から読み出した１行分のデータを格納する読み込み専用
ラインバッファ、３、１３は各々メモリセルアレイ１、
１１から読み出した後、加工した書き込むべき１行分の
データを格納する読み書き可能ラインバッファ、４、１
４は各々読み込み専用ラインバッファ２、１２から選択
された１画素分の奥行き（Ｚ）値と輝度値（Ｉ）を格納
する読み込みバッファ、５、１５は各々外部から入力し
た１画素分の奥行き（Ｚ）値と輝度値（Ｉ）を格納する
書き込みバッファ、６、１６は各々書き込みバッファ
５、１５に格納された値と読み込みバッファ４、１４に
格納された値を入力し、比較器７の比較結果により選択
された方を各々読み書き可能ラインバッファ３、１３に
出力するセレクタ、７は書き込みバッファ５に格納され
た奥行き（Ｚ）値と読み込みバッファ４に格納された奥
行き（Ｚ）値を比較する比較器、１７はメモリセルアレ
イ１１から読み出した１行分のデータを格納し、外部に
１画素ずつ順々に輝度（Ｉ）値を出力する表示用ライン
バッファ、２１は外部から入力したアドレスをデコード
するアドレスデコーダである。
【００１３】以上のように構成された画像メモリ装置に
ついて、以下その動作を説明する。図４に示すようなポ
リゴンが従来例とほぼ同様の画素演算器等でＹsからＹe
までスキャンライン順に処理が進行し、各スキャンライ
ン内で水平スキャン方向に先頭のＸ、Ｙ座標値と１画素
ずつの奥行き（Ｚ）値と輝度（Ｉ）値を計算して順次出
力されているものとする。
ついて、以下その動作を説明する。図４に示すようなポ
リゴンが従来例とほぼ同様の画素演算器等でＹsからＹe
までスキャンライン順に処理が進行し、各スキャンライ
ン内で水平スキャン方向に先頭のＸ、Ｙ座標値と１画素
ずつの奥行き（Ｚ）値と輝度（Ｉ）値を計算して順次出
力されているものとする。
【００１４】いまＹcのスキャンラインの処理が進行す
るものとすると、まず本画像メモリ装置には先頭のＸ、
Ｙ座標値としてアドレスが入力される。入力されたアド
レスはアドレスデコーダ２１を介してメモリセルアレイ
１、１１に行アドレスを、読み込み専用ラインバッファ
２、１２には列アドレスを出力する。
るものとすると、まず本画像メモリ装置には先頭のＸ、
Ｙ座標値としてアドレスが入力される。入力されたアド
レスはアドレスデコーダ２１を介してメモリセルアレイ
１、１１に行アドレスを、読み込み専用ラインバッファ
２、１２には列アドレスを出力する。
【００１５】メモリセルアレイ１、１１からは行アドレ
スで選択された１行分の奥行き（Ｚ）値と輝度（Ｉ）値
が読み出され、各々読み込み専用ラインバッファ２、１
２と読み書き可能ラインバッファ３、１３に同時に格納
される。読み込み専用ラインバッファ２、１２からは列
アドレスで選択された１画素分の奥行き（Ｚ）値と輝度
（I）値が読み出され、各々読み込みバッファ４、１４
に格納された後、１クロック後には次の画素データが順
次格納されていく。
スで選択された１行分の奥行き（Ｚ）値と輝度（Ｉ）値
が読み出され、各々読み込み専用ラインバッファ２、１
２と読み書き可能ラインバッファ３、１３に同時に格納
される。読み込み専用ラインバッファ２、１２からは列
アドレスで選択された１画素分の奥行き（Ｚ）値と輝度
（I）値が読み出され、各々読み込みバッファ４、１４
に格納された後、１クロック後には次の画素データが順
次格納されていく。
【００１６】一方書き込みバッファ５、１５には外部で
計算された奥行き（Ｚ）値と輝度（Ｉ）値が１クロック
毎に順次書き込まれる。そして、共に１クロック毎に更
新される読み込みバッファ４に格納された奥行き（Ｚ）
値と書き込みバッファ５に格納された奥行き（Ｚ）値を
比較器７で順次比較し、小さい方の奥行き（Ｚ）値を持
ったほうがセレクタ６、１６で選択され、結果として読
み書き可能ラインバッファ３、１３には奥行き（Ｚ）値
が小さい方の画素の奥行き（Ｚ）値と輝度（Ｉ）値が順
次格納される。
計算された奥行き（Ｚ）値と輝度（Ｉ）値が１クロック
毎に順次書き込まれる。そして、共に１クロック毎に更
新される読み込みバッファ４に格納された奥行き（Ｚ）
値と書き込みバッファ５に格納された奥行き（Ｚ）値を
比較器７で順次比較し、小さい方の奥行き（Ｚ）値を持
ったほうがセレクタ６、１６で選択され、結果として読
み書き可能ラインバッファ３、１３には奥行き（Ｚ）値
が小さい方の画素の奥行き（Ｚ）値と輝度（Ｉ）値が順
次格納される。
【００１７】これらの各画素毎の処理が各バッファ、比
較器、セレクタ等でパイプライン的に高速に処理され、
Ｙcの最後の画素まで終了すると、１行分の隠れ面処理
結果として奥行き（Ｚ）値と輝度（Ｉ）値が読み書き可
能ラインバッファ３、１３に格納された後、メモセルア
レイ１、１１に再格納され、次のスキャンラインの処理
に移行する。
較器、セレクタ等でパイプライン的に高速に処理され、
Ｙcの最後の画素まで終了すると、１行分の隠れ面処理
結果として奥行き（Ｚ）値と輝度（Ｉ）値が読み書き可
能ラインバッファ３、１３に格納された後、メモセルア
レイ１、１１に再格納され、次のスキャンラインの処理
に移行する。
【００１８】また、メモリセルアレイ１１からは表示す
べき１行分の輝度（Ｉ）値が一旦表示用ラインバッファ
１７に格納され、外部には１画素ずつ順々に輝度（Ｉ）
値が出力される。
べき１行分の輝度（Ｉ）値が一旦表示用ラインバッファ
１７に格納され、外部には１画素ずつ順々に輝度（Ｉ）
値が出力される。
【００１９】このようにして１画面分のポリゴンが入力
され終えると、メモリセルアレイ１、１１には各画素の
一番小さい奥行き（Ｚ）値とそれに対応する画素の輝度
（Ｉ）値が隠れ面処理結果として格納される。そして、
メモリセルアレイ１１から表示用ラインバッファ１７を
介して表示装置に出力され、３次元画像が表示される。
され終えると、メモリセルアレイ１、１１には各画素の
一番小さい奥行き（Ｚ）値とそれに対応する画素の輝度
（Ｉ）値が隠れ面処理結果として格納される。そして、
メモリセルアレイ１１から表示用ラインバッファ１７を
介して表示装置に出力され、３次元画像が表示される。
【００２０】メモリセルアレイ２個の容量は合計で１０
００×１０００×２４ビット×２＝４８Ｍビットであ
り、１チップで画像メモリ装置を構成することができ
る。
００×１０００×２４ビット×２＝４８Ｍビットであ
り、１チップで画像メモリ装置を構成することができ
る。
【００２１】以上のように本実施例によれば、メモリ装
置内部にＺバッファ更新機構を設けることにより、外部
からは書き込みデータをバッファに順次格納するだけ
で、内部で自動的にメモリセルアレイからの読み込み、
比較、結果の書き込みとパイプライン的に処理し、入力
機構も専用メモリなのでクロック同期の高速手法が使用
できるので、メモリ装置の入出力のボトルネックが解消
でき、簡単な制御で高速な隠れ面処理を実行できる。
置内部にＺバッファ更新機構を設けることにより、外部
からは書き込みデータをバッファに順次格納するだけ
で、内部で自動的にメモリセルアレイからの読み込み、
比較、結果の書き込みとパイプライン的に処理し、入力
機構も専用メモリなのでクロック同期の高速手法が使用
できるので、メモリ装置の入出力のボトルネックが解消
でき、簡単な制御で高速な隠れ面処理を実行できる。
【００２２】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２３】図２は本発明の実施例におけるプロック図
を示すものである。図２において、１、１１はメモリセ
ルアレイ、２、１２は読み込み専用ラインバッファ、
３、１３は読み書き可能ラインバッファ、４、１４は読
み込みバッファ、５、１５は書き込みバッファ、６、１
６はセレクタ、７は比較器、１７は表示用ラインバッフ
ァ、２１はアドレスデコーダであり、これらは実施例１
で示した図１のものと同一である。８、１８は各々奥行
き（Ｚ）値、輝度（Ｉ）値の偏差を格納する更新レジス
タ、９、１９は各々奥行き（Ｚ）値、輝度（Ｉ）値を更
新する加算器、２２、２３は奥行き（Ｚ）値、輝度
（Ｉ）値を一時的に格納するバッファである。
を示すものである。図２において、１、１１はメモリセ
ルアレイ、２、１２は読み込み専用ラインバッファ、
３、１３は読み書き可能ラインバッファ、４、１４は読
み込みバッファ、５、１５は書き込みバッファ、６、１
６はセレクタ、７は比較器、１７は表示用ラインバッフ
ァ、２１はアドレスデコーダであり、これらは実施例１
で示した図１のものと同一である。８、１８は各々奥行
き（Ｚ）値、輝度（Ｉ）値の偏差を格納する更新レジス
タ、９、１９は各々奥行き（Ｚ）値、輝度（Ｉ）値を更
新する加算器、２２、２３は奥行き（Ｚ）値、輝度
（Ｉ）値を一時的に格納するバッファである。
【００２４】以上のように構成された画像メモリ装置に
ついて、以下その動作を説明する。基本的な動作は図１
のブロック図で示した本発明の実施例１と同じであるの
で、ここでは簡単に説明するために外部から入力される
画素データの処理方法の違いのみを説明する。
ついて、以下その動作を説明する。基本的な動作は図１
のブロック図で示した本発明の実施例１と同じであるの
で、ここでは簡単に説明するために外部から入力される
画素データの処理方法の違いのみを説明する。
【００２５】図４に示すようなポリゴンが画素演算器等
でまずポリゴン毎に奥行き（Ｚ）の傾き値と輝度（I）
の傾き値を計算出力し、ＹsからＹeまでスキャンライン
順の処理は各スキャンラインの先頭のみのＸ、Ｙ座標値
と奥行き（Ｚ）値と輝度（Ｉ）値を計算して出力されて
いるものとする。
でまずポリゴン毎に奥行き（Ｚ）の傾き値と輝度（I）
の傾き値を計算出力し、ＹsからＹeまでスキャンライン
順の処理は各スキャンラインの先頭のみのＸ、Ｙ座標値
と奥行き（Ｚ）値と輝度（Ｉ）値を計算して出力されて
いるものとする。
【００２６】まずポリゴンの処理の最初にそのポリゴン
固有の奥行き（Ｚ）の傾き値と輝度（I）の傾き値が更
新レジスタ８、１８に格納される。そして、外部から２
度に分けてシリアルに入力される各スキャンラインの先
頭画素の奥行き（Ｚ）値と輝度（Ｉ）値のみがバッファ
２２、２３を介して書き込みバッファ５、１５に格納さ
れる。その後、各画素の奥行き（Ｚ）値と輝度（Ｉ）値
は外部から入力されることなく、クロック毎に書き込み
バッファ５、１５内の値とと更新レジスタ８、１８内の
値を各々加算器９、１９で加算され、１画素分更新され
た奥行き（Ｚ）値と輝度（Ｉ）値が各々の書き込みバッ
ファ５、１５に再格納されて、使用されていく。その他
の動作は本発明の実施例１と同じである。
固有の奥行き（Ｚ）の傾き値と輝度（I）の傾き値が更
新レジスタ８、１８に格納される。そして、外部から２
度に分けてシリアルに入力される各スキャンラインの先
頭画素の奥行き（Ｚ）値と輝度（Ｉ）値のみがバッファ
２２、２３を介して書き込みバッファ５、１５に格納さ
れる。その後、各画素の奥行き（Ｚ）値と輝度（Ｉ）値
は外部から入力されることなく、クロック毎に書き込み
バッファ５、１５内の値とと更新レジスタ８、１８内の
値を各々加算器９、１９で加算され、１画素分更新され
た奥行き（Ｚ）値と輝度（Ｉ）値が各々の書き込みバッ
ファ５、１５に再格納されて、使用されていく。その他
の動作は本発明の実施例１と同じである。
【００２７】以上のように本実施例によれば、奥行き
（Ｚ）値、輝度（Ｉ）値を内部で自動更新するだけでな
く、奥行き（Ｚ）値と輝度（Ｉ）値を同一ピンからシリ
アルに入力して処理する機構を設けることにより、簡単
なメモリコントローラ機能付ＣＰＵにこのピン数の少な
い１チップ構成の画像メモリ装置を接続するだけで、メ
モリ装置の入出力のボトルネックが解消でき、小型で高
性能な隠れ面処理装置が実現できる。
（Ｚ）値、輝度（Ｉ）値を内部で自動更新するだけでな
く、奥行き（Ｚ）値と輝度（Ｉ）値を同一ピンからシリ
アルに入力して処理する機構を設けることにより、簡単
なメモリコントローラ機能付ＣＰＵにこのピン数の少な
い１チップ構成の画像メモリ装置を接続するだけで、メ
モリ装置の入出力のボトルネックが解消でき、小型で高
性能な隠れ面処理装置が実現できる。
【００２８】なお、本実施例ではピン数を少なくするた
め、外部から入力する奥行き（Ｚ）値と輝度（Ｉ）値の
データ入力ピンを共通にし、２度に分けてシリアルにデ
ータを入力するようにしたが、これは第１の実施例と同
様に各々の専用の入力ピンを設けてもよい。
め、外部から入力する奥行き（Ｚ）値と輝度（Ｉ）値の
データ入力ピンを共通にし、２度に分けてシリアルにデ
ータを入力するようにしたが、これは第１の実施例と同
様に各々の専用の入力ピンを設けてもよい。
【００２９】
【発明の効果】以上説明したように本発明は奥行き
（Ｚ）値用と輝度（Ｉ）値用の２つのメモリセルアレイ
を有し、それぞれに読み込み専用ラインバッファと読み
書き可能ラインバッファの２つのラインバッファを付属
し、奥行き（Ｚ）値用にだけ比較器を設けることによ
り、外部からは書き込みデータをバッファに順次格納す
るだけで、内部では奥行き（Ｚ）値と輝度（Ｉ）値の読
み出し、比較、書き込みをパイプライン的に実行するこ
とで、システムの小型化が可能で、かつ高速な隠れ面処
理をすることができ、その実用的効果は大きい。
（Ｚ）値用と輝度（Ｉ）値用の２つのメモリセルアレイ
を有し、それぞれに読み込み専用ラインバッファと読み
書き可能ラインバッファの２つのラインバッファを付属
し、奥行き（Ｚ）値用にだけ比較器を設けることによ
り、外部からは書き込みデータをバッファに順次格納す
るだけで、内部では奥行き（Ｚ）値と輝度（Ｉ）値の読
み出し、比較、書き込みをパイプライン的に実行するこ
とで、システムの小型化が可能で、かつ高速な隠れ面処
理をすることができ、その実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例における画像メモリ装置
のブロック図
のブロック図
【図２】本発明の第２の実施例における画像メモリ装置
のブロック図
のブロック図
【図３】従来のメモリ装置を使用した隠れ面処理のブロ
ック図
ック図
【図４】本発明と従来のものに共通な入力データの概念
図
図
１ 第１のメモリセルアレイ ２ 第１の読み込み専用ラインバッファ ３ 第１の読み書き可能ラインバッファ ４ 第１の読み込みバッファ ５ 第１の書き込みバッファ ６ 第１のセレクタ ７ 比較器 ８ 奥行き（Ｚ）値の偏差を格納する更新レジスタ ９ 奥行き（Ｚ）値を更新する加算器 １１ 第２のメモリセルアレイ １２ 第２の読み込み専用ラインバッファ １３ 第２の読み書き可能ラインバッファ １４ 第２の読み込みバッファ １５ 第２の書き込みバッファ １６ 第２のセレクタ １７ 表示用ラインバッファ １８ 輝度（Ｉ）値の偏差を格納する更新レジスタ １９ 輝度（Ｉ）値を更新する加算器
Claims (2)
- 【請求項１】１画面分の奥行き（Ｚ）値を格納する第１
のメモリセルアレイと、前記第１のメモリセルアレイか
ら読み出した１行分のデータを格納する第１の読み込み
専用ラインバッファと、前記第１のメモリセルアレイか
ら読み出した後、加工した書き込むべき１行分のデータ
を格納する第１の読み書き可能ラインバッファと、前記
第１の読み込み専用ラインバッファから選択された１画
素分の奥行き（Ｚ）値を格納する第１の読み込みバッフ
ァと、外部から入力した１画素分の奥行き（Ｚ）値を格
納する第１の書き込みバッファと、前記第１の書き込み
バッファに格納された奥行き（Ｚ）値と前記第１の読み
込みバッファに格納された奥行き（Ｚ）値を比較する比
較器と、前記第１の書き込みバッファに格納された値と
前記第１の読み込みバッファに格納された値を入力し、
前記比較器の比較結果により選択された方を前記第１の
読み書き可能ラインバッファに出力する第１のセレクタ
と、１画面分の輝度（Ｉ）値を格納する第２のメモリセ
ルアレイと、前記第２のメモリセルアレイから読み出し
た１行分のデータを格納する第２の読み込み専用ライン
バッファと、前記第２のメモリセルアレイから読み出し
た後、加工した書き込むべき１行分のデータを格納する
第２の読み書き可能ラインバッファと、前記第２の読み
込み専用ラインバッファから選択された１画素分の輝度
（Ｉ）値を格納する第２の読み込みバッファと、外部か
ら入力した１画素分の輝度（Ｉ）値を格納する第２の書
き込みバッファと、前記第２の書き込みバッファに格納
された値と前記第２の読み込みバッファに格納された値
を入力し、前記比較器の比較結果により選択された方を
前記第２の読み書き可能ラインバッファに出力する第２
のセレクタと、前記第２のメモリセルアレイから読み出
した１行分のデータを格納し、外部に１画素ずつ順々に
輝度（Ｉ）値を出力する表示用ラインバッファとを備え
たことを特徴とする画像メモリ装置。 - 【請求項２】外部から設定できる奥行き（Ｚ）値の偏差
を格納する第１の更新レジスタと、前記第１の書き込み
バッファの値と前記第１の更新レジスタの値を加算し、
前記第１の書き込みバッファに結果を再格納する第１の
加算器と、外部から設定できる輝度（Ｉ）値の偏差を格
納する第２の更新レジスタと、前記第２の書き込みバッ
ファの値と前記第２の更新レジスタの値を加算し、前記
第２の書き込みバッファに結果を再格納する第２の加算
器を備えたことを特徴とする請求項１記載の画像メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212826A JPH0765198A (ja) | 1993-08-27 | 1993-08-27 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212826A JPH0765198A (ja) | 1993-08-27 | 1993-08-27 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765198A true JPH0765198A (ja) | 1995-03-10 |
Family
ID=16629005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212826A Pending JPH0765198A (ja) | 1993-08-27 | 1993-08-27 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0765198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180000A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | ３次元グラフィックス制御装置 |
| US8339397B2 (en) | 2003-03-10 | 2012-12-25 | Sharp Kabushiki Kaisha | Method and apparatus for high-speed shadowing using shadow volumes |
-
1993
- 1993-08-27 JP JP5212826A patent/JPH0765198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180000A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | ３次元グラフィックス制御装置 |
| US8339397B2 (en) | 2003-03-10 | 2012-12-25 | Sharp Kabushiki Kaisha | Method and apparatus for high-speed shadowing using shadow volumes |
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