JPS63298673A - 画像メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は座標データなどから図形や画像を生成したり、
カメラなどから得られた画像に対して画像の修復・強調
・認識などの処理を施しながら、表示装置に表示するシ
ステムに用いられる画像メモリ素子に関するものである
。

従来の技術 従来の画像メモリ素子のとしては、例えば、小林悟、「
間断のないシリアル出力を可能にしたフレームバッファ
用２５６にビット・デュアル・ボ−ト・メモリを開発」
、日経エレクトロニクス、１９８５年８月１２日号、Ｎ
Ｏ，３７５、ＰＰ。

２１１−２４０に示されている。

第４図はこの従来の画像メモリ素子の構成方法を示した
図で、−ＪＲのダイナミックメモリ素子のランダムアク
セスポートとは独立にシリアルアクセスポートを設けた
もので、ランダムアクセスポートからアクセスしている
間も、別のポートからメモリセルアレイの１行分のデー
タをシリアル出力することのできるメモリである。同図
で１は画像情報を記憶するメモリセルアレイ、２はアド
レスを行アドレス情報と列アドレス情報に分けて入力す
るアドレスバッファ、３は行デコーダ、４はシリアルポ
ート側において１行分のデータを読み出すためのセンス
アンプ、５はこの１行分のデータを一時的にラッチする
データレジスタ、６はこの１行のデータから１ビットを
選択するセレクタ、７はシリアルボート側に読み出すべ
きデータの列アドレスを保持する列アドレスレジスタ、
９はシリアル出力バッファ、１０はランダムアクセス側
において１行分のデータを読み書きするためのドライバ
・センスアンプ、１２はこの１行のデータから列アドレ
スがさす１ビットを選択するセレクタ、１３はランダム
アクセス入出力バッファ、１４はタイミング発生回路、
１５はインクリメンタである。

以上のように構成された従来の画像メモリ素子において
、ある行の特定列アドレス以降のビット系列を順次シリ
アルに読み出す場合、ます行アドレスがアドレスバッフ
ァ２を介して行アドレスデコーダ３に入力され、この行
アドレスデコーダ３が行アドレスをデコードしてメモリ
セルアレイ１の１行に対して読み出し信号を出力する。

読み出されたこの１行のデータはセンスアンプ４を介し
てデータレジスタ５にラッチされる０次に同じくアドレ
スバッファ２から入力された列先頭アドレスが列アドレ
スバッファ７にラッチされ、セレクタ６が列アドレスバ
ッファ７の出力信号をデコードして上記データレジスタ
５の１ビットを選択し、この１とットデータをシリアル
出力バッファ９を介して出力する。引き続いてシリアル
クロックＳＣを入力すると、列アドレスバッファ７の値
がインクリメンタ１５によって１づつ加算され、データ
レジスタ５にラッチされた１行のデータの連続した列ア
ドレスを順次読みだすことができる０以上のようにラン
ダムアクセス用の回路とは別にシリアル読み出しのため
の回路を設けることによって、ランダムアクセスとは全
く独立に高速シリアルアクセスが実現でき、ラスクスキ
ャン型ＣＲＴなどの表示装置のフレームメモリとして用
いることができる。

発明が解決しようとする問題点 しかしながら表示装置への連続出力データが水平方向の
画素情報でなければならないという制限から、上記のよ
うな構成では連続した列アドレスを画面の水平方向に割
り当てる必要があり、このことから次のような問題点を
有していた。

画像プロセッサと画像メモリ素子から画像生成・処理シ
ステムを構成する場合、複数個（Ｍ個）の画像メモリ素
子を並列接続し、画像プロセッサから一度に複数の画素
情報を読み書きできるようにして処理を高速化すること
が一般的である。この一度に読み書きできる単位を１ワ
ードと呼び、この場合１７一ド＝Ｍビットとなる。また
２値画像を取り扱う場合には１ワード内にＭ画素の情報
を持つことになる。このようなシステムで画像プロセッ
サ側が処理を進める際、ランダムアクセスポートから連
続してアクセスする画素の位置は、現在処理している画
素位置の隣接画素である場合がほとんどである。それが
たまたま左右方向であれば、ワード境界を横切らないか
ぎりその情報は同一ワード内に存在する。したがって画
像プロセッサ内に１ワードのキャッシュバッファを設け
ておけば、それにアクセスすることにより、画像メモリ
へのアクセスを省くことができ、処理の高速化が可能と
なる。しかし続けてアクセスする画素が上下あるいは斜
め方向であるときは、それらは隣接アドレスでもない全
く異なるアドレスのワード内に割り当てられているため
、キャッシュバッファの効果は全くない。

本発明はかかる点に鑑み、画像プロセッサ内のキャッシ
ュバッファと組み合わせて高速な画像生成・処理を可能
にする画像メモリ素子を提供することを目的とする。

問題点を解決するための手段 本発明は、メモリセルアレイの読み出し／書き込みアド
レスを行アドレス情報と列アドレス情報として時分割で
入力するアドレス人力バッファと、上記アドレス入力バ
ッファからの行アドレス情報をデコードしメモリセルア
レイの１行のメモリセルに対し選択線を出力する行デコ
ーダと、ランダムアクセスポート側に位置し上記選択さ
れた１行のメモリセルとの間でデータの読み出し／書き
込みの転送を行なう第１のデータレジスタと、上記アド
レス人力バッファからの列アドレス情報によって上記第
１のデータレジスタへアクセスすべき１ビット２．を選
択する第１のセレクタと、シリアルアクセスポート側に
位置し上記メモリセルアレイより読み出された上記１行
のデータを保持する第２のデータレジスタと、シリアル
出力の初期アドレス設定時には上記アドレス人力バッフ
ァからの列アドレス情報を格納し、シリアル読み出し動
作時にはＮ（＞＝２）づつインクリメントする列アドレ
スカウンタと、上記列アドレスカウンタの出力する列ア
ドレス情報によって上記第２のデータレジスタから１ビ
ットを選択する第２のセレクタを備えた画像メモリ素子
である。

作用 本発明は上記した構成により、ランダムアクセスポート
からはメモリセルアレイの１行内のアドレスに対して高
速にアクセスでき、またシリアルポートからはＮビット
おきの画素情報を連続して出力することができる。この
画像メモリ素子をＭ個並列接続し、連続するＮワードの
メモリブロック内に垂直方向Ｎライン、水平方向Ｍ画素
の合計（ＮｘＭ）画素の２次元画像情報を記憶させ、画
像プロセッサ内に複数ワードのキャッシュバッファを備
えることによって、画像メモリ素子とキャッシュバッフ
ァとの高速データ転送を利用してメモリアクセスを実質
的に高速化することができる。

実施例 第１図は本発明の一実施例における画像メモリ素子の構
成方法を示すブロック図である。第１図において８は定
数加算器、１１は１行のデータをランダムアクセスポー
ト側でラッチするデータレジスタであり、その他の１〜
７．９．１０．１２〜１４は第４図の構成要素と同じで
ある。

以上のように構成された本実施例の画像メモリ素子につ
いて、以下その動作を説明する。

まずランダムアクセスポートから読み出す場合、アドレ
スバッファ２から入力された行アドレスが行アドレスデ
コーダ３に入力され、この行アドレスデコーダ３は行ア
ドレスをデコードしてメモリセルアレイ１の１行に対し
て読み出し信号を出力する。読み出されたこの１行のデ
ータはドライバ・センスアンプ１０を介してデータレジ
スタ１１にラッチされる０次にセレクタ１２がアドレス
バッファ２から入力された列アドレスをデコードして上
記データレジスタ１１の１ビットを選択し、この１ビッ
トデータがランダムアクセス入出力バッファ９を介して
出力される。継続して読み出されるアドレスが同じ行ア
ドレスである場合、そのデータはすでにデータレジスタ
１１に存在するため列アドレス情報を与えるだけで読み
出すことができ、異なる行アドレスから読みだすことと
比べると高速なアクセスが可能となる０以上ランダムア
クセスの読み出しに関して説明したが、書き込みについ
てもメモリセルアレイ１とデータレジスタ１１との転送
タイミングが異なるだけで１行内のアクセスが高速に行
なえる点は同様である。

一方シリアル読み出しに際しては、行アドレス入力、メ
モリセルアレイ１の１行データをデータレジスタ５にラ
ッチ、列先頭アドレスを列アドレスバッファ７にラッチ
するまでは第４図の従来例と全く同様である。セレクタ
６も第４図同様に列アドレスバッファ７の出力信号をデ
コードして上記データレジスタ５の１ビットを選択し、
この１ビットデータがシリアル出力バッファ９を介して
出力される。引き続いてシリアルクロックｓｃを入力す
ると、列アドレスバッファ７の値が定数加算器８によっ
てＮづつ加算され、データレジスタ５にラッチされた１
行分データのＮおきの列アドレスを順次読みだすことが
できる。

つぎに本発明の実施例である第１図の画像メモリ素子を
複数個（Ｍ個）用いた画像メモリ装置の構成例を第２図
、画像プロセッサとこの画像メモリ装置を組み合わせた
画像処理装置の構成例を第３図に基づいてそれぞれ説明
する。第３図において、３１は画像プロセッサ、３２は
画像メモリ、３３はキャッシュバッファ、３４はこのキ
ャッシュバッファに対応する画像データである。

第２図（ａ）において画像メモリの１ワードは、水平方
向にＭ（＝８）画素に関する情報を記憶しており、また
同図（ｂ）に示すように、画像メモリの連続するＮ個の
ワードアドレスに垂直方向Ｎラインに並ぶ画素ブロック
を割り当て、さらにこのＮワードをメモリブロックの単
位として、水平方向に並ぶ画素ブロックを連続するメモ
リブロックに割り当てている０以上のような構成により
、メモリブロックの境界をまたがらない複数ワードの転
送動作で２次元の画素ブロックのデータを読み書きする
ことができる。

第３図において、画像プロセッサ３１は画像メモリ３２
内のＫ　（＞＝２．Ｎの整数分の１）ワード分の画像デ
ータ３４の複製として、Ｎワードのキャッシュバッファ
３３を内蔵している。ここでにワードを１セクタと呼ぶ
ことにする０例えば図形・画像生成応用で直線ベクトル
や円弧を描画するには、描画すべき画素位置を計算し、
対応する画素を所定の色（黒または白）データで置き換
えたり、あるいは所定の色データと元々画像メモリ３２
内にあった色データと論理演算しくラスタ・オペレーシ
ョン）、その結果を再び画像メモリ３２に書き込むとい
う処理が行なわれる。この場合、描画を開始するにあた
り、まずキャッシュバッファ３３のにワードをクリアす
る０次に描画すべき画素情報がどのセクタアドレスのど
のセクタ内ワードアドレスに含まれ、そのワード内のど
こに位置するかを計算で求める。そこでキャッシュバッ
ファ３３を一時的に、対応するセクタアドレスのデータ
であると考え、キャッシュバッファ３３の上記のセクタ
内ワードアドレスのワード内位置を所定の色データで置
き換える。さらに次に描画すべき位置を計算し、もしそ
の画素を含むセクタアドレスが前回のセクタアドレスと
一致している場合は、引き続きキャッシュバッファ１１
の対応するセクタ内ワードアドレスおよびワード内の位
置を所定の色データで置き換える処理をする。またもし
上記前回のセクタアドレスと一致しないときは、画像プ
ロセッサ３１が画像メモリ３２内の上記前回のセクタア
ドレスのにワードの画像データ３４を１ワードごとに一
旦読み、キャッシュバッファ３３内の対応するワードデ
ータとの論理演算（ラスタ・オペレーション）を行ない
、再び画像メモリ３２の同じアドレス位置に書き込む（
リード・モディファイド・ライト）。その後キャッシュ
バッファ３３をゼロクリアし、キャッシュバッファ３３
が対応する新たなセクタアドレスのにワードと考え、以
上の処理を続行する。

また画像処理応用において、画像メモリ３２が記憶して
いる原画像に対し画像修復・強調・認識の処理を行なう
場合にも、画素データアクセスのために上記図形・画像
生成応用で述べたと同様なアドレス計算を行なう、しか
しこの応用では原画像の参照が必要な点が異なり、キャ
ッシュバッファ３３と対応する画像データ３４との転送
タイミングが異なる。すなわちまず最初に対応するセク
タアドレスの画像データ３４をキャッシュバッファ３３
にロードし、必要な画素データがキャッシュバッファ３
３内に存在するかぎりそれらのワードデータを参照し続
け、そうでない場合は画像メモリ３２から新しいセクタ
データをロードする。

本発明の画像メモリ素子においてはメモリセルアレイの
１行内のアクセスはそれを越えてのアクセスに比べると
高速に行なえる。そこでメモリブロック（連続するＮワ
ード）をこの１行をまたがらないように設定すれば、キ
ャッシュバッファ３３と画像メモリ３２内の対応する画
像データ３４とのにワード（１セクタ）連続転送を非常
に高速に行なうことができる。

画像生成・処理では、処理を進めるにあたり連続して必
要な画素情報は上記したように隣接しているという確率
的性質を持っている０以上の例では画像プロセッサ３１
内ににワードのキャッシュバッファ３３を設けることに
よって、１画素の処理ごとに画像メモリ３２にアクセス
しなくてもキャッシュバッファ３３に読み書きするだけ
で済む確率が多く、画像メモリ３２へのアクセス動作に
よる遅延時間を極力少なくすることができる。

以上のように本実施例によれば、画像メモリ素子のＮお
きの列アドレスの画像データをシリアル出力端子から連
続して出力できる機能を設け、さらにこの画像メモリ素
子をＭ個用いて画像メモリ装置を構成して連続するＮワ
ード内に２次元の画素情報を割り当て、また画像プロセ
ッサ内部ににワードのキャッシュバッファを設けること
により、画像生成・処理を飛躍的に高速化することがで
きる。

なお、以上の実施例においては２値画像として説明した
が、多値（ｎビット／画素）の場合には１ワードにＮ／
ｎ画素（＞＝２）を割り当てれば同様の効果が得られる
ことは言うまでもない、さらにＮが２のべき乗で表現さ
れるように定めれば、定数加算器を含め、システム構成
時のハードウェアを簡素化することができる。

発明の詳細 な説明したように、本発明によれば画像メモリ素子に、
メモリセルアレイ１行分のデータのうちＮおきの列アド
レスの画像データをシリアル出力端子から連続して出力
できる機能を設けることにより、非常に高速な画像の生
成・処理装置を構成することができ、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の画像メモリ素子の構
成を示すブロック図、第２図は同実施例の画像メモリ素
子を用いた画像メモリ装置の構造を示すメモリ構成図、
第３図は同実施例の画像メモリ素子を用いた画像処理装
置の構成図、第４図は従来の画像メモリ素子のブロック
図である。 ｌ・−・メモリセルアレイ、３・・・行デコーダ、５，
１１・・・データレジスタ、６，１２・・・セレクタ、
７　・・・列アドレスレジスタ、８・・・定数加算器。 代理人の氏名　弁理士　中尾敏男はか１名第１図 第　２　図 （ｂン 画Ｍ軌“う′−タ（Ｋワードン 第３図

Claims (2)

【特許請求の範囲】
1. （１）メモリセルアレイの読み出し／書き込みアドレス
   を行アドレス情報と列アドレス情報として時分割で入力
   するアドレス入力バッファと、上記アドレス入力バッフ
   ァからの行アドレス情報をデコードしメモリセルアレイ
   の１行のメモリセルに対し選択線を出力する行デコーダ
   と、ランダムアクセスポート側に位置し上記選択された
   １行のメモリセルとの間でデータの読み出し／書き込み
   の転送を行なう第１のデータレジスタと、上記アドレス
   入力バッファからの列アドレス情報によって上記第１の
   データレジスタへアクセスすべき１ビットを選択する第
   １のセレクタと、シリアルアクセスポート側に位置し上
   記メモリセルアレイより読み出された上記１行のデータ
   を保持する第２のデータレジスタと、シリアル出力の初
   期アドレス設定時には上記アドレス入力バッファからの
   列アドレス情報を格納し、シリアル読み出し動作時には
   Ｎ（＞＝２）づつインクリメントする列アドレスカウン
   タと、上記列アドレスカウンタの出力する列アドレス情
   報によって上記第２のデータレジスタから１ビットを選
   択する第２のセレクタとから構成されることを特徴とす
   る画像メモリ素子。
2. （２）Ｎが２のべき乗で表現されることを特徴とする特
   許請求の範囲第１項記載の画像メモリ素子。