JPH05127662A - 情報機器の表示装置 - Google Patents

Abstract

(57)【要約】 【構成】パーソナルコンピュータなどの情報機器の表示
装置において、ＶＲＡＭの各プレン毎に一ラスタ分以上
のデータを一時保持するバッファメモリ２、３、４の三
組と、アドレス発生器８、９、１０と、バッファメモリ
制御部１２、１３、１４と、マージシフタ５、６と、三
値ラスタ演算器７と、ＶＲＡＭアクセス制御部１１と、
書き込み許可部１５を設けた。 【効果】ビットブロック転送が高速に処理され、パーソ
ナルコンピュータ等の情報機器のインタフェイスである
ウインドウシステムが高速になり応答性が向上し操作性
の良い環境を使用者に提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タなどの情報機器の表示装置の構成及びビットブロック
転送の処理装置に関する。

【０００２】

【従来の技術】ビットブロック転送は画像情報を格納す
る画像メモリ（以下ＶＲＡＭと記す）内のある矩形領域
を別の領域に転送することを言う。ビットブロック転送
はコンピュータのインタフェイスである表示装置のウィ
ンドウシステムでは重要な機能である。ウィンドウシス
テムは画面に複数の矩形を表示しそれぞれの矩形にアプ
リケーションプログラムを対応させその矩形がアプリケ
ーションプログラムの出力画面になるシステムである。
ウィンドウシステムはその表示装置のビットブロック転
送の処理速度で使い易さが決まる。ウィンドウシステム
自体は古くから存在したがビットブロック転送の処理速
度が遅く実用的ではなかった。最近ではビットブロック
転送の処理速度が向上しパーソナルコンピュータなどに
も応用され始めている。

【０００３】ビットブロック転送には転送元（以下ソー
スと記す）から転送先（以下ディスティネーションと記
す）への単純なコピーやソース、ディスティネーショ
ン、パタンの三種類のデータを読み込みこのデータの三
値のラスタ演算結果をディスティネーションに書き込む
処理や画面情報の退避回復に代表される主記憶とＶＲＡ
Ｍのデータ転送などの処理がある。

【０００４】ビットブロック転送は基本的にはソースか
らデータを読み込みそのデータを加工してディスティネ
ーションに書き込む処理である。よって従来はその装置
のＶＲＡＭの一度に読み書きできる複数ビットをワード
として、ソース、ディスティネーション、パタンの三ワ
ードのデータ保持レジスタと、ソース、パタンにビット
位置調整用のマージシフタと、三値のラスタ演算器と、
アドレス発生器を設け、ソースのアドレスとディスティ
ネーションのアドレス及び転送幅と転送ラスタ数を設定
すると自動的にソース、ディスティネーション、パタン
の三種類のデータを順番に読み込み三値のラスタ演算を
施してディスティネーションへ書き込む方法がとられて
いる。

【０００５】これらを代表する例として特開平０１−１
０７２９５号公報がある。

【０００６】

【発明が解決しようとする課題】高精細化やディスプレ
イの大型化が進むと画素が増えさらに高速なビットブロ
ック転送処理が必要になる。

【０００７】一般にビットブロック転送処理の処理時間
はｔは、

【０００８】

【数１】 ｔ＝ｐ＊ｙ＊（ｂ＋（ａ＊ｎ＋ｍ）＊ｘ）＋ｃ で表される。但し、 ａ：ＶＲＡＭの一回の平均アクセスサイクルタイム ｂ：水平一ラスタ分の転送処理の固定オーバヘッド ｃ：ビットブロック転送処理の固定オーバヘッド ｍ：１ワード転送に必要な処理オーバヘッド ｎ：１ワード分のデータの転送に必要なＶＲＡＭアクセ
ス回数 ｐ：プレン係数 ｘ：水平方向転送ワード数 ｙ：垂直方向転送ラスタ数 である。

【０００９】パラメータｎ、ｘ、ｙはビットブロック転
送の矩形の大きさ、転送の種類によって定まる値で変更
することは出来ない。

【００１０】パラメータｐは各プレン同時にビットブロ
ック転送を処理できる構成にすることにより１になり影
響を無くすことが出来る。

【００１１】パラメータｍは三値ラスタ演算器を設ける
ことにより１になり影響を無くすことが出来る。

【００１２】パラメータｂは水平方向の転送ワード数と
垂直方向の転送ラスタ数を管理し、二次元のビットブロ
ック転送を連続的に行うことにより０になり影響を無く
すことが出来る。

【００１３】パラメータｃはアプリケーションプログラ
ム、ＯＳ（オペレーティング システム）の介在による
オーバヘッドであり装置側では改善出来ない。

【００１４】本発明では、パラメータａを小さくするこ
とに重点を置く。

【００１５】ＶＲＡＭにはビット単価の安さと、画像用
などの専用化の進んでいるダイナミックメモリ（以下Ｄ
ＲＡＭと記す）が多く使用されている。ＤＲＡＭのアク
セスにはその構造上の理由により通常では行アクセスと
列アクセスの二段階の手順が必要である。つまり、一般
にＤＲＡＭをアクセスするためには行アドレスと列アド
レスを順次ＤＲＡＭに与える必要がある。しかし、同じ
行アドレス内のデータをアクセスする場合は毎回行アド
レスを与える必要は無く列アドレスを与えるだけでデー
タをアクセスすることが出来る。これは、ＤＲＡＭの高
速ページモードと呼ばれるアクセス方法で同じ行アドレ
ス内のデータをアクセスする場合は最初の一度だけ行ア
ドレスを与え後は列アドレスのみを与えてデータをアク
セスする方法である。このアクセスモードを用いると行
アドレスを与える時間が短縮出来るためＤＲＡＭのアク
セスサイクルタイムを二分の一程度にすることが出来
る。

【００１６】また、表示装置に注目するとＶＲＡＭのア
ドレスはラスタ方向に増加するように構成されている。
これはラスタスキャン型のＣＲＴに対応するためであ
る。よって、ビットブロック転送に注目すると矩形をラ
スタに分解しラスタ方向に順次読み出し又は書き込みを
行うとラスタ内では必ず高速ページアクセスが行える。

【００１７】

【課題を解決するための手段】ＶＲＡＭを高速ページモ
ードでアクセスするために、各プレン毎に少なくとも一
ラスタ分のデータを一時保持できる高速のバッファメモ
リを三組と（ソース、ディスティネーション、パタン
用）、ソースアドレス発生器と、ディスティネーション
アドレス発生器と、パタンアドレス発生器と、ソースバ
ッファメモリ制御部と、ディスティネーションバッファ
メモリ制御部と、パタンバッファメモリ制御部と、ソー
スマージシフタと、パタンマージシフタと、三値ラスタ
演算器と、ＶＲＡＭアクセス制御部と、書き込み許可部
とを設けたものである。

【００１８】

【作用】ＶＲＡＭを高速ページモードでアクセスするた
めには、なるべく多くの連続したアドレスに並ぶデータ
を連続して読み出しまた連続して書き込む必要がある。

【００１９】ソースコピーの場合ラスタに分解されたソ
ース領域のある一ラスタのデータを連続して読み出し、
少なくとも一ラスタ分の容量を持つバッファメモリにソ
ースデータを格納し、マージシフタでディスティネーシ
ョンとのドットのずれを補正しながらディスティネーシ
ョンへ連続して書き込む。

【００２０】ソースとディスティネーション間でラスタ
演算が必要な場合やソースとディスティネーションとパ
タン間でラスタ演算が必要な場合は、ソース、ディステ
ィネーション及びパタンデータを各々のバッファメモリ
にラスタ単位でそれぞれ連続して読み込みマージシフ
ト、ラスタ演算を行った後、連続してディスティネーシ
ョンに書き込む。

【００２１】ソース及びディスティネーションのあるラ
スタのデータは共に連続したアドレスに並んでいるので
ＤＲＡＭの高速ページモードアクセスが利用出来るた
め、ある量のデータを連続して読み込み、そしてまた書
き込むことによりＶＲＡＭの平均アクセスタイムを短縮
できる。

【００２２】

【実施例】本発明の実施例を図１、図２により説明す
る。

【００２３】図１は、本発明を応用したビットブロック
転送装置の構成図である。本装置は、プレン単位で構成
されたＶＲＡＭ１とＶＲＡＭの一ラスタ分の容量を持つ
ソース用、ディスティネーション用、パタン用の三組の
バッファメモリ２、３、４とソース用、パタン用のドッ
ト位置補正用のマージシフタ５、６と三値ラスタ演算器
７と、各領域のアドレスを発生するソースアドレス発生
器８、ディスティネーションアドレス発生器９、パタン
アドレス発生器１０と、ＶＲＡＭアクセス制御部１１
と、ソースバッファメモリアドレス制御部１２、ディス
ティネーションバッファメモリアドレス制御部１３、パ
タンバッファメモリアドレス制御部１４、ディスティネ
ーション領域の対象ラスタの先頭ワードと最終ワードの
書き込みドットを指定するドット書き込み許可部１５、
一ラスタの転送ワード数とラスタ数を管理し全体の制御
を行う制御部１６から成る。

【００２４】ここでは、２０４８＊１０２４画素の領域
を持ち各プレン十六ビットずつ処理を行う装置を例にと
る。ＶＲＡＭ１は、装置の中の一プレンに対応してい
る。バッファメモリ２、３、４は、それぞれ一ラスタ分
のデータ２０４８ビットを収納できるよう十六ビット＊
１２８ワードの容量を持つ高速なメモリである。マージ
シフタ５、６は、ソースとディスティネーション又は、
パタンとディスティネーション間でワード内のドット位
置がずれた場合にそのずれを補正するシフタである。ソ
ースアドレス発生器８、ディスティネーションアドレス
発生器９、パタンアドレス発生器１０は、それぞれアド
レスレジスタ、第一のアドレスオフセットレジスタ、第
二のアドレスオフセットレジスタを内蔵する。アドレス
レジスタはアクセスするＶＲＡＭのアドレスを保持し、
第一のアドレスオフセットレジスタは毎回のＶＲＡＭア
クセス終了時にアドレスレジスタを更新するオフセット
値を保持し、第二のアドレスオフセットレジスタはある
ラスタの処理の終了時に次のラスタの転送対象領域先頭
のＶＲＡＭアドレスを求めるためのオフセット値を保持
する。ＶＲＡＭアクセス制御部１１は、ＶＲＡＭへの行
アドレス信号や列アドレス信号などを制御し高速ページ
モードのアクセスに対応する。ソースバッファメモリア
ドレス制御部１２、ディスティネーションバッファメモ
リアドレス制御部１３、パタンバッファメモリアドレス
制御部１４は、バッファメモリのアドレスを管理しバッ
ファメモリに複数ラスタのデータを格納する場合にも対
応する。書き込みマスク部１５は、ＶＲＡＭのビットご
とに書き込みを制御する機能を利用してディスティネー
ション領域ラスタの転送対象領域先頭ワードと最終ワー
ドの書き込みをマスクするドットを指定するため先頭ワ
ードマスクレジスタと最終ワードマスクレジスタと途中
は全ドット書き込み許可にする機能を持つ。制御部１６
は、一ラスタの転送に必要なワード数とラスタ数を管理
するレジスタを内蔵し、転送対象領域の先頭ワードと最
終ワードのビットマスク処理を行う通常アクセスとマス
ク処理の無い途中の高速ページモードアクセスを判定し
効率良く転送を行う。

【００２５】次に動作の説明として、図２のようにソー
ス矩形領域１７とディスティネーション矩形領域１８間
でラスタ演算を行って、ディスティネーション矩形領域
１８へ転送する場合を例にとる。

【００２６】まず、ラスタに分解したソースデータ列１
９をワード２０、２１、２２、２３、２４の順に連続し
てソースバッファメモリ２に読み込む。つぎにラスタに
分解したディスティネーションデータ列２５をワード２
６、２７、２８、２９、３０の順に連続してディスティ
ネーションバッファメモリ３に読み込む。その後、ソー
スバッファメモリ２とディスティネーションバッファメ
モリ３からデータを順次取り出しながらソースバッファ
メモリ２からのデータをマージシフトしラスタ演算を施
し、ディスティネーションデータ列２５に連続して書き
込む。

【００２７】図２に示でソースバッファメモリ２から取
り出したワード２４のデータをシフトするとデータ３１
のビット列３２が結果となるが、ここで用いているシフ
タはマージシフタであるため前回のワード２３のデータ
をシフトして溢れたビット列３３を保持しているためデ
ータ３１が出力される。

【００２８】これにより、従来のように一ワード単位で
ソース、ディスティネーションを読み込み、ラスタ演算
を施した後にディスティネーションに書き込むという処
理を繰り返すよりもＶＲＡＭの平均アクセスサイクルタ
イムを大幅に縮小できる。つまり、通常のＶＲＡＭのア
クセスサイクルタイムをＴａ、高速ページモードの最初
のアクセスサイクルタイムをＴｂ、二回目以降のアクセ
スサイクルタイムをＴａとすると一般に従来の一ラスタ
転送時間Ｔは、

【００２９】

【数２】Ｔ＝Ｔａ＊ｎ＊ｘ 但し、ｘ：水平方向転送ワード数 ｎ：一ワード分のデータの転送に必要なＶＲＡＭアクセ
ス回数で表される。よってこの例ではソース、ディステ
ィネーションのリードアクセス二回とディスティネーシ
ョンのライトアクセス一回の計三回のＶＲＡＭアクセス
が必要になり、ｎの値は３になる。

【００３０】また従来のＶＲＡＭの平均アクセスサイク
ルタイムａは、

【００３１】

【数３】ａ＝Ｔ／（ｎ＊ｘ） ＝Ｔａ であった。

【００３２】一方、本装置の一ラスタ転送時間Ｔは、

【００３３】

【数４】Ｔ＝（Ｔｂ＋（Ｔｐ＊（ｘ−１）））＊ｎ となり、本装置のＶＲＡＭの平均アクセスサイクルタイ
ムａは、

【００３４】

【数５】ａ＝Ｔ／（ｎ＊ｘ） ＝Ｔｂ／ｘ＋（Ｔｐ＊（ｘ−１））／ｘ となる。一般にＴａに比べてＴｂは若干短縮され、Ｔｐ
は二分の一程度に短縮できるためＶＲＡＭの平均アクセ
スサイクルタイムａは短縮される。

【００３５】この例はソース、ディスティネーション間
にラスタ演算が必要な場合であり、ソースコピーの様に
ソースを読み込みディスティネーションに書き込む処理
の場合はソースのリードアクセスとディスティネーショ
ンへのライトアクセスが必要になりｎの値は２になる。

【００３６】また、ソース、ディスティネーション、パ
タン間にラスタ演算が必要な場合はソース、ディスティ
ネーション、パタンの三回のリードアクセスとディステ
ィネーションへのライトアクセスが必要になりｎの値は
４になる。

【００３７】本発明では転送対象矩形の横の幅が装置が
一度に扱えるデータであるワード以下でＶＲＡＭのワー
ド境界に股がらない場合は式（５）のｘの値が１になり
Ｔｐの項が無くなり、ＶＲＡＭの平均アクセスタイムは
従来とあまり変らないＴｂになる。しかし、このような
例はごくまれにしか起きない。

【００３８】上記の説明ではラスタ単位でビットブロッ
ク転送を行う例を示したが、バッファメモリが一杯にな
るまでリードを繰返す方法もある。ＶＲＡＭの構成によ
っては数ラスタのデータが高速ページモードによるアク
セスの対象になるためより高速に実行できる。ただし、
いかなる場合もバッファメモリが一杯になるまでリード
を繰り返すとほとんどの場合、あるラスタの途中でバッ
ファメモリが一杯になり、次回のリードはラスタの中か
ら始まる。するとそのラスタに関しては通常のＶＲＡＭ
アクセスがラスタの先頭と途中の二回存在することにな
り効率が落ちる。よって、転送対象領域のラスタ方向の
ワード数を単位としてバッファメモリに入るだけ読み込
む。例えば、ＶＲＡＭが２０４８＊１０２４ドットの領
域を持ち十六ビットを一ワードとした装置において１２
８ワードの一ラスタ分のバッファメモリを設けた場合、
転送対象領域のラスタ方向のワード数が６５以上１２８
以下であれば一ラスタ単位で、４３以上６４以下であれ
ば二ラスタ単位で、３３以上４２以下であれば三ラスタ
単位で、２６以上３２以下であれば四ラスタ単位で処理
を行うのである。つまり、１２８を転送対象領域のラス
タ方向のワード数で割った商を処理するラスタの単位と
する。

【００３９】また、ライトに関してはディスティネーシ
ョンがワード境界に揃う場合は少なく、一ラスタ分のデ
ータ列の先頭のワードと最終のワードにはビット単位で
描画を制御する必要がある。よって、図４のように先頭
と最終のライトサイクルにビットマスクデータが書き込
み許可部から付加される。高速ページモードによるライ
トは二ワード目以降最終ワード以外で全ビットが描画の
対象にするノンマスクデータが付加され行われる。

【００４０】

【発明の効果】本発明によれば、ビットブロック転送が
高速に処理されるとパーソナルコンピュータ等の小形情
報機器のインタフェイスであるウインドウシステムが高
速になり応答性が向上し操作性の良い環境を使用者に提
供できる。

【図面の簡単な説明】

【図１】本発明によるビットブロック転送装置のブロッ
ク図、

【図２】ＶＲＡＭ上のビットブロック転送対象領域を表
す説明図、

【図３】ＶＲＡＭのリードアクセスタイミング図、

【図４】ＶＲＡＭのライトアクセスタイミング図。

【符号の説明】

１…ＶＲＡＭ、 ２…ソースバッファメモリ、 ３…ディスティネーションバッファメモリ、 ４…パタンバッファメモリ、 ５…ソースマージシフタ、 ６…パタンマージシフタ、 ７…三値ラスタ演算器、 ８…ソースアドレス発生器、 ９…ディスティネーションアドレス発生器、 １０…パタンアドレス発生器、 １１…ＶＲＡＭアクセス制御部、 １２…ソースバッファメモリアドレス制御部、 １３…ディスティネーションバッファメモリアドレス制
御部、 １４…パタンバッファメモリアドレス制御部、 １５…書き込み許可部、 １６…制御部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北原 潤 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 小檜山 智久 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 平田 直 神奈川県海老名市下今泉810番地株式会社 日立製作所オフイスシステム設計開発セン タ内 (72)発明者 大山 清治 愛知県名古屋市中区栄三丁目10番22号日立 中部ソフトウエア株式会社内 (72)発明者 宗圓 巧 神奈川県横浜市中区尾上町６丁目81番地日 立ソフトウエアエンジニアリング株式会社 内

Claims (3)

【特許請求の範囲】
1. 【請求項１】パーソナルコンピュータなどの情報機器の
   表示装置において、画像メモリの各プレン毎に少なくと
   も一ラスタ分のデータを一時保持できる高速のバッファ
   メモリを三組と、ソースアドレス発生器と、ディスティ
   ネーションアドレス発生器と、パタンアドレス発生器
   と、ソースバッファメモリ制御部と、ディスティネーシ
   ョンバッファメモリ制御部と、パタンバッファメモリ制
   御部と、ソースマージシフタと、パタンマージシフタ
   と、三値ラスタ演算器と、画像メモリアクセス制御部
   と、書き込み許可部とを設けたことを特徴とする情報機
   器の表示装置。
2. 【請求項２】請求項１において、ビットブロック転送に
   おいて転送元領域の少なくとも一ラスタ以上を連続して
   リードアクセスする情報機器の表示装置。
3. 【請求項３】請求項１または２において、前記ビットブ
   ロック転送の前記画像メモリを高速ページモードでアク
   セスする情報機器の表示装置。