JP3016372B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP3016372B2 JP3016372B2 JP9095299A JP9529997A JP3016372B2 JP 3016372 B2 JP3016372 B2 JP 3016372B2 JP 9095299 A JP9095299 A JP 9095299A JP 9529997 A JP9529997 A JP 9529997A JP 3016372 B2 JP3016372 B2 JP 3016372B2
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- Japan
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は画像処理装置に関
し、特に画像データを高速にメモリセルに書き込む必要
のある装置に用いて好適な画像処理装置に関する。
し、特に画像データを高速にメモリセルに書き込む必要
のある装置に用いて好適な画像処理装置に関する。
【０００２】
【従来の技術】画像処理装置において、画像を拡大した
り縮小して表示するためには、記憶装置の外部で画像デ
ータを処理してから、処理済みのデータを記憶装置に供
給する必要がある。例えば、文献（森本吉春著、「プレ
イマイコンシリーズ５ 画像処理」、培風館刊）には、
画像の拡大、縮小アルゴリズムのプログラムが掲載され
ている。
り縮小して表示するためには、記憶装置の外部で画像デ
ータを処理してから、処理済みのデータを記憶装置に供
給する必要がある。例えば、文献（森本吉春著、「プレ
イマイコンシリーズ５ 画像処理」、培風館刊）には、
画像の拡大、縮小アルゴリズムのプログラムが掲載され
ている。
【０００３】
【発明が解決しようとする課題】このように、従来の技
術では、画像データ記憶用の記憶装置の外部において、
拡大、縮小プログラム等をＣＰＵで実行するなど、ソフ
トウェア手段により拡大または縮小処理を施した画像デ
ータを与える必要がある。しかし、ソフトウェアによる
処理では多大な計算コストを要し、このため、上記記憶
装置を構成するメモリのアクセス速度をいくら高速化し
ても、十分な処理速度を得ることは困難である。
術では、画像データ記憶用の記憶装置の外部において、
拡大、縮小プログラム等をＣＰＵで実行するなど、ソフ
トウェア手段により拡大または縮小処理を施した画像デ
ータを与える必要がある。しかし、ソフトウェアによる
処理では多大な計算コストを要し、このため、上記記憶
装置を構成するメモリのアクセス速度をいくら高速化し
ても、十分な処理速度を得ることは困難である。
【０００４】したがって、本発明の目的は、上記問題点
を解消し、画像を拡大或は縮小して表示する際に十分な
処理速度を得ることを可能とした画像処理装置を提供す
ることにある。
を解消し、画像を拡大或は縮小して表示する際に十分な
処理速度を得ることを可能とした画像処理装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の画像処理装置は、各々色情報を持つ画素デ
ータを記憶する画像記憶手段を含む画像処理装置であっ
て、前記画像記憶手段が、前記画素データ列を一時保持
する第１の保持手段と、前記第１の保持手段に保持され
た画素データ列の色情報のうち指定された画素データを
画面のＸ軸方向及びＹ軸方向に各々独立に指定された倍
率で複数倍する拡大手段と、前記第１の保持手段に保持
された画素データ列の色情報のうち指定された画素デー
タを画面のＸ軸方向及びＹ軸方向に指定された倍率で複
数倍縮小する縮小手段と、前記拡大手段または前記縮小
手段によって拡大または縮小された画素データを第２の
保持手段に書き込む手段と、前記第２の保持手段に書き
込まれた画素データを記憶するメモリセルと、前記第２
の保持手段の内容を複数の画素データ列の色情報を記憶
するメモリセルに転送する手段と、を備えたことを特徴
とする。
に、本発明の画像処理装置は、各々色情報を持つ画素デ
ータを記憶する画像記憶手段を含む画像処理装置であっ
て、前記画像記憶手段が、前記画素データ列を一時保持
する第１の保持手段と、前記第１の保持手段に保持され
た画素データ列の色情報のうち指定された画素データを
画面のＸ軸方向及びＹ軸方向に各々独立に指定された倍
率で複数倍する拡大手段と、前記第１の保持手段に保持
された画素データ列の色情報のうち指定された画素デー
タを画面のＸ軸方向及びＹ軸方向に指定された倍率で複
数倍縮小する縮小手段と、前記拡大手段または前記縮小
手段によって拡大または縮小された画素データを第２の
保持手段に書き込む手段と、前記第２の保持手段に書き
込まれた画素データを記憶するメモリセルと、前記第２
の保持手段の内容を複数の画素データ列の色情報を記憶
するメモリセルに転送する手段と、を備えたことを特徴
とする。
【０００６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、入力した画像データに拡大或は縮小処理を行ないメ
モリセルアレイに記憶する画像処理装置であって、入力
データを拡大或は縮小するスケーリングデータジェネレ
ータ（図２の９）と、このスケーリングデータジェネレ
ータから出力された画像データを一時保持するデータレ
ジスタ群（図２の１０）と、このデータレジスタ群の出
力を前記メモリセルアレイ（図２の１６）に書き込む制
御回路と、を含む。
に説明する。本発明は、その好ましい実施の形態におい
て、入力した画像データに拡大或は縮小処理を行ないメ
モリセルアレイに記憶する画像処理装置であって、入力
データを拡大或は縮小するスケーリングデータジェネレ
ータ（図２の９）と、このスケーリングデータジェネレ
ータから出力された画像データを一時保持するデータレ
ジスタ群（図２の１０）と、このデータレジスタ群の出
力を前記メモリセルアレイ（図２の１６）に書き込む制
御回路と、を含む。
【０００７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【０００８】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、本実施例の画像処
理装置１は、システムバス３０を介して上位プロセッサ
２０と接続されており、画像処理装置１は、画像データ
を生成する描画プロセッサ２と、画像データを記憶する
画像記憶素子３と、画像データをＣＲＴ等のディスプレ
イ装置４０に出力するディジタル・アナログ変換器（Ｄ
ＡＣ）６と、を備えて構成されている。そして画像記憶
素子（画像記憶デバイス）３は、画像拡大／縮小処理部
４と、メモリセル５と、を備えて構成されている。
ロック図である。図１を参照すると、本実施例の画像処
理装置１は、システムバス３０を介して上位プロセッサ
２０と接続されており、画像処理装置１は、画像データ
を生成する描画プロセッサ２と、画像データを記憶する
画像記憶素子３と、画像データをＣＲＴ等のディスプレ
イ装置４０に出力するディジタル・アナログ変換器（Ｄ
ＡＣ）６と、を備えて構成されている。そして画像記憶
素子（画像記憶デバイス）３は、画像拡大／縮小処理部
４と、メモリセル５と、を備えて構成されている。
【０００９】図２は、図１に示した本実施例における画
像記憶素子３の構成を示すブロック図である。
像記憶素子３の構成を示すブロック図である。
【００１０】図２を参照すると、画像記憶素子３は、外
部のシステムバス等に接続され、画像データを保持する
入出力バッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｕｆｆ
ｅｒ）７と、拡大及び縮小倍率と１ビットの拡大／縮小
フラグを保持するＸ，Ｙスケーラー（Ｘ，Ｙ Ｓｃａｌ
ｅｒ）８と、画像の拡大及び縮小データを生成するスケ
ーリングデータジェネレータ（Ｓｃａｌｉｎｇ Ｄａｔ
ａ Ｇｅｎｅｒａｔｏｒ）９と、拡大及び縮小された画
像データを保持するデータレジスタ群１０と、データレ
ジスタ群１０に保持された画像データの読み出しを制御
するシリアルライトコントローラ（ＳｅｒｉａｌＷｒｉ
ｔｅ Ｃｏｎｔｒｏｌｌｅｒ）１１と、を含んで構成さ
れる。
部のシステムバス等に接続され、画像データを保持する
入出力バッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｕｆｆ
ｅｒ）７と、拡大及び縮小倍率と１ビットの拡大／縮小
フラグを保持するＸ，Ｙスケーラー（Ｘ，Ｙ Ｓｃａｌ
ｅｒ）８と、画像の拡大及び縮小データを生成するスケ
ーリングデータジェネレータ（Ｓｃａｌｉｎｇ Ｄａｔ
ａ Ｇｅｎｅｒａｔｏｒ）９と、拡大及び縮小された画
像データを保持するデータレジスタ群１０と、データレ
ジスタ群１０に保持された画像データの読み出しを制御
するシリアルライトコントローラ（ＳｅｒｉａｌＷｒｉ
ｔｅ Ｃｏｎｔｒｏｌｌｅｒ）１１と、を含んで構成さ
れる。
【００１１】また、外部のアドレスバス等に接続されて
ロウアドレス又はカラムアドレスを保持するアドレスバ
ッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）１４と、アド
レスバッファ１４に保持されたロウアドレス又はカラム
アドレスをデコードするカラムデコーダ（Ｃｏｌｕｍｎ
Ｄｅｃｏｄｅｒ）１３と、ロウデコーダ（ＲｏｗＤｅ
ｃｏｄｅｒ）１５と、データを記憶するメモリセルアレ
イ（ＭｅｍｏｒｙＣｅｌｌＡｒｒａｙ）１６と、メモリ
セルアレイ１６に対するデータの書き込みを制御するラ
イトコントローラ（Ｗｒｉｔｅ Ｃｏｎｔｒｏｌｌｅ
ｒ）１２と、メモリセルアレイ１６からのシリアル出力
を保持するシリアルアクセスメモリ（Ｓｅｒｉａｌ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）１７と、シリアルアウトプ
ットバッファ（Ｓｅｒｉａｌ Ｏｕｔｐｕｔ Ｂｕｆｆ
ｅｒ）１８と、を有している。このメモリセルアレイを
含む記憶装置の構成は、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を用いて構成される。
ロウアドレス又はカラムアドレスを保持するアドレスバ
ッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）１４と、アド
レスバッファ１４に保持されたロウアドレス又はカラム
アドレスをデコードするカラムデコーダ（Ｃｏｌｕｍｎ
Ｄｅｃｏｄｅｒ）１３と、ロウデコーダ（ＲｏｗＤｅ
ｃｏｄｅｒ）１５と、データを記憶するメモリセルアレ
イ（ＭｅｍｏｒｙＣｅｌｌＡｒｒａｙ）１６と、メモリ
セルアレイ１６に対するデータの書き込みを制御するラ
イトコントローラ（Ｗｒｉｔｅ Ｃｏｎｔｒｏｌｌｅ
ｒ）１２と、メモリセルアレイ１６からのシリアル出力
を保持するシリアルアクセスメモリ（Ｓｅｒｉａｌ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）１７と、シリアルアウトプ
ットバッファ（Ｓｅｒｉａｌ Ｏｕｔｐｕｔ Ｂｕｆｆ
ｅｒ）１８と、を有している。このメモリセルアレイを
含む記憶装置の構成は、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を用いて構成される。
【００１２】入出力バッファ７は、画像処理装置外部の
システムバス（図１の３０参照）等から書き込み指示が
なされた画像データまたはメモリセルアレイ１６から読
み出した画像データを保持する。
システムバス（図１の３０参照）等から書き込み指示が
なされた画像データまたはメモリセルアレイ１６から読
み出した画像データを保持する。
【００１３】ここで、データレジスタ群４は、各々８ビ
ット長の画素データを保持する２５６個のレジスタから
なり、２５６通りの異なる画素データを一時保持するこ
とができる。ここで、８ビット長の画素データとは、符
号無し整数１バイトで表現できる範囲０〜２５５の色値
を示している。
ット長の画素データを保持する２５６個のレジスタから
なり、２５６通りの異なる画素データを一時保持するこ
とができる。ここで、８ビット長の画素データとは、符
号無し整数１バイトで表現できる範囲０〜２５５の色値
を示している。
【００１４】図３は、Ｘ，Ｙスケーラー８の構成を示す
ブロック図である。図３を参照すると、Ｘ，Ｙスケーラ
ー８は、１ビットの拡大・縮小を示すフラグであるスケ
ーリングフラグレジスタ（Ｓｃａｌｉｎｇ ｆｌａｇ
ｒｅｇｉｓｔｅｒ）８１と、Ｘ方向の倍率を示すスケー
リングカウンタ（Ｘｓｃａｌｅ−ｃｏｕｎｔｅｒ）８２
と、Ｙ方向の倍率を示すスケーリングカウンタ（Ｙｓｃ
ａｌｅ−ｃｏｕｎｔｅｒ）８３と、から構成されてい
る。
ブロック図である。図３を参照すると、Ｘ，Ｙスケーラ
ー８は、１ビットの拡大・縮小を示すフラグであるスケ
ーリングフラグレジスタ（Ｓｃａｌｉｎｇ ｆｌａｇ
ｒｅｇｉｓｔｅｒ）８１と、Ｘ方向の倍率を示すスケー
リングカウンタ（Ｘｓｃａｌｅ−ｃｏｕｎｔｅｒ）８２
と、Ｙ方向の倍率を示すスケーリングカウンタ（Ｙｓｃ
ａｌｅ−ｃｏｕｎｔｅｒ）８３と、から構成されてい
る。
【００１５】図４は、スケーリングデータジェネレータ
９の構成を示すブロック図である。図４を参照すると、
スケーリングデータジェネレータ９は、ズーミングデー
タジェネレータ（Ｚｏｏｍｉｎｇ Ｄａｔａ Ｇｅｎｅ
ｒａｔｏｒ；拡大データ発生器）９１と、リダクション
データジェネレータ（Ｒｅｄｕｃｔｉｏｎ ＤａｔａＧ
ｅｎｅｒａｔｏｒ；縮小データ発生器）９２と、データ
セレクタ（ｄａｔａｓｅｌｅｃｔｏｒ）９３と、を備え
て構成され、これらはＲＡＭ（ランダムアクセスメモ
リ）の動作クロックの倍速クロックで動作する。
９の構成を示すブロック図である。図４を参照すると、
スケーリングデータジェネレータ９は、ズーミングデー
タジェネレータ（Ｚｏｏｍｉｎｇ Ｄａｔａ Ｇｅｎｅ
ｒａｔｏｒ；拡大データ発生器）９１と、リダクション
データジェネレータ（Ｒｅｄｕｃｔｉｏｎ ＤａｔａＧ
ｅｎｅｒａｔｏｒ；縮小データ発生器）９２と、データ
セレクタ（ｄａｔａｓｅｌｅｃｔｏｒ）９３と、を備え
て構成され、これらはＲＡＭ（ランダムアクセスメモ
リ）の動作クロックの倍速クロックで動作する。
【００１６】ズーミングデータジェネレータ９１では、
入力された画素のロウアドレス及び入力データはそのま
まシリアルライトコントローラ１１に出力し、カラムア
ドレスを１ずつインクリメントしつつＸスケーリングカ
ウンタ８２にセットされた拡大画像サイズと同数になる
までシリアルライトコントローラ１１に繰り返し出力す
る。
入力された画素のロウアドレス及び入力データはそのま
まシリアルライトコントローラ１１に出力し、カラムア
ドレスを１ずつインクリメントしつつＸスケーリングカ
ウンタ８２にセットされた拡大画像サイズと同数になる
までシリアルライトコントローラ１１に繰り返し出力す
る。
【００１７】次の画素が入力されると、１つ前に入力さ
れた画素が拡大されて最後に書き込まれた位置のカラム
アドレスの次のアドレスをスタートポイントとし、そこ
からカラムアドレスをＸスケーリングカウンタ８２に格
納されている値と同数になるまで１ずつインクリメント
する。
れた画素が拡大されて最後に書き込まれた位置のカラム
アドレスの次のアドレスをスタートポイントとし、そこ
からカラムアドレスをＸスケーリングカウンタ８２に格
納されている値と同数になるまで１ずつインクリメント
する。
【００１８】入力画像の横１ライン分のデータを処理し
終ると、スケーリングデータジェネレータ９は画素デー
タをデータレジスタ群１０に転送し、Ｙ方向のスケーリ
ングカウンタ８３を１インクリメントする。これをＹ方
向のスケーリングカウンタ８３にセットされた拡大画像
サイズと同じ数だけ繰り返す。
終ると、スケーリングデータジェネレータ９は画素デー
タをデータレジスタ群１０に転送し、Ｙ方向のスケーリ
ングカウンタ８３を１インクリメントする。これをＹ方
向のスケーリングカウンタ８３にセットされた拡大画像
サイズと同じ数だけ繰り返す。
【００１９】図６（ａ）は、画素データをＸ，Ｙ方向各
２倍に拡大する様子を模式的に示したものである。
２倍に拡大する様子を模式的に示したものである。
【００２０】再び図５を参照すると、リダクションデー
タジェネレータ９２は、８ビット加算器９４と、リダク
ションデータ計算器９５と、１６ビット除算器９６と、
を備えて構成される。
タジェネレータ９２は、８ビット加算器９４と、リダク
ションデータ計算器９５と、１６ビット除算器９６と、
を備えて構成される。
【００２１】リダクションデータジェネレータ９２で
は、入力された画素値をＸ方向のスケーリングカウンタ
８２にセットされた数と同数になるまで加算し、Ｙ方向
のスケーリングカウンタ８３を１インクリメントする。
再び、入力された画素値をＸ方向のスケーリングカウン
タ８２にセットされた数と同数になるまで加算し、これ
をＹ方向のスケーリングカウンタ８３にセットされた数
と同数になるまで繰り返す。
は、入力された画素値をＸ方向のスケーリングカウンタ
８２にセットされた数と同数になるまで加算し、Ｙ方向
のスケーリングカウンタ８３を１インクリメントする。
再び、入力された画素値をＸ方向のスケーリングカウン
タ８２にセットされた数と同数になるまで加算し、これ
をＹ方向のスケーリングカウンタ８３にセットされた数
と同数になるまで繰り返す。
【００２２】こうして加算された画素値の合計と加算し
た合計の画素数を１６ビット除算器９６に出力する。１
６ビット除算器９６では、画素値の合計（ｐｉｘｅｌ
ｄａｔａ ａｌｌ−ＳＵＭ）と画素数（ｐｉｘｅｌ Ｎ
ｕｍｂｅｒ）から、平均の画素値を計算する。すなわ
ち、画素値の総和をＸ、Ｙ方向の画素数の合計で除算す
る。
た合計の画素数を１６ビット除算器９６に出力する。１
６ビット除算器９６では、画素値の合計（ｐｉｘｅｌ
ｄａｔａ ａｌｌ−ＳＵＭ）と画素数（ｐｉｘｅｌ Ｎ
ｕｍｂｅｒ）から、平均の画素値を計算する。すなわ
ち、画素値の総和をＸ、Ｙ方向の画素数の合計で除算す
る。
【００２３】図６（ｂ）は、画素データをＸ，Ｙ方向１
／２に縮小する様子を模式的に示したものである。図６
（ｂ）において、右側の縮小後の２つの画素の色値は、
それぞれ元の４つの画素（左側に示す）の画素値の合計
を、（１／２）×（１／２）したものである。
／２に縮小する様子を模式的に示したものである。図６
（ｂ）において、右側の縮小後の２つの画素の色値は、
それぞれ元の４つの画素（左側に示す）の画素値の合計
を、（１／２）×（１／２）したものである。
【００２４】リダクションデータジェネレータ９２で生
成されたデータは、スケーリングデータジェネレータ９
によってデータレジスタ群１０に逐次格納される。
成されたデータは、スケーリングデータジェネレータ９
によってデータレジスタ群１０に逐次格納される。
【００２５】スケーリングデータセレクタ９３は、スケ
ーリングフラグ８１に保持された拡大／縮小フラグによ
り、ズーミングデータジェネレータ９１の出力と、リダ
クションデータジェネレータ９２の出力とを選択する。
ーリングフラグ８１に保持された拡大／縮小フラグによ
り、ズーミングデータジェネレータ９１の出力と、リダ
クションデータジェネレータ９２の出力とを選択する。
【００２６】シリアルライトコントローラ１１はデータ
レジスタ群１０に描画を行おうとする画素の色データが
全て書き込まれると、データレジスタ群１０内部のデー
タを最大２５６画素分同時にライトコントローラ１２に
出力する。
レジスタ群１０に描画を行おうとする画素の色データが
全て書き込まれると、データレジスタ群１０内部のデー
タを最大２５６画素分同時にライトコントローラ１２に
出力する。
【００２７】ライトコントローラ１２はデータレジスタ
群１０より出力された画像データをメモリセルアレイ１
６に書き込む。
群１０より出力された画像データをメモリセルアレイ１
６に書き込む。
【００２８】この際、アドレスバッファ１４により供給
されるカラムアドレス及びロウアドレスが使用される。
されるカラムアドレス及びロウアドレスが使用される。
【００２９】ここでメモリセルアレイ１６は２５６ビッ
ト×５１２のメモリセル８個で構成されており、これら
８個のメモリセル各々には８個のカラムデコーダ７から
各々カラムアドレスが供給される。
ト×５１２のメモリセル８個で構成されており、これら
８個のメモリセル各々には８個のカラムデコーダ７から
各々カラムアドレスが供給される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
入力された画像データに対して記憶装置内で画像の拡大
もしくは縮小を行なうことにより、十分な処理速度を得
ることができる。
入力された画像データに対して記憶装置内で画像の拡大
もしくは縮小を行なうことにより、十分な処理速度を得
ることができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例におけるＸ，Ｙスケーラーの
構成を示す図である。
構成を示す図である。
【図４】本発明の一実施例におけるスケーリングデータ
ジェネレータの構成を示す図である。
ジェネレータの構成を示す図である。
【図５】本発明の一実施例における縮小画像データ生成
器の構成を示すブロック図である。
器の構成を示すブロック図である。
【図６】本発明の一実施例における画像の拡大及び縮小
の原理を説明する図である。
の原理を説明する図である。
１ 画像処理装置 ２ 描画プロセッサ ３ 画像記憶素子 ４ 画像拡大／縮小処理部 ５ メモリセル ６ ＤＡＣ ７ 入出力バッファ ８ Ｘ，Ｙスケーラー ９ スケーリングデータジェネレータ １０ データレジスタ群 １１ シリアルライトコントローラ １２ ライトコントローラ １３ カラムデコーダ １４ アドレスバッファ １５ ロウデコーダ １６ メモリセルアレイ １７ シリアルアクセスメモリ １８ シリアルアウトプットバッファ ８１ スケーリングフラグレジスタ ８２ Ｘ方向スケーリングカウンタ ８３ Ｙ方向スケーリングカウンタ ９１ ズーミングデータジェネレータ ９２ リダクションデータジェネレータ ９３ データセレクタ ９４ ８ビット加算器 ９５ リダクションデータ計算器 ９６ １６ビット除算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 3/40 H04N 1/393
Claims (4)
- 【請求項１】各々色情報を持つ画素データを記憶する画
像記憶手段を含む画像処理装置であって、 前記画像記憶手段が、前記画素データ列を一時保持する
第１の保持手段と、 前記第１の保持手段に保持された画素データ列の色情報
のうち指定された画素データを画面のＸ軸方向及びＹ軸
方向に各々独立に指定された倍率で複数倍する拡大手段
と、 前記第１の保持手段に保持された画素データ列の色情報
のうち指定された画素データを画面のＸ軸方向及びＹ軸
方向に指定された倍率で複数倍縮小する縮小手段と、 前記拡大手段または前記縮小手段によって拡大または縮
小された画素データを第２の保持手段に書き込む手段
と、 前記第２の保持手段に書き込まれた画素データを記憶す
るメモリセルと、 前記第２の保持手段の内容を複数の画素データ列の色情
報を記憶するメモリセルに転送する手段と、 を備えたことを特徴とする画像処理装置。 - 【請求項２】前記拡大手段が、Ｘ軸方向の指定された拡
大倍率に相当する回数だけ入力画素のカラムアドレスを
１ずつインクリメントし該インクリメントした値を出力
する手段と、 Ｙ軸方向の指定された拡大倍率に相当する回数だけ入力
画素のロウアドレスを１ずつインクリメントし該インク
リメントした値を出力する手段と、 Ｘ軸方向及びＹ軸方向へ拡大された画像を前記第２の保
持手段に書き込む手段と、 を備えたことを特徴とする請求項１記載の画像処理装
置。 - 【請求項３】前記画像縮小手段が、Ｘ軸方向及びＹ軸方
向の指定された縮小倍率に相当する回数だけ入力画素の
色値を加算する加算手段と、 前記加算手段による入力画素の色値の加算結果を、１／
（Ｘ軸方向縮小倍率）×１／（Ｙ軸方向縮小倍率）で除
算する除算手段と、 前記除算手段の除算結果を前記第２の保持手段に書き込
む手段と、 を備えたことを特徴とする請求項１記載の画像処理装
置。 - 【請求項４】色情報もしくは色濃淡情報を持つ画像デー
タに対して拡大もしくは縮小処理を行ないメモリセルア
レイに記憶する画像処理装置であって、 画像データを画面のＸ軸方向及びＹ軸方向に指定された
倍率で拡大もしくは縮小するスケーリングデータジェネ
レータと、 前記スケーリングデータジェネレータから出力された画
像データを一時保持する所定のプレーン数のレジスタか
らなるデータレジスタ群と、 前記データレジスタ群の出力を所定のプレーン数のメモ
リセルアレイに書き込む制御回路と、を含むことを特徴
とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095299A JP3016372B2 (ja) | 1997-03-28 | 1997-03-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095299A JP3016372B2 (ja) | 1997-03-28 | 1997-03-28 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275225A JPH10275225A (ja) | 1998-10-13 |
| JP3016372B2 true JP3016372B2 (ja) | 2000-03-06 |
Family
ID=14133903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9095299A Expired - Fee Related JP3016372B2 (ja) | 1997-03-28 | 1997-03-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016372B2 (ja) |
-
1997
- 1997-03-28 JP JP9095299A patent/JP3016372B2/ja not_active Expired - Fee Related
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