JPH09244620A - 画像メモリおよび画像表示システム - Google Patents
画像メモリおよび画像表示システムInfo
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- JPH09244620A JPH09244620A JP8050186A JP5018696A JPH09244620A JP H09244620 A JPH09244620 A JP H09244620A JP 8050186 A JP8050186 A JP 8050186A JP 5018696 A JP5018696 A JP 5018696A JP H09244620 A JPH09244620 A JP H09244620A
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- address
- display
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Abstract
(57)【要約】
【課題】 表示位置が近接する画素群の画像データを、
より高速に格納できる画像メモリを提供する。 【解決手段】 画像メモリ１は、ＡＤ信号に含まれる画
像データを格納するメモリセル部４と、画像データの表
示画面における表示アドレス（Ｘ，Ｙ）をメモリセル部
４の格納アドレス（行，列）に変換するアドレス変換部
３と、アドレス変換部３に供給する表示アドレスをＤＩ
Ｒ信号に応じて、Ｘ，Ｙ個別に更新するアドレス更新部
２とを備え、アクセス開始時のみＡＤ信号に含まれる表
示アドレスを取り込み、以後、ＤＩＲ信号に応じて表示
アドレスを更新する。
より高速に格納できる画像メモリを提供する。 【解決手段】 画像メモリ１は、ＡＤ信号に含まれる画
像データを格納するメモリセル部４と、画像データの表
示画面における表示アドレス（Ｘ，Ｙ）をメモリセル部
４の格納アドレス（行，列）に変換するアドレス変換部
３と、アドレス変換部３に供給する表示アドレスをＤＩ
Ｒ信号に応じて、Ｘ，Ｙ個別に更新するアドレス更新部
２とを備え、アクセス開始時のみＡＤ信号に含まれる表
示アドレスを取り込み、以後、ＤＩＲ信号に応じて表示
アドレスを更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示時の座標情報
に応じて画像データを格納する画像メモリに関するもの
である。
に応じて画像データを格納する画像メモリに関するもの
である。
【０００２】
【従来の技術】画像データの表示を行う装置では一般
に、ＤＲＡＭ（Dinamic Random AccessMemory）の画像
メモリに１画面分の画像データを格納し、画像メモリへ
のアクセスにより、表示や、表示内容の変更を行う。画
像データの生成や加工を行うＣＰＵは、画像データの位
置情報として、表示画面における画素の座標（表示アド
レス）を用いる。この表示アドレスは一般に、画像デー
タが格納される画像メモリ内のセルの物理的な座標（格
納アドレス）とは一致しない。このため、表示アドレス
を格納アドレスに変換する処理が必要となる。
に、ＤＲＡＭ（Dinamic Random AccessMemory）の画像
メモリに１画面分の画像データを格納し、画像メモリへ
のアクセスにより、表示や、表示内容の変更を行う。画
像データの生成や加工を行うＣＰＵは、画像データの位
置情報として、表示画面における画素の座標（表示アド
レス）を用いる。この表示アドレスは一般に、画像デー
タが格納される画像メモリ内のセルの物理的な座標（格
納アドレス）とは一致しない。このため、表示アドレス
を格納アドレスに変換する処理が必要となる。
【０００３】特開昭６０−１３５９８８号公報記載の表
示システムでは、ＣＰＵの処理負荷を軽減するために、
アドレス変換の機能を表示制御回路に持たせている。図
１０に、このシステムの構成を示す。また、図１０の表
示制御回路1000の構成を図１１に示す。画像メモリであ
るＶＲＡＭ3000に画像データを格納する場合、ＣＰＵ20
00は、マルチプレクスバス1005により表示アドレスのＸ
座標値とＹ座標値、画像データを順次に表示制御回路10
00へ出力する。表示制御回路1000のＸカウンタ1001がＸ
座標値を、Ｙレジスタ1002がＹ座標値を、バッファ1004
が画像データをそれぞれ順次に取り込み、アドレス変換
回路1003は、取り込まれた表示アドレスをＶＲＡＭ3000
の格納アドレスに変換する。そして、得られた格納アド
レスに応じて、バッファ1004の画像データがＶＲＡＭ30
00に格納される。また、表示画面上で走査線方向に並ぶ
画素列の画像データに対しては、Ｘカウンタ1001の更新
により、表示アドレスの入力なしに連続して格納が行わ
れる。
示システムでは、ＣＰＵの処理負荷を軽減するために、
アドレス変換の機能を表示制御回路に持たせている。図
１０に、このシステムの構成を示す。また、図１０の表
示制御回路1000の構成を図１１に示す。画像メモリであ
るＶＲＡＭ3000に画像データを格納する場合、ＣＰＵ20
00は、マルチプレクスバス1005により表示アドレスのＸ
座標値とＹ座標値、画像データを順次に表示制御回路10
00へ出力する。表示制御回路1000のＸカウンタ1001がＸ
座標値を、Ｙレジスタ1002がＹ座標値を、バッファ1004
が画像データをそれぞれ順次に取り込み、アドレス変換
回路1003は、取り込まれた表示アドレスをＶＲＡＭ3000
の格納アドレスに変換する。そして、得られた格納アド
レスに応じて、バッファ1004の画像データがＶＲＡＭ30
00に格納される。また、表示画面上で走査線方向に並ぶ
画素列の画像データに対しては、Ｘカウンタ1001の更新
により、表示アドレスの入力なしに連続して格納が行わ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、表示アドレスのＹ座標値が一致しない画
素群の画像データを格納する際には、Ｙ座標値が変化す
る毎に表示アドレスを設定しなければならない。表示ア
ドレスの設定ではＸ座標値とＹ座標値が順次に設定さ
れ、画像データはその後に設定される。従って、表示ア
ドレスの設定が頻繁に生じると、供給される画像データ
の割合が低下し、画像データの格納に要する時間は大幅
に増加する。また、これにより、画像データの格納に要
するＣＰＵの処理時間が増加し、表示システムの処理能
力は低下する。
来の技術では、表示アドレスのＹ座標値が一致しない画
素群の画像データを格納する際には、Ｙ座標値が変化す
る毎に表示アドレスを設定しなければならない。表示ア
ドレスの設定ではＸ座標値とＹ座標値が順次に設定さ
れ、画像データはその後に設定される。従って、表示ア
ドレスの設定が頻繁に生じると、供給される画像データ
の割合が低下し、画像データの格納に要する時間は大幅
に増加する。また、これにより、画像データの格納に要
するＣＰＵの処理時間が増加し、表示システムの処理能
力は低下する。
【０００５】そこで、本発明は、表示位置が近接する画
素群の画像データを、より高速に格納できる画像メモリ
を提供することを目的とする。
素群の画像データを、より高速に格納できる画像メモリ
を提供することを目的とする。
【０００６】また、処理能力のより高い画像表示システ
ムを提供することを目的とする。
ムを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による画像メモリは、画素の表示画面におけ
る表示位置を示す表示アドレス（Ｘ座標，Ｙ座標）を取
り込む手段と、複数のメモリセルからなるメモリセル部
と、前記取り込まれた表示アドレスを保持する保持手段
と、当該保持手段が保持している表示アドレスを、前記
メモリセル部の格納位置を示す格納アドレスに変換する
アドレス変換手段と、変換により得られた格納アドレス
に対応する前記メモリセル部内のメモリセルにアクセス
する手段と、前記表示画面における前記表示アドレスの
更新の方向を示す更新方向データを取り込み、取り込ん
だ更新方向データに応じて、前記保持手段が保持してい
る表示アドレスをＸ座標とＹ座標のそれぞれについて個
別に更新するアドレス更新手段とを備える。
に、本発明による画像メモリは、画素の表示画面におけ
る表示位置を示す表示アドレス（Ｘ座標，Ｙ座標）を取
り込む手段と、複数のメモリセルからなるメモリセル部
と、前記取り込まれた表示アドレスを保持する保持手段
と、当該保持手段が保持している表示アドレスを、前記
メモリセル部の格納位置を示す格納アドレスに変換する
アドレス変換手段と、変換により得られた格納アドレス
に対応する前記メモリセル部内のメモリセルにアクセス
する手段と、前記表示画面における前記表示アドレスの
更新の方向を示す更新方向データを取り込み、取り込ん
だ更新方向データに応じて、前記保持手段が保持してい
る表示アドレスをＸ座標とＹ座標のそれぞれについて個
別に更新するアドレス更新手段とを備える。
【０００８】この画像メモリでは、表示位置が近接する
画素群の画像データを格納する場合、最初に格納する画
像データの表示アドレスのみ外部から取り込み、以降の
表示アドレスは、更新方向データに従って内部で生成す
る。よって、この画像メモリは、画像データの位置情報
として表示アドレスのベクトル情報（更新方向データ）
を用いるシステムに好適なメモリといえる。また、表示
アドレスと画像データを時分割で多重化してメモリに供
給するシステムに適用した場合には、多重化される表示
アドレスの量が減り、画像データが連続して画像メモリ
に供給されることから、より高速な画像データの格納が
可能となる。
画素群の画像データを格納する場合、最初に格納する画
像データの表示アドレスのみ外部から取り込み、以降の
表示アドレスは、更新方向データに従って内部で生成す
る。よって、この画像メモリは、画像データの位置情報
として表示アドレスのベクトル情報（更新方向データ）
を用いるシステムに好適なメモリといえる。また、表示
アドレスと画像データを時分割で多重化してメモリに供
給するシステムに適用した場合には、多重化される表示
アドレスの量が減り、画像データが連続して画像メモリ
に供給されることから、より高速な画像データの格納が
可能となる。
【０００９】また、本発明の画像表示システムは、上記
の画像メモリと、画像を表示するディスプレイと、当該
ディスプレイに表示する画像の情報の生成もしくは管理
を行うプロセッサと、前記プロセッサより供給される画
像の情報から、当該画像を構成する画素の表示アドレス
もしくは当該表示アドレスの更新方向データを生成し、
生成した表示アドレスもしくは更新方向データにより前
記画像メモリにアクセスするアクセス制御回路と、前記
画像メモリに格納されている画像データが表す画像を前
記ディスプレイに表示させる回路とを備える。
の画像メモリと、画像を表示するディスプレイと、当該
ディスプレイに表示する画像の情報の生成もしくは管理
を行うプロセッサと、前記プロセッサより供給される画
像の情報から、当該画像を構成する画素の表示アドレス
もしくは当該表示アドレスの更新方向データを生成し、
生成した表示アドレスもしくは更新方向データにより前
記画像メモリにアクセスするアクセス制御回路と、前記
画像メモリに格納されている画像データが表す画像を前
記ディスプレイに表示させる回路とを備える。
【００１０】この画像処理システムにおいては、前述し
た画像メモリを用いることで画像データの格納がより高
速に行われ、また、画像メモリへアクセスが全てアクセ
ス制御回路により行われるため、プロッセサの処理負荷
はより軽減される。このため、処理能力はより高いもの
となる。
た画像メモリを用いることで画像データの格納がより高
速に行われ、また、画像メモリへアクセスが全てアクセ
ス制御回路により行われるため、プロッセサの処理負荷
はより軽減される。このため、処理能力はより高いもの
となる。
【００１１】
【発明の実施の形態】以下で、本発明の実施形態を図面
を用いて説明する。
を用いて説明する。
【００１２】図１は、実施形態に係る画像メモリ１のブ
ロック構成を示す図である。
ロック構成を示す図である。
【００１３】図において、画像メモリ１は、画素の表示
位置を示す表示アドレス（Ｘ，Ｙ）を取り込み更新する
アドレス更新部２と、センスアンプおよび２次元のアレ
イ構造のメモリセル群からなるメモリセル部４と、表示
アドレスをメモリセル部４の格納アドレス（行，列）に
変換するアドレス変換部３と、外部からの制御信号に応
じて、画像メモリ１の各部のタイミング信号を生成する
タイミング生成部５とを有する。なお、タイミング生成
部５は一定期間毎に独自にメモリセル部４のリフレッシ
ュ処理を行うが、この処理の説明は省略する。
位置を示す表示アドレス（Ｘ，Ｙ）を取り込み更新する
アドレス更新部２と、センスアンプおよび２次元のアレ
イ構造のメモリセル群からなるメモリセル部４と、表示
アドレスをメモリセル部４の格納アドレス（行，列）に
変換するアドレス変換部３と、外部からの制御信号に応
じて、画像メモリ１の各部のタイミング信号を生成する
タイミング生成部５とを有する。なお、タイミング生成
部５は一定期間毎に独自にメモリセル部４のリフレッシ
ュ処理を行うが、この処理の説明は省略する。
【００１４】画像メモリ１は、画像メモリ１へのアクセ
スの実施を指示するＣＳ信号と、表示アドレスおよび画
像データを時分割で供給するＡＤ信号と、ＡＤ信号の内
容が表示アドレスであることを示すＡＳＥＬ信号と、表
示アドレスの更新方向を示すＤＩＲ信号と、アクセスが
画像データの読み出しであることを示すＲＷ信号と、画
像メモリ１へのアクセスの禁止を示すＷＡＩＴ信号と、
動作クロックであるＣＬＫ信号とを、入出力信号として
動作する。
スの実施を指示するＣＳ信号と、表示アドレスおよび画
像データを時分割で供給するＡＤ信号と、ＡＤ信号の内
容が表示アドレスであることを示すＡＳＥＬ信号と、表
示アドレスの更新方向を示すＤＩＲ信号と、アクセスが
画像データの読み出しであることを示すＲＷ信号と、画
像メモリ１へのアクセスの禁止を示すＷＡＩＴ信号と、
動作クロックであるＣＬＫ信号とを、入出力信号として
動作する。
【００１５】図２は、アドレス更新部２のブロック図で
ある。
ある。
【００１６】アドレス更新部２は、表示アドレスの内の
Ｘ座標値を更新するＡＬＵ２０と、表示アドレスのＹ座
標値を更新するＡＬＵ２１と、更新されたＸ座標値を保
持するＸレジスタ２２と、更新されたＹ座標値を保持す
るＹレジスタ２３から構成される。ＡＬＵ２０とＡＬＵ
２１は、Ｘレジスタ２２とＹレジスタ２３の出力をそれ
ぞれ取り込む一方、供給されるＡＤ信号からそれぞれＸ
座標値とＹ座標値を抽出する 。また、ＡＬＵ２０とＡ
ＬＵ２１には共通に、アドレスの転送と更新をそれぞれ
指示するＡＳＥＴ信号とＡＵＰ信号がタイミング生成部
５から供給され、上記ＤＩＲ信号も供給される。
Ｘ座標値を更新するＡＬＵ２０と、表示アドレスのＹ座
標値を更新するＡＬＵ２１と、更新されたＸ座標値を保
持するＸレジスタ２２と、更新されたＹ座標値を保持す
るＹレジスタ２３から構成される。ＡＬＵ２０とＡＬＵ
２１は、Ｘレジスタ２２とＹレジスタ２３の出力をそれ
ぞれ取り込む一方、供給されるＡＤ信号からそれぞれＸ
座標値とＹ座標値を抽出する 。また、ＡＬＵ２０とＡ
ＬＵ２１には共通に、アドレスの転送と更新をそれぞれ
指示するＡＳＥＴ信号とＡＵＰ信号がタイミング生成部
５から供給され、上記ＤＩＲ信号も供給される。
【００１７】タイミング生成部５からのＡＳＥＴ信号お
よびＡＵＰ信号が共に非アクティブの場合、ＡＬＵ２０
とＡＬＵ２１はそれぞれ、Ｘレジスタ２２とＹレジスタ
２３からの表示アドレスを取り込みそのまま出力する。
ＡＳＥＴ信号がアクティブになると、ＡＤＩ信号の表示
アドレスを取り込み出力する。ＡＵＰ信号がアクティブ
になると、ＤＩＲ信号の値に応じて、Ｘレジスタ２２と
Ｙレジスタ２３からの表示アドレスをインクリメント
か、デクリメントして、または、無処理でそのまま出力
する。そして、Ｘレジスタ２２が、更新されたＸ座標値
をＸＯＵＴ信号として出力し、Ｙレジスタ２３が、更新
されたＹ座標値をＹＯＵＴ信号として出力する。
よびＡＵＰ信号が共に非アクティブの場合、ＡＬＵ２０
とＡＬＵ２１はそれぞれ、Ｘレジスタ２２とＹレジスタ
２３からの表示アドレスを取り込みそのまま出力する。
ＡＳＥＴ信号がアクティブになると、ＡＤＩ信号の表示
アドレスを取り込み出力する。ＡＵＰ信号がアクティブ
になると、ＤＩＲ信号の値に応じて、Ｘレジスタ２２と
Ｙレジスタ２３からの表示アドレスをインクリメント
か、デクリメントして、または、無処理でそのまま出力
する。そして、Ｘレジスタ２２が、更新されたＸ座標値
をＸＯＵＴ信号として出力し、Ｙレジスタ２３が、更新
されたＹ座標値をＹＯＵＴ信号として出力する。
【００１８】図３に、ＤＩＲ信号の値と、表示アドレス
の更新方向の対応を示す。ＤＩＲ信号は３ビットのデー
タにより、図３に示す表示画面を８分割した方向のいず
れかの方向を指定する。ＡＬＵ２０とＡＬＵ２１は、こ
のＤＩＲ信号をデコードすることで、アドレスの更新内
容を決定する。例えばＤＩＲ信号が”０００”の時は、
ＡＬＵ２０がＸレジスタ２２の出力データをインクリメ
ントして出力し、ＡＬＵ２１はＹレジスタ２３の出力デ
ータをそのまま出力する。なお、本実施形態では、Ｘ座
標とＹ座標の更新を、ＡＬＵ２０とＡＬＵ２１により個
別に行っているが、１つのＡＬＵにより時分割で行うよ
うに構成することも可能である。
の更新方向の対応を示す。ＤＩＲ信号は３ビットのデー
タにより、図３に示す表示画面を８分割した方向のいず
れかの方向を指定する。ＡＬＵ２０とＡＬＵ２１は、こ
のＤＩＲ信号をデコードすることで、アドレスの更新内
容を決定する。例えばＤＩＲ信号が”０００”の時は、
ＡＬＵ２０がＸレジスタ２２の出力データをインクリメ
ントして出力し、ＡＬＵ２１はＹレジスタ２３の出力デ
ータをそのまま出力する。なお、本実施形態では、Ｘ座
標とＹ座標の更新を、ＡＬＵ２０とＡＬＵ２１により個
別に行っているが、１つのＡＬＵにより時分割で行うよ
うに構成することも可能である。
【００１９】図４は、アドレス変換部３のブロック図で
ある。
ある。
【００２０】アドレス変換部３は、アドレス更新部２か
らのＸＯＵＴ信号とＹＯＵＴ信号に対し、加減算やビッ
トの並び変えなどの演算を施すことで、メモリの行アド
レス（ＲＯＷ）信号と列アドレス（ＣＯＬ）信号を生成
するアドレス変換論理部３０と、ＲＯＷ信号とＣＯＬ信
号のいずれか一方を選択して出力するセレクタ３３と、
アドレス変換論理部３０が出力する行アドレスの変更を
検出するアドレス比較論理部３１により構成される。
らのＸＯＵＴ信号とＹＯＵＴ信号に対し、加減算やビッ
トの並び変えなどの演算を施すことで、メモリの行アド
レス（ＲＯＷ）信号と列アドレス（ＣＯＬ）信号を生成
するアドレス変換論理部３０と、ＲＯＷ信号とＣＯＬ信
号のいずれか一方を選択して出力するセレクタ３３と、
アドレス変換論理部３０が出力する行アドレスの変更を
検出するアドレス比較論理部３１により構成される。
【００２１】アドレス比較論理部３１は内部レジスタと
比較器（図示略）を備え、タイミング生成部５からＲＯ
ＷＳＥＴ信号を入力する。ＲＯＷＳＥＴ信号がアクティ
ブの時に、アドレス変換論理部３０からの行アドレスを
内部レジスタが保持する。比較器は、内部レジスタが保
持する行アドレスと、アドレス変換論理３０から出力さ
れる行アドレスとを比較し、行アドレスの変更を検出し
た場合に、出力信号であるＰＡＧＥＯＵＴ信号をアクテ
ィブにする。
比較器（図示略）を備え、タイミング生成部５からＲＯ
ＷＳＥＴ信号を入力する。ＲＯＷＳＥＴ信号がアクティ
ブの時に、アドレス変換論理部３０からの行アドレスを
内部レジスタが保持する。比較器は、内部レジスタが保
持する行アドレスと、アドレス変換論理３０から出力さ
れる行アドレスとを比較し、行アドレスの変更を検出し
た場合に、出力信号であるＰＡＧＥＯＵＴ信号をアクテ
ィブにする。
【００２２】メモリセル部４は、一般的なＤＲＡＭと同
じ内部構成を有する。なお、同期式ＤＲＡＭなど、ＤＲ
ＡＭプロセスで実現している他のメモリの構成と同じに
することも可能である。
じ内部構成を有する。なお、同期式ＤＲＡＭなど、ＤＲ
ＡＭプロセスで実現している他のメモリの構成と同じに
することも可能である。
【００２３】図５に、タイミング生成部５の入出力信号
を示す。
を示す。
【００２４】図において、ＡＤＩ信号は上記ＡＤ信号の
入力成分の信号である。このＡＤＩ信号で送られる画像
データはＤＱ信号によりメモリセル部４に供給される。
ＡＤＯ信号は、上記ＡＤ信号の出力成分の信号であり、
メモリセル部４からＤＱ信号により供給される画像デー
タを送る。ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号およびＯ
Ｅ信号は、メモリセル部４に供給される制御信号であ
り、画像メモリ１の入力信号であるＣＳ信号、ＡＳＥＬ
信号、ＲＷ信号と、アドレス変換部からのＰＡＧＥＯＵ
Ｔ信号と、タイミング生成部５の内部ステータスとに応
じて生成される。
入力成分の信号である。このＡＤＩ信号で送られる画像
データはＤＱ信号によりメモリセル部４に供給される。
ＡＤＯ信号は、上記ＡＤ信号の出力成分の信号であり、
メモリセル部４からＤＱ信号により供給される画像デー
タを送る。ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号およびＯ
Ｅ信号は、メモリセル部４に供給される制御信号であ
り、画像メモリ１の入力信号であるＣＳ信号、ＡＳＥＬ
信号、ＲＷ信号と、アドレス変換部からのＰＡＧＥＯＵ
Ｔ信号と、タイミング生成部５の内部ステータスとに応
じて生成される。
【００２５】アドレス更新部２の制御信号であるＡＳＥ
Ｔ信号とＡＵＰ信号は、画像メモリ１の入力信号である
ＣＳ信号とＡＳＥＬ信号に応じて生成される。具体的に
は、ＡＳＥＴ信号は、外部から供給される表示アドレス
の設定を指示する信号であるので、ＣＳ信号およびＡＳ
ＥＬ信号が共にアクティブの時にアクティブとなる。Ａ
ＵＰ信号は、表示アドレスの更新を指示する信号である
ので、ＣＳ信号がアクティブで、ＡＳＥＬ信号が非アク
ティブの時、つまり、画像データの入出力時にアクティ
ブとなる。
Ｔ信号とＡＵＰ信号は、画像メモリ１の入力信号である
ＣＳ信号とＡＳＥＬ信号に応じて生成される。具体的に
は、ＡＳＥＴ信号は、外部から供給される表示アドレス
の設定を指示する信号であるので、ＣＳ信号およびＡＳ
ＥＬ信号が共にアクティブの時にアクティブとなる。Ａ
ＵＰ信号は、表示アドレスの更新を指示する信号である
ので、ＣＳ信号がアクティブで、ＡＳＥＬ信号が非アク
ティブの時、つまり、画像データの入出力時にアクティ
ブとなる。
【００２６】アドレス変換部３の制御信号であるＲＯＷ
ＳＥＴ信号とＲＯＷＳＥＬ信号は、タイミング生成部５
の内部ステータスと、アドレス変換部３のＰＡＧＥＯＵ
Ｔ信号より生成される。具体的には、ＲＯＷＳＥＴ信号
は、比較論理部３１の内部レジスタの設定信号であるの
で、ＰＡＧＥＯＵＴ信号がアクティブとなった時点でア
クティブとなる。ＲＯＷＳＥＬ信号は、セレクタ３３の
選択信号であるため、行アドレスを設定するときの一定
期間アクティブとなる。
ＳＥＴ信号とＲＯＷＳＥＬ信号は、タイミング生成部５
の内部ステータスと、アドレス変換部３のＰＡＧＥＯＵ
Ｔ信号より生成される。具体的には、ＲＯＷＳＥＴ信号
は、比較論理部３１の内部レジスタの設定信号であるの
で、ＰＡＧＥＯＵＴ信号がアクティブとなった時点でア
クティブとなる。ＲＯＷＳＥＬ信号は、セレクタ３３の
選択信号であるため、行アドレスを設定するときの一定
期間アクティブとなる。
【００２７】ＷＡＩＴ信号は、画像メモリ１へのアクセ
スを中断させるための信号であり、行アドレスの変更時
にメモリセル部４のセルに対し画像データの格納や取り
出しが行われる期間、すなわち、外部からのアクセスを
連続して処理できなくなる期間にアクティブとなる。な
お、ＲＯＷＳＥＬ信号とＷＡＩＴ信号がアクティブとな
る期間は、メモリセル部４の応答特性によって決まる。
スを中断させるための信号であり、行アドレスの変更時
にメモリセル部４のセルに対し画像データの格納や取り
出しが行われる期間、すなわち、外部からのアクセスを
連続して処理できなくなる期間にアクティブとなる。な
お、ＲＯＷＳＥＬ信号とＷＡＩＴ信号がアクティブとな
る期間は、メモリセル部４の応答特性によって決まる。
【００２８】次に、グラフィックシステムを定義して、
画像メモリ１の動作を説明する。
画像メモリ１の動作を説明する。
【００２９】図６に、画像メモリ１を使用したグラフィ
ックシステムの構成を示す。図において、ＣＰＵ１００
は、ハードディスク（ＨＤ）２００に格納されているプ
ログラムや図形情報をメインメモリ３００に転送し、転
送したプログラムに従って座標計算や輝度計算を行うこ
とで、描画する図形の各頂点の画素情報（表示アドレ
ス、画像データ）を求め、その結果をコントローラ４０
０に出力する。コントローラ４００は、供給される画素
情報から、図形を構成する全ての画素の画素情報を生成
して画像メモリ１に出力する。また、コントローラ４０
０は、画像メモリ１に格納されている画像データを表示
タイミングに合わせて順次に読み出す。読み出された画
像データは、ＤＡＣ５００においてアナログのビデオ信
号に変換された後に、ＣＲＴ６００に表示される。
ックシステムの構成を示す。図において、ＣＰＵ１００
は、ハードディスク（ＨＤ）２００に格納されているプ
ログラムや図形情報をメインメモリ３００に転送し、転
送したプログラムに従って座標計算や輝度計算を行うこ
とで、描画する図形の各頂点の画素情報（表示アドレ
ス、画像データ）を求め、その結果をコントローラ４０
０に出力する。コントローラ４００は、供給される画素
情報から、図形を構成する全ての画素の画素情報を生成
して画像メモリ１に出力する。また、コントローラ４０
０は、画像メモリ１に格納されている画像データを表示
タイミングに合わせて順次に読み出す。読み出された画
像データは、ＤＡＣ５００においてアナログのビデオ信
号に変換された後に、ＣＲＴ６００に表示される。
【００３０】以下では、表示画面のサイズは、Ｘ軸方向
に６４０画素、Ｙ軸方向に４８０画素とし、各画素の色
や輝度を示す画像データは３２ビットとする。また、画
像メモリ１のメモリセルの容量は、１０２４×５１２×
３２ビットの１６Ｍビットとする。
に６４０画素、Ｙ軸方向に４８０画素とし、各画素の色
や輝度を示す画像データは３２ビットとする。また、画
像メモリ１のメモリセルの容量は、１０２４×５１２×
３２ビットの１６Ｍビットとする。
【００３１】このときの、メモリセル部４の格納アドレ
スと、表示アドレスとの対応関係を図７を用いて説明す
る。
スと、表示アドレスとの対応関係を図７を用いて説明す
る。
【００３２】図７（ａ）は、メモリセル部４におけるア
クセス単位であるページと、表示アドレスの対応を示し
ている。表示画面をＸ軸方向に４分割し、各分割単位に
おいて連続する４ラスター（走査線）を１ブロックとし
てメモリセル部４の１ページ（１行）に割り当ててい
る。一般に、ＤＲＡＭプロセスのメモリには、同一ペー
ジの格納データに対しては連続して高速にアクセスでき
るという特徴がある。このため、表示画面上でＸ軸方
向、Ｙ軸方向にそれぞれ幅を持つブロックを同一のペー
ジに割り当てることで、Ｙ座標値の異なる画素群（例え
ば、斜線を構成する画素群）の画像データを高速に画像
メモリ１に格納することができる。
クセス単位であるページと、表示アドレスの対応を示し
ている。表示画面をＸ軸方向に４分割し、各分割単位に
おいて連続する４ラスター（走査線）を１ブロックとし
てメモリセル部４の１ページ（１行）に割り当ててい
る。一般に、ＤＲＡＭプロセスのメモリには、同一ペー
ジの格納データに対しては連続して高速にアクセスでき
るという特徴がある。このため、表示画面上でＸ軸方
向、Ｙ軸方向にそれぞれ幅を持つブロックを同一のペー
ジに割り当てることで、Ｙ座標値の異なる画素群（例え
ば、斜線を構成する画素群）の画像データを高速に画像
メモリ１に格納することができる。
【００３３】図７（ｂ）に、メモリセル部４の１ページ
分の画像データの配置を示す。１行１０２４カラムを４
つに分割し、第０〜１５９カラムに第ｎラスタの１６０
画素を割り当て、同様に、第２５６〜４１５カラム、第
５１２〜６７１カラム、第７６８〜９２７カラムにそれ
ぞれ、第ｎ＋１、ｎ＋２、ｎ＋３ラスタの各１６０画素
を割り当てる。
分の画像データの配置を示す。１行１０２４カラムを４
つに分割し、第０〜１５９カラムに第ｎラスタの１６０
画素を割り当て、同様に、第２５６〜４１５カラム、第
５１２〜６７１カラム、第７６８〜９２７カラムにそれ
ぞれ、第ｎ＋１、ｎ＋２、ｎ＋３ラスタの各１６０画素
を割り当てる。
【００３４】以上の対応関係を実現するアドレス変換論
理部３０の処理を、式（１）〜式（３）に示す。
理部３０の処理を、式（１）〜式（３）に示す。
【００３５】 ＲＯＷ［８：２］＝ＹＯＵＴ／４ ・・・（１） ＲＯＷ［１：０］＝ＸＯＵＴ／１６０ ・・・（２） ＣＯＬ［８：０］＝ＹＯＵＴ［１：０］×２５６＋ＸＯＵＴ−１６０×（ ＸＯＵＴ／１６０） ・・・（３） ここで、信号名に付された[ａ：ｂ]は、その信号の第ａ
ビットから第ｂビットのデータを示す。また、各除算の
結果は全て整数値に丸めた値をとるものとする。
ビットから第ｂビットのデータを示す。また、各除算の
結果は全て整数値に丸めた値をとるものとする。
【００３６】次に、図８に示す矢印図形を描画する場合
を例に、グラフィックシステムと画像メモリ１の動作を
説明する。
を例に、グラフィックシステムと画像メモリ１の動作を
説明する。
【００３７】ＣＰＵ１００は、図形の頂点の画素情報を
コントローラ４００に出力する。このとき、画素情報に
含まれる表示アドレス（Ｘ，Ｙ）は、（２，２）、
（４，２）、（５，１）、（７，３）、（５，５）、
（４，４）、（２，４）の順で出力される。コントロー
ラ４００は、上記画素情報を取り込んで、図形を構成す
る全ての画素の表示アドレスと画像データを生成し、そ
の結果を制御信号と共に順次画像メモリ１に出力する。
ただし、ここでは描画図形の画素が隣接しているため、
描画開始時（画像データの格納開始時）のみ表示アドレ
スを出力し、以降は、表示アドレス間の差分（更新方
向）をＤＩＲ信号で出力する。
コントローラ４００に出力する。このとき、画素情報に
含まれる表示アドレス（Ｘ，Ｙ）は、（２，２）、
（４，２）、（５，１）、（７，３）、（５，５）、
（４，４）、（２，４）の順で出力される。コントロー
ラ４００は、上記画素情報を取り込んで、図形を構成す
る全ての画素の表示アドレスと画像データを生成し、そ
の結果を制御信号と共に順次画像メモリ１に出力する。
ただし、ここでは描画図形の画素が隣接しているため、
描画開始時（画像データの格納開始時）のみ表示アドレ
スを出力し、以降は、表示アドレス間の差分（更新方
向）をＤＩＲ信号で出力する。
【００３８】図９に、画像メモリ１のタイムチャートを
示す。
示す。
【００３９】サイクルＴ０において、コントローラ４０
０からのＡＳＥＬ信号およびＣＳ信号がアクティブとな
ることで、ＡＳＥＴ信号がアクティブとなり、アドレス
更新部２内のＸレジスタ２２とＹレジスタ２３に、ＡＤ
信号で送られる描画開始画素の表示アドレス（２，２）
が設定される。
０からのＡＳＥＬ信号およびＣＳ信号がアクティブとな
ることで、ＡＳＥＴ信号がアクティブとなり、アドレス
更新部２内のＸレジスタ２２とＹレジスタ２３に、ＡＤ
信号で送られる描画開始画素の表示アドレス（２，２）
が設定される。
【００４０】サイクルＴ１では、コントローラ４００か
らのＡＳＥＬ信号が非アクティブになることで、Ｘレジ
スタ２２とＹレジスタ２３に設定された表示アドレス
が、アドレス変換部３のアドレス変換論理部３０におい
て格納アドレス（Ｒ０，Ｃ０）に変換される。そして、
行アドレスＲ０のメモリセルの格納データ列がセンスア
ンプに転送され、ＣＡＳ信号の立ち下がりおいて、転送
された格納データ列の内の列アドレスＣ０に対応する格
納データがセンスアンプ上で、ＡＤ信号で送られる画像
データｄ０に置き換えられる。一方、アドレス更新部２
では、ＡＵＰ信号がアクティブとなることで表示アドレ
スの更新を行う。このときＤＩＲ信号の値が”０００”
であるため、Ｘレジスタ２２の格納アドレスが＋１さ
れ、Ｙレジスタ２３の格納アドレスはそのまま保持され
る。
らのＡＳＥＬ信号が非アクティブになることで、Ｘレジ
スタ２２とＹレジスタ２３に設定された表示アドレス
が、アドレス変換部３のアドレス変換論理部３０におい
て格納アドレス（Ｒ０，Ｃ０）に変換される。そして、
行アドレスＲ０のメモリセルの格納データ列がセンスア
ンプに転送され、ＣＡＳ信号の立ち下がりおいて、転送
された格納データ列の内の列アドレスＣ０に対応する格
納データがセンスアンプ上で、ＡＤ信号で送られる画像
データｄ０に置き換えられる。一方、アドレス更新部２
では、ＡＵＰ信号がアクティブとなることで表示アドレ
スの更新を行う。このときＤＩＲ信号の値が”０００”
であるため、Ｘレジスタ２２の格納アドレスが＋１さ
れ、Ｙレジスタ２３の格納アドレスはそのまま保持され
る。
【００４１】そして、サイクルＴ２では、更新により得
た表示アドレス（３，２）が格納アドレスに変換され、
格納アドレスに対応するメモリセルの格納データがセン
スアンプ上で画像データｄ１に置き換えられる。サイク
ルＴ３〜Ｔ６でも同様に、アドレス更新部２がＤＩＲ信
号に従って表示アドレスを順次更新し、格納データの置
き換えが行われる。
た表示アドレス（３，２）が格納アドレスに変換され、
格納アドレスに対応するメモリセルの格納データがセン
スアンプ上で画像データｄ１に置き換えられる。サイク
ルＴ３〜Ｔ６でも同様に、アドレス更新部２がＤＩＲ信
号に従って表示アドレスを順次更新し、格納データの置
き換えが行われる。
【００４２】サイクルＴ７では、アドレス更新部２の出
力する表示アドレスが（６，４）となり、アドレス変換
部３が出力する格納アドレスは、行アドレスの変化した
（Ｒ１，Ｃ６）となる。アドレス比較論理３１では、こ
の行アドレス値Ｒ１と内部レジスタの格納値Ｒ０との不
一致を検出して、ＰＡＧＥＯＵＴ信号をアクティブにす
る。これにより、ＲＯＷＳＥＴ信号がアクティブとなっ
て、内部レジスタにＲ１が設定される。タイミング生成
部５は、ＰＡＧＥＯＵＴ信号に応じて、格納アドレスの
更新のためにＲＡＳ信号およびＣＡＳ信号を立ち上げ、
さらに、ＷＡＩＴ信号をアクティブにして画像メモリ１
へのアクセスを中断させる。
力する表示アドレスが（６，４）となり、アドレス変換
部３が出力する格納アドレスは、行アドレスの変化した
（Ｒ１，Ｃ６）となる。アドレス比較論理３１では、こ
の行アドレス値Ｒ１と内部レジスタの格納値Ｒ０との不
一致を検出して、ＰＡＧＥＯＵＴ信号をアクティブにす
る。これにより、ＲＯＷＳＥＴ信号がアクティブとなっ
て、内部レジスタにＲ１が設定される。タイミング生成
部５は、ＰＡＧＥＯＵＴ信号に応じて、格納アドレスの
更新のためにＲＡＳ信号およびＣＡＳ信号を立ち上げ、
さらに、ＷＡＩＴ信号をアクティブにして画像メモリ１
へのアクセスを中断させる。
【００４３】この状態は、メモリセル部４のセンスアン
プとメモリセル群の間でデータの受け渡しが完了するま
で続く。具体的には、サイクルＴ８までに、センスアン
プ上の画像データが行アドレスＲ０のメモリセル群に格
納され、サイクルＴ９，Ｔ１０で、行アドレスＲ１のメ
モリセルの格納データがセンスアンプに転送される。こ
れにより行アドレスＲ１によるアクセスが可能となり、
サイクルＴ１１では、タイミング生成部５がＷＡＩＴ信
号を非アクティブにし、ＣＡＳ信号を立ち下げて画像デ
ータｄ６をセンスアンプに取り込む。
プとメモリセル群の間でデータの受け渡しが完了するま
で続く。具体的には、サイクルＴ８までに、センスアン
プ上の画像データが行アドレスＲ０のメモリセル群に格
納され、サイクルＴ９，Ｔ１０で、行アドレスＲ１のメ
モリセルの格納データがセンスアンプに転送される。こ
れにより行アドレスＲ１によるアクセスが可能となり、
サイクルＴ１１では、タイミング生成部５がＷＡＩＴ信
号を非アクティブにし、ＣＡＳ信号を立ち下げて画像デ
ータｄ６をセンスアンプに取り込む。
【００４４】サイクルＴ１２以降では、ＤＩＲ信号に従
って表示アドレスが順次更新され、画像データｄ７〜ｄ
１０の格納が行われる。サイクルＴ１５で最後のデータ
ｄ１０が格納されると、サイクルＴ１６ではコントロー
ラ４００からのＣＳ信号が非アクティブ、ＡＳＥＬ信号
がアクティブとなり、画像メモリ１へのアクセスが終了
する。
って表示アドレスが順次更新され、画像データｄ７〜ｄ
１０の格納が行われる。サイクルＴ１５で最後のデータ
ｄ１０が格納されると、サイクルＴ１６ではコントロー
ラ４００からのＣＳ信号が非アクティブ、ＡＳＥＬ信号
がアクティブとなり、画像メモリ１へのアクセスが終了
する。
【００４５】ところで、ＤＩＲ信号は、図９に示すよう
に画像データと完全に同期して送られ、データ量も３ビ
ットと少ないため、この信号をＡＤ信号の各画像データ
に含めて画像メモリ１に与えることが可能である。
に画像データと完全に同期して送られ、データ量も３ビ
ットと少ないため、この信号をＡＤ信号の各画像データ
に含めて画像メモリ１に与えることが可能である。
【００４６】なお、以上のグラフィックシステムでは１
つの画像メモリ１に１画面分の画像データを格納してい
るが、２つ以上の画像メモリ１を用いて各メモリに画像
データを割り振ることも可能である。例えば、２つの画
像メモリ１を用いて、一方のメモリに表示アドレスのＸ
座標値が偶数となる画像データを格納し、他方のメモリ
にＸ座標値が奇数となる画像データを格納することがで
きる。この場合、式（２）、（３）のＸＯＵＴがＸＯＵ
Ｔ／２となるようにアドレス変換部３を構成し、設定ま
たは更新されたＸＯＵＴ信号の最下位ビットに応じて自
分へのアクセスか否かを判定する手段を各画像メモリ１
に設ければよい。なお、以上の割り当て方法の他に、表
示画面を単純にＸ軸方向またはＹ軸方向に分割したもの
を各メモリに割り当てる方法や、画像データのビット単
位で割り当てる方法もとれる。このように複数の画像メ
モリ１に画像データを分割して割り当てることで、大量
の画像データを表示することや、アクセスの高速化が可
能となる。
つの画像メモリ１に１画面分の画像データを格納してい
るが、２つ以上の画像メモリ１を用いて各メモリに画像
データを割り振ることも可能である。例えば、２つの画
像メモリ１を用いて、一方のメモリに表示アドレスのＸ
座標値が偶数となる画像データを格納し、他方のメモリ
にＸ座標値が奇数となる画像データを格納することがで
きる。この場合、式（２）、（３）のＸＯＵＴがＸＯＵ
Ｔ／２となるようにアドレス変換部３を構成し、設定ま
たは更新されたＸＯＵＴ信号の最下位ビットに応じて自
分へのアクセスか否かを判定する手段を各画像メモリ１
に設ければよい。なお、以上の割り当て方法の他に、表
示画面を単純にＸ軸方向またはＹ軸方向に分割したもの
を各メモリに割り当てる方法や、画像データのビット単
位で割り当てる方法もとれる。このように複数の画像メ
モリ１に画像データを分割して割り当てることで、大量
の画像データを表示することや、アクセスの高速化が可
能となる。
【００４７】以上で説明したように、本実施形態の画像
メモリ１では、表示位置が近接する画素群の画像データ
を格納する場合、初めに格納する画像データの表示アド
レスのみ外部から取り込み、他の画素の表示アドレスは
ＤＩＲ信号に従って内部で生成する。このため、ＤＡ信
号から画像データを連続して取り込み、格納することが
可能となり、その格納は従来技術より高速となる。
メモリ１では、表示位置が近接する画素群の画像データ
を格納する場合、初めに格納する画像データの表示アド
レスのみ外部から取り込み、他の画素の表示アドレスは
ＤＩＲ信号に従って内部で生成する。このため、ＤＡ信
号から画像データを連続して取り込み、格納することが
可能となり、その格納は従来技術より高速となる。
【００４８】また、メモリセル部４へ供給する行アドレ
スが変化する場合には、画像メモリ１は、行アドレスの
変更に伴う処理を自律で行い、その処理の間、ＷＡＩＴ
信号により外部からのアクセスを中断させる。このた
め、コントローラ４００では画像メモリ１における行ア
ドレスを全く意識することなくアクセスを行うことがで
き、アクセス時の処理負荷は従来技術に対し低減する。
スが変化する場合には、画像メモリ１は、行アドレスの
変更に伴う処理を自律で行い、その処理の間、ＷＡＩＴ
信号により外部からのアクセスを中断させる。このた
め、コントローラ４００では画像メモリ１における行ア
ドレスを全く意識することなくアクセスを行うことがで
き、アクセス時の処理負荷は従来技術に対し低減する。
【００４９】また、従来技術で外部の表示制御回路が行
っていたアドレス変換などの機能を画像メモリ１が備え
たことで、画像メモリ１を用いるグラフィックシステム
の回路規模は減少する。また、ＤＩＲ信号の情報をＡＤ
信号に挿入することで、信号線数も削減される。
っていたアドレス変換などの機能を画像メモリ１が備え
たことで、画像メモリ１を用いるグラフィックシステム
の回路規模は減少する。また、ＤＩＲ信号の情報をＡＤ
信号に挿入することで、信号線数も削減される。
【００５０】また、上記グラフィックシステムにおいて
は、画像メモリ１へのアクセス制御を全てコントローラ
４００が行い、ＣＰＵ１００は図形の頂点の画素の情報
を出力するだけでよい。このため、ＣＰＵ１００の処理
負荷も従来技術に対し軽減される。
は、画像メモリ１へのアクセス制御を全てコントローラ
４００が行い、ＣＰＵ１００は図形の頂点の画素の情報
を出力するだけでよい。このため、ＣＰＵ１００の処理
負荷も従来技術に対し軽減される。
【００５１】
【発明の効果】本発明によれば、表示位置が近接する画
素群の画像データを、より高速に格納する画像メモリを
提供することができる。
素群の画像データを、より高速に格納する画像メモリを
提供することができる。
【００５２】また、処理能力のより高い画像表示システ
ムを提供することができる。
ムを提供することができる。
【図１】 本発明の画像メモリの機能ブロック図。
【図２】 本発明の画像メモリのアドレス更新部のブロ
ック図。
ック図。
【図３】 ＤＩＲ信号の値と、表示アドレスの更新方向
との対応を示す図。
との対応を示す図。
【図４】 本発明の画像メモリのアドレス変換部の機能
ブロック図。
ブロック図。
【図５】 本発明の画像メモリのタイミング生成部の入
出力信号を示す図。
出力信号を示す図。
【図６】 本発明の画像メモリを用いたグラフィックシ
ステムの構成図。
ステムの構成図。
【図７】 本発明の画像メモリにおける、表示アドレス
（Ｘ，Ｙ）とメモリの格納アドレス（行，列）との対応
を示す図。
（Ｘ，Ｙ）とメモリの格納アドレス（行，列）との対応
を示す図。
【図８】 本発明の画像メモリの動作を説明するための
図形描画例を示す図。
図形描画例を示す図。
【図９】 本発明の画像メモリの動作を説明するための
タイムチャート。
タイムチャート。
【図１０】 従来例のグラフィックシステムを説明する
ための構成図。
ための構成図。
【図１１】 従来例の表示制御回路のブロック図。
１…画像メモリ、２…アドレス更新部、３…アドレス変
換部、４…メモリセル、５…タイミング生成部、２０，
２１…ＡＬＵ、２２，２３…レジスタ、３０…アドレス
変換論理部、３１…アドレス比較論理部、１００…ＣＰ
Ｕ、２００…ハードディスク、３００…メインメモリ、
４００…グラフィックコントローラ、５００…ＤＡＣ、
６００…ＣＲＴ。
換部、４…メモリセル、５…タイミング生成部、２０，
２１…ＡＬＵ、２２，２３…レジスタ、３０…アドレス
変換論理部、３１…アドレス比較論理部、１００…ＣＰ
Ｕ、２００…ハードディスク、３００…メインメモリ、
４００…グラフィックコントローラ、５００…ＤＡＣ、
６００…ＣＲＴ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/18 Ｇ０９Ｇ 5/18
Claims (8)
- 【請求項１】画素の表示画面における表示位置を示す表
示アドレス（Ｘ座標，Ｙ座標）を取り込む手段と、 複数のメモリセルからなるメモリセル部と、 前記取り込まれた表示アドレスを保持する保持手段と、 当該保持手段が保持している表示アドレスを、前記メモ
リセル部の格納位置を示す格納アドレスに変換するアド
レス変換手段と、 変換により得られた格納アドレスに対応する前記メモリ
セル部内のメモリセルにアクセスする手段と、 前記表示画面における前記表示アドレスの更新の方向を
示す更新方向データを取り込み、取り込んだ更新方向デ
ータに応じて、前記保持手段が保持している表示アドレ
スをＸ座標とＹ座標のそれぞれについて個別に更新する
アドレス更新手段とを備えることを特徴とする画像メモ
リ。 - 【請求項２】請求項１記載の画像メモリであって、 前記表示アドレスは、画像データと時分割で多重化され
て供給されることを特徴とする画像メモリ。 - 【請求項３】請求項１記載の画像メモリであって、 前記アドレス更新手段が行う更新は、前記表示アドレス
のＸ座標とＹ座標の各々に対し、所定の数値の加算もし
くは減算を施す、または、前記Ｘ座標とＹ座標の一方に
対し、所定の数値の加算もしくは減算を施すものである
ことを特徴とする画像メモリ。 - 【請求項４】請求項１記載の画像メモリであって、 前記メモリセル部は、ダイナミックＲＡＭであり、 前記アドレス変換手段により得られる格納アドレスは、
前記メモリセル部の行アドレスと列アドレスを示し、 前記アドレス変換手段により得られる行アドレスの変化
を検出する手段と、 行アドレスの変化が検出された場合に、所定の期間だけ
外部にアクセスの中断を指示する信号を出力する手段を
有することを特徴とする画像メモリ。 - 【請求項５】請求項４記載の画像メモリであって、 同一の行アドレスで前記メモリセル部に格納されている
画像データは、前記表示画面においてＸ軸方向とＹ軸方
向にそれぞれ複数画素の幅を持つブロック内の画素の値
を示すことを特徴とする画像メモリ。 - 【請求項６】画素の表示画面における表示位置を示す表
示アドレス（Ｘ座標，Ｙ座標）と、当該表示アドレスの
表示画面における更新の方向を示す更新方向データとが
時分割で多重化されたデータを取り込み、取り込んだデ
ータから前記表示アドレスと更新方向データを抽出する
手段と、 複数のメモリセルからなるメモリセル部と、 前記抽出された表示アドレスを保持する保持手段と、 当該保持手段が保持している表示アドレスを、前記メモ
リセル部の格納位置を示す格納アドレスに変換するアド
レス変換手段と、 変換により得られた格納アドレスに対応する前記メモリ
セル部内のメモリセルにアクセスする手段と、 前記抽出された更新方向データに応じて、前記保持手段
が保持している表示アドレスをＸ座標とＹ座標のそれぞ
れについて個別に更新するアドレス更新手段とを備える
ことを特徴とする画像メモリ。 - 【請求項７】請求項６記載の画像メモリであって、 前記表示アドレスは、画像データと時分割で多重化され
て供給され、 前記更新方向データは、前記画像データと多重化されて
供給されることを特徴とする画像メモリ。 - 【請求項８】請求項１または６記載の画像メモリと、 画像を表示するディスプレイと、 当該ディスプレイに表示する画像の情報の生成もしくは
管理を行うプロセッサと、 前記プロセッサより供給される画像の情報から、当該画
像を構成する画素の表示アドレスもしくは当該表示アド
レスの更新方向データを生成し、生成した表示アドレス
もしくは更新方向データにより前記画像メモリにアクセ
スするアクセス制御回路と、 前記画像メモリに格納されている画像データが表す画像
を前記ディスプレイに表示させる回路とを備えることを
特徴とする画像表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050186A JPH09244620A (ja) | 1996-03-07 | 1996-03-07 | 画像メモリおよび画像表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8050186A JPH09244620A (ja) | 1996-03-07 | 1996-03-07 | 画像メモリおよび画像表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09244620A true JPH09244620A (ja) | 1997-09-19 |
Family
ID=12852158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8050186A Pending JPH09244620A (ja) | 1996-03-07 | 1996-03-07 | 画像メモリおよび画像表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09244620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104200789A (zh) * | 2014-09-18 | 2014-12-10 | 友达光电股份有限公司 | 显示装置、像素电路及像素电路驱动方法 |
-
1996
- 1996-03-07 JP JP8050186A patent/JPH09244620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104200789A (zh) * | 2014-09-18 | 2014-12-10 | 友达光电股份有限公司 | 显示装置、像素电路及像素电路驱动方法 |
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