JPH09106374A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２バンク構成であってバースト動作可能なメ
モリを効率よく使って画像ビットイメージを読み書きで
きる画像メモリ装置を提供することを課題とする。 【解決手段】 シンクロナスＤＲＡＭに表示画像を構成
する画素にかかる画素情報が格納される画像メモリ装置
であって、前記表示画像は一のロウ空間に格納すること
のできる画素情報の数と同数の画素からなる領域に区画
される。そして、隣り合う前記領域の一方の領域を構成
する画素にかかる画素情報は、該領域において一方向に
連続する画素にかかる画素情報が連続するアドレス空間
に格納されるように、２バンクのうちのいずれか一方の
バンクの一のロウ空間内に格納され、他方の領域を構成
する画素にかかる画素情報は、該領域において一方向に
連続する画素にかかる画素情報が連続するアドレス空間
に格納されるように、他方のバンクの一のロウ空間内に
格納されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像メモリ装置に
関し、特に、２バンク構成であってバースト動作を行う
ことのできるメモリを利用する画像メモリ装置に関す
る。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、画
像処理装置の処理速度の高速化に伴って、画像情報を高
速で読み書きすることのできるメモリが求められてい
る。そして、この要求に応えうるメモリの一つとしてシ
ンクロナスＤＲＡＭあるいはシンクロナスグラフィック
ＲＡＭと呼ばれる高速ＤＲＡＭが普及しつつある。この
シンクロナスＤＲＡＭは、独立したアドレス空間をもつ
２つのバンクが設けられていて、各々のバンクは独立に
動作できるという特徴を有している。また、このシンク
ロナスＤＲＡＭは、同一カラム空間における連続するア
ドレスに格納されたデータにシーケンシャルにアクセス
するバースト動作を行うことによってデータへの高速ア
クセスを実現している。

【０００３】本発明は、こうした技術的背景のもとでな
されたものであって、２バンク構成であってバースト動
作可能なメモリを効率よく使って画像ビットイメージを
読み書きできる画像メモリ装置を提供することを課題と
する。

【０００４】

【課題を解決するための手段】請求項１記載の発明は、
表示画像を構成する画素にかかる画素情報が所与のメモ
リに格納される画像メモリ装置であって、前記メモリ
は、各々独立に動作をさせることのできる複数のバンク
を有し、該複数のバンクのうちバンク切替信号により特
定される一のバンクにおける、ロウアドレスとカラムア
ドレスにより特定されるアドレスから、同一のロウ空間
における連続するアドレス空間の所与の個数のデータに
対して、クロックに同期した連続アクセス可能に形成さ
れ、前記表示画像は、前記メモリの一のバンクにおける
一のロウ空間に格納することのできる画素情報の数と同
数の画素からなる領域に区画され、隣り合う前記領域の
一方の領域を構成する画素にかかる画素情報は、該領域
において一方向に連続する画素にかかる画素情報が連続
するアドレス空間に格納されるように、前記複数のバン
クにおける一のバンクの一のロウ空間内に格納され、他
方の領域を構成する画素にかかる画素情報は、該領域に
おいて一方向に連続する画素にかかる画素情報が連続す
るアドレス空間に格納されるように、前記複数のバンク
における前記一のバンクとは異なるバンクの一のロウ空
間内に格納されることを特徴とする。

【０００５】請求項１記載の発明によれば、同一ロウ空
間には表示画像における一定の領域を構成する画素の画
素情報が読み書きされる。このとき、表示画像において
一方向に連続する画素にかかる画素情報は、同一ロウ空
間においてカラムアドレスが連続するアドレス空間に読
み書きされる。また、隣り合う領域を構成する画素の画
素情報は複数のバンクのうち各々別のバンクに読み書き
される。

【０００６】こうすれば、一般に画像メモリ装置におい
ては表示画像の一方向に連続する画素にかかる画素情報
がアクセスされる場合が多いため、クロックに同期した
連続アクセス（いわゆるバースト動作）がされる頻度が
高い。そして、この連続アクセスを行う間に、他のバン
クのプリチャージ等の動作を命令することができる。

【０００７】尚、前記メモリとしては例えばシンクロナ
スＤＲＡＭやシンクロナスグラフィックＲＡＭが挙げら
れる。また、画素情報とはそれぞれの画素の色を特定す
る情報を意味する。

【０００８】請求項２記載の発明は、ビット長Ｎｙの行
特定ビット列とビット長Ｎｘの列特定ビット列との組み
合わせによって特定される位置に配置される画素によっ
て構成される画像ビットイメージの各画素にかかる画素
情報が所与のメモリに格納される画像メモリ装置であっ
て、前記メモリは、各々独立に動作をさせることのでき
る第１のバンク及び第２のバンクを有し、バンク切替ビ
ットにより特定される前記第１のバンク又は第２のバン
クにおけるビット長Ｎｒのロウアドレスビット列とビッ
ト長Ｎｃ（Ｎｘ＋Ｎｙ−１＝Ｎｒ＋Ｎｃ）のカラムアド
レスビット列により特定されるアドレスから、同一のロ
ウ空間における連続するアドレス空間の所与の個数のデ
ータに対して、クロックに同期した連続アクセス可能に
形成され、前記列特定ビット列の下位Ｌビットを前記カ
ラムアドレスビット列の下位ビットとし、前記行特定ビ
ット列の下位（Ｎｃ−Ｌ）ビットを前記カラムアドレス
ビット列の上位ビットとする手段と、前記列特定ビット
列の第（Ｌ＋１）ビットと行特定ビット列の第（Ｎｃ−
Ｌ＋１）ビットとの排他的論理和を前記バンク切替ビッ
トとする手段と、前記列特定ビット列の上位（Ｎｘ−Ｌ
−１）ビットと、前記行特定ビット列の上位（Ｎｙ−Ｎ
ｃ＋Ｌ−１）ビットと、前記列特定ビット列の第（Ｌ＋
１）ビット又は行特定ビット列の第（Ｎｃ−Ｌ＋１）ビ
ットのいずれか一方と、によって前記ロウアドレスビッ
ト列を構成する手段とを含むことを特徴とする。

【０００９】請求項２記載の発明によれば、同一ロウ空
間には表示画像においてビット長Ｌによって表される長
さの列とビット長（Ｎｃ−Ｌ）によって表される長さの
列とによって区画される領域を構成する画素の画素情報
が読み書きされる。このとき、表示画像において行方向
に連続する画素にかかる画素情報は、同一ロウ空間にお
いてカラムアドレスが連続するアドレス空間に読み書き
される。また、バンク切替ビットによって、一方のバン
クに読み書きされる前記領域と他方のバンクに読み書き
される前記領域とは互いに市松模様となるように配置さ
れ、隣り合う領域を構成する画素の画素情報は各々別の
バンクに読み書きされる。

【００１０】こうすれば、一般に画像メモリ装置におい
ては表示画像の一方向に連続する画素にかかる画素情報
がアクセスされる場合が多いため、クロックに同期した
連続アクセス（いわゆるバースト動作）がされる頻度が
高い。そして、この連続アクセスを行う間に、他のバン
クのプリチャージ等の動作を命令することができる。

【００１１】尚、上記記載において、ビット長Ｎのビッ
ト列の最下位ビットは第１ビットとし、最上位ビットは
第Ｎビットとする。

【００１２】

【発明の実施の形態】以下、本発明の実施例について図
面に基づき詳細に説明する。

【００１３】図１は、本実施例にかかる画像メモリ装置
の構成を示す図である。同図に示すように本画像メモリ
装置においてはメモリ１０にメモリＩ／Ｆ回路１２が接
続されていて、図示しない処理部によって生成された画
像ビットイメージは、高速に読み書きされるように所与
のメモリマッピングがされ、前記メモリ１０に格納され
るようになっている。

【００１４】本画像メモリ装置おいては、画像ビットイ
メージは該画像ビットイメージを構成する各画素の表示
画面における位置を示す画素座標情報と、該画素の色を
特定する画素情報とによって表される。

【００１５】また、前記メモリ１０にはシンクロナスＤ
ＲＡＭが用いられていて、これはバンク切替信号とアド
レス信号と制御コマンドとによって制御される。該バン
ク切替信号はシンクロナスＤＲＡＭに設けられる２つの
バンクであるバンクＡとバンクＢとをその論理レベルに
従って切り替えるためのものである。前記アドレス信号
はロウアドレス信号とカラムアドレス信号とを含んでい
て前記メモリ１０におけるアクセスすべきアドレスを指
定するものである。また、制御コマンドはメモリ１０に
対する動作命令を示し、前記バンク切替信号によって指
定されるバンクのプリチャージや、前記バンク切替信号
によって指定されるバンクにおける前記アドレス信号に
よって指定されるアドレスに対するアクセス、等を表
す。

【００１６】本画像メモリ装置の前記メモリＩ／Ｆ回路
１２は、前記画素座標情報を前記バンク切替信号及び前
記アドレス信号に変換することによって所定のメモリマ
ッピングを行っている。また、前記メモリ１０に対する
読み書き等の動作を指定するリード／ライト信号等を含
む制御信号を前記制御コマンドに変換することによっ
て、前記メモリ１０へのアクセスを行っている。

【００１７】ここで、本画像メモリ装置に用いるシンク
ロナスＤＲＡＭについて説明する。シンクロナスＤＲＡ
Ｍはメモリセルが２バンクで構成されていて、メモリ内
部でインターリーブ動作を行うことができるようになっ
ている。従って、この２つのバンクは互いに等価なアド
レス空間を有している。また、これらのバンクは各々独
立にプリチャージされる。

【００１８】さらに、該シンクロナスＤＲＡＭは、指定
されれたバンクにおける指定されたアドレスから同一ロ
ウ空間における連続するアドレス空間に対してクロック
に同期して連続してアクセスする、いわゆるバースト動
作を行うことができる。但し、該シンクロナスＤＲＡＭ
に対する制御コマンドは上書き優先であり、例えばデー
タが連続読み出しされるバースト動作の最中に新たなカ
ラムアドレスに対するアクセスが要求されると、バース
ト動作を打ち切ってその要求に従ってアクセスが行われ
る、いわゆるランダムカラムアクセスが行われる。この
ランダムカラムアクセスは同一ロウ空間内のデータに対
してクロックに同期した連続アクセスを行うものであ
り、連続してカラムアドレスを与えれば対応するデータ
に連続してアクセスすることができる。

【００１９】図２は、上記シンクロナスＤＲＡＭの特徴
的な動作を説明するタイミングチャート図である。同図
において、制御コマンドはクロックの立ち上がりでエッ
ジでラッチされ、アクティブコマンドａ、リードコマン
ドｒ、ライトコマンドｗ、プリチャージコマンドｐ等が
入力される。また、バンク切替信号の論理レベルがＬの
ときはバンクＡに対するアクセスを示し、論理レベルが
ＨのときはバンクＢに対するアクセスを示す。

【００２０】ここで、前記アクティブコマンドａは、前
記アドレス信号からロウアドレスを取り込み、ワード線
を選択しメモリセルのデータをセンシングするためのも
のである。前記ライトコマンドｗ又はリードコマンドｒ
は、前記アドレス信号からカラムアドレスを取り込み、
該当するアドレスから同一のロウ空間においてカラムア
ドレスの連続する一連のアドレスに対して画素情報の書
き込み又は読み出しを行うバースト動作を行うためのも
のである。また、プリチャージコマンドｐはバンク切替
信号によって指定されるバンクのプリチャージを行うた
めのものである。

【００２１】同図に示すようにクロックがｔ５からｔ８
までの時間では、バンクＡにおいてロウアドレスがＲＡ
でありカラムアドレスがＡ１であるアドレスから、同一
のロウ空間におけるカラムアドレスが連続する４つの画
素情報Ａ１、Ａ２、Ａ３、Ａ４が読み出されている。

【００２２】このバースト動作の最中では制御コマンド
にクロックの空き（例えばｔ５、ｔ７）が生じていて、
このクロックの空きを利用してメモリ１０に対して制御
コマンドを与えることができる。ここではｔ８において
バンクＡのプリチャージを行い、ｔ１２においてバンク
Ｂのプリチャージを行っている。

【００２３】このようにバースト動作によって生じるク
ロックの空きに、プリチャージコマンドｐを割り込ませ
ることによって、シンクロナスＤＲＡＭにおいては見か
け上プリチャージ時間を無くすことができる。すなわ
ち、シンクロナスＤＲＡＭの２つのバンクは各々別々に
プリチャージをすることができるため、同一バンク内の
別のロウ空間にアクセスする際に一旦別のバンクにアク
セスして、その間に他方のバンクのプリチャージを行う
ようにすれば、プリチャージ時間によって画素情報の読
み書きがされないといった事態を防ぐことができる。

【００２４】尚、バースト動作が行われない場合は、例
えばリードコマンドｒやライトコマンドｗ等の制御コマ
ンドを上書きして常に与えなくてはならず、プリチャー
ジコマンドｐを与えると、画素情報の送受が行われない
時間が生じる。

【００２５】以上のことから、シンクロナスＤＲＡＭに
対して画素情報を高速で読み書きするためには、１）バ
ースト動作が高い頻度で行われること、２）同一のバン
ク内でロウアドレスを連続して変更しないこと、が必要
になる。

【００２６】本画像メモリ装置は、バースト動作が高い
頻度で行われ、かつ、ロウアドレスを変更するときには
別のバンクにアクセスするように画像ドットイメージを
メモリ１０に格納することで、該画像ドットイメージの
高速読み書きを実現することのできるものである。

【００２７】図３は、分割された画像ビットイメージの
各領域と、本画像メモリ装置のシンクロナスＤＲＡＭへ
格納すべきバンク及びロウとの対応関係を示す図であ
る。本画像メモリ装置に格納することのできる画像は１
０２４ドット×１０２４ドットの画素の組み合わせによ
って表される。そして画像ビットイメージは、複数の１
６ドット×１６ドットの正方形の領域に分割される。各
領域は各々が同一ロウ空間に収めることのできるもので
ある。すなわち、本画像メモリ装置のシンクロナスＤＲ
ＡＭはビット長８のビット列によってカラムアドレスが
特定されるため、同一ロウ空間に２５６個の画素にかか
る画素情報を格納することができる。

【００２８】また、同図において斜線を付した領域０.
０、０.２、…、１.１、１.３、…、２.０、２.２、…
はバンクＡに格納すべき領域を示し、斜線を付していな
い領域０.１、０.３、…、１.０、１.２、…、２.１、
２.３、…はバンクＢに格納すべき領域を示している。
すなわち、分割された画像ビットイメージの隣り合う領
域はそれぞれ異なるバンクに格納され、バンクＡに格納
すべき領域とバンクＢに格納すべき領域とは互いに市松
模様をなすように配置されている。

【００２９】図４は、シンクロナスＤＲＡＭの各バンク
の記憶内容を示す概念図であり、（Ａ）はバンク０の記
憶内容を示し、（Ｂ）はバンク１の記憶内容を示す。こ
れらの図において０.０、０.１、０.２、…と番号を付
した横長の矩形は同一ロウ空間を示していて、それぞれ
の番号は図３における正方形の領域に付された番号と対
応する。

【００３０】同図に示すようにバンクＡには図３におけ
る斜線を付した領域０.０、０.２、…にかかる画素情報
が格納されていて、同一ロウ空間に一つの領域にかかる
画素情報が格納されている。同様にバンクＢには図３に
おける斜線を付さない領域０.１、０.３、…にかかる画
素情報が格納されていて、同一ロウ空間に一つの領域に
かかる画素情報が格納されている。

【００３１】以上説明したマッピングを行えば、例え
ば、図３において横方向（Ｘ軸方向）にアクセスする場
合には一つの分割された領域内ではバースト動作によっ
て読み書きされ、領域をまたぐときには異なるバンクに
アクセスすることになりプリチャージ時間を見かけ上隠
すことができる。また、縦方向にアクセスする際にも前
述したランダムカラムアクセスを行うことによって高速
に読み書きがされることになる。

【００３２】画像メモリ装置においては一般に画像ビッ
トイメージの一方向に連続する画素について画素情報の
読み書きを行う場合が多い。したがって、本画像メモリ
装置によればバースト動作がされる頻度が高いことが期
待できる。

【００３３】次に、図３、４で既に示したマッピングを
行うための前記メモリＩ／Ｆ回路１２の具体例について
説明する。図５は、画像ビットイメージを構成する各画
素の位置を特定するビット列と、前記シンクロナスＤＲ
ＡＭのカラムアドレス、ロウアドレスを特定するビット
列及びバンク切替信号との対応関係を示す図である。

【００３４】図５Ａには画像ビットイメージを構成する
各画素の列を特定するビット長１０（＝Ｎｘ）の列特定
ビット列ｘ０、…、ｘ９と、行を特定するビット長１０
（＝Ｎｙ）の行特定ビット列ｙ０、…、ｙ９とが示され
ている。尚、最下位ビットであるｘ０、ｙ０は第１ビッ
トであり、最上位ビットであるｘ９、ｙ９は第１０ビッ
トである。

【００３５】図５Ｂには前記シンクロナスＤＲＡＭのカ
ラムアドレスを特定するビット長８（＝Ｎｃ）のカラム
アドレスビット列と、ロウアドレスを特定するビット長
１１（＝Ｎｒ）のロウアドレスビット列と、バンク切替
信号とが示されている。

【００３６】前記カラムアドレスビット列は、前記列特
定ビット列の下位４ビット（＝Ｌ）であるｘ０、ｘ１、
ｘ２、ｘ３を下位ビットとし、前記行特定ビット列の上
位４ビットであるｙ０、ｙ１、ｙ２、ｙ３を上位ビット
として構成されている。

【００３７】前記ロウアドレスビット列は、前記列特定
ビット列の上位５ビットｘ５、ｘ６、ｘ７、ｘ８、ｘ９
を下位５ビットとし、前記行特定ビット列の上位６ビッ
トｙ４、ｙ５、ｙ６、ｙ７、ｙ８、ｙ９を上位６ビット
として構成されている。

【００３８】さらに、前記バンク切替ビットには前記列
特定ビットの第５ビットｘ４と前記行特定ビットの第５
ビットｙ４との排他的論理和があてられている。

【００３９】以上のようにすれば、画像ビットイメージ
における１６ドット×１６ドットの領域は同一のロウ空
間に格納されることになる。また、隣り合う別の領域の
画素情報は、前記列特定ビット列の第５ビットｘ４又は
前記行特定ビット列の第５ビットｙ４のいずれかが反転
するために前記バンク切替ビットが反転する。従って隣
り合う領域に属する画素の画素情報は別のバンクに格納
される。

【００４０】また、行方向、すなわち図３において横方
向の画素にかかる画素情報はカラムアドレスが連続する
ようにしてメモリ１０に格納されている。従って、本画
像メモリ装置に格納される画像ビットイメージを表示装
置に読み出す場合、横方向に読み出しを行うことにすれ
ば、バースト動作を行って連続読み出しを行うことがで
き、該バースト読み出しの間にプリチャージをかけるこ
とができる。

【００４１】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、前記メモリ１０は画像ビットイメー
ジの画素数よりも広いアドレス空間を有するものであっ
てもよい。その場合、メモリ１０の一部を画像ビットイ
メージの格納に用いることで上記実施例と同様に実施す
ることができる。

【００４２】また、前記メモリ１０はシンクロナスＤＲ
ＡＭに限らず、同等の機能を有するものであれば本発明
は同様に実施可能である。

【００４３】更に、上記実施例においては前記メモリ１
０としてバンクＡとバンクＢとの２つのバンクを有する
ものを用いたが、３つ以上のバンクを備えるものであっ
てもよい。この場合も上記実施例と同様に、表示画像を
同一ロウ空間に格納することのできる画素情報の数と同
数の画素からなる複数の領域に分割し、隣り合う領域を
構成する画素の画素情報が各々異なるバンクに格納され
るようにすればよい。このとき、それぞれの領域におい
て一方向に連続する画素を、同一ロウ空間における連続
するアドレスに格納することも同様である。

【００４４】また、上記実施例においては、図３で既に
示したように、バンクＡに画素情報を格納すべき領域と
バンクＢに画素情報を格納すべき領域とはいずれも矩形
の領域であって、それぞれの領域の頂点同士が接する部
分は同一バンクの異なるロウアドレスに格納される画素
が隣り合って配置されている。従って、これらの画素に
ついて前記メモリ１０に対する連続した読み書きを行う
とプリチャージ時間等のオーバーヘッドが生じてしまう
という問題がある。この場合、上述したように３つ以上
のバンクを備えるメモリを用いて画像メモリ装置を構成
れば、頂点同士が接する各領域についても異なるバンク
を割り当てることができ、上述した問題を回避すること
ができる。

【００４５】

【図面の簡単な説明】

【図１】本実施例にかかる画像メモリ装置の構成を示す
図である。

【図２】シンクロナスＤＲＡＭの動作を説明するタイミ
ングチャート図である。

【図３】分割された画像ビットイメージの各領域と、シ
ンクロナスＤＲＡＭへ格納すべきバンク及びロウとの対
応関係を示す図である。

【図４】シンクロナスＤＲＡＭの各バンクの記憶内容を
示す概念図である。

【図５】図５Ａは、画像ビットイメージを構成する各画
素の位置を特定するビット列を示す図であり、図５Ｂ
は、メモリのカラムアドレスビット列、ロウアドレスビ
ット列、バンク切替信号を示す図である。

【符号の説明】

１０ メモリ バンクＡ（第１のバンク） バンクＢ（第２のバンク）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 表示画像を構成する画素にかかる画素情
   報が所与のメモリに格納される画像メモリ装置であっ
   て、 前記メモリは、各々独立に動作をさせることのできる複
   数のバンクを有し、該複数のバンクのうちバンク切替信
   号により特定される一のバンクにおける、ロウアドレス
   とカラムアドレスにより特定されるアドレスから、同一
   のロウ空間における連続するアドレス空間の所与の個数
   のデータに対して、クロックに同期した連続アクセス可
   能に形成され、 前記表示画像は、前記メモリの一のバンクにおける一の
   ロウ空間に格納することのできる画素情報の数と同数の
   画素からなる領域に区画され、 隣り合う前記領域の一方の領域を構成する画素にかかる
   画素情報は、該領域において一方向に連続する画素にか
   かる画素情報が連続するアドレス空間に格納されるよう
   に、前記複数のバンクにおける一のバンクの一のロウ空
   間内に格納され、 他方の領域を構成する画素にかかる画素情報は、該領域
   において一方向に連続する画素にかかる画素情報が連続
   するアドレス空間に格納されるように、前記複数のバン
   クにおける前記一のバンクとは異なるバンクの一のロウ
   空間内に格納されることを特徴とする画像メモリ装置。
2. 【請求項２】 ビット長Ｎｙの行特定ビット列とビット
   長Ｎｘの列特定ビット列との組み合わせによって特定さ
   れる位置に配置される画素によって構成される画像ビッ
   トイメージの各画素にかかる画素情報が所与のメモリに
   格納される画像メモリ装置であって、 前記メモリは、各々独立に動作をさせることのできる第
   １のバンク及び第２のバンクを有し、バンク切替ビット
   により特定される前記第１のバンク又は第２のバンクに
   おけるビット長Ｎｒのロウアドレスビット列とビット長
   Ｎｃ（Ｎｘ＋Ｎｙ−１＝Ｎｒ＋Ｎｃ）のカラムアドレス
   ビット列により特定されるアドレスから、同一のロウ空
   間における連続するアドレス空間の所与の個数のデータ
   に対して、クロックに同期した連続アクセス可能に形成
   され、 前記列特定ビット列の下位Ｌビットを前記カラムアドレ
   スビット列の下位ビットとし、前記行特定ビット列の下
   位（Ｎｃ−Ｌ）ビットを前記カラムアドレスビット列の
   上位ビットとする手段と、 前記列特定ビット列の第（Ｌ＋１）ビットと行特定ビッ
   ト列の第（Ｎｃ−Ｌ＋１）ビットとの排他的論理和を前
   記バンク切替ビットとする手段と、 前記列特定ビット列の上位（Ｎｘ−Ｌ−１）ビットと、
   前記行特定ビット列の上位（Ｎｙ−Ｎｃ＋Ｌ−１）ビッ
   トと、前記列特定ビット列の第（Ｌ＋１）ビット又は行
   特定ビット列の第（Ｎｃ−Ｌ＋１）ビットのいずれか一
   方と、によって前記ロウアドレスビット列を構成する手
   段と、 を含むことを特徴とする画像メモリ装置。