JPH10105367A

JPH10105367A - 画像処理装置

Info

Publication number: JPH10105367A
Application number: JP8260030A
Authority: JP
Inventors: Tomohiro Koizumi; 泉友弘小; Yasuharu Takenaka; 中康晴竹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-30
Filing date: 1996-09-30
Publication date: 1998-04-24
Anticipated expiration: 2016-09-30
Also published as: US6005592A; JP3732593B2

Abstract

(57)【要約】（修正有）【課題】メモリのアドレス制御やアクセス方式を改善
することにより、画像メモリと、他のユニットとのデー
タ転送速度を向上させる。【解決手段】フレームデータを生成するピクセル生成
ユニット１と、バンク３、４で構成される画像メモリ２
と、画像メモリ２を制御するためのＤＲＡＭコントロー
ラ５を備えており、ひとつの矩形領域のフレームデータ
が画像メモリ２のひとつのページに収まるように矩形領
域に分割し、隣接する矩形領域のフレームデータをマク
ロ内の異なるバンクに対応させ、一つのバンクにアクセ
スしている間にカラムアドレスを連続的に発生して同一
ページ内の任意のアドレスに連続アクセスするように制
御すると共に、以降にアクセスするバンクをアドレス順
序予測回路８により前もってロウアクティブにしておく
ことにより、直ちにアクセスできるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に係
り、特に３次元画像情報を高速で描画するための画像メ
モリの構成およびその制御方式に関する。

【０００２】

【従来の技術】３次元画像処理装置は、３次元空間上で
定義された立体の頂点をスクリーン空間に投影し、投影
後の頂点情報を基にラスタライズ処理を行い、画素の色
情報であるフレームデータや奥行き情報であるＺ値デー
タを生成する。

【０００３】これらの情報は、画像処理装置の演算処理
の過程で一時的に画像メモリ上に蓄積される。この場
合、フレーム、Ｚ値はそれぞれに用意されたメモリ上に
格納されることになる。

【０００４】さて、フレームデータの格納方式として
は、一般に、ラインバッファ方式とフレームバッファ方
式とがあるが、３次元画像処理においては、メモリへの
アクセス時間がラインバッファ方式よりも多く取れると
いう利点から、フレームバッファ方式を採用するのが一
般的である。また、このフレームバッファ方式も、場合
によっては、ダブルバッファで用いられることが多い。
ダブルバッファ方式は、１画面分のデータを格納できる
フレームバッファを２つ用意し、片方を画像表示用に、
他方を画像データの書き込み用に、それぞれ使用し、画
面のリフレッシュレートに合わせてこれらを切り替えて
使用する方式である。

【０００５】３次元画像処理装置において、そのポリゴ
ンレート、つまり単位時間内に表示できるポリゴンの数
を向上するために必要なことは、１つのメモリとのデー
タ転送速度を上げることである。このために考えられる
ことのひとつが、メモリデータバスのビット幅を広げる
ことである。

【０００６】メモリのカラムにスクリーン上の１領域を
割り当てるとすると、バンド幅が広がることにより、１
回にアクセスできる領域が広がるので、データの転送速
度が高まり、結果としてピクセルレートが向上する。

【０００７】しかしながら、ポリゴンエッジ付近では、
ポリゴン領域外のエリアが、アクセス領域に含まれるこ
とがあり、この時は、データバスの一部を無駄に使用す
ることになってしまう。このような無駄を低減するため
には、アクセスできる領域の形をフレキシブルに変える
ことができるようにするなどの対応が必要になってく
る。

【０００８】従来から、画像メモリとしてバースト転送
モードを持ったＤＲＡＭを使用することがあった。この
ＤＲＡＭをインターリーブ方式で使用すると、バースト
転送により、メモリ上の一定方向のカラムに連続アクセ
スしながら、同時に次にアクセスするバンクをＲＡＳア
クティブにしておくことによって、アクセスするページ
が切り替わる際にも、バンクが切り替わるという条件付
きながら、連続アクセスすることが可能になる。しかし
ながら、従来は、ロウ系と、カラム系のアドレス入力が
１系統でしか行えなかったため、連続しないカラムにア
クセスする場合には、次のバンクのアクティブが不可能
になってしまうという問題がある。つまり、スクリーン
をいくつかに区切った場合に、それぞれの領域とカラム
を、１対１に対応させた場合には、スクリーン上での、
ある一方向への連続アクセスには都合がよいが、反面
で、他方向へはオーバーヘッドをもったアクセスになっ
てしまう。

【０００９】従来、Ｚバッファリングを行うことができ
る画像処理装置においては、画素ごとのフレームデータ
やＺ値データを、それぞれ専用のマクロに格納するのが
一般的であった。しかしながら、この方式では、フレー
ムおよびＺ値のそれぞれに使用できるメモリ容量が、そ
れぞれのマクロ容量により制限を受けることになる。例
えば、一方は、容量を多く必要とし、他方がそれほど容
量を必要としない場合、必要としない側の余った容量を
他方に配分できれば、限られたメモリ容量を有効に活用
できるにもかかわらず、メモリの専用化により、このよ
うな利用方法が制限を受けることになってしまう。

【００１０】

【発明が解決しようとする課題】以上述べたように、従
来の画像処理装置は、ポリゴンエッジ付近の領域でのデ
ータ転送効率が悪く、ロウ系、カラム系のアドレス入力
を一系統でしか行わないため、オーバーヘッドを持った
アクセスが避けられず、またフレームとＺ値のメモリを
それぞれに専用に割り当てるために、メモリの利用効率
が悪くなるなど、解決すべき問題点が多かった。

【００１１】本発明は、上記のような従来技術の問題点
を解消し、メモリのアドレス制御やアクセス方式を改善
することにより、画像メモリと、他のユニットとのデー
タ転送速度を向上させ、３次元高速画像処理に適した画
像処理装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】以上述べたような目的を
達成するために、本発明は、請求項１に記載の画像処理
装置として、画素ごとのフレームデータを生成するデー
タ生成手段と、ロウアドレスおよびカラムアドレスを別
系統で入力でき、複数のバンクで構成される少なくとも
一個のマクロを有する画像メモリと、スクリーンをひと
つの矩形領域のフレームデータが前記画像メモリのひと
つのページに収まるように矩形領域に分割し、隣接する
矩形領域のフレームデータを前記マクロ内の異なるバン
クに対応させ、任意のバンクにアクセスしている間に同
一ページ内の任意のアドレスに連続アクセスするように
制御すると共に、以降にアクセスするバンクを前もって
ロウアクティブにしておくことにより、アクセスするバ
ンクが切り替わってもこれを直ちにアクセスできるよう
に制御するＤＲＡＭコントローラ手段と、を備える画像
処理装置を提供するものである。

【００１３】以上述べたような目的を達成するために、
本発明は、更に、請求項４に記載の画像処理装置とし
て、画素ごとのフレームデータおよび奥行きを示すＺ値
データを生成するデータ生成手段と、ロウアドレスおよ
びカラムアドレスを別系統で入力でき、少なくとも１個
のバンクで構成される複数個のマクロを有し、画像メモ
リと、スクリーンを、領域内のフレームデータとＺ値デ
ータのそれぞれを前記画像メモリのひとつのページに収
まるように矩形領域に分割し、スクリーンの同一矩形領
域に対応するフレームデータとＺ値データをそれぞれ異
なるマクロに、配分して格納し、フレームデータおよび
Ｚ値データのそれぞれにおいて隣接する矩形領域のデー
タをそれぞれ異なるバンク又はマクロに対応させるよう
に制御するＤＲＡＭコントローラ手段と、を備える画像
処理装置を提供するものである。

【００１４】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。実施例１．（請求項１）図１は、本発明の実施例１に対応する画像処理プロセッ
サの構成図であり、請求項１の構成に対応するものであ
る。

【００１５】図において示すように、画像処理プロセッ
サ２３において、各画素ごとのフレームデータを生成す
る役割を果たすのが、ピクセル生成ユニット１である。
画像メモリ２は、ピクセル生成ユニット１で生成された
画素データを格納するためのもので、１マクロ分を示し
ている。バンク３、４は画像メモリ２において複数が設
定される。ＤＲＡＭコントローラ５は画像メモリ２を制
御するためにピクセル生成ユニット１と画像メモリ２の
間に配置されるもので、画像メモリ２に対するロウアド
レス入力系６とカラムアドレス入力系７を有し、データ
と共にそれぞれのアドレスを与える。なお、ロウアドレ
スおよびカラムアドレスは、別々のバンク３、４に対し
て、それぞれ同時に与えることができる。なお、ＤＲＡ
Ｍコントローラ５において、画像メモリ２をアクセスす
る場合のアドレスの順序は、予めアドレス順序予測回路
８により予測されるようになっている。そして、以上の
構成要素は１つのＬＳＩ上に混載されている。

【００１６】なお、ピクセル生成ユニット１に対して
は、図示しないＣＰＵから制御信号及び画像データが与
えられ、ＤＲＡＭコントローラ５からは、図示しないデ
ィスプレイに対して表示信号が送出される。

【００１７】以上述べたような構成において、次にその
作用を、図２の説明図にしたがって説明する。ちなみ
に、図２は、スクリーンを第１の矩形領域に分割した時
の矩形領域のフレームのバンク割り付けの概念図であ
る。

【００１８】さて、ピクセル生成ユニット１において生
成した、スクリーンに表示すべきフレームは、ＤＲＡＭ
コントローラ５において、図２に示すように第１の矩形
領域に分割されるが、その際に、隣り合う矩形領域のデ
ータは異なるバンクに図示のように、チェス板模様状に
割りつけられる。

【００１９】さて、スクリーンの第１の矩形領域分割
と、それぞれの矩形領域のフレームデータのバンク割り
つけにおいては、図２の場合、画像メモリ２のバンク
を、バンク３、４と、２つ使用するケースを例示してい
る。この場合、各矩形領域全体のフレームデータのメモ
リ容量が、画像メモリ２の１ページ以内に収まるように
領域分割し、バンクと矩形領域の割り付けを行う。

【００２０】そして、画像メモリ２のバンク３、バンク
４に、それぞれ隣接する第１の矩形領域を割り当て、ス
クリーンの水平方向、つまりＸ方向および、垂直方向、
つまりＹ方向に関して、カラムアドレスおよび、ロウア
ドレスを個別に与えることにより、任意の方向に向かっ
て、任意の画素を連続アクセスする。

【００２１】この場合、画像メモリ２にアドレスを与え
る系統が、ＤＲＡＭコントローラ５において、ロウアド
レス入力系６とカラムアドレス入力系７がそれぞれ分離
しているため、同一ページ、つまりスクリーン上の第１
の矩形領域内の任意の画素にカラムアドレスを連続入力
して連続アクセスしながら、次にアクセスするバンク
３、４のロウアドレスを、アドレス順序予測回路８によ
り予見し、このロウアドレスを、予めアクティブにして
おくことが可能になる。つまり、直ちに次のバンクのカ
ラムアドレスの入力が可能となり、ページブレークのオ
ーバーヘッドをなくすことができるからである。

【００２２】以上述べたように、ＤＲＡＭコントローラ
５から画像メモリ２に対するロウアドレス入力系６とカ
ラムアドレス入力系７を分離しておくことにより、それ
ぞれが１系統で構成される場合に比較して、アクセス方
向の制約が緩和されることになり、効率的な画像メモリ
２のアクセスが可能となる。実施例２．（請求項２）図３は、本発明の実施例２の画像処理装置の部分ブロッ
ク図であり、請求項２の構成に対応するものである。

【００２３】図３は、図１の画像メモリ２において、カ
ラムとは無関係にアクセスできる小単位を持った構成を
示すものであり、そのひとつの単位としてマクロ９が設
定されている。マクロ９において、バンク３、４は、そ
れぞれ小領域１１、１２と、小領域１３、１４というよ
うに、分割されている。一方、マクロ９には、データバ
ス１０が接続されているが、データバス１０そのもの
も、バンク３、４の分割数に合わせて、いくつかのブロ
ックに分割されており、バンク３、４のそれぞれ分割さ
れた小領域１１、１２および小領域１３、１４に対応し
ている。

【００２４】カラムは、バンク３、４内の小領域１１、
１２および小領域１３、１４の単位数に均等に分割さ
れ、それぞれの小単位に分散して配置されている。この
ため、カラムが異なっていても、分割されたデータバス
１０が異なる同一ページ内の小単位どうしは同時にアク
セスできることになる。

【００２５】図４は、このマクロ９を、図１の画像メモ
リ２に適用した場合の、スクリーン上の画素と、画像メ
モリ２のカラムおよび、それぞれバンク３、４を構成す
る小単位の対応関係を示す説明図である。

【００２６】図４に、太線で囲って示すように、カラム
の小単位に、領域Ａと領域Ｂを割り当てた場合、カラム
内のある小単位に対応する第３の矩形領域が完全にポリ
ゴン領域外である場合、これにアクセスせず、一方で、
対応づけられたデータバス１０が前記の小単位と同じ
で、その第３の矩形領域がポリゴン内部に含まれるよう
な同一ページ内の別のカラムの小単位にはアクセスする
ことを可能にすることができる。

【００２７】その結果、小単位がない場合に比較して、
データの転送密度が向上し、バス幅を広げることなく、
実効的なデータ転送速度を上げることができる。実施例３．（請求項３）マクロ９を複数配置した構成とする。つまり、スクリー
ン上の画素とマクロの割り付け方において、スクリーン
上の第１の矩形領域を、更に複数の第２の矩形領域に分
割して、これをページ内のカラムに１対１で対応させ、
隣接する第２の矩形領域のフレームデータを別マクロに
書き込み、読み込むようにする。

【００２８】その結果、同時に処理する画素は、通常隣
接していることが多いので、隣接するカラム矩形領域の
データを、互いに別のマクロに割りつけるようにしてお
くことで、処理を効率化することができる。実施例４．（請求項４）図５は、本発明の実施例４の画像処理装置の部分ブロッ
ク図であり、請求項４の構成に対応するものである。

【００２９】図５は、フレームデータとＺ値データを扱
うシステムの場合の構成であり、マクロ１５、１６と２
個をペアで使用する。マクロ１５は、領域Ａに対応する
バンク１７、領域Ｂに対応するバンク１８に分割されて
おり、マクロ１６は、領域Ｃに対応するバンク１９、領
域Ｄに対応するバンク２０に分割されている。

【００３０】以上のような構成において、フレームデー
タおよびＺ値データのそれぞれが、画像メモリ２の１ペ
ージ以内に収まるように、スクリーンを矩形領域に分割
し、隣接する矩形領域のデータは、バンク１７、１８、
１９、２０のそれぞれ別のバンク又はマクロに格納し、
かつ同一矩形領域に対応するフレームデータとＺ値デー
タは、ペアマクロ１５、１６の別々のマクロに分散格納
するようにする。

【００３１】つまり、図６の説明図に示すように、フレ
ームデータについては、同図（Ａ）に示すように、分散
格納し、Ｚ値データについては、同図（Ｂ）に示すよう
に分散格納することにより、ペアのマクロ１５、１６を
均等に使用することが可能となり、画像メモリ２を効率
的に運用することができる。実施例５．（請求項５）なお、図１、図５のような構成において、バンク１７、
１８、１９、２０にアクセスする場合に、カラムアドレ
スを連続的に入力して同一ページ内の任意のアドレスに
連続アクセスしながら、このアクセスと並行して、次に
アクセスするバンクを前もって、ＲＡＳアクティブにし
ておくことにより、アクセスするバンクが切り替わった
際にも、連続的にアクセスすることが可能になるが、こ
のような機能をＤＲＡＭコントローラ５およびアドレス
順序予測回路８に持たせておく。

【００３２】つまり、ＤＲＡＭコントローラ５は、ロウ
アドレス入力系６とカラムアドレス入力系７を別々に入
力可能なため、上記のように、ロウ系とカラム系を同時
入力することが可能であり、カラム入力を行いながら、
次にアクセスするバンクをアクティブにし、ページブレ
ークのペナルティを軽減したりなくしたりすることが可
能となり、画像メモリ２のアクセス効率を向上すること
ができる。実施例６．（請求項６）図７は、本発明の実施例６の画像処理装置の部分ブロッ
ク図であり、請求項６の構成に対応するものである。

【００３３】図７の構成では、対応する画素が同一であ
るフレームデータとＺ値データを、別々のマクロ１５、
１６に書き込み、また、それぞれのマクロ１５、１６か
らこれらを読み出すように、ＤＲＡＭコントローラ５に
より画像メモリ２を制御し、同じ画素に対応するフレー
ムデータとＺ値データが、それぞれ格納されているマク
ロ１５、１６に対して、１つのデータバスから交互にア
クセスできるようにしている。

【００３４】つまり、スクリーン上の画素とメモリの記
憶領域を、図６にあるように割りつけるに当たり、その
上で、ある画素データを画像メモリ２に書き込んだり、
読み出したりする時に、その画素に対応するフレームデ
ータとＺ値データのそれぞれが格納されているマクロ１
５、１６に対して、ＤＲＡＭコントローラ５から交互に
カラムアドレスを発行してアクセスすることにより、ペ
アのマクロ１５、１６を交互にアクセスする。実施例７．（請求項７）図８は、本発明の実施例７の画像処理装置の部分ブロッ
ク図であり、請求項７の構成に対応するものである。

【００３５】図８の構成では、対応する画素が同一であ
るフレームデータとＺ値データを、マクロ１５と１６に
別々に書き込み、また、それぞれのマクロ１５、１６か
らこれらを読み込む機能を、ＤＲＡＭコントローラ５に
与えており、画素が対応するフレームデータとＺ値デー
タを格納するマクロ１５、１６に対して、データバスか
ら同時にアクセスし、画素の対応するフレームデータと
Ｚ値データを同時に読み出しまたは書き込みすることを
可能としている。

【００３６】つまり、マクロ１５とマクロ１６は、それ
ぞれ同じ画素が対応するフレームデータとＺ値データを
格納するペアマクロを構成しており、ＤＲＡＭコントロ
ーラ５には、それぞれフレームデータとＺ値データ用
に、フレームデータバッファ２１とＺ値データバッファ
２２を持たせている。そして、ＤＲＡＭコントローラ５
はある画素データにアクセスする時に、そのフレームデ
ータおよびＺ値データを格納するそれぞれのマクロ１
５、１６にカラムアドレスを同時発行し、同データのや
りとりを両方のマクロ１５、１６から同時に行う。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。実施形１．図９は、本発明の実施形１の画像処理装置の
ブロック図である。

【００３８】図において示すように、画像処理装置本体
２３は、ポリゴン頂点情報を生成するＣＰＵなどに接続
するための外部バスインターフェース２５、この頂点情
報からポリゴン内部の画素データを生成するためのＤＤ
Ａ（ディジタルディファレンシャルアナライザ）２４、
１つのマクロ９を含むＤＲＡＭで構成される画像メモリ
２、画像メモリ２の制御を行うメモリインターフェース
２７および図示しないディスプレイに画像データを送出
するバッファ２６で構成されている。一方、メモリイン
ターフェース２７は、アドレスバッファ２９と、データ
バッファ３０と未来にアクセスするロウアドレスを内部
にバッファリングするアドレス先読み回路２８で構成さ
れる。ちなみに、メモリインターフェース２７は１つの
マクロ９に対してロウ系とカラム系の両アドレスを同時
に入力できる。なお、図中のメモリインターフェース２
７およびバッファ２６は、図１のＤＲＡＭコントローラ
５に対応する作用を有するものであり、ＤＤＡ２４およ
び外部バスインターフェース２５は図１のピクセル生成
ユニット１に対応するものである。

【００３９】以上述べたような構成において、次にその
動作を説明する。

【００４０】まず、連続アクセスの場合を考える。

【００４１】画像メモリ２の構成として、ここでは以下
のようなものを考える。

【００４２】メモリデータバス幅１２８ビットマクロ数１バンク数２ページサイズ３２カラムカラムサイズ１２８ビット小単位なしピクセルビット数１６ビット／ピクセルシンクロナスインターフェースありこの条件の下では、１カラムに８画素分のデータを格納
することができる。この時、図１０の説明図に示すよう
に、スクリーンを４Ｘ２列の画素からなる矩形領域に分
割し、それぞれの矩形領域を画像メモリ２のカラムに１
対１で割りつけることができる。また、画像メモリ２の
１ページは、３２カラム構成となっているため、図１０
の矩形領域を、図１１の説明図に示すように、８Ｘ４列
ごとに画像メモリ２の１ページに対応づけることができ
る。この場合、隣接するページの矩形領域のデータは互
いに別のバンクに格納する。なお、図１１では、ハッチ
ングで示した領域と、網点で示した領域がそれぞれ別々
のバンクに対応する。

【００４３】このようなアドレッシングを行うとして、
図１１の矢印の方向、つまりＹ方向に添って、ＤＤＡ２
４が発生させた画素データを画像メモリ２に格納する場
合のことを考える。

【００４４】メモリインターフェース２７は、ＤＤＡ２
４から送り込まれた画素データとそのアドレスデータを
受け取り、データバッファ３０およびアドレスバッファ
２９にバッファリングする。これとは別に、アドレス先
読み回路２８は、未来にアクセスするロウアドレスを、
内部に持っているロウアドレスバッファにバッファリン
グし、これをモニタして、どのような順番で、どのバン
クの、どのロウアドレスにアクセスするかを予見する。

【００４５】ここで、画像メモリ２のアクセスのタイミ
ング例を、バンクＡ、Ｂのふたつのバンクにアクセスす
る場合を例にとって、図１２のタイミングチャートに示
す。図において、（Ａ）はバンクＡに対するロウアドレ
スＡのタイミング、（Ｂ）はバンクＢに対するロウアド
レスＢのタイミング、（Ｃ）はバンクＡに対するカラム
アドレスＡのタイミング、（Ｄ）はバンクＢに対するカ
ラムアドレスＢのタイミングをそれぞれ示すものであ
る。

【００４６】図１２の例では、タイムフレームｔ１にロ
ウアドレスＲＡ０を、タイムフレームｔ３にカラムアド
レスＣＡ０を、タイムフレームｔ４にカラムアドレスＣ
Ａ１を、タイムフレームｔ５にロウアドレスＲＡ１とカ
ラムアドレスＣＡ２を、タイムフレームｔ６にカラムア
ドレスＣＡ３を、タイムフレームｔ７にカラムアドレス
ＣＡ４を、タイムフレームｔ８にカラムアドレスＣＡ５
を、タイムフレームｔ９にロウアドレスＲＡ３とカラム
アドレスＣＡ６を、タイムフレームｔ１０にカラムアド
レスＣＡ７を、タイムフレームｔ１１にカラムアドレス
ＣＡ８を、タイムフレームｔ１２にカラムアドレスＣＡ
９を、タイムフレームｔ１３にカラムアドレスＣＡ１０
を、タイムフレームｔ１４にカラムアドレスＣＡ１１
を、それぞれ与えている。つまり、タイムフレームｔ
５、ｔ９の場合にも示すように、１つのマクロ９に対し
て、ロウ系とカラム形のアドレスを別系統で入力できる
ため、２つあるバンクのうちの一方に、カラムアドレス
を入力しながら、アドレス先読み回路２８によって得た
情報から、次のバンクへのアクセスを先読みして、これ
に基づきロウアドレスをアクティブにしておき、実際の
アクセスを高速化している。つまり、予めロウアドレス
をアクティブにしておくことで、アクセスページが切り
替わった際に発生するページブレイクペナルティをなく
せるか、または軽減することができる。また、ロウアク
ティブ動作を行うために、カラム系の入力を中断する必
要がないので、同一ページ内の任意のカラム間での連続
アクセスが保証される。このことは、図１１のようなメ
モリ構成におけるスキャンの方向がスクリーンの上下左
右のいずれの方向であっても連続アクセスが可能である
ことを示している。

【００４７】次に、カラム分割の場合を考える。

【００４８】連続アクセスの場合の条件に付加して、カ
ラムを複数の小単位に分割して、これら小単位がカラム
とは独立してアクセス可能な画像メモリ２を使用する場
合を考える。ここでは、図１３の説明図に示すように、
各カラムが４つずつの小単位に分割されている場合を考
える。この時、各小単位は、３２ビットで構成される。
したがって、各小単位には２画素分のデータを格納する
ことが可能である。画像メモリ２のデータバスは、カラ
ムの分割数、つまりカラム内の小単位数と同数分だけブ
ロック分割され、それぞれのバスブロックは、カラムご
とに小単位と１対１に対応し、それぞれの小単位のデー
タバスとなる。この例では、画像メモリ２の１２８ビッ
トデータバスが３２ビットごとの４ブロックに分割さ
れ、それぞれの小単位に対応づけられる。

【００４９】このような形で画像メモリ２を使用する
時、メモリインターフェース２７はＤＤＡ２４から受け
取ったデータをバッファリングし、４つの小単位（この
場合所属するカラムが異なっていても対応するデータバ
スが異なっていればよい）分のデータがそろったところ
でパッキングして画像メモリ２に送り込むように制御す
ることができる。

【００５０】図１４の説明図に、以上のような画像メモ
リ２に対するアドレッシングの一例を示す。つまり、図
面では、縦ハッチングで塗られた画素、斜ハッチングで
塗られた画素、濃い網点で塗られた画素、薄い網点で塗
られた画素の４種類の画素単位が示されているが、同じ
塗りで示された２つのペアの画素でひとつの小単位が形
成されている。そして、異なる塗りどうしの小単位を４
つ集めて１つのカラムが構成される。

【００５１】図１５は、図１４のようにアドレッシング
されたスクリーン上の実際のポリゴンデータのパッキン
グ例を示す説明図である。図面では、細線の三角形で示
されるポリゴンに対して、太線で囲まれた凸型の領域が
１回にアクセスされる様子を示している。

【００５２】図示のように、小単位を設けることによ
り、１回にアクセスする領域の形を、凸型などのよう
に、フレキシブルに変えることができるので、特に、ポ
リゴンエッジにおける無駄なアクセスを低減することが
可能である。

【００５３】つまり、無駄なアクセスの低減によって、
実効的なデータ転送密度が向上し、バス幅を広げること
なく、データ転送速度を上げることができるようにな
る。

【００５４】次に、複数マクロの場合を考えるに、基本
的にスクリーン上の隣り合うカラム矩形領域のデータ
は、異なるマクロに格納するようにメモリインターフェ
ース２７により画像メモリ２を制御することにより、複
数マクロの効率的な運用が可能となる。実施形２図１６は、本発明の実施形２の画像処理装置のブロック
図である。

【００５５】図において示すように、画像処理装置本体
２３には、アルファブレンディングを行うためのブレン
ディングユニット３４、Ｚ比較を行うためのＺ比較器３
３が付加されており、２つ以上のポリゴンが一部または
全体で重なり合う時に、重なり合う画素でそれぞれの色
を混ぜ合わせるアルファブレンディング処理と、奥行き
値を比較して手前側のポリゴンを描写するＺバッファリ
ング処理を行えるようになっている。このために、アド
レス先読み回路２８には、フレーム用バッファ（Ｆ用バ
ッファ）３１とＺ用バッファ３２が付加されている。な
お、画像メモリ２は、マクロ１５、１６と２つのマクロ
を有しており、これに対応して、アドレス先読み回路２
８内のロウアドレスバッファは、各マクロに対として２
個を有する。ちなみに、図中のメモリインターフェース
２７およびバッファ２６は、図１のＤＲＡＭコントロー
ラ５に対応する作用を有するものであり、ＤＤＡ２４、
外部バスインターフェース２５、Ｚ比較器３３、ブレン
ディングユニット３４は図１のピクセル生成ユニット１
に対応するものである。

【００５６】画像メモリ２の構成として、ここでは以下
のようなものを考える。

【００５７】マクロデータバス幅２５６ビット（Ｉ／Ｏ分離型）マクロ数２バンク数２（１マクロ当たり）ページサイズ３２カラムカラムサイズ２５６ビットピクセルビット数（フレーム）３２ビット／ピクセルピクセルビット数（Ｚ）３２ビット／ピクセルシンクロナスインターフェースありここで、１画素あたりのフレームデータは、Ｒ（赤）、
Ｇ（緑）、Ｂ（青）の各８ビットと、透明度を表すアル
ファ値の８ビットの計３２ビットで構成されるものとす
る。

【００５８】以上のような画像メモリ２の構成を採用し
た場合、フレームデータとＺ値データのそれぞれにおい
て、１カラムあたり８画素分のデータを格納することが
できる。したがって、スクリーンを４ｘ２画素ごとの矩
形領域に分割してそれぞれの領域にフレームデータ用と
Ｚ値データ用として、２つのカラムを割り当てることが
できる。ただし、このふたつのカラムが、それぞれ異な
るマクロ１５、１６に属しているようにする。

【００５９】つまり、スクリーンを横３２画素、縦８画
素ごとの領域に区切ると、この領域のフレームデータお
よびＺ値データは、それぞれ画像メモリ２の１ページ分
のデータ量に相当することになる。この領域のフレーム
データとＺ値データは、別のマクロ１５、１６に格納す
るようにする。更に、隣り合うページの矩形領域のデー
タは、別バンク又は別マクロに格納する。

【００６０】一方、フレームデータとＺ値データは、両
マクロ１５、１６に均等に配分するように割り当てる。

【００６１】以上のような条件でアドレッシングを行っ
た場合、そのスクリーンに対するページ割りつけは、図
６に示すようになり、カラム割りつけは、図１７に示す
ようになる。ちなみに、図１７（Ａ）はカラムに対する
画素の配置を示しており、同図（Ｂ）はページに対する
カラムの配置を示している。このようなアドレッシング
により、各マクロ１５、１６で均等にメモリ容量を使用
することができる。このため、フレームとＺで、１画素
当たりに要するビット数が異なる場合に、効率よくメモ
リ資源を活用することができる。

【００６２】マクロ１５、１６へのロウ系とカラム系の
アドレス入力は、２系統に分かれているので、ページ内
の任意のカラムへのアクセスは、ロウ系の入力に依存せ
ず、連続アクセスすることができる。

【００６３】図１６のアドレス先読み回路２８は、内部
に持つロウアドレスバッファにキューイングされたロウ
アドレス情報から、以降にアクセスするロウアドレスを
監視し、同マクロ内でアクセスするバンクが変わること
が予測された場合は、現在のバンクにアクセスしながら
予め次にアクセスするバンクをロウアクティブにする。
こうしておくことにより、アクセスするページが変わっ
た際のオーバーヘッドをなくせるかまたは軽減すること
ができる。

【００６４】以上説明したようなアドレッシングの実効
と、画像メモリ２の使用は、特にスクリーンの水平方向
および垂直方向に向かってアクセスする時に、これを連
続アクセスする上で有効である。この際に、ロウ系とカ
ラム系が一系統である場合に比較して、そのアクセス方
向にかかわらず、連続アクセスすることが可能になる。

【００６５】次に、フレームデータおよびＺ値データの
交互アクセスを考える。このとき、画像メモリ２とメモ
リインターフェース２７間のデータバスを２５６ビット
にすることができる。

【００６６】さて、アルファブレンディングとＺバッフ
ァリングの処理は、一部または全てが重なり合う２つの
ポリゴンが存在し、これらのポリゴンのデータが順番に
ＤＤＡ２４によって生成され、画像メモリ２側に送り込
まれる場合に、重なり合う部分に対して行われるが、こ
れらの両方の処理が行われる場合について以下に説明す
る。

【００６７】この時の処理サイクルは、次のようにな
る。

【００６８】まず、先に画像メモリ２に格納された側の
ポリゴンの画素データを画像メモリ２からブレンディン
グユニット３４およびＺ比較器３３に読み出す。ここ
で、新たにＤＤＡ２４から送り込まれてきたポリゴンの
データと画素ごとに各処理を行う。その結果を、画像メ
モリ２の元の位置に書き込む。

【００６９】画像メモリ２のアクセスは、フレームとＺ
の交互のアクセスとした場合、前記のアルファブレンデ
ィング及びＺバッファリングを行うとき一例として、フ
レームリード、Ｚリード、フレームライトおよびＺライ
トの繰り返しサイクルになる。

【００７０】このサイクルを実行する場合のタイミング
の関係を図１８に示す。ちなみに、同図（Ａ）は基本ク
ロック、同図（Ｂ）はバンクＡに対するロウアドレスＡ
のタイミングであり、アドレスＡ０およびプリチャージ
ＰＣのタイミングを示し、同図（Ｃ）はバンクＢに対す
るロウアドレスＢのタイミングであり、アドレスＡ１の
タイミングを示し、同図（Ｄ）はバンクＡに対するカラ
ムアドレスＡのタイミングであり、読み出しのためのカ
ラムアクティブＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３および
書き込みのためのカラムアクティブＷＡ０、ＷＡ１、Ｗ
Ａ２、ＷＡ３のタイミングを示し、（Ｅ）はバンクＢに
対するカラムアドレスＢのタイミングであり、読み出し
のためのカラムアクティブＲＡ４、ＲＡ５、ＲＡ６、Ｒ
Ａ７のタイミングを示し、（Ｆ）はデータ入力Ｉ０、Ｉ
１、Ｉ２、Ｉ３、Ｉ４のタイミング、（Ｇ）はデータ出
力Ｏ０、Ｏ１、Ｏ２、Ｏ３、Ｏ４、Ｏ５、Ｏ６、Ｏ７の
タイミングをそれぞれ示すものである。

【００７１】図６からも明らかなように、同じ画素に対
応するフレームとＺは、別々のマクロに格納するので、
画像メモリ２のアクセスサイクルにおいて画像メモリ２
とメモリーインターフェース２７間のデータバスを共用
してペアのマクロに交互にアクセスすることになる。

【００７２】即ち、タイミングＴ０でバンクＡのロウが
アドレスＡ０によって活性化される。この後に、バンク
Ａのリードができるようになる。つまり、タイミングＴ
２において、バンクＡにおけるカラムＡのアドレスＲＡ
０が加えられ、２クロック後のタイミングＴ４において
出力される。この遅延時間はメモリ性能に依存する。こ
のようにしてのバンクＡについてのリード中のタイミン
グＴ４でバンクＢのロウを活性化するアドレスＡ１が加
えられる。これにより、バンクＢのロウが活性化され
る。バンクＡのリードが終了すると、タイミングＴ６に
おいてバンクＢからリードするためのアドレスＲＡ４が
加えられる。これに対応するリードの出力Ｏ４は、タイ
ミングＴ８で出力される。また、ライトは、先に読み出
したデータＯ０に対してブレンディング処理又はＺ処理
を施した後タイミングＴ１０において、バンクＡについ
てカラムアドレスＷＡ０が加えられると、直ちにデータ
Ｉ０として処理結果がライトされる。なお、ここでは、
データバスはＩ／Ｏ分離となっている。

【００７３】さて、読み出しステップの後に、アルファ
ブレンディング処理やＺバッファリング処理を行うとす
ると、そこで一時的にメモリアクセスが中断してしまう
が、各ステップを複数回のアクセスで構成し、リードし
た画素データから順に、次の画素データのリードと並行
して、アルファブレンディング処理やＺバッファリング
処理を行うことにより、かつ、前記のプリロウアクティ
ブ動作をとり入れることにより一連のサイクルを連続ア
クセスで行うことが可能となる。

【００７４】ところで、アルファブレンディング処理や
Ｚバッファリング処理を行った結果、もとのデータにな
んらの変更がない場合がある。例えば、画像メモリ２か
ら読み出したＺ値が新たにＺ比較器３３に送り込まれて
きたＺ値に対して、スクリーンの手前側にあると判定さ
れ、かつ画像メモリ２から読み出してきた側のポリゴン
の画素が完全に不透明であるような場合、フレームデー
タの混ぜ合わせがまったく不要であり、データの変更は
生じない。したがって、メモリアクセスの前記の１サイ
クルで処理される全ての画素データについて、このよう
な結果になった場合、メモリインターフェース２７で
は、Ｚライトのステップをキャンセルし、このステップ
に次のサイクルの画素のフレームデータリードを行うよ
うにする。その結果、画像メモリ２のアクセス回数が低
減し、その分の高速化が可能である。

【００７５】次に、アルファブレンディングとＺバッフ
ァリングの処理のうち、Ｚバッファリングの処理のみが
行われる場合について以下に説明する。

【００７６】この場合には、フレームリード、Ｚリー
ド、フレームライト、Ｚライトの４つのステップのうち
のフレームリードが不要になる。この時、メモリインタ
ーフェース２７は画像メモリ２に対して、Ｚリード、フ
レームライト、Ｚライトの３つのステップの繰り返しに
よるサイクルでメモリアクセスを行う。また、Ｚバッフ
ァリング処理の結果、全ての画素についてデータの入れ
替えの必要がないと判断された場合は、Ｚライトのステ
ップをスキップして、Ｚリードとフレームライトの２つ
のステップでサイクルを完結させ、次の画素のＺ値のリ
ードを行う。

【００７７】次に、フレームデータおよびＺ値データの
同時アクセスを考える。

【００７８】このような同時アクセスは、重なり合うポ
リゴンどうしのブレンディング処理とＺバッファリング
処理を行う場合に、フレームデータとＺ値データのメモ
リアクセスとして、画素が対応するフレームとＺが格納
されているマクロに同時アクセスすることによって行う
ことができる。この場合には、１つのデータバスから２
つのマクロにアクセスするため、各マクロのデータバス
を１２８ビットにすると画像メモリ２とメモリーインタ
ーフェース２７間のデータバスを２５６ビットにでき
る。この時、アドレスバッファ２９にはフレームデータ
とＺ値データのアドレスが並列で格納され、アクセス時
にペアのマクロにアドレスを同時発行し、同一データバ
スから両方のデータを同時アクセスする。

【００７９】以上のように、フレームデータとＺ値デー
タの交互アクセスの場合、および同時アクセスの場合に
ついて、画像メモリ２のアクセスの方式について説明し
てきたが、さまざまな場合に応じて、画像メモリ２への
アクセス回数を低減することにより、画像メモリ２の運
用効率を高め、結果として高速アクセスを実現すること
ができる。

【００８０】

【発明の効果】以上述べたように、本発明の画像処理装
置は、画像メモリの効率的な利用と、実効的なデータ転
送速度の向上と、オーバーヘッドの軽減ができるように
構成したので、比較的安価な構成で、高速処理が可能な
３次元グラフィックスシステムを実現できるという効果
がある。

【図面の簡単な説明】

【図１】本発明の実施例１の画像処理ＬＳＩのブロック
図である。

【図２】図１の構成における矩形領域のバンク割りつけ
の説明図である。

【図３】本発明の実施例２の画像処理ＬＳＩの部分ブロ
ック図であり、小単位を設ける場合のメモリ構成を示す
ものである。

【図４】カラムと小単位のスクリーン領域への割りつけ
の説明図である。

【図５】本発明の実施例４の画像処理ＬＳＩの部分ブロ
ック図であり、フレームデータとＺ値データを格納する
構成を示すものである。

【図６】フレームデータとＺ値データのメモリへの格納
の説明図である。

【図７】本発明の実施例６の画像処理ＬＳＩの部分ブロ
ック図であり、フレームデータとＺ値データの交互アク
セスの構成を例示するものである。

【図８】本発明の実施例７の画像処理ＬＳＩの部分ブロ
ック図であり、フレームデータとＺ値データの同時アク
セスの構成を例示するものである。

【図９】本発明の実施形１の画像処理ＬＳＩのブロック
図である。

【図１０】実施形１における矩形部分のカラムの構成の
説明図である。

【図１１】実施形１における画像メモリのページおよび
カラムの割りつけの説明図である。

【図１２】実施形１において連続アクセスを行う場合の
一例を示すタイミングチャートである。

【図１３】実施形１における小単位構成の説明図であ
る。

【図１４】実施形１におけるカラムと小単位のアドレッ
シングの説明図である。

【図１５】実施形１におけるポリゴンデータのパッキン
グの一例の説明図である。

【図１６】本発明の実施形２の画像処理ＬＳＩのブロッ
ク図である。

【図１７】実施形２におけるページとカラムの矩形領域
の対応の説明図である。

【図１８】アルファブレンディングおよびＺバッファリ
ングを行う場合の一例を示すタイミングチャートであ
る。

【符号の説明】

１ピクセル生成ユニット２画像メモリ３、４、１７、１８、１９、２０バンク５ＤＲＡＭコントローラ６ロウアドレス入力系７カラムアドレス入力系８アドレス順序予測回路９、１５、１６マクロ１０データバス１１、１２、１３、１４小領域２１フレームデータバッファ２２Ｚ値データバッファ２３画像処理ＬＳＩ本体２４ＤＤＡ２５外部バスインターフェース２６バッファ２７メモリインターフェース２８アドレス先読み回路２９アドレスバッファ３０データバッファ３１Ｆバッファ３２Ｚバッファ３３Ｚ比較器３４ブレンディングユニット

【手続補正書】

【提出日】平成８年１０月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims

【特許請求の範囲】

【請求項１】画素ごとのフレームデータを生成するデー
タ生成手段と、ロウアドレスおよびカラムアドレスをそれぞれ別々の系
統で並列的に入力できる画像メモリであって、それ自体
でデータの書き込み、読み出しが可能な１つのメモリ装
置ユニットとしてのマクロの少なくとも１つを有し、そ
のマクロは複数のバンクを有するものとして構成されて
いる、画像メモリと、前記フレームデータに基づいて表示が行われるスクリー
ンを複数の第１の矩形領域に分割し、この第１の矩形領
域はそれのフレームデータが前記画像メモリのひとつの
ページに収まるように設定され、隣接する一対の矩形領
域のそれぞれのフレームデータを前記マクロ内の異なる
バンクにそれぞれ対応させ、任意のバンクにアクセスし
ている間にカラムアドレスを連続的に発生して同一ペー
ジ内の任意のアドレスに連続アクセス可能とすると共
に、この後にアクセスするバンクを前もってロウアクテ
ィブにしておくことにより、アクセスするバンクが切り
替わってもこれを直ちにアクセスできるように制御す
る、コントローラ手段と、を備えることを特徴とする画像処理装置。
【請求項２】前記画像メモリのカラムを、複数のバスブ
ロックに分割されたメモリバスにおける前記ブロックに
１対１に対応するように、小単位に分割し、対応づけら
れたバスブロックが異なる前記小単位は、カラムに無関
係に同時アクセスできるようにし、更に、スクリーン上
の第１の矩形領域を、複数の第２の矩形領域に分割し
て、この第２の矩形領域をページ内のカラムに１対１で
対応させ、前記第２の矩形領域を更に複数の小領域に分
割して、この小領域を前記小単位に１対１で対応させ、
前記コントローラ手段により、カラムの異なる小単位に
対応する領域のフレームデータに同時にアクセス可能に
した、請求項１の画像処理装置。
【請求項３】画像メモリが複数のマクロを有し、スクリ
ーン上の第１の矩形領域を更に複数の第２の矩形領域に
分割して、これを前記ページ内のカラムに１対１で対応
させ、前記コントローラ手段により、スクリーン上の第
２の矩形領域のフレームデータを別マクロにアクセスさ
せるようにした、請求項１の画像処理装置。
【請求項４】画素ごとのフレームデータと奥行きを示す
Ｚ値データを生成するデータ生成手段と、ロウアドレスおよびカラムアドレスをそれぞれ別々の系
統で入力できる画像メモリであって、それ自体でデータ
の書き込み、読み出しが可能な１つのメモリ装置ユニッ
トとしてのマクロの複数を有し、そのマクロは少なくと
も１つのバンクを有するものとして構成されており、フ
レームデータとＺ値データの２系統のデータバスを介し
てアクセスされる、画像メモリと、前記各データに基づいて表示が行われるスクリーンを矩
形領域に分割し、この矩形領域にそれのフレームデータ
とＺ値データのそれぞれが前記画像メモリのひとつのペ
ージに収まるように設定され、スクリーンの同一の前記
矩形領域に対応するフレームデータとＺ値データをそれ
ぞれ異なるマクロににおけるバンクに配分して格納する
と共に、フレームデータに関しては隣り合う矩形領域の
フレームデータは異なるバンクに格納し、且つ、Ｚ値デ
ータに関しては隣り合う矩形領域のＺ値データは異なる
バンクに格納するように制御する、コントローラ手段
と、を備えることを特徴とする画像処理装置。
【請求項５】前記コントローラ手段が、前記バンクにア
クセスする場合に、カラムアドレスを連続的に入力し、
同一ページ内の任意のアドレスに連続アクセスするよう
にし、このカラムアドレス入力と並行して、次にアクセ
スするバンクを前もってロウアクティブにしておくこと
により、アクセスするバンクが切り替わった際に連続的
にアクセスさせるように制御する、請求項４の画像処理
装置。
【請求項６】前記コントローラ手段によって、同一の画
素に対応するフレームデータとＺ値データを別々のマク
ロに、１つのデータバスから交互にアクセスする、請求
項５の画像処理装置。
【請求項７】前記コントローラ手段によって、同一の画
素に対応するフレームデータとＺ値データを別々のマク
ロに同時にアクセスすることにより、これらのフレーム
データとＺ値データを別々のマクロから同時にリードま
たはライトする、請求項５の画像処理装置。