JPH08278779A - グラフィックス用フレームメモリ装置 - Google Patents
グラフィックス用フレームメモリ装置Info
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- JPH08278779A JPH08278779A JP7084167A JP8416795A JPH08278779A JP H08278779 A JPH08278779 A JP H08278779A JP 7084167 A JP7084167 A JP 7084167A JP 8416795 A JP8416795 A JP 8416795A JP H08278779 A JPH08278779 A JP H08278779A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/123—Frame memory handling using interleaving
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- Theoretical Computer Science (AREA)
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- Digital Computer Display Output (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 フレームメモリへのアクセスをスムーズに行
い、描画速度を向上させるグラフィックス用フレームメ
モリ制御装置を提供することにある。 【構成】 第１メモリ１０と第２メモリ１１の１対のフ
レームメモリと、メモリ制御装置１２からなる。フレー
ムメモリ１０，１１は、第１バンクＡと第２バンクＢに
分割され、それぞれのバンクアドレスは市松模様に配置
されている。このメモリ制御置１２は、第１アドレス加
算器１４と、第２アドレス加算器１４と、第１セレクタ
１５と、第２セレクタ１６と、第３セレクタ１７とから
なる。アクセスしているアドレスの水平及び垂直方向の
アドレスを同時に指定する。
い、描画速度を向上させるグラフィックス用フレームメ
モリ制御装置を提供することにある。 【構成】 第１メモリ１０と第２メモリ１１の１対のフ
レームメモリと、メモリ制御装置１２からなる。フレー
ムメモリ１０，１１は、第１バンクＡと第２バンクＢに
分割され、それぞれのバンクアドレスは市松模様に配置
されている。このメモリ制御置１２は、第１アドレス加
算器１４と、第２アドレス加算器１４と、第１セレクタ
１５と、第２セレクタ１６と、第３セレクタ１７とから
なる。アクセスしているアドレスの水平及び垂直方向の
アドレスを同時に指定する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータグラフィ
ックスに用いられるグラフィックス用フレームメモリ装
置に関し、特に、フレームメモリへのアクセスを高速化
するグラフィックス用フレームメモリ装置に関する。
ックスに用いられるグラフィックス用フレームメモリ装
置に関し、特に、フレームメモリへのアクセスを高速化
するグラフィックス用フレームメモリ装置に関する。
【０００２】
【従来の技術】近年、計算機を用いたグラフィックスシ
ステムによるコンピュータグラフィックスが、多くの分
野で活用されている。代表的分野としては、設計のため
のＣＡＤシステムや航空、制御等のシミュレーションの
ほか、ビデオゲームにも利用されている。コンピュータ
グラフィックスでは、フレームメモリに取り込んだ画像
データを処理することにより、表示画面に２次元や３次
元の画像を描画する。
ステムによるコンピュータグラフィックスが、多くの分
野で活用されている。代表的分野としては、設計のため
のＣＡＤシステムや航空、制御等のシミュレーションの
ほか、ビデオゲームにも利用されている。コンピュータ
グラフィックスでは、フレームメモリに取り込んだ画像
データを処理することにより、表示画面に２次元や３次
元の画像を描画する。
【０００３】図４に、従来の標準的なグラフィックス用
表示装置の概念図を示す。この表示装置は、ＤＲＡＭ(D
ynamic Random access memory)から構成されるフレーム
メモリ５０、クロック信号を発生するパルス発生装置５
１、該パルス発生装置からのクロック信号にあわせて制
御信号をフレームメモリに出力するメモリ制御装置５
２、フレームメモリからのデジタル信号をアナログに変
換するＤ−Ａ変換器５３からなる。
表示装置の概念図を示す。この表示装置は、ＤＲＡＭ(D
ynamic Random access memory)から構成されるフレーム
メモリ５０、クロック信号を発生するパルス発生装置５
１、該パルス発生装置からのクロック信号にあわせて制
御信号をフレームメモリに出力するメモリ制御装置５
２、フレームメモリからのデジタル信号をアナログに変
換するＤ−Ａ変換器５３からなる。
【０００４】一般にフレームメモリ５０のアクセスはシ
リアルアクセスが用いられている。すなわち、フレーム
メモリ５０へアクセスするときのアドレスは、表示画面
の水平方向の解像度（ピクセル数）まで順次増加し、水
平方向の解像度に達すると次の行（ラスタ）へ移行す
る。このように、フレームメモリ５０へのアクセスは順
次列アドレスをフレームメモリ５０へ与えることにより
行われる。従って、行アドレスは列アドレスの上位桁と
なる。
リアルアクセスが用いられている。すなわち、フレーム
メモリ５０へアクセスするときのアドレスは、表示画面
の水平方向の解像度（ピクセル数）まで順次増加し、水
平方向の解像度に達すると次の行（ラスタ）へ移行す
る。このように、フレームメモリ５０へのアクセスは順
次列アドレスをフレームメモリ５０へ与えることにより
行われる。従って、行アドレスは列アドレスの上位桁と
なる。
【０００５】そこで、このような背景から、シンクロナ
スＤＲＡＭと呼ばれる順次アクセスを目的としたデバイ
スが登場している。シンクロナスＤＲＡＭは、水平方向
への順次アクセスを高速化するためのメモリである。こ
のメモリの特徴は、メモリのアクセスの度に行と列のア
ドレスを指定しないで済むことである。アクセスを開始
するアドレスを１度指定すれば、予め定めた数のデータ
をパルス発生装置から出力されるクロック信号に同期
し、読んだり書いたりできる。
スＤＲＡＭと呼ばれる順次アクセスを目的としたデバイ
スが登場している。シンクロナスＤＲＡＭは、水平方向
への順次アクセスを高速化するためのメモリである。こ
のメモリの特徴は、メモリのアクセスの度に行と列のア
ドレスを指定しないで済むことである。アクセスを開始
するアドレスを１度指定すれば、予め定めた数のデータ
をパルス発生装置から出力されるクロック信号に同期
し、読んだり書いたりできる。
【０００６】また、この種のメモリにはバンクと呼ぶ１
対のセルブロックがあり、一方のバンクをアクセス中に
反対のバンクのアドレスを指定することができる。これ
により交互にアドレスを指定すれば、連続的にメモリを
アクセスすることが可能となる。例えば、図５のアドレ
ス配置のように、列毎に第１バンクＡと第２バンクＢを
交互に配列する。すなわち、アドレスＡ０をアクセス中
にアドレスＢ０をアドレス指定することで、アドレスＡ
０のアクセスに続くアドレスＢ０をアクセスすることが
可能である。
対のセルブロックがあり、一方のバンクをアクセス中に
反対のバンクのアドレスを指定することができる。これ
により交互にアドレスを指定すれば、連続的にメモリを
アクセスすることが可能となる。例えば、図５のアドレ
ス配置のように、列毎に第１バンクＡと第２バンクＢを
交互に配列する。すなわち、アドレスＡ０をアクセス中
にアドレスＢ０をアドレス指定することで、アドレスＡ
０のアクセスに続くアドレスＢ０をアクセスすることが
可能である。
【０００７】このように、メモリを順次連続したアドレ
スを用いアクセスするのではなく、一定の飛び越しアド
レスを使いフレームメモリをアクセスすることで、フレ
ームメモリに対するデータの読み出しと書き込みが同一
フレームメモリに対し起きることを避け、効率的なフレ
ームメモリへのアクセスを実現する方法をインタリーブ
技法と呼んでいる。もちろん読み出しや書き込みの処理
は、フレームメモリへの同時アクセスを回避するため
に、メモリへの制御信号を変化させたり（特開平06-279
32号公報）、バッファを持たせたり（特開平06-175646
号公報）することが提案されている。
スを用いアクセスするのではなく、一定の飛び越しアド
レスを使いフレームメモリをアクセスすることで、フレ
ームメモリに対するデータの読み出しと書き込みが同一
フレームメモリに対し起きることを避け、効率的なフレ
ームメモリへのアクセスを実現する方法をインタリーブ
技法と呼んでいる。もちろん読み出しや書き込みの処理
は、フレームメモリへの同時アクセスを回避するため
に、メモリへの制御信号を変化させたり（特開平06-279
32号公報）、バッファを持たせたり（特開平06-175646
号公報）することが提案されている。
【０００８】こうして、フレームメモリ５０に対して、
アドレス指定が行われ、そこにアクセスして、フレーム
メモリ５０から読み出されたデータは、Ｄ−Ａ変換器５
３により、アナログ信号に変換され、表示画面に出力さ
れる。
アドレス指定が行われ、そこにアクセスして、フレーム
メモリ５０から読み出されたデータは、Ｄ−Ａ変換器５
３により、アナログ信号に変換され、表示画面に出力さ
れる。
【０００９】
【発明が解決しようとする課題】さて、３次元グラフィ
ックスの表示を目的とした表示処理では物体の描画にポ
リゴンと呼ばれる多角形をよく用いる。この多角形は三
角形に分割され、最終的には、この三角形をある色のピ
クセルで埋めて描画することで物体をディスプレイ上に
描画する。図６にディスプレイ・スクリーンのピクセル
配置を示す。これは三角形を描画した場合であるが、水
平方向のピクセルと垂直方向のピクセルは、各画面アド
レス（行及び列アドレス）により、その位置を指定でき
る。フレームメモリは、このピクセルの画面アドレスに
対応してアドレスを配置し、各ピクセルのデータを格納
する。
ックスの表示を目的とした表示処理では物体の描画にポ
リゴンと呼ばれる多角形をよく用いる。この多角形は三
角形に分割され、最終的には、この三角形をある色のピ
クセルで埋めて描画することで物体をディスプレイ上に
描画する。図６にディスプレイ・スクリーンのピクセル
配置を示す。これは三角形を描画した場合であるが、水
平方向のピクセルと垂直方向のピクセルは、各画面アド
レス（行及び列アドレス）により、その位置を指定でき
る。フレームメモリは、このピクセルの画面アドレスに
対応してアドレスを配置し、各ピクセルのデータを格納
する。
【００１０】ポリゴンを描画するようなグラフィックス
用表示装置では、図６に示すように、水平、垂直双方向
への描画の可能性が大きい。しかし、上述したように、
従来の表示装置では、水平方向への描画を主にしたシリ
アルアクセスのフレームメモリで構成されているため
に、３次元グラフィックスの描画を目的とした表示装置
では垂直方向（ラスタ方向）へ描画を移動する都度、メ
モリ制御装置により行と列のアドレスを指定しなければ
ならず、アドレス制御が繁雑になり、描画速度が遅くな
るという問題があった。
用表示装置では、図６に示すように、水平、垂直双方向
への描画の可能性が大きい。しかし、上述したように、
従来の表示装置では、水平方向への描画を主にしたシリ
アルアクセスのフレームメモリで構成されているため
に、３次元グラフィックスの描画を目的とした表示装置
では垂直方向（ラスタ方向）へ描画を移動する都度、メ
モリ制御装置により行と列のアドレスを指定しなければ
ならず、アドレス制御が繁雑になり、描画速度が遅くな
るという問題があった。
【００１１】本発明の目的は、フレームメモリへのアク
セスをスムーズに行い、描画速度を向上させるグラフィ
ックス用フレームメモリ装置を提供することにある。
セスをスムーズに行い、描画速度を向上させるグラフィ
ックス用フレームメモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、表示画面のピ
クセル配置に対応してアドレス配置を構成するフレーム
メモリと、該フレームメモリを制御する制御手段を有す
るグラフィックス用フレームメモリ装置において、前記
フレームメモリは、４個のバンクに論理分割され、奇数
行に第１バンクと第２バンクのアドレスを交互に配置
し、偶数行に第３バンクと第４バンクのアドレスを交互
に配置する構造であり、前記制御手段は、アクセス中の
アドレスに隣接する垂直方向及び水平方向のアドレスを
指定する手段であることを特徴とする。
クセル配置に対応してアドレス配置を構成するフレーム
メモリと、該フレームメモリを制御する制御手段を有す
るグラフィックス用フレームメモリ装置において、前記
フレームメモリは、４個のバンクに論理分割され、奇数
行に第１バンクと第２バンクのアドレスを交互に配置
し、偶数行に第３バンクと第４バンクのアドレスを交互
に配置する構造であり、前記制御手段は、アクセス中の
アドレスに隣接する垂直方向及び水平方向のアドレスを
指定する手段であることを特徴とする。
【００１３】また、本発明のフレームメモリは、１対の
メモリからなり、一方のメモリは第１バンクと第２バン
クに論理分割され、他方のメモリは第３バンクと第４バ
ンクに論理分割された構成でもよい。
メモリからなり、一方のメモリは第１バンクと第２バン
クに論理分割され、他方のメモリは第３バンクと第４バ
ンクに論理分割された構成でもよい。
【００１４】また、本発明の制御手段は、アドレスを次
アドレスに変換する第１アドレス加算器と、オフセット
値を設定する第１セレクタと、該オフセット値を前記第
１アドレス加算器で変換した次アドレスに加算する第２
アドレス加算器と、垂直方向のアドレスが奇数と偶数で
第１アドレス加算器と第２アドレス加算器の出力値を選
択する第２セレクタと、からなり、第１バンクあるいは
第２バンクのアドレス指定は、第１セレクタの出力値を
アドレス値とすることで行い、第３バンクあるいは第４
バンクのアドレス指定は、第１アドレス加算器の出力値
をアドレス値とすることで行う手段でもよい。
アドレスに変換する第１アドレス加算器と、オフセット
値を設定する第１セレクタと、該オフセット値を前記第
１アドレス加算器で変換した次アドレスに加算する第２
アドレス加算器と、垂直方向のアドレスが奇数と偶数で
第１アドレス加算器と第２アドレス加算器の出力値を選
択する第２セレクタと、からなり、第１バンクあるいは
第２バンクのアドレス指定は、第１セレクタの出力値を
アドレス値とすることで行い、第３バンクあるいは第４
バンクのアドレス指定は、第１アドレス加算器の出力値
をアドレス値とすることで行う手段でもよい。
【００１５】
【作用】本発明において、フレームメモリを、４個のバ
ンクに論理分割して、奇数行に第１バンクと第２バンク
のアドレスを交互に配置し、偶数行に第３バンクと第４
バンクのアドレスを交互に配置する構造とし、制御手段
により、アクセス中のアドレスに隣接する垂直方向及び
水平方向のアドレスを指定する。そのため、ポリゴンを
描画する際に、水平方向、垂直方向のどちらに描画して
も、その度にフレームメモリの行及び列アドレスを指定
する必要がなく、直ちに所定のアドレスにアクセスする
ことができ、描画速度を向上できる。従って、高速シリ
アルアクセスが可能なメモリを使用して垂直方向のアク
セスが生じた場合、その都度の行と列のアドレス指定が
不要で、より一層の高速アクセスが可能となる。
ンクに論理分割して、奇数行に第１バンクと第２バンク
のアドレスを交互に配置し、偶数行に第３バンクと第４
バンクのアドレスを交互に配置する構造とし、制御手段
により、アクセス中のアドレスに隣接する垂直方向及び
水平方向のアドレスを指定する。そのため、ポリゴンを
描画する際に、水平方向、垂直方向のどちらに描画して
も、その度にフレームメモリの行及び列アドレスを指定
する必要がなく、直ちに所定のアドレスにアクセスする
ことができ、描画速度を向上できる。従って、高速シリ
アルアクセスが可能なメモリを使用して垂直方向のアク
セスが生じた場合、その都度の行と列のアドレス指定が
不要で、より一層の高速アクセスが可能となる。
【００１６】また、シンクロナスＤＲＡＭ等のように、
予め２個のバンクに分割されているメモリを用いれば、
容易に上述の高速アクセスが可能となる。
予め２個のバンクに分割されているメモリを用いれば、
容易に上述の高速アクセスが可能となる。
【００１７】また、第１アドレス加算器と、第１セレク
タと、第２アドレス加算器と、第２セレクタと、からな
る制御手段を用いれば、第１バンクあるいは第２バンク
のアドレス指定は、第１セレクタの出力値をアドレス値
とすることで行い、第３バンクあるいは第４バンクのア
ドレス指定は、第１アドレス加算器の出力値をアドレス
値とすることで行う。こうして、アクセス中のアドレス
に隣接する垂直方向及び水平方向のアドレスを指定す
る。
タと、第２アドレス加算器と、第２セレクタと、からな
る制御手段を用いれば、第１バンクあるいは第２バンク
のアドレス指定は、第１セレクタの出力値をアドレス値
とすることで行い、第３バンクあるいは第４バンクのア
ドレス指定は、第１アドレス加算器の出力値をアドレス
値とすることで行う。こうして、アクセス中のアドレス
に隣接する垂直方向及び水平方向のアドレスを指定す
る。
【００１８】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて説明する。図１は、本発明に係るグラフィックス用
フレームメモリ装置の一実施例を示す構成ブロック図で
ある。このグラフィックス用フレームメモリ装置は、第
１メモリ１０と第２メモリ１１の１対のフレームメモリ
と、該フレームメモリの制御手段であるメモリ制御装置
１２からなる。このメモリ制御装置１２は、第１アドレ
ス加算器１３と第２アドレス加算器１４、第１セレクタ
１５、第２セレクタ１６及び第３セレクタ１７とからな
る。
いて説明する。図１は、本発明に係るグラフィックス用
フレームメモリ装置の一実施例を示す構成ブロック図で
ある。このグラフィックス用フレームメモリ装置は、第
１メモリ１０と第２メモリ１１の１対のフレームメモリ
と、該フレームメモリの制御手段であるメモリ制御装置
１２からなる。このメモリ制御装置１２は、第１アドレ
ス加算器１３と第２アドレス加算器１４、第１セレクタ
１５、第２セレクタ１６及び第３セレクタ１７とからな
る。
【００１９】図２に、このフレームメモリのバンクアド
レスの配置図を示す。第１メモリ１０及び第２メモリ１
１はシンクロナスＤＲＡＭである。それぞれのメモリ１
０，１１は、第１バンクＡと第２バンクＢに分割されて
いる。図２に示すように、枠内のＡ又はＢはバンクを示
し、数字はバンクのアドレスを示している。偶数行に第
１メモリ１０の第１バンクＡと第２バンクＢのアドレス
を交互に配置し、奇数行に第２メモリ１１の第１バンク
Ａと第２バンクＢのアドレスを交互に配置する。垂直方
向でも第１バンクＡと第２バンクＢのアドレスを交互に
配置して、第１バンクＡと第２バンクＢのアドレスが市
松模様を形成するように配置してある。
レスの配置図を示す。第１メモリ１０及び第２メモリ１
１はシンクロナスＤＲＡＭである。それぞれのメモリ１
０，１１は、第１バンクＡと第２バンクＢに分割されて
いる。図２に示すように、枠内のＡ又はＢはバンクを示
し、数字はバンクのアドレスを示している。偶数行に第
１メモリ１０の第１バンクＡと第２バンクＢのアドレス
を交互に配置し、奇数行に第２メモリ１１の第１バンク
Ａと第２バンクＢのアドレスを交互に配置する。垂直方
向でも第１バンクＡと第２バンクＢのアドレスを交互に
配置して、第１バンクＡと第２バンクＢのアドレスが市
松模様を形成するように配置してある。
【００２０】シンクロナスＤＲＡＭは、現在アクセスし
ているバンクに対しアドレスを指定することはできな
い。このため、連続したアクセスを行う場合には、現在
のバンクをアクセスしながら異なるバンクのアドレスを
指定している。すなわち、同一メモリにおいて、第１バ
ンクＡをアクセス中に第２バンクＢのアドレスを指定し
て、連続したデータのアクセスを行っている。また第２
バンクＢのデータをアクセスしている際に第１バンクＡ
のアドレスを指定し、またその次のデータアクセスを行
っている。更に、この隣のバンクをアドレスする際に、
現在アクセスを行っている真下（次行）のバンクアドレ
スも指定し、ポリゴンの描画が垂直方向に移行しても連
続したデータアクセスを可能とする。
ているバンクに対しアドレスを指定することはできな
い。このため、連続したアクセスを行う場合には、現在
のバンクをアクセスしながら異なるバンクのアドレスを
指定している。すなわち、同一メモリにおいて、第１バ
ンクＡをアクセス中に第２バンクＢのアドレスを指定し
て、連続したデータのアクセスを行っている。また第２
バンクＢのデータをアクセスしている際に第１バンクＡ
のアドレスを指定し、またその次のデータアクセスを行
っている。更に、この隣のバンクをアドレスする際に、
現在アクセスを行っている真下（次行）のバンクアドレ
スも指定し、ポリゴンの描画が垂直方向に移行しても連
続したデータアクセスを可能とする。
【００２１】このグラフィックス用フレームメモリ装置
の動作について説明する。バンクアドレスは第１アドレ
ス加算器１３にて、現在のバンクアドレスから次のアド
レスへ変換される。変換された次アドレスは、第１セレ
クタ１５の０入力になっている。一方、フレームメモリ
の水平方向のサイズを構成するメモリバンク数により、
第２セレクタ１６でオフセット値を設定する。例えば、
詳しくは後述するが、０あるいは２の値が設定できる。
アクセスされているラスタアドレス（垂直方向のアドレ
ス）が奇数である場合、第２セレクタ１６からオフセッ
ト値が第２アドレス加算器１４に入力され、第１セレク
タ１５から出力された次バンクアドレスに加算される。
そして、その加算値は第１セレクタ１５の１に入力され
る。第１セレクタ１５はラスタアドレスの最下位ビット
が選択信号として入力されており、ラスタアドレスが偶
数の場合は次バンクアドレスが選択され、ラスタアドレ
スが奇数の場合は次バンクアドレスにオフセット値を加
算したアドレスが選択され、第１メモリ１０に入力され
る。また、次バンクアドレスは第１アドレス加算器１３
から第２メモリ１１に入力される。データはデータバス
を通うじて、第３セレクタ１７に入力され、ラスタアド
レスの最下位ビットが選択信号として入力される。従っ
て、ラスタアドレスが偶数の場合は第１メモリ１０が選
択され、ラスタアドレスが奇数の場合は第２メモリ１１
が選択され、データが入力される。
の動作について説明する。バンクアドレスは第１アドレ
ス加算器１３にて、現在のバンクアドレスから次のアド
レスへ変換される。変換された次アドレスは、第１セレ
クタ１５の０入力になっている。一方、フレームメモリ
の水平方向のサイズを構成するメモリバンク数により、
第２セレクタ１６でオフセット値を設定する。例えば、
詳しくは後述するが、０あるいは２の値が設定できる。
アクセスされているラスタアドレス（垂直方向のアドレ
ス）が奇数である場合、第２セレクタ１６からオフセッ
ト値が第２アドレス加算器１４に入力され、第１セレク
タ１５から出力された次バンクアドレスに加算される。
そして、その加算値は第１セレクタ１５の１に入力され
る。第１セレクタ１５はラスタアドレスの最下位ビット
が選択信号として入力されており、ラスタアドレスが偶
数の場合は次バンクアドレスが選択され、ラスタアドレ
スが奇数の場合は次バンクアドレスにオフセット値を加
算したアドレスが選択され、第１メモリ１０に入力され
る。また、次バンクアドレスは第１アドレス加算器１３
から第２メモリ１１に入力される。データはデータバス
を通うじて、第３セレクタ１７に入力され、ラスタアド
レスの最下位ビットが選択信号として入力される。従っ
て、ラスタアドレスが偶数の場合は第１メモリ１０が選
択され、ラスタアドレスが奇数の場合は第２メモリ１１
が選択され、データが入力される。
【００２２】次に、具体的な例を用いて説明する。 第
１メモリ１０と第２メモリ１１の水平方向サイズを５１
２アドレス、バンクのサイズを２５６アドレスとする。
従って、一度、バンクアドレスを指定してアクセスする
と、一々アドレス指定せずに、２５６アドレスをアクセ
スできる。このフレームメモリのアドレス配置を図３に
示す。
１メモリ１０と第２メモリ１１の水平方向サイズを５１
２アドレス、バンクのサイズを２５６アドレスとする。
従って、一度、バンクアドレスを指定してアクセスする
と、一々アドレス指定せずに、２５６アドレスをアクセ
スできる。このフレームメモリのアドレス配置を図３に
示す。
【００２３】アクセスされているラスタアドレスが偶数
の場合、例えば、第１メモリ１０のバンクアドレスＡ１
がアクセスされていると、第１アドレス加算器１３にお
いて、次バンクアドレスＢ２が生成される。このときの
ラスタアドレスの最下位ビットは０なので、第１セレク
タ１５は０入力が選択されて、第１メモリ１０には次の
アドレスＢ２が指定される。一方第２メモリ１１にも同
様にアドレスのＢ２が指定される。
の場合、例えば、第１メモリ１０のバンクアドレスＡ１
がアクセスされていると、第１アドレス加算器１３にお
いて、次バンクアドレスＢ２が生成される。このときの
ラスタアドレスの最下位ビットは０なので、第１セレク
タ１５は０入力が選択されて、第１メモリ１０には次の
アドレスＢ２が指定される。一方第２メモリ１１にも同
様にアドレスのＢ２が指定される。
【００２４】また、アクセスされているラスタアドレス
が奇数の場合、例えば第２メモリ１１のバンクアドレス
Ｂ２がアクセスされていると、第１アドレス加算器１３
により次バンクアドレスのＡ３が生成される。従って、
第２メモリ１１にはＡ３のバンクアドレスが指定され
る。一方、第１メモリ１０には、ラスタアドレスの最下
位ビットは１なので、第１セレクタ１５で１入力が選択
されて、第２アドレス加算器１４から出力される値をア
ドレスとして指定する。ここで、フレームメモリの水平
方向サイズがバンクサイズの２倍であるので、第２セレ
クタ１６のオフセット値を０とする。このオフセット値
は第２アドレス加算器１４において次バンクアドレスに
加えられ、第１メモリ１０にはＡ３が指定される。
が奇数の場合、例えば第２メモリ１１のバンクアドレス
Ｂ２がアクセスされていると、第１アドレス加算器１３
により次バンクアドレスのＡ３が生成される。従って、
第２メモリ１１にはＡ３のバンクアドレスが指定され
る。一方、第１メモリ１０には、ラスタアドレスの最下
位ビットは１なので、第１セレクタ１５で１入力が選択
されて、第２アドレス加算器１４から出力される値をア
ドレスとして指定する。ここで、フレームメモリの水平
方向サイズがバンクサイズの２倍であるので、第２セレ
クタ１６のオフセット値を０とする。このオフセット値
は第２アドレス加算器１４において次バンクアドレスに
加えられ、第１メモリ１０にはＡ３が指定される。
【００２５】もし、フレームメモリの水平方向のサイズ
がバンクサイズの４倍であれば、２をオフセット値とす
る。例えばラスタアドレスが奇数である第２メモリ１１
のバンクアドレスＢ２がアクセスされていると、上述し
たように、第２メモリ１１にはＡ３のバンクアドレスが
指定され、第１メモリ１０には、第２アドレス加算器１
４から出力される値をアドレスとして指定する。従っ
て、次バンクアドレスＡ３にオフセット値２を加算した
Ａ５が第１メモリに対して指定される。
がバンクサイズの４倍であれば、２をオフセット値とす
る。例えばラスタアドレスが奇数である第２メモリ１１
のバンクアドレスＢ２がアクセスされていると、上述し
たように、第２メモリ１１にはＡ３のバンクアドレスが
指定され、第１メモリ１０には、第２アドレス加算器１
４から出力される値をアドレスとして指定する。従っ
て、次バンクアドレスＡ３にオフセット値２を加算した
Ａ５が第１メモリに対して指定される。
【００２６】このようにして、フレームメモリに対して
アドレス指定がなされと、次のデータアクセスがスムー
ズに行われる。すなわち、第１メモリ１０のバンクＡの
データをアクセスしているとするとポリゴンは水平方向
へ連続して描画される場合と、次のラスタ（行）へ移行
し描画される場合があるために、第１メモリのバンクＢ
のアドレスを指定すると同時に、アクセスしている第１
メモリ１０のバンクＡのアドレスの真下にある第２メモ
リ１１のバンクＢのアドレスを指定する。このことによ
り隣のバンクへ連続したアクセスが可能になるのと同時
に、垂直方向へデータのアクセスが移行しても、そのま
ま連続したアクセスが可能となる。
アドレス指定がなされと、次のデータアクセスがスムー
ズに行われる。すなわち、第１メモリ１０のバンクＡの
データをアクセスしているとするとポリゴンは水平方向
へ連続して描画される場合と、次のラスタ（行）へ移行
し描画される場合があるために、第１メモリのバンクＢ
のアドレスを指定すると同時に、アクセスしている第１
メモリ１０のバンクＡのアドレスの真下にある第２メモ
リ１１のバンクＢのアドレスを指定する。このことによ
り隣のバンクへ連続したアクセスが可能になるのと同時
に、垂直方向へデータのアクセスが移行しても、そのま
ま連続したアクセスが可能となる。
【００２７】本発明は、このような構成に限定されるも
のではない。１個のフレームメモリを４個のバンクに論
理分割してもよいし、複数のフレームメモリを４個のバ
ンクに論理分割してもよい。
のではない。１個のフレームメモリを４個のバンクに論
理分割してもよいし、複数のフレームメモリを４個のバ
ンクに論理分割してもよい。
【００２８】
【発明の効果】本発明によれば、次にアクセスするフレ
ームメモリのアドレスを水平垂直同時に指定するので、
ポリゴンに代表されるような水平方向の描画と垂直方向
の描画が高い頻度で起きる表示装置では、フレームメモ
リへのアクセスをスムーズに行うことができ、高速で効
率的な描画処理が実現できる。
ームメモリのアドレスを水平垂直同時に指定するので、
ポリゴンに代表されるような水平方向の描画と垂直方向
の描画が高い頻度で起きる表示装置では、フレームメモ
リへのアクセスをスムーズに行うことができ、高速で効
率的な描画処理が実現できる。
【図１】本発明に係るグラフィックス用フレームメモリ
装置の一実施例を示すブロック図である。
装置の一実施例を示すブロック図である。
【図２】フレームメモリのバンクアドレスの配置図であ
る。
る。
【図３】フレームメモリの水平方向サイズが５１２アド
レス、バンクのサイズが２５６アドレスのバンクアドレ
スの配置図である。
レス、バンクのサイズが２５６アドレスのバンクアドレ
スの配置図である。
【図４】従来のグラフィックス用表示装置のブロック図
である。
である。
【図５】従来のフレームメモリのバンクアドレスの配置
図である。
図である。
【図６】ポリゴンを表示するピクセル配置図である。
１０ 第１メモリ １１ 第２メモリ １２ メモリ制御装置
Claims (3)
- 【請求項１】 表示画面のピクセル配置に対応してアド
レス配置を構成するフレームメモリと、該フレームメモ
リを制御する制御手段を有するグラフィックス用フレー
ムメモリ装置において、 前記フレームメモリは、４個のバンクに論理分割され、
奇数行に第１バンクと第２バンクのアドレスを交互に配
置し、偶数行に第３バンクと第４バンクのアドレスを交
互に配置する構造であり、 前記制御手段は、アクセス中のアドレスに隣接する垂直
方向及び水平方向のアドレスを指定する手段であること
を特徴とするグラフィックス用フレームメモリ装置。 - 【請求項２】 フレームメモリは、１対のメモリからな
り、一方のメモリは第１バンクと第２バンクに論理分割
され、他方のメモリは第３バンクと第４バンクに分割さ
れたことを特徴とする請求項１記載のグラフィックス用
フレームメモリ装置。 - 【請求項３】 制御手段は、アクセスアドレスを次アド
レスに変換する第１アドレス加算器と、オフセット値を
設定する第１セレクタと、該オフセット値を第１アドレ
ス加算器で変換した次アドレスに加算する第２アドレス
加算器と、垂直方向のアドレスが奇数と偶数で第１アド
レス加算器と第２アドレス加算器の出力値を選択する第
２セレクタと、からなり、 第１バンクあるいは第２バンクのアドレス指定は、第１
セレクタの出力値をアドレス値とすることで行い、第３
バンクあるいは第４バンクのアドレス指定は、第１アド
レス加算器の出力値をアドレス値とすることで行うこと
を特徴とする請求項１又は２記載のグラフィックス用フ
レームメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07084167A JP3138173B2 (ja) | 1995-04-10 | 1995-04-10 | グラフィックス用フレームメモリ装置 |
| US08/613,673 US5815169A (en) | 1995-04-10 | 1996-03-11 | Frame memory device for graphics allowing simultaneous selection of adjacent horizontal and vertical addresses |
| DE69633477T DE69633477T2 (de) | 1995-04-10 | 1996-03-27 | Bildspeicher für graphische Daten |
| EP96302123A EP0737956B1 (en) | 1995-04-10 | 1996-03-27 | Frame memory device for graphics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07084167A JP3138173B2 (ja) | 1995-04-10 | 1995-04-10 | グラフィックス用フレームメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08278779A true JPH08278779A (ja) | 1996-10-22 |
| JP3138173B2 JP3138173B2 (ja) | 2001-02-26 |
Family
ID=13822945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07084167A Expired - Lifetime JP3138173B2 (ja) | 1995-04-10 | 1995-04-10 | グラフィックス用フレームメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815169A (ja) |
| EP (1) | EP0737956B1 (ja) |
| JP (1) | JP3138173B2 (ja) |
| DE (1) | DE69633477T2 (ja) |
Cited By (3)
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| JPH10283770A (ja) * | 1997-04-07 | 1998-10-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置およびその読み出しおよび書き込み方法 |
| US6091783A (en) | 1997-04-25 | 2000-07-18 | International Business Machines Corporation | High speed digital data transmission by separately clocking and recombining interleaved data subgroups |
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| US6801204B2 (en) * | 2001-02-15 | 2004-10-05 | Sony Corporation, A Japanese Corporation | Checkerboard buffer using memory blocks |
| US6768490B2 (en) * | 2001-02-15 | 2004-07-27 | Sony Corporation | Checkerboard buffer using more than two memory devices |
| US6831650B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Checkerboard buffer using sequential memory locations |
| US6765580B2 (en) * | 2001-02-15 | 2004-07-20 | Sony Corporation | Pixel pages optimized for GLV |
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| US7205993B2 (en) * | 2001-02-15 | 2007-04-17 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using memory bank alternation |
| US6992674B2 (en) * | 2001-02-15 | 2006-01-31 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using state addressing |
| US6831649B2 (en) * | 2001-02-15 | 2004-12-14 | Sony Corporation | Two-dimensional buffer pages using state addressing |
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| US7088369B2 (en) * | 2001-02-15 | 2006-08-08 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages and using bit-field addressing |
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| US6791557B2 (en) * | 2001-02-15 | 2004-09-14 | Sony Corporation | Two-dimensional buffer pages using bit-field addressing |
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| US6795079B2 (en) * | 2001-02-15 | 2004-09-21 | Sony Corporation | Two-dimensional buffer pages |
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| US6803917B2 (en) * | 2001-02-15 | 2004-10-12 | Sony Corporation | Checkerboard buffer using memory bank alternation |
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| US6965980B2 (en) * | 2002-02-14 | 2005-11-15 | Sony Corporation | Multi-sequence burst accessing for SDRAM |
| US7085172B2 (en) * | 2004-01-05 | 2006-08-01 | Sony Corporation | Data storage apparatus, data storage control apparatus, data storage control method, and data storage control program |
| US8564603B2 (en) * | 2010-10-24 | 2013-10-22 | Himax Technologies Limited | Apparatus for controlling memory device and related method |
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-
1995
- 1995-04-10 JP JP07084167A patent/JP3138173B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-11 US US08/613,673 patent/US5815169A/en not_active Expired - Lifetime
- 1996-03-27 DE DE69633477T patent/DE69633477T2/de not_active Expired - Lifetime
- 1996-03-27 EP EP96302123A patent/EP0737956B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3138173B2 (ja) | 2001-02-26 |
| DE69633477D1 (de) | 2004-11-04 |
| DE69633477T2 (de) | 2006-02-23 |
| EP0737956A2 (en) | 1996-10-16 |
| US5815169A (en) | 1998-09-29 |
| EP0737956B1 (en) | 2004-09-29 |
| EP0737956A3 (en) | 1997-05-28 |
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