DE68918101T2

DE68918101T2 - Speicher mit Seitenmodus.

Info

Publication number: DE68918101T2
Application number: DE68918101T
Authority: DE
Inventors: Matthew Damian Bates; Adrian Charles Gay; Roderick Michael Peters West; Todd Williams
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-10-12
Filing date: 1989-10-12
Publication date: 1995-03-30
Anticipated expiration: 2009-10-13
Also published as: JPH03127144A; JPH0743666B2; EP0422299A1; DE68918101D1; EP0422299B1

Description

GEBIET DER ERFINDUNG

Die Erfindung betrifft einen Speicher, der im Seitenmodus betrieben werden kann.

HINTERGRUND DER ERFINDUNG

Speicher, die beliebig adressierbar sind, wie etwa Speicher mit wahlfreiem Zugriff (RAM) und Nur-Lese-Speicher (ROM), sind meist als Matrix aus Speicherstellen oder Gruppen von Speicherstellen angeordnet, die zeilen- und spaltenweise adressiert werden können. Die Speicherstellen können auf verschiedene Weise organisiert sein. Zum Beispiel kann ein 1- Mbit-Speicher angeordnet werden als 256K Wörter von 4 Bit Länge, die auf 512 Zeilen und 512 Spalten adressiert werden können, so daß die Adressierung einer bestimmten Zeile oder Spalte den Zugriff auf eine Gruppe von vier Speicherstellen ermöglicht. Eine weitere Organisationsmöglichkeit sind 128K Wörter von 8 Bit Länge, die entweder auf 512 Zeilen und 256 Spalten oder auf 256 Zeilen und 512 Spalten adressiert werden können, so daß die Adressierung einer bestimmten Zeile oder Spalte den Zugriff auf eine Gruppe von acht Speicherstellen ermöglicht. Es dürfte klar sein, daß es sich hierbei nur um zwei von vielen möglichen Anordnungen handelt.
Es gibt viele verschiedene Typen beliebig adressierbarer Speicher. Beispiele sind Nur-Lese-Speicher (ROM, Read Only Memory), programmierbarer ROM (PROM), statischer RAM (SRAM), dynamischer RAM (DRAM) und Video-RAM (VRAM), wobei letzterer ein besonderer Typ des DRAM ist. Der Zugriff auf diese Speicher erfolgt meist dadurch, daß als Reaktion auf Zeitsteuerungssignale, sogenannte Reihenadressierungsimpulse (RAS, row address strobe) bzw. Spaltenadressierungsimpulse (CAS, column address strobe), zunächst eine Zeile und dann eine Spalte innerhalb des Speichers ausgewählt wird. Bei einem solchen normalen Zugriff auf den RAM wechseln sich die Reihenadressierungszyklen mit den Spaltenadressierungszyklen ab, wobei jedes Paar aus Zeilen- und Spaltenzyklus einen Zugriff auf das Bit oder die Bits ermöglicht, die eine bestimmte Zeilen- und Spaltenadresse haben.
Bei einigen Speichern wird jedoch in Abhängigkeit davon, welche Spaltenzyklen innerhalb eines einzelnen Reihenzyklus durchgeführt werden, ein zusätzliches Zugriffsverfahren bereitgestellt, das allgemein als "Seitenmodus" bezeichnet wird. Mechanismen dieses Typs werden auch als "statischer Spaltenmodus" bezeichnet. Der Ausdruck "Seitenmodus" wird jedoch im Fach weithin als Gattungsbegriff für Zugriffsmechanismen dieses Typs verstanden. Konventionell wird für einen Seitenmodus-Reihenzyklus eine Reihenadresse ausgewählt, und innerhalb dieses Reihenzyklus werden mehrere Spaltenzyklen durchgeführt, um auf den Speicher an ausgewählten Spaltenadressen in dieser Reihe zuzugreifen. Da die Notwendigkeit eines neuen Reihenadressierungsimpulses für jeden Speicherzugriff entfällt, ist ein schneller Zugriff auf Daten möglich, die innerhalb einer einzigen Reihe stehen.
Eine Anwendung für einen RAM-Speicher ist als APA- Anzeigespeicher (APA = all points addressable, alle Punkte adressierbar) in einem Anzeigesystem. In modernen APA- Rasteranzeigen wird ein zu betrachtendes Bild Punkt für Punkt in Form von Pixeldaten in einem Speichersubsystem- Rahmenpuffer gespeichert, der aus dynamischem RAM (DRAM) oder Video-RAM (VRAM) besteht. Diese Gestaltungen erlauben beliebige Aktualisierungen des Pixelinhalts zur Anzeige beliebig komplexer Bilder.
Die gespeicherten Informationen werden entweder periodisch aufgefrischt, um das Bild auf dem Videomonitor wiederherzustellen, oder sie werden aktualisiert, um das angezeigte Bild zu modifizieren. Bei Raster-Scan-Anzeigen erfolgen Aktualisierungen horizontaler Linien generell im Seitenmodus, wobei die Daten auf einer Reihe, auf die zugegriffen wird, an mehreren Spaltenstellen, die den benachbarten Pixeln auf einer Scan-Zeile entsprechen, aktualisiert wird, um eine größere Aktualisierungsbandbreite zu erreichen. Bei Aktualisierungen vertikaler Linien ist es jedoch generell erforderlich, daß mehrere Reihenzugriffe nacheinander eine Bildmodifikation mit der Geschwindigkeit von Zyklen mit wahlfreiein Zugriff durchführen, die bis zu viermal länger dauern als bei Aktualisierungen im Seitenmodus.
Unter Bezugnahme auf Fig. 1 wird davon ausgegangen, daß Pixeldaten für eine horizontale Linie an benachbarten Speicherpositionen in einer Speicherreihe gespeichert sind (z.B. C[a], C[a+l), C[a+2] usw.), während vertikale Linien in mehreren reihenübergreifenden Spalten gespeichert sind (z.B. C[a], C[b], C[c] usw.). Es dürfte klar sein, daß auch andere Speicherkonventionen verwendet werden können. In diesem allgemeinen Fall kann der Seitenmodus verwendet werden, um gerade horizontale Linien zu ziehen, indem einfach auf aufeinanderfolgende Speicherzellen auf einer Reihe im Seitenmodus zugegriffen wird. Bei vertikalen Linien bietet der Seitenmodus dagegen keinen Vorteil, und bei Linien, die in dazwischenliegenden Winkeln verlaufen, oder bei Kurven bietet er allenfalls einen kleinen Vorteil. Wie in Figur 2 gezeigt, sind kontinuierliche RAS-Zyklen erforderlich, um auf jedes Pixel C[a], C[b], C[c] entlang einer gegebenen vertikalen Linie zuzugreifen. Dadurch sinkt bei kontinuierlichen Zugriffen auf eine Reihe nach der anderen die Geschwindigkeit dramatisch.

ZUSAMMENFASSUNG DER ERFINDUNG

Das Hauptproblem, mit dem sich die Erfinder auseinanderzusetzen hatten, war eine Lösung für die räumliche Differenz bei der Aktualisierungs- oder Zeichengeschwindigkeit einer Anzeige. Bei der Analyse des Problems wurde festgestellt, daß der Grund in den elementaren Hardwarebeschränkungen von RAM-Speichern mit Seitenmodus lag.
Ein Ziel der Erfindung war es daher, einen Speicher bereitzustellen, der die Geschwindigkeitsvorteile des Seitenmodus ohne die obengenannten Nachteile bietet.
Gemäß der Erfindung wird ein Speicher bereitgestellt, der reihenweise und spaltenweise adressierbar ist und im Seitenmodus betrieben werden kann, so daß für einen Reihenzyklus eine Reihenadresse ausgewählt wird und innerhalb dieses Reihenzyklus mehrere Spaltenzyklen zum Zugriff auf den Speicher an ausgewählten Spaltenadressen durchgeführt werden, dadurch gekennzeichnet, daß der Speicher zusätzliche Steuerungsmittel zur Fortschaltung der Reihenadresse für ausgewählte Spaltenzyklen innerhalb des Reihenzyklus umfaßt.
Die Ausdrücke "Reihe" und "Spalte" werden hier als Bezeichnungen für die erste und die zweite Dimension des Speichers verwendet. Dies ist im Fach die konventionelle Nomenklatur. Diese Ausdrücke "Reihe" und "Spalte" sind daher auch als solche zu verstehen, d.h. einfach als Bezeichnungen für eine erste bzw. eine zweite Speicherdimension. Ähnlich ist auch der Ausdruck "Seitenmodus" als Gattungsbegriff für einen Zugriffsmechanismus zu verstehen, der innerhalb eines Zugriffszyklus für eine erste Speicherdimension mehrere Zugriffe auf eine zweite Speicherdimension ermöglicht. Der Ausdruck "Seitenmodus" ist also hier als Bezeichnung für einen Speicherzugriffsmechanismus, der manchmal als "statischer Spaltenmodus" bezeichnet wird, und andere derartige Zugriffsmechanismen zu verstehen.
Die Erfindung ist auf alle Speicher anwendbar, die in solchen Modi betrieben werden können, einschließlich SRAM, DRAM, VRAM und verschiedener ROM-Typen. Obwohl Beispiele der Erfindung für Speicher beschrieben werden, die in zwei Dimensionen organisiert sind und zwei Adreßkomponenten (Reihe und Spalte) erhalten, kann die Erfindung tatsächlich auch auf Speicher angewendet werden, die in mehr als zwei Dimensionen organisiert sind und Adreßkomponenten für jede Dimension erhalten.
Vorzugsweise spricht das Steuerungsmittel auf ein Reihenwechselsignal (RC, Row Change) an, das dem Speicher zugeleitet wird, wenn ein Spaltenadressierungsimpuls (CAS) zum Fortschalten der Reihenadresse aktiv wird. Die Fortschaltung der Reihenadresse für einen bestimmten Spaltenzyklus innerhalb eines Reihenzyklus kann dadurch mit einem Minimum an zusätzlichen Informationen erreicht werden. Wenn im voraus definiert wird, welche Fortschaltung als Reaktion auf ein Reihenwechselsignal erfolgen soll, kann ein einzelnes -Bit verwendet werden, um festzulegen, ob diese Fortschaltung für einen gegebenen Spaltenzyklus stattfinden soll oder nicht.
Damit die Fortschaltung, die erfolgen soll, auf programmierbare Weise im voraus definiert werden kann, spricht das Steuerungsmittel vorzugsweise auf ein Modussignal an, das dem Speicher zugeleitet wird, wenn ein Reihenadressierungsimpuls aktiv wird, um den Speicher in einen ausgewählten Reihenwechselmodus zu versetzen. Dieser Reihenwechselmodus definiert dann, welche Reihenadressierungsfortschaltung von dem Steuerungsmittel als Reaktion auf ein Reihenwechselsignal innerhalb dieses Reihenzyklus durchgeführt wird. Zum Beispiel könnte die Fortschaltung ein Inkrement oder ein Dekrement um einen von der Speicherhardware definierten Betrag oder zum Beispiel um Werte in einem Register sein.
Wo der Speicher als Reaktion auf das Modussignal entweder in einen Reiheninkrementmodus oder in einen Reihendekrementmodus versetzt wird, spricht das Steuerungsmittel vorzugsweise auf eine Reihenadresse an, die dem Speicher zugeleitet wird, wenn der Reihenadressierungsimpuls aktiv wird, um die von der Reihenadresse gewählte Reihe und zumindest eine weitere Reihe, die im Reiheninkrementmodus eine höhere Adresse oder im Reihendekrementmodus eine niedrigere Adresse hat, zu aktivieren. Auf diese Weise ist bereits eine zweite Reihe aktiviert, wenn dem Speicher während des Reihenadressierungszyklus ein Reihenwechselsigrial zugeleitet wird. Wenn der obengenannte Inkrement- oder Dekrementbetrag plus oder minus eins ist, haben die aktivierten Reihen benachbarte Reihenadressen.
Falls mehrere Reihen gleichzeitig aktiviert werden, ist es vorteilhaft, wenn ein Wechsel bei den aktivierten Reihen dann erfolgt, wenn die Reihenadresse als Reaktion auf ein Reihenwechselsignal fortgeschaltet wird.
In einer bevorzugten Form der Erfindung ist der Speicher in mindestens zwei Segmente segmentiert, so daß mindestens ein Reihenadreßbit in einer Reihenadresse verwendet wird, um ein Speichersegment auszuwählen, und der Rest der Reihenadreßbits dazu verwendet wird, eine Reihe innerhalb eines jeden Segments auszuwählen. Die Speichersegmentierung dient bei großen Speichern dazu, das Laden einzelner Reihen und Spalten zu reduzieren. Dies vermindert die Verzögerung bei Signalerzeugung und -weiterleitung und reduziert zugleich sowohl die Schwankung in der Datenübertragungsgeschwindigkeit als auch den Stromverbrauch. Bei einem Speicher gemäß der Erfindung ermöglicht die Segmentierung des Speichers auch die Vereinfachung der gleichzeitigen Aktivierung mehrerer Reihen durch Positionieren logisch aufeinanderfolgender Reihen in physisch getrennte Teilmatrizes.
Das Reihenwechselrichtungssignal und/oder das Reihenwechselsignal kann dem Speicher auf einer dedizierten Steuerungsleitung zugeleitet werden. Diese Steuerungsleitung kann von dem Reihenwechselrichtungssignal und dem Reihenwechselsignal gemeinsam genutzt werden, da beide zu verschiedenen Zeiten übermittelt werden. Alternativ hierzu können sie dem Speicher aber auch auf jede andere geeignete Weise zugeleitet werden. So könnten sie zum Beispiel auf eine bzw. mehrere Leitungen gelegt werden, die zu dem Zeitpunkt ungenutzt sind, zu dem diese Signale übermittelt werden müssen, oder sie könnten als Teil einer Anweisung gespeichert werden, die in einem Register gespeichert ist.
Ein RAM-Speicher gemäß der vorliegenden Erfindung findet besondere, wenn auch nicht ausschließliche Anwendung als Anzeigespeicher für ein Anzeigesystem. Daher betrifft die Erfindung auch einen Anzeigespeicher, der einen RAM-Speicher, wie er oben definiert ist, umfaßt, und ein Anzeigesystem mit einem Anzeigespeicher. Die Erfindung betrifft auch ein Verfahren für den Zugriff auf einen RAM-Speicher und ein Verfahren zum Zeichnen einer Linie in einem Anzeigesystem mit einem solchen RAM-Speicher.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Das Raster-Scan-Bitmapping mit Beschränkungen des RAM-Aufbaus nach dem Stand dem Technik, eine Implementierung eines Speichers geinäß der Erfindung und eine Arbeitsstation mit einem solchen Speicher werden im Anschluß unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, wobei:
- Figur 1 eine typische Organisation von Anzeigedaten innerhalb eines Anzeigespeichers darstellt;
- Figur 2 ein Timing-Diagramm des konventionellen RAM- Betriebs für den Zugriff auf aufeinanderfolgende Reihen bei Aktualisierungen vertikaler Linien in einem Anzeigespeicher in Einklang mit einem Speicher mit einer Dauer des Zyklus mit wahlfreiem Zugriff von 160 ns ist;
- Figur 3 ein Timing-Diagramm für das Zeichnen einer vertikalen Linie in einem Beispiel eines Speichers gemäß der Erfindung in Einklang mit einem Speicher mit einer Dauer des Zyklus mit wahlfreiem Zugriff von 160 ns und einer Seitenmodus-Zyklusdauer von 40 ns ist;
- Figur 4 ein Ausführungsbeispiel der Erfindung mit einem Mittel zum Zugreifen auf mehrere Teilmatrixreihen auf eine Weise ist, die in Einklang mit dem Timing-Diagramm in Figur 3 steht;
- Figur 5 eine physische Chip-Implementierung darstellt und die physische Reihenpositionierung in Speicher-Teilmatrizes in Einklang mit dem Ausführungsbeispiel in Figur 4 zeigt; und
- Figur 6 ein schematisches Blockdiagramm eines Anzeigesystems ist, in das die vorliegende Erfindung integriert werden kann.
Figur 1 stellt ein typisches Anzeigespeicher- oder Rahmenpuffer-Bitmap einer Raster-Scan-Anzeige dar und zeigt Reihen- und Spaltenpositionen von Pixeldaten, die im RAM gespeichert sind. Horizontale Aktualisierungen liegen auf einer mehrere Spaltenadressen übergreifende Reihe (R[1], C[a]-C[a+j]), auf die im Seitenmodus zugegriffen werden kann, während vertikale Linien mehrere Reihen übergreifend bei einer gegebenen Spaltenadresse (R[1]-R[i], C[a,b,c,d]) liegen.
Figur 2 zeigt die erforderliche Timing-Seguenz zum Aktualisieren von Pixeldaten für eine vertikale Linie in einem aus konventionellem RAM bestehenden Rahmenpuffer mit Timings für Reihenzyklen mit wahlfreiem Zugriff in Einklang mit einem Speicher mit einer Dauer des Zyklus mit wahlfreiem Zugriff von 160 ns. Bei jedem Zyklus wird auf eine Reihe zugegriffen, es werden Daten geschrieben (oder gelesen), die Reihe wird aufgefrischt und es wird auf eine nachfolgende Reihe zugegriffen.
Figur 3 zeigt Timings, die zu einem Ausführungsbeispiel der vorliegenden Erfindung gehören, für denselben Timing-Fall wie den aus Figur 2. Sowohl für Lese- als auch für Schreibzyklen sind Seitenmodus-Timings mit interner Reihenaktivierung dargestellt. Die Timings gehen von einer Differenz von 4:1 zwischen RAS-Zyklen mit wahlfreiem Zugriff (160 ns) und Seitenmoduszyklen (40 ns) aus. Alle Timing-Figuren beruhen auf denselben Geschwindigkeitsannahmen. Die Timings zeigen anfängliche Reihenzugriffe, die sowohl versetzt als auch gleichzeitig erfolgen, und demonstrieren so die Durchführbarkeit beider Ansätze.
Figur 4 stellt die Steuerungselemente dar, die für die Adressierungs- und Timing-Seguenzen innerhalb eines RAM- Speichers gemäß der Erfindung erforderlich sind und in Einklang mit den in Figur 3 gezeigten Timings stehen. Der dargestellte RAM-Speicher ist ein 4-Mb-Speicher, organisiert als 512K mal 8, mit 1024 Reihen mal 512 Spalten mal 8 Datenbits.
Figur 5 stellt ein Beispiel einer Matrixsegmentierung für einen 4-Mb-RAM-Speicher mit Teilmatrizes zur Unterstützung der Timings und Blockdiagramme in Figur 3 und 4 dar. Der Speicher besteht aus 8 Matrixblöcken oder Oktanten (512 Kb), die weiter in 8 Teilmatrizes (64 Kb) unterteilt sind. Jede Teilmatrix kann beim Betrieb im Reihen-Inkrement-Dekrement Modus unter der Steuerung der globalen Logik in Figur 4 unabhängig betrieben werden.
Figur 6 ist ein Beispiel für ein typisches Graphikanzeigen Subsystem einer Arbeitsstation, bei dem Speichel gemäß der Erfindung verwendet wird, um die Gesamtsystemgeschwindigkeit zu verbessern.

DETAILLIERTE BESCHREIBUNG EINES AUSFÜHRUNGSBEISPIELS DER ERFINDUNG

Eine Beschreibung eines Ausführungsbeispiels der vorliegenden Erfindung wird unter Bezugnahme auf die internen und externen Speicher-Timings von Figur 3 erläutert. In der angenommenen Implementierung wird RC als Steuerungssignal eingeführt, das folgende Funktionen hat:
1. Am fallenden RAS-Übergang zeigt es die Richtung an, in die nachfolgende Reihenzugriffe erfolgen:
- bei RC=0 werden die Reihenadressen dekrementiert,
- bei RC=1 werden die Reihenadressen inkrementiert
2. Am fallenden CAS-Übergang zeigt es an, wann ein solcher Reihenwechsel erfolgt
- bei RC=0 erfolgt der Zugriff an der angegebenen Spaltenadresse bei der derzeitigen Reihe (R),
- bei RC=1 erfolgt der Zugriff an der angegebenen Spaltenadresse bei der von der derzeitigen Adresse (R) aus nächsten Reihenadresse (R+l), wie in Schritt 1 angegeben.
Zwar werden in Einklang mit den genannten Graphikbeispielen Inkrement und Dekrement um eins untersucht, doch könnten Adreßänderungen um andere vorbestimmte Beträge konstruktiv implementiert oder unter Verwendung von RC zur Auswahl des gewünschten Registers in Speicherregister programmiert werden. Eine gegebene Konstruktionsarchitektur könnte mehrere Inkrement- oder Dekrementwerte unterstützen. Bei diesen Timings werden Zyklen mit wahlfreiem Zugriff von 160 ns und Seitenmoduszyklen von 40 ns verwendet. Das Geschwindigkeitsverhältnis (4:1) ist typisch für viele RAM- Konstruktionen mit sogenanntem "schnellem Seitenmodusll. Der dargestellte Fall zeigt ein Reiheninkrement ausgehend von einem Bildschirmursprung (0,0) in der oberen linken Ecke (Figur 1) für eine vertikale Linie mit einer Spaltenadreßaktualisierung pro Reihe. Die Implementierung der funktionalen Anforderungen dieser Timings erfordert folgende RAM-Architektur und Schaltkreisverbesserungen:
- Physische Trennung von Reihen innerhalb des Inkrementbereichs in unterschiedliche Teilmatrizes (Figur 5).
- Zusätzliche unterstützende Schaltkreise und Steuerungslogik für unabhängigen gleichzeitigen Teilmatrixbetrieb, Aktivierung der Reihendecodierung bei mehreren Teilmatrizes, Modusauswahl- und interne Reihen-Inkrement/Dekrement- und Wiederherstellungsoperationen (Figur 4).
Am anfänglichen fallenden RAS-Übergang ist das Reihenwechselsignal (RC) positiv und zeigt damit an, daß logische Reihenadreßinkremente für nachfolgende Reihenwechsel, die innerhalb des ausgelösten RAS-Zyklus festgelegt sind, erfolgen sollen. Beim ersten Zugriff wird die adressierte Reihe (RI in Teilmatrix SA1) ausgewählt, ebenso wie die nächsten drei Reihen (R2, R3, R4) in ihren jeweiligen Teilmatrizes (Figur 5). Die Zugriffe auf jede dieser Teilmatrizes können versetzt erfolgen, um den Leistungsverlust und die Störungen durch das Schalten der Chipversorgung zu reduzieren. Schwankungen bei Parametern zur Optimierung der Chipgestaltung sind bei der Implementierung der hier beschriebenen Funktionen zu berücksichtigen.
Beim ersten fallenden CAS-Übergang ist das Reihenwechselsignal (RC) negativ und zeigt damit an, daß der Datenzugriff auf die ursprüngliche Reihe, R1, und auf die angegebene Spaltenadresse, C[A], erfolgen soll.
Beim zweiten fallenden CAS-Übergang ist RC positiv und lenkt den Zugriff damit auf die nächste Reihenadresse, R2, und auf die angegebene Spaltenadresse, C[B]. Zu diesem Zeitpunkt wird im Vorgriff auf spätere Reihenwechsel die Reihe R5 aktiviert.
Beim nachfolgenden steigenden CAS-Übergang wird R1 nach dem Zugriff auf R5 wiederhergestellt, um Leistung und Störungserzeugung zu reduzieren. Reihenwiederherstellungs- und -zugriffszyklen können an beiden CAS-Flanken erfolgen und sind dem Timing der Steuerungslogik inhärent. Nach Abschluß der Wiederherstellung von R1 steht die Teilmatrix SA1 für den nachfolgenden Reihenzugriff zur Verfügung. Dieser erfolgt als Zugriff auf R9, nachdem die Reihenauswahl durch alle dazwischenliegenden Teilmatrizes fortgeschaltet hat. Die Festlegung der Zahl der Teilmatrizes und der Zahl der Reihen, auf die anfangs zugegriffen wird, erfolgt unter Berücksichtigung der Chiparchitektur, der RAS- und CAS- Zykluszeiten, der Wortliniensegmentierung, der Chipdichte und der Teilmatrix-Wiederherstellungszeit
Bei jedem folgenden fallenden CAS-Übergang löst RC einen Reihenwechsel aus. Für die gezeigten Timings erfolgen Reihenzugriffe nacheinander in jeder Teilmatrix und kehren für die Reihe R9 zur Teilmatrix SA1 zurück, und bis dahin ist die Reihe R1 in der Teilmatrix SA1 ordnungsgemäß wiederhergestellt. Diese Timings sorgen für die Reihenvorwahl und -wiederherstellung unter der Steuerung zusätzlicher Logikschaltkreise mit ausreichender Vorlaufzeit, um eine reibungslose Datenübertragung mit Seitenmodus-Datenübertragungsgeschwindigkeiten sicherzustellen. Zum Beispiel wird vom zweiten fallenden CAS-Übergang die Reihe R5 in der Teiimatrix SA5 ausgewählt. Die Daten stehen zwei CAS- Zyklen später zur Verfügung, und im nächsten CAS-Zyklus (C[E]) wird auf sie zugegriffen. Der positive Übergang des zweiten CAS-Zyklus stellt auch die Reihe Rl in der Teilmatrix SA1 wieder her; die Wiederherstellung wird abgeschlossen, und die Teilmatrix SA1 steht zur Reihenauswahl im Zyklus C[E] zur Verfügung. Als Reaktion auf RC wird die Reihe R9 in der Teilmatrix SA1 im Zyklus C[F] ausgewählt. Die Daten aus der Reihe R9 werden im Zyklus C[H] verfügbar, und im Zyklus C[I] wird auf sie zugegriffen.
Sollte RC bei einem gegebenen fallenden CAS-Übergang negativ bleiben, werden die Spaltenzugriffe in der derzeitigen Reihe als normale Seitenmodusoperation fortgesetzt. Die Wahl und Wiederherstellung einer neuen Reihe wird verzögert, bis RC festlegt, daß die derzeitige Reihe nicht mehr benötigt wird und daß auf neue Reihen zugegriffen wird. Seitenmodus-Geschwindigkeiten und Timings werden beibehalten. Schreibfreigabe- und Dateneingabeaktualisierungs-Timings sind ebenfalls bei den Timings angegeben. Die CAS-Adressierung bleibt gegenüber derjenigen einer normalen Seitenmodusoperation unverändert.
Der Prozeß wird für die nachfolgenden Zyklen fortgesetzt, bis RAS bei der Rückkehr zum H-Pegel die Chipauswahl beendet. Im beschriebenen Beispiel legt das Reihenwechselsignal fest, daß im aktuellen CAS-Zyklus auf eine neue Reihe zugegriffen werden soll. Auch Alternativen hierzu könnten in die Steuerungslogik integriert werden, wie etwa die Festlegung, daß RC in einem CAS-Zyklus im nachfolgenden CAS-Zyklus auszuführen ist. Die gewählte Anordnung bietet Flexibilität, hat kein Vorausschauelement, erfordert keine Leerzyklen oder Synchronisationen und stellt eine vorteilhafte Implementierung der Erfindung dar, die in Einklang mit der allgemeinen Klasse von Graphikadaptern und Systemcaches steht.
Figur 4 ist ein Schaltkreis-Blockdiagramm, das die Steuerungselemente darstellt, die für Adressierungs und Timing-Sequenzen innerhalb eines RAM-Speichers gemäß der Erfindung und in Einklang mit den in Figur 3 gezeigten Timings erforderlich sind. Das dargestellte Adressierungssubsystem ist für einen 4-Mb-RAM-Speicher bestimmt, der als 512K mal 8 mit 1024 Reihen mal 512 Spalten mal 8 Datenbits organisiert ist. Eine solche Speichervorrichtung erfordert 10 Reihenadreßbits und 9 Spaltenadreßbits, die durch die in Figur 4 gezeigte 10-Bit-Adreßeingabe A0-9 bereitgestellt werden. Wie in Figur 5 dargestellt ist die Speichermatrix physisch in 8 Oktanten mit 512K Ein-Bit-Speicherstellen aufgeteilt, die zu jeder Dateneingabe/-ausgabe gehören. Jeder Oktant ist weiter in 8 Teilmatrizes unterteilt, wobei jede Teilmatrix durch die unteren 3 Bits der Reihenadresse adressiert wird. Der Decodierschaltkreis 25 in Figur 4 wiederholt sich achtmal, jeweils einmal für jeden der acht Oktanten. Jede Teilmatrix ist in 128 Reihen mal 512 Spalten organisiert, wobei zu jedem Reihen-Spalten-Paar ein einziges Datenbit gehört. Die Reihen der Teilmatrix werden durch die oberen 7 Bits der Reihenadresse adressiert. Die Spalten der Teilmatrix werden durch die 9 Bit umfassende Spaltenadresse adressiert.
Figur 4 stellt die Schaltkreisblöcke und Steuersignale/-busse des Adressierungssubsystems für einen konventionellen RAM- Speicher mit dem Zusatz von Schaltkreisblöcken und Steuersignalen/-bussen für einen RAM-Speicher gemäß der Erfindung dar. Die zusätzlichen Schaltkreisblöcke sind der Reiheninkrement-/-dekrement-Steuerungsschaltkreis 2 und der Inkrement-/Dekrement-Schaltkreis 4 Die zusätzlichen Steuerungssignale/-busse sind diejenigen zu und von den zusätzlichen Steuerungsblöcken.
Der Adreßpuffer-Steuerungsschaltkreis 1 überwacht das Adreßmultiplexen des Adreßpuffers 3. Reihenadresse und Spaltenadresse werden bei den fallenden Übergängen von RAS bzw. CAS von der Adreßeingabe A0-9 bezogen. Der Adreßpuffer- Steuerungsschaltkreis 1 überwacht auch den Betrieb des Reiheninkrement-/-dekrement-Steuerungsschaltkreis 2, der an den fallenden Übergängen von RAS bzw. CAS von der Reihenwechseleingabe RC Anweisungen für die Reihenwechselrichtung und die Reihenfortschaltung bezieht. Der Adreßpuffer-Steuerungsschaltkreis 1 erzeugt die Timing- Informationen für das Adressierungssubsystem des RAM- Speichers aus den RAS- und CAS-Eingaben.
Bei einem konventionellen Einzelreihenspeicherzugriff wird die Reihenadresse beim fallenden Übergang von RAS vom Adreßpuffer 3 über den Vordecodierer 5 zu den Reihendecodierern 7-14 geleitet, die die oberen sieben Bits der Reihenadresse decodieren. Die unteren drei Bits der Reihenadresse werden vom Adreßpuf fer 3 zu dem Teilmatrix- Auswahlschaltkreis 6 geleitet, der feststellt, welche der acht Teilmatrizes gerade adressiert wird. Der Teilmatrix- Auswahlschaltkreis 6 wählt eine der acht Teilmatrizes aus und veranlaßt einen der Reihendecodierer 7-14, auf die adressierte Reihe zuzugreifen. Am fallenden Übergang von CAS wird die Spaltenadresse vom Adreßpuffer 3 über den Vorcodierer 5 zu den Spaltendecodierern 15-22 geleitet, die die Neun-Bit-Spaltenadresse decodieren, um festzustellen, welche der 512 Spalten gerade adressiert wird. Der Teilmatrix-Auswahlschaltkreis 6 steuert, welcher der acht Teilmatrixspaltendecodierer gewählt wird.
Beim Betrieb im Reiheninkrement-/-dekrement-Seitenmodus erfolgt die Reihenadressierung durch den Inkrement-/Dekrementschaltkreis 4 unter der Steuerung des Reiheninkrement-/-dekrement-Steuerungsschaltkreises 2 unter Verwendung von RC für die Reihenadreßauswahl und der RAS/CAS- Timing-lnformationen aus dem Adreßpuffer- Steuerungsschaltkreis 1. Die Spaltenadressierung bleibt unverändert.
Beim fallenden Übergang von RAS wird die anfängliche Reihenadresse vom Adreßpuffer 3 zum Inkrement-/Dekrementschaltkreis 4 geleitet. Die Reihenwechselrichtung entnimmt der Reiheninkrement-/-dekrement-Steuerungsschaltkreis 2 aus dem Pegel der RC-Eingabe am fallenden Übergang von RAS. Die oberen sieben Bits der anfänglichen Reihenadresse werden vom Inkrement-/Dekrementschaltkreis 4 zu den Reihendecodierern 7- 14 geleitet. Der Inkrement-/Dekrementschaltkreis 4 weist den Teilmatrix-Auswahlschaltkreis 6 an, anhand der unteren drei Bits der anfänglichen Reihenadresse eine der acht Teilmatrizes auszuwählen, um den Zugriff auf die anfänglich adressierte Reihe zu beginnen. Der Inkrement-/Dekrementschaltkreis 4 weist ferner den Teilmatrix-Auswahlschaltkreis 6 an, weitere Teilmatrizes auszuwählen, um den Zugriff auf weitere logisch aufeinanderfolgende Reihen einzuleiten.
Bei fallenden Übergängen von CAS werden Spaltenadressen von dem Adreßpuf fer 3 über den Vorcodierer 5 zu den Spaltendecodierern 15-22 geleitet. Reihenwechselanweisungen entnimmt der Reiheninkrement-/-dekrement- Steuerungsschaltkreis 2 aus dem Pegel der RC-Eingabe an den fallenden Übergängen von CAS. Der Inkrement-/Dekrementschaltkreis 4 weist den Teilmatrix- Auswahlschaltkreis 6 an, den Spaltendecodierer der Teilmatrix für die in der aktiven CAS-Periode gerade adressierte Reihe auszuwählen. Unter der Leitung des Inkrement-/Dekrementschaltkreises 4 führt der Teilmatrix- Auswahlschaltkreis 6 als Reaktion auf Reihenwechselanweisungen die Fortschaltseguenz des Reiheninkrements/-dekrements durch, indem die Auswahlen für die Teilmatrix-Reihendecodierer 7-14 geändert werden. Um den Zugriff auf weitere aufeinanderfolgende Reihen einzuleiten, aktiviert der Teilmatrix-Auswahlschaltkreis 6 die Auswahl für den Teilmatrix-Reihendecodierer, der als nächster in der Sequenz folgt. Der Inkrement-/Dekrementschaltkreis 4 leitet die oberen sieben Bits der Reihenadresse dem neu ausgewählten Reihendecodierer zu. Um die Reihenwiederherstellung für Reihen einzuleiten, die in der Seguenz weitergeleitet wurden, deaktiviert der Teilmatrix-Auswahlschaltkreis 6 die Auswahl für den betroffenen Reihendecodierer.
Ein Speicher gemäß der vorliegenden Erfindung kann für den Rahmenpuffer eines graphischen Anzeigesystems verwendet werden, wie es in Figur 6 in Form einer Arbeitsstation dargestellt ist. Die Arbeitsstation besteht aus einer Zentralverarbeitungseinheit 80 in Form eines konventionellen Mikroprozessors und einer Reihe anderer Einheiten wie etwa eines Anzeigeadapters 90, der einen Anzeigespeicher 91 enthält. Die verschiedenen Einheiten sind mit dem Mikroprozessor über einen Systembus 92 verbunden. Angeschlossen an den Systembus sind ein Systemspeicher 82 und ein Nur-Lese-Speicher (ROS, Read Only Store) 81. Der Betrieb des Mikroprozessors wird von einem Betriebssystem und von Anwendungscode gesteuert, die in dem ROS und dem RAM gespeichert sind. Ein I/O-Adapter 83 verbindet den Systembus mit den Peripheriegeräten 84, zum Beispiel mit Platteneinheiten. Ähnlich verbindet ein Kommunikationsadapter 85 die Arbeitsstation mit externen Prozessoren (z.B. einem Host-Rechner). Eine Tastatur 87 ist mit dem Systembus über einen Tastaturadapter 86 verbunden. Der Anzeigeadapter 90 dient zur Steuerung der Anzeige von Daten auf einem Anzeigegerät 94.
Die Arbeitsstation erfüllt ein breites Spektrum von Aufgaben. Eine Klasse von Aufgaben ist die Erzeugung von Linien in einer Graphikanwendung. Dies kann durch einen iterativen Algorithmus erfolgen, der allgemein als Bresenham- Linienzeichenalgorithmus bekannt ist. Dieser Algorithmus definiert zunächst eine horizontale und vertikale Linien- Ausgangsposition und berechnet dann für jede horizontale Adreßposition einen Fehlerterm, der entscheidet, ob eine Fortschaltung in orthogonaler Richtung erfolgen soll. Dies ist zwar sehr effizient, doch die Zeichengeschwindigkeit solcher Algorithmen ist bei Anzeigen auf dem Stand der Technik aufgrund der Rahmenpufferspeichertechnologie, die eine Seitenmodus-Pixelspeicherung nur in horizontaler Richtung zuläßt, beschränkt. Bei jedem orthogonalen Wechsel erfolgt ein Zyklus mit wahlfreiem Zugriff mit einer Geschwindigkeit für den ungünstigsten Fall (Zeichnen einer vertikalen Linie), die sich den Timings des Zyklus mit wahlfreiem Zugriff annähert. Allerdings kann ein Anzeigespeicher gemäß dieser Erfindung, der einen RAM- Speicher verwendet, eine Zeichengeschwindigkeit erreichen, die sich den Seitenmodusfrequenzen annähert. Die Operationen, die zur Aktualisierung einer Linie in einem Anzeigesystem mit einem aus RAM-Speicher bestehenden Rahmenpuffer gemäß dieser Erfindung erfoderlich sind, sind nachstehend zusammengefaßt:
A. Festlegen einer Reihen- und Spalten-Ausgangsadresse für einen Ausgangspunkt auf der Linie und einer Richtung für nachfolgende Punkte auf der Linie.
B. Erzeugen eines Reihenwechselmodussignals, das diese Richtung für nachfolgende Punkte auf der Linie bezeichnet, und Zuleiten des Modussignals und der Reihenausgangsadresse zu dem Speicher, wenn ein Reihenadressierungsimpuls aktiv wird, so daß der Speicher in einen entsprechenden Reihenwechselmodus versetzt wird und eine Reihenausgangsadresse ausgewählt wird.
C. Wenn ein erster Spaltenadressierungsimpuls aktiv wird, Zuleiten der Spaltenausgangsadresse zu dem Speicher, um auf eine von der Reihen- und Spaltenausgangsadresse angegebene Position zuzugreifen und Pixeldaten an dieser Position zu zeichnen.
D. Anhand des inkrementellen Linienzeichenalgorithmus Festlegen der Spaltenadresse für einen nachfolgenden Punkt auf der Linie und eines Fehlerterms, der als Reihenwechselsignal dient und anzeigt, ob für den nachfolgenden Punkt ein Reihenwechsel erforderlich ist oder nicht.
E. Zuleiten der Spaltenadresse und des Reihenwechselsignals zu dem Speicher, wenn ein nachfolgender Spaltenadressierungsimpuls aktiv wird, um auf die entsprechende Position für diesen nachfolgenden Punkt zuzugreifen und an dieser Position Pixeldaten zu zeichnen.
F. Wiederholen der Schritte (D) und (E) für nachfolgende Punkte auf der Linie, bis die Linienaktualisierung abgeschlossen ist.
Die Erfindung ist zwar oben unter Bezugnahme auf spezifische Beispiele beschrieben, ist jedoch nicht auf diese beschränkt, und innerhalb des Umfangs der beanspruchten Erfindung sind viele Zusätze und Änderungen möglich.
So werden zwar zum Beispiel das Modussignal wie auch das Reihenwechselsignal bei ihren entsprechenden Timings auf einer gemeinsam genutzten RC-Leitung übermittelt, doch könnten sie auch auf getrennten dedizierten Leitungen übermittelt werden oder auch auf Leitungen, die ansonsten bei den fraglichen Timings nicht benutzt werden. In Speichern wie dem oben beschriebenen, die mehr Reihenadreßbits als Spaltenadreßbits erfordern, könnte das Reihenwechselsignal auf einer der Adreßleitungen übermittelt werden, die während der Spaltenzyklen nicht benutzt werden. Wenn überdies das Modussignal auf einem Eingang (z.B. einem Funktions-Pin) für den Speicher übermittelt wird, der nicht benutzt wird, wenn RAS aktiv wird, oder durch Codierungssignale auf anderen Eingängen oder von Daten in einem Register, ist dann zu sehen, daß die Erfindung implementiert werden kann, ohne daß für das Modus- und das Reihenwechselsignal eine spezielle Eingangsleitung zum Speicher erforderlich ist.
Ebenso besteht in dem beschriebenen Beispiel für den Reihenwechselmodus die Auswahl zwischen einem Reiheninkrement- und einem Reihendekrementmodus. Es könnten jedoch auch andere Reihenwechselmodi definiert werden. So könnte die Auswahl zum Beispiel auch zwischen einem positiven Reiheninkrement und einem Reiheninkrement von null stattfinden. Diese Auswahl könnte für die Simulation von Reihen doppelter Länge wünschenswert sein. Auch könnte das Steuerungsmittel so gestaltet werden, daß es auf ein Mehrbit- Reihenwechselsignal reagiert, wodurch eine Auswahl zwischen mehr als zwei Reihenwechselmodi angeboten werden könnte. Ebenso könnte das Steuerungsmittel so implementiert werden, daß die Richtung und/oder Größe der Reihenwechsel während des Seitenmoduszyklus verändert werden können. Wenn ein solcher Speicher in einem graphischen Anzeigesystem verwendet würde, ergäbe sich ein hohes Maß an Flexibilität für das Zeichnen von Kurven, Kreisen, Bögen oder anderen komplexen graphischen Formen bei gleichzeitiger Beibehaltung der Geschwindigkeitsvorteile des Seitenmodus.

Claims

1. Ein Speicher, der reihenweise und spaltenweise adressierbar ist und im Seitenmodus betrieben werden kann, so daß für einen Reihenzyklus eine Reihenadresse ausgewählt wird und innerhalb dieses Reihenzyklus mehrere Spaltenzyklen zum Zugriff auf den Speicher an ausgewählten Spaltenadressen durchgeführt werden, dadurch gekennzeichnet, daß der Speicher ein zusätzliches Steuerungsmittel (2, 4) zur Fortschaltung der Reihenadresse für ausgewählte Spaltenzyklen innerhalb des Reihenzyklus umfaßt.

2. Ein Speicher nach Anspruch 1, bei dem das Steuerungsmittel auf ein Reihenwechselsignal (RC) anspricht, das dem Speicher zugeleitet wird, wenn ein Spaltenadressierungsimpuls (CAS) zum Fortschalten der Reihenadresse aktiv wird.

3. Ein Speicher nach Anspruch 2, bei dem das Steuerungsmittel auf ein Modussignal (RC) anspricht, das dem Speicher zugeleitet wird, wenn ein Reihenadressierungsimpuls (RAS) zum aktiv wird, um den Speicher in einen ausgewählten Reihenwechselmodus zu versetzen, wobei der Reihenwechselmodus eine Reihenadreßfortschaltung definiert, die durch das Steuerungsmittel als Reaktion auf das Reihenwechselsignal durchgeführt wird.

4. Ein Speicher nach Anspruch 3, bei dem das Steuerungsmittel den Speicher als Reaktion auf das Modussignal entweder in einen Reihendekrementmodus oder in einen Reiheninkrementmodus versetzt und bei dem das Steuerungsmittel auf eine Reihenadresse anspricht, die dem Speicher zugeleitet wird, wenn der Reihenadressierungsimpuls aktiv wird, um die von der Reihenadresse gewählte Reihe und zumindest eine weitere Reihe, die im Reiheninkrementmodus eine höhere Adresse oder im Reihendekrementmodus eine niedrigere Adresse hat, zu aktivieren.

5. Ein Speicher nach Anspruch 4, bei dem das Steuerungsmittel auf das Reihenwechselsignal anspricht, um entweder, in einem Reiheninkrementmodus, die Reihe mit der niedrigsten derzeit aktivierten Adresse zu deaktivieren und eine Reihe mit einer noch höheren Adresse zu aktivieren oder, in einem Reihendekrementmodus, die Reihe mit der höchsten derzeit aktivierten Adresse zu deaktivieren und eine Reihe mit einer noch niedrigeren Adresse zu aktivieren.

6. Ein Speicher nach Anspruch 5, bei dem der Speicher in mindestens zwei Segmente segmentiert ist und bei dem das Steuerungsmittel so arrangiert ist, daß höchstens eine Reihe in jedem Segment in einem aktivierten Zustand für einen Spaltenzyklus sein kann.

7. Ein Anzeigespeicher für ein Anzeigesystem mit einem Speicher nach einem der vorangegangenen Ansprüche.

8. Ein Anzeigesystem mit einem Speicher nach Anspruch 7.

9. Ein Verfahren zum Zugreifen auf einen Speicher, der reihenweise und spaltenweise adressierbar ist und im Seitenmodus betrieben werden kann, so daß für einen Reihenzyklus eine Reihenadresse ausgewählt wird und innerhalb dieses Reihenzyklus mehrere Spaltenzyklen zum Zugriff auf den Speicher an ausgewählten Spaltenadressen durchgeführt werden, dadurch gekennzeichnet, daß das Verfahren die Reihe wechselt, auf die zwecks ausgewählter Spaltenzugriffe zugegriffen wurde, indem es folgende Schritte umfaßt

(a) Versetzen des Speichers in einen ausgewählten Reihenwechselmodus als Reaktion auf ein Modussignal (RC), das dem Speicher zugeleitet wird, wenn ein Reihenadressierungsimpuls (RAS) aktiv wird, wobei der Reihenwechselmodus eine Reihenadreßfortschaltung definiert, die als Reaktion auf ein Reihenwechselsignal (RC) durchgeführt werden soll; und

(b) Fortschalten der Reihenadresse, wie durch den Reihenwechselmodus definiert, als Reaktion auf das Reihenwechselsignal (RC), das dem Speicher zugeleitet wird, wenn ein Spaltenadressierungsimpuls (CAS) aktiv wird.

10. Ein Verfahren nach Anspruch 9, wobei der Schritt (a) zusätzlich folgenden Unterschritt umfaßt

(a) (i) Reagieren auf eine Reihenadresse, die dem Speicher zugeleitet wird, wenn der Reihenadressierungsimpuls aktiv wird, um die von der Reihenadresse ausgewählte Reihe sowie in einem ersten Modus mindestens eine weitere Reihe mit höherer Adresse oder in einem zweiten Modus mindestens eine-weitere Reihe mit niedrigerer Adresse zu aktivieren.

11. Ein Verfahren nach Anspruch 10, wobei der Schritt (b) zusätzlich folgenden Unterschritt umfaßt:

(b) (i) Reagieren auf ein Reihenwechselsignal, das dem Speicher zugeleitet wird, wenn ein Spaltenadressierungsimpuls aktiv wird, um entweder, in dem ersten Modus, die Reihe mit der niedrigsten derzeit aktivierten Adresse zu deaktivieren und eine weitere Reihe mit einer noch höheren Adresse zu aktivieren oder, in dem zweiten Modus, die Reihe mit der höchsten derzeit aktivierten Adresse zu deaktivieren und eine weitere Reihe mit einer noch niedrigeren Adresse zu aktivieren.

12. Ein Verfahren zum Zeichnen einer Linie in einem Anzeigesystem nach Anspruch 8, das folgende Schritte umfaßt:

Festlegen einer Reihen- und Spalten- Ausgangsadresse für einen Ausgangspunkt auf der Linie und einer Richtung für nachfolgende Punkte auf der Linie;

Erzeugen eines Reihenwechselmodussignals, das diese Richtung für nachfolgende Punkte auf der Linie bezeichnet, und Zuleiten des Modussignals und der Reihenausgangsadresse zu dem Speicher, wenn ein Reihenadressierungsimpuls aktiv wird, um den Speicher in einen entsprechenden Reihenwechselmodus zu versetzen und eine Reihenausgangsadresse auszuwählen;

wenn ein erster Spaltenadressierungsimpuls aktiv wird, Zuleiten der Spaltenausgangsadresse zu dem Speicher, um auf eine von der Reihen- und Spaltenausgangsadresse angegebene Position zuzugreifen und Pixeldaten an dieser Position zu zeichnen;

(d) anhand eines inkrementellen Linienzeichenalgorithmus Festlegen einer Spaltenadresse für einen nachfolgenden Punkt auf der Linie und eines Reihenwechselsignals, dessen Wert bestimmt, ob für den nachfolgenden Punkt ein Reihenwechsel erforderlich ist oder nicht;

(e) Zuleiten der Spaltenadresse und des Reihenwechselsignals zu dem Speicher, wenn ein nachfolgender Spaltenadressierungsimpuls aktiv wird, um auf eine entsprechende Position für den nachfolgenden Punkt zuzugreifen und an dieser Position Pixeldaten zu zeichnen;

(f) Wiederholen der Schritte (d) und (e) für nachfolgende Punkte auf der Linie.