DE3687359T2 - Rasterpufferspeicher. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Rasterpufferspeichersysteme für Rasteranzeigen und insbesondere auf eine Anordnung und ein Verfahren zur Erleichterung einer schnellen Auflistung von Rasteranzeigen entweder in Vertikal- oder Horizontalrichtung.
• Rasterabtast-Bildpufferanzeigen sind wegen des Preisverfalls von Halbleiterspeichern zunehmend populär geworden. Das anzuzeigende Bild liegt in einem großen Speicher vor, in dem eine digitale Darstellung der Intensität und/oder Farbe jedes Bildelementes bzw. Bildpunktes auf dem Schirm gespeichert ist. Durch richtige Aufzeichnung der Daten im Speicher kann ein willkürliches Bild angezeigt werden, wodurch die Anzeigehardware unabhängig vom Bildinhalt wird. Der Rasterpufferspeicher ist mit Hardware zur Erzeugung eines Videosignals für die Auffrischung der Anzeige sowie mit einer Speicherschnittstelle bestückt, um eine Änderung des Rasterpufferspeichers zwecks Änderung des anzuzeigenden Bildes durch einen Hauptcomputer oder einen Anzeigeprozessor zu ermöglichen.
• Interaktive Graphikanwendungen erfordern schnelle Änderungen des Rasterpufferspeichers. Nicht nur die Geschwindigkeit des Hauptanzeigeprozessors, sondern auch die Eigenschaften des Speichersystems, insbesondere die Aktualisierungsbandbreite, sowie die Frequenz, mit welcher der Hauptprozessor bzw. Datenprozessor auf den Rasterpufferspeicher zugreifen kann, sind für eine hohe Leistungsfähigkeit wichtig. Für eine gegebene Speichertechnologie kann diese Frequenz die von Haus aus gegebene Geometrie des Rasterpufferspeicher-Zugriffs beeinflussen.
• Der Prozeß der Auflistung eines Bildes oder eines Teils eines Bildes auf einem Schirm macht das Auslesen von Bildelementdaten aus einem Bereich eines Rasterpufferspeichers und das Einschreiben in einen anderen Bereich notwendig. Im Stand der Technik sind Rasterpufferspeicher so ausgelegt worden, daß Gruppen von Bildelementen längs Abtastlinien in sequenziell adressierten Speicherplätzen gespeichert werden. Die Auflistungsgeschwindigkeit wurde durch FIFO-Puffer zur Speicherung mehrerer Wörter von Bildelementdaten verbessert, die aus derartigen sequenziellen Speicheradressen schnell ausgelesen werden, wobei die niedrigen Bits der Adressen nicht durch die Hauptanzeigesteuerung, sondern durch einen Zähler inkrementiert werden. Die im FIFO-Puffer gespeicherten Daten werden sodann mit der niedrigen Adressensequenz unter Verwendung des Zählers zur schnellen Inkrementierung der Adresse in den Speicher zurückgeschrieben. Zwar wird durch diese Lösung die Auflistungsgeschwindigkeit verbessert, eine weitere Verbesserung der Auflistungsgeschwindigkeit ist jedoch wünschenswert.
• Aus der US-A-4 303 986 ist ein Rasterpufferspeichersystem zur Speicherung und Modifizierung eines aus Zeilen und Spalten von Bildelementen bestehenden Schirmbildes bekannt, wobei jedes Bildelement Eigenschaften besitzt, die in Abhängigkeit von entsprechenden im Speicher gespeicherten Bildelementdaten gesteuert werden. Der Speicher umfaßt eine Vielzahl von Speichern mit wahlfreiem Zugriff, welche durch Adressen mit 14 Bit adressiert werden, die sequenziell auf einen Adressbus mit 7 Bit getaktet werden, wobei ein erster Satz von 7 Bit eine Zeilenadresse und ein zweiter nachfolgend getakteter Satz von 7 Bit eine Spaltenadresse für jeden Lese- oder Schreibzyklus des Speichers bilden. Die im Speicher gespeicherten Bildelementdaten besitzen ebenfalls eine Breite von 16 Bit und werden zur Anpassung des Speichertaktes an den Anzeigetakt in einer Sequenz von 4 Bit gelesen oder geschrieben.
• Aus der EP-A-0 025 748 ist ein weiteres Rasterpufferspeichersystem mit einer Vielzahl von Speicheranordnungen bekannt, die zum Lesen und Schreiben von Bildelementinformation eines Farbvideobildes, beispielsweise der Luminanz- und Chrominanzinformation gleichzeitig adressiert werden. Die Speicheranordnungen enthalten jeweils ein vollständiges Schirmbild.
• Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung und ein Verfahren zur Speicherung eines Schirmbildes sowie zur Ermöglichung einer schnellen Horizontalund/oder Vertikalauflistung und Änderung von gespeicherten Bildelementdaten anzugeben.
• Die Erfindung schafft eine Anordnung zur Speicherung und Modifizierung eines aus Zeilen und Spalten von Bildelementen bestehenden Schirmbildes, wobei jedes Bildelement Eigenschaften besitzt, die in Abhängigkeit von entsprechenden gesteuerten Bildelementdaten gesteuert werden, mit einer Anordnung zur Speicherung der Bildelementdaten in Gruppen und einer Anordnung zur Adressierung der Speicheranordnung durch sequenzielle Einspeisung eines ersten Satzes und sodann eines zweiten Satzes von Adressbits.
• Die Erfindung ist dadurch gekennzeichnet, daß jede Gruppe von gespeicherten Bildelementdaten Bildelementdaten enthält, die einem gesonderten Satz einer Vielzahl von horizontal aneinandergrenzenden Bildelementen entsprechen, wobei die Gruppen getrennt adressiert werden und in Platten angeordnet sind, die ein Feld von Gruppen in Zeilen und Spalten entsprechend einem gesonderten rechteckförmigen Untersatz von horizontal und vertikal aneinandergrenzenden Bildelementen aufweisen, der zweite Satz von Adressbits einen ersten Untersatz, der festlegt, welche Gruppenzeile in jeder Platte adressiert wird, sowie einen zweiten Untersatz umfaßt, der festlegt, welche Spalte in jeder Platte adressiert wird, und ein dritter Untersatz des zweiten Satzes und der erste Satz festlegen, welche Platte adressiert wird.
• Die Erfindung schafft weiterhin ein Verfahren zur Speicherung und Modifizierung eines aus Zeilen und Spalten von Bildelementen bestehenden Schirmbildes, wobei jedes Bildelement eine Eigenschaft besitzt, die in Abhängigkeit von in einem Speicher mit wahlfreiem Zugriff (RAM) gespeicherten Bildelementdaten gesteuert wird und das RAM durch Einspeisung eines ersten und zweiten Satzes von Adressbits adressiert wird, das durch folgende Schritte gekennzeichnet ist:
• a) Die Bildelementdaten werden in Wörtern angeordnet, die jeweils Bildelementdaten entsprechend einem gesonderten Satz einer Vielzahl von horizontal aneinandergrenzenden Bildelementen enthalten;
• b) die Wörter werden in Platten angeordnet, die jeweils ein Feld von Wortzeilen und -spalten entsprechend einem gesonderten rechteckförmigen Untersatz von horizontal und vertikal aneinandergrenzenden Bildelementen umfassen; und
• c) die Bildelementplatten werden so im RAM gespeichert, daß ein erster Untersatz des zweiten Adressbitsatzes festlegt, welche Bildelementwortzeile in jeder Platte adressiert wird, daß ein zweiter Untersatz des zweiten Adressbitsatzes festlegt, welche Bildelementwortspalte in jeder Platte adressiert wird und andere Bits des ersten und zweiten Adressbitsatzes festlegen, welche Platte adressiert wird.
• Gemäß einer Ausführungsform der Erfindung besitzt ein Rasterpufferspeicher einen Speicher mit wahlfreiem Zugriff (RAM) zur Speicherung von Bildelementdaten in Gruppen, die jeweils Bildelementdaten entsprechend einem gesonderten Satz einer Vielzahl von Bildelementen längs einer Horizontalrasterzeile einer Anzeige enthalten. Jede Gruppe wird gesondert adressiert. Das RAM ist in Platten organisiert, wobei jede Platte ein Feld von Bildelementdatenzeilen und -spalten entsprechend einem gesonderten rechteckförmigen Untersatz von horizontal und vertikal aneinandergrenzenden Anzeigebildelementen umfaßt. Das RAM wird durch sequenzielle Einspeisung von Zeilen- und Spaltenadressen adressiert. Ein erster Untersatz der Spaltenadresse legt fest, welche Bildelementgruppenzeile in jeder Platte adressiert wird, während ein zweiter Untersatz der Spaltenadresse festlegt, welche Bildelementgruppenspalte in jeder Platte adressiert wird. Alle anderen Bits der Zeilen- und Spaltenadressen legen fest, welche Platte adressiert wird. Bei dieser Anordnung kann auf Plätze im RAM, welche sich eine gemeinsame Zeilenadresse teilen, aber unterschiedliche Spaltenadressen aufweisen, mit höherer Frequenz als auf Plätze mit sich unterscheidenden Zeilenadressen zugegriffen werden.
• Gemäß einem weiteren Merkmal der Erfindung enthält ein FIFO- Puffer zur Speicherung der aus dem RAM ausgelesenen Datensequenzen auch eine Reihenverschiebeanordnung zur Verschiebung von Bitpositionen der so gespeicherten Datengruppen zur Erleichterung einer richtigen Bildelementausrichtung während einer horizontalen Auflistungsoperation.
• Gemäß einer weiteren Ausführungsform der Erfindung ist eine Anordnung zur selektiven Inkrementierung oder Dekrementierung des ersten und zweiten Untersatzes der Spaltenadresse ohne Änderung anderer Adressbits vorgesehen, so daß Gruppen in einer ausgewählten Plattenzeile oder -spalte aufeinanderfolgend in jeder Reihenfolge adressiert werden können. Dies gewährleistet eine schnelle Adressierung von Bildelementdatensequenzen entsprechend den aneinandergrenzenden Zeilen oder Spalten von Anzeigebildelementen und erleichtert eine schnelle Auflistung eines Anzeigefensters in jeder Vertikal- oder Horizontalrichtung.
• Gemäß einer weiteren Ausführungsform der Erfindung ist eine logische Schaltung zur schnellen Modifizierung von aus dem RAM ausgelesenen und im Puffer gespeicherten Datensequenzen vor dem Neueinschreiben der Daten in das RAM vorgesehen, wodurch eine schnelle Änderung von Bildelementeigenschaften möglich wird.
• Der Gegenstand der Erfindung ist speziell am Schluß dieser Beschreibung beansprucht. Der Aufbau und die Wirkungsweise werden zusammen mit weiteren Vorteilen und Merkmalen anhand der Figuren der Zeichnung beschrieben, in denen gleiche Elemente mit gleichen Bezugszeichen versehen sind. Es zeigt:
• Fig. 1 ein Blockschaltbild eines Rasterpufferspeicher-Systems gemäß der Erfindung,
• Fig. 2 eine Tabelle der Adressierung einer Speicherplatte,
• Fig. 3 ein Blockschaltbild einer Datensteuerung nach Fig. 1,
• Fig. 4 ein Blockschaltbild einer Rasterkombinations-Logikschaltung nach Fig. 3,
• Fig. 5 ein Blockschaltbild der FIFO-Steuerschaltung nach Fig. 2 und
• Fig. 6 eine Tabelle der Eingangs- und Ausgangsbeziehungen für den Festwertspeicher nach Fig. 5.
• Ein Rasterpufferspeicher-System 10 gemäß dem Blockschaltbild nach Fig. 1 dient zur Erzeugung eines Bildes auf einer Kathodenstrahlröhre (CRT) 12 auf der Basis von Daten, die über einen Datenbus 14 mit 16 Bit von einer Steueranordnung, beispielsweise einem Hauptcomputer oder einem Anzeigeprozessorsystem übertragen werden. Das Bild auf der Kathodenstrahlröhre 12 besteht aus Bildelementen, wobei die Farbe oder eine andere Eigenschaft der Bildelemente durch den Zustand eines entsprechenden Bildelementdatenwortes mit 8 Bit gesteuert wird. Der Rasterpufferspeicher 10 umfaßt ein Speicherfeld 16 mit wahlfreiem Zugriff (RAM) zur Speicherung der Bildelementdaten, einen Satz von 8 Datensteuerungen 20 zur Steuerung des Datenflusses zwischen dem RAM-Feld 16 und dem Datenbus 14, eine I/O-Steuerung 18 zur Steuerung der Adressierung des RAM- Feldes 16 sowie eine konventionelle Videoausgangsschaltung 22 zur Erzeugung geeigneter Auffrischsignale für die Kathodenstrahlröhre 12 zur Realisierung einer gewünschten Anzeige auf der Basis der im RAM-Feld 16 gespeicherten Bildelementdaten.
• Das RAM-Feld 16 umfaßt einen Satz von RAM-Schaltkreisen mit 128 64 K·1 Bit, die in einem Feld von 8 Zeilen (Ebenen) und 16 Spalten angeordnet sind. Jeder RAM-Schaltkreis wird durch ein Wort mit 16 Bit adressiert, besitzt jedoch lediglich 8 Adressbusanschlüsse, die mit einem Adressbus 25 mit 8 Bit verbunden sind. Jeder RAM-Schaltkreis im Feld 16 ist daher ein Typ, bei dem die Adressierung in zwei Schritten erfolgt. Zunächst wird eine Zeilenadresse mit 8 Bit auf den RAM- Adressbus 25 gebracht und ein Zeilenadress-Tastimpuls (RAS) zur Eintastung der Zeilenadresse in den RAM-Schaltkreis eingespeist. Sodann wird eine Spaltenadresse mit 8 Bit auf den RAM-Adressbus 25 gebracht und ein Spaltenadress-Taktimpuls (CAS) zur Eintaktung der Spaltenadresse in den RAM-Schaltkreis eingespeist. Daten werden in Abhängigkeit vom Zustand eines eingespeisten Lese/Schreib (R/W)Steuersignals auf Steuerleitungen 26 aus dem RAM in der Zeilen- und Spaltenadresse ausgelesen bzw. in dieses eingeschrieben. Eine einzige CAS-Leitung ist gemeinsam auf jeden RAM-Schaltkreis des Feldes 16 geführt, während eine gesonderte mit RAS0-RAS15 bezeichnete RAS-Leitung gemeinsam auf jeden der 8 RAM-Schaltkreise jeder der 16 Spalten des Feldes 16 geführt ist.
• Jeder RAM-Schaltkreis besitzt einen Daten-I/O-Anschluß, über den ein einziges Datenbit aus dem RAM-Schaltkreis ausgelesen oder in diesen eingeschrieben wird. Die Daten-I/O-Anschlüsse aller 16 RAM's jeder Feldebene sind über einen Datenbus 60 mit 16 Leitungen auf eine entsprechende Datensteuerung 20 geführt, so daß jede Datensteuerung 20 16 Datenbits in die 16 RAM-Schaltkreise einer gegebenen Ebene während einer Speicherschreib- oder einer Speicherleseoperation einspeisen oder von diesen empfangen kann. Der Datenbus 60 jeder Feldebene ist weiterhin auf die Videoausgangsschaltungen 22 herausgeführt, um Daten vom Feld 16 zur Schirmauffrischung in die Videoausgangsschaltungen einzuspeisen.
• Das erste Bit jedes Bildelementes wird in der Ebene 0 des Feldes 16 gespeichert. Das zweite Bit jedes Bildelementes wird in der gleichen RAM-Adresse und in der gleichen Spalte des RAM-Feldes 16 wie das erste Bit des Bildelementes in der Ebene 1 gespeichert. In entsprechender Weise werden aufeinanderfolgende Bildelementbits jedes Bildelementes in aufeinanderfolgenden Ebenen gespeichert, wobei das achte Bit jedes Bildelementes in der Ebene 7 gespeichert wird. Da jeder RAM- Schaltkreis des Feldes 16 64 K Speicherplätze besitzt und da 16 RAM-Schaltkreise in jeder Ebene des Feldes 16 vorhanden sind, können insgesamt 64 K·16 oder 1024·Bildelemente mit 8 Bit im Feld gespeichert werden, wobei 16 Bildelemente in jeder Feldadresse gespeichert sind und damit beispielsweise eine Bildelementanzeige von 1024·1024 möglich ist.
• Während eines Speicherschreibzyklus überträgt jede Datensteuerung 20 ein Wort mit 16 Bit über den zugeordneten Ebenendatenbus 60 auf die entsprechende RAM-Ebene 16, wobei in jede der 16 gleichartig adressierten Speicherzellen der Ebene des Speicherfeldes 16 ein Bit eingegeben wird. Ausgewählte RAM-Spalten im Feld 16 werden gleichzeitig durch das RAS- Signal getaktet, während sodann jedes RAM durch das CAS-Signal getaktet wird, so daß Daten von den Datensteuerungen 20 in die durch das RAS-Signal getakteten RAM's der entsprechenden Ebenen des Feldes 16 eingeschrieben werden können. Daher können von 1 bis zu 16 gleichartig adressierte Bildelemente in einem einzigen Schreibzyklus geändert werden.
• Während eines Speicherlesezyklus wird jedes RAM im Feld durch das RAS-Signal und sodann durch das CAS-Signal getaktet, so daß Daten aus jeder Ebene des RAM-Feldes 16 ausgelesen und zu einer zugeordneten Datensteuerung 20 gesendet werden können. Daher können ein oder mehrere entsprechende Bits jedes der 16 gleichartig adressierten Bildelemente in einem einzigen Lesezyklus ausgelesen werden.
• Die I/O-Steuerung 18 umfaßt Zähler 30 und 34, Register 32 und 36, Auffrischschaltungen 40 und einen Multiplexer 38. Während eines Lese- oder Schreibzugriffzyklus wird die laufende Speicheradresse mit 16 Bit von der Anzeigesteuerung über einen Adressbus 24 auf die I/O-Steuerung 18 übertragen. Adressbits A00 und A01 der laufenden Adresse werden im X-Zähler 30, Bits A02-A05 im X-Register 32, Bits A06-A07 im Y-Zähler 34 und Bits A08-A15 im Y-Register 36 gespeichert. Sind die Datenwerte mit 2 Bit einmal in den Zählern 30 und 32 gespeichert, so können diese Zähler bei Aufnahme eines CNTX- oder CNTY-Impulses über Steuerleitungen 26 vom Anzeigeprozessor den gespeicherten Zählwert inkrementieren oder dekrementieren. Die Zählrichtung (aufwärts oder abwärts) wird durch den Zustand eines INC/DEC-Anzeigesignals mit einem einzigen Bit festgelegt, das über eine Steuerleitung 26 auch auf den X- und Y- Zähler übertragen wird. Die in den Zählern 30 und 34 sowie in den Registern 32 und 36 gespeicherten Daten werden in einen Eingang A und B eines 32/8-Bit-Multiplexers 38 eingespeist, wobei die Bits A02-A05 und A08-A11 in den Eingang A des Multiplexers 38 und die Bits A00, A01, A06, A07 und A12-A15 in den Eingang B eingespeist werden. Während eines Speicherlese- oder -schreibzugriffs wird der Multiplexer vor einem RAS- Taktimpuls so geschaltet, daß sein Eingang A auf den Ausgang geschaltet wird, d. h. die Adressleitung 25 für das RAM-Feld 16. Daher umfassen die 8 in den Eingang A des Multiplexers 38 eingespeisten Bits die Zeilenadresse für das Feld. Sodann wird der Multiplexer 38 vor einem CAS-Taktimpuls so geschaltet, daß die am Eingang B auftretenden 8 Bit auf den Adressbus 25 gegeben werden. Daher umfassen die 8 Bits am Eingang B die Spaltenadresse für das Feld.
• Durch einen konventionellen Auffrischzähler in der Schaltung 40 werden weiterhin Zeilen- und Spaltenadressen mit 8 Bit erzeugt und in Eingänge G und D des Multiplexers 38 eingespeist. Während einer Schirmauffrischoperation gibt der Multiplexer 38 abwechselnd die Signale an den Eingängen C und D auf den RAM-Feld-Adressbus, da interne Zähler in der Auffrischschaltung alle Kombinationen der Zeilen- und Spaltenadressen erzeugen. Eine Auffrischoperation wird durch ein Signal REF mit einem einzigen Bit auf Steuerleitungen 26 vom Anzeigeprozessor ausgelöst. Die Schaltstellung des Multiplexers 38 wird weiterhin durch das REF-Signal und ein RAS/CAS- Signal auf Steuerleitungen 26 gesteuert.
• Die Bildelementdatenwörter werden in jeder Ebene des Speicherfeldes 16 in 4096 Blöcken oder "Platten" gespeichert, die jeweils 4 Zeilen aufweisen, in denen gemäß Fig. 2 jeweils 4 Datenwörter mit 16 Bit enthalten sind. In Fig. 2 repräsentiert das große Rechteck eine Platte, während jedes kleine Rechteck ein Bildelementwort mit 16 Bit repräsentiert. Die 64 Bildelemente der 4 Datenwörter mit 16 Bit jeder Plattenreihe entsprechen 64 aufeinanderfolgenden Bildelementen einer Rasterzeile in der Anzeige auf der Kathodenstrahlröhre 12, während die 4 Zeilen jeder Platte den 4 aneinandergrenzenden Rasterzeilen in der Anzeige entsprechen. Wird das Feld adressiert, so wird das spezielle aktuell adressierte Wort der 16 Wörter in jeder Platte durch die gleichen 4 Adressbits A00, A01, A06 und A07 festgelegt, die als Spaltenadresse getaktet werden. Die Adresse mit 4 Bit (A07, A06, A01, A00) jedes Wortes einer Platte ist im entsprechenden kleinen Rechteck in Fig. 2 dargestellt. Die anderen 12 Bits der Speicherfeldadresse mit 16 Bit legen fest, auf welche der 4096 Platten des Feldes 16 zugegriffen wird.
• Während einer Auflistungsoperation, in der ein Abschnitt der Anzeige auf einen anderen Teil des Schirms bewegt werden soll, werden Daten aus einem Bereich des Speicherfeldes 16 ausgelesen und in einen anderen Bereich neu eingeschrieben. Erfindungsgemäß können die 4 Wörter einer ausgewählten Plattenzeile oder -spalte in schneller Folge durch Erzeugung eines einzigen RAS-Taktimpulses auf allen RAS0-RAS15-Leitungen mit einer folgenden Serie von 4 CAS-Taktimpulsen gelesen oder geschrieben werden, wobei die zugeordneten 2 Bits von 4 Plattenadressbits vor den CAS-Taktimpulsen durch den X-Zähler 30 oder den Y-Zähler 34 nach Fig. 1 inkrementiert oder dekrementiert werden. Soll beispielsweise die Anzeige horizontal aufgelistet werden, so werden durch den Anzeigeprozessor die Adresse mit 12 Bit einer bestimmten Platte zusammen mit der Adresse mit 4 Bit des ersten Wortes in einer ausgewählten Platte erzeugt. Diese 16 Adressbits werden auf den Adressbus 24 gegeben und zum Anzeigepuffer 10 übertragen, wo sie in den Zählern 30 und 34 sowie den Registern 32 und 36 gespeichert und sodann in den Multiplexer 38 gegeben werden. Anfänglich sind A01 und A00 beide gleich 0. A07 oder A06 kann in Abhängigkeit von der ausgewählten Plattenzeile jede Kombination sein. Das erste Datenwort der ausgewählten Plattenzeile wird sodann ausgelesen und nach den ersten RAS- und CAS-Taktimpulsen zu den Datensteuerungen 20 übertragen. Der H-Zähler 30 wird mit einem CNTX-Signal getaktet, während das INC/DEC- Signal sich in einem die inkrementelle Zählung anzeigenden Zustand befindet, wodurch A00 auf eine logische 1 inkrementiert wird. Ein zweiter CAS-Taktimpuls wird ohne einen eingefügten RAS-Taktimpuls in das Feld 16 eingegeben, so daß das zweite Wort der ausgewählten Plattenzeile spaltenmäßig adressiert, gelesen und sodann in die Datensteuerungen 20 übertragen wird. Ein weiterer RAS-Taktimpuls ist unnötig, da die Zeilenadresse aller Wörter in dieser Plattenzeile die gleiche ist. Der H-Zähler 30 inkrementiert weiterhin die Wörter A01, A00 mit 2 Bit ein zweites Mal, so daß A01 auf eine logische 1 und A00 auf eine logische 0 gesetzt wird. Sodann wird ein dritter CAS-Taktimpuls in das Feld 16 zur Adressierung des dritten Wortes der Zeile eingegeben. Die Adresse mit 2 Bit wird wiederum inkrementiert, so daß A01 und A00 aus logischen 1en bestehen, wobei danach ein vierter CAS-Taktimpuls in das RAM-Feld 16 eingespeist wird, so daß das vierte Datenwort in der ausgewählten Plattenzeile gelesen und in die Datensteuerungen 20 übertragen wird. Die so gelesenen 4 Wörter aus jeder Ebene werden in der zugeordneten Datensteuerung 20 gespeichert und können später in gleichartiger Weise unter Verwendung eines RAS-Taktimpulses mit nachfolgenden 4 CAS- Taktimpulsen in eine andere Platte des Feldes eingelesen werden.
• Eine Datenlese- oder -schreiboperation für eine vertikale Auflistung funktioniert in gleichartiger Weise mit der Ausnahme, daß der Y-Zähler 34 die Datenbits A07 und A06 inkrementiert oder dekrementiert, so daß die 4 Wörter einer ausgewählten Plattenspalte unter Verwendung eines RAS-Taktimpulses mit nachfolgenden 4 CAS-Taktimpulsen aufeinanderfolgend gelesen oder geschrieben werden. Für eine Aufwärtsauflistung werden Datenwörter einer Plattenspalte von oben nach unten gelesen und geschrieben. Daher wird der Y- Zähler 34 nach jedem CAS-Taktimpuls inkrementiert. Für eine Abwärtsauflistung wird der Y-Zähler 34 nach jedem CAS-Signal dekrementiert. Fällt der linke oder rechte Rand eines vertikal auf zulistenden Fensters nicht mit dem ersten oder letzten Bit eines Datenworts zusammen, so werden die RAM-Schaltkreise, welche außerhalb der Fenstergrenzen liegende Bildelemente speichern, nicht durch das RAS-Signal getaktet. Daher werden lediglich die Datensätze eines Grenzwortes, die den innerhalb des Fensterbereichs liegenden Bildelementen entsprechen, während einer vertikalen Auflistungsoperation gelesen und neu geschrieben.
• Die erfindungsgemäße Plattenanordnung ermöglicht somit einen Zugriff auf 4 aufeinanderfolgende Speicherwörter während eines einzigen Speicherlese- oder -schreibzyklus. Da die 4 Speicherwörter, auf die zugegriffen wird, entweder vertikal oder horizontal aneinandergrenzenden Bildelementen auf der Anzeige 22 entsprechen und da die Zähler 30 und 34 die Adresse entweder inkrementieren oder dekrementieren können, können die 4 Datenwörter von links nach rechts, von rechts nach links, von oben nach unten oder von unten nach oben gelesen werden. Damit ist eine schnelle Auflistung in 4 Richtungen möglich.
• Die Ebene 0 der Datensteuerung 20 nach Fig. 1 ist im einzelnen im Blockschaltbild nach Fig. 3 dargestellt. Der Aufbau und die Wirkungsweise aller anderen den RAM-Ebenen 1-7 zugeordneten Datensteuerungen ist gleichartig. Während eines Speicherlesezyklus werden aus jedem der 16 RAM's der jeweiligen Ebene ausgelesene Daten mit einem einzigen Bit über den Datenbus 60, den Puffer 62 und den 32/16-Bit-Multiplexer 64 in das Datenregister 66 gegeben. Die Schaltstellung des Multiplexers 64 wird durch ein Lese/Schreib-Anzeigesignal R/W gesteuert, das vom Anzeigeprozessor über eine Steuerleitung 26 übertragen wird. Nach Speicherung im Datenregister 66 kann das Datenwort mit 16 Bit von der Ebene über den Puffer 68 und Datenleitungen 14 zum Anzeigeprozessor übertragen werden.
• Während eines Speicherschreibzyklus werden in die RAM's der Ebene 0 einzuschreibende Daten zunächst im Datenregister 66 gespeichert und sodann über den Puffer 70 und den Datenbus 60 der Ebene 0 zu den RAM's übertragen. Vor der Speicherung im Register 66 werden die in den Speicher einzuschreibenden Daten in Vorbereitung einer Speicherschreiboperation an einem Ausgang D einer Rasterkombinations-Logikschaltung 82 (im folgenden beschrieben) erzeugt und in einen zweiten Eingang mit 16 Bit des Multiplexers 66 eingespeist. Die Logikschaltung 82 besitzt drei Eingänge A, B und C mit 16 Bit und dient zur Erzeugung des Ausgangswortes D mit 16 Bit, wobei jedes Bit eine ausgewählte Bool'sche Kombination der entsprechenden Bits der Signale an den Eingängen A, B und C ist. Die durch die Logikschaltung 82 speziell durchzuführende logische Kombination der Eingangssignale wird durch Vorladen eines Regelregisters 86 mit einem Wort mit 8 Bit ausgewählt, das sodann in einen Eingang der Logikschaltung 82 eingespeist wird. Dieses Datenwort mit 8 Bit wird durch Übertragung vom Anzeigeprozessor über den Datenbus 14 sowie den Puffer 76 und das Register 78 in das Regelregister 86 geladen.
• Eine in Fig. 4 als Blockschaltbild dargestellte bevorzugte Ausführungsform der Rasteroperations-Logikschaltung 82 umfaßt einen Satz von 16 mit MOX0- OX15 bezeichneten 8/1-Multiplexern 96. 8 Datenleitungen (R0-R7) mit jeweils 1 Bit der im Regelregister 86 gespeicherten Regeldaten sind auf 8 Eingangsanschlüsse jedes Multiplexers 96 geführt. Das erste Bit (A0, B0 oder C0) jedes der an den Einganganschlüssen A, B und C der Logikschaltung 82 auftretenden Wörter mit 16 wird in einen entsprechenden Steuereingang von drei Steuereingängen des MOX0 eingespeist. Entsprechend werden aufeinanderfolgende Bits an den Eingängen A, B und G der Logikschaltung 82 in die Steuereingänge aufeinanderfolgender Multiplexer 96 der Rasteroperations-Logikschaltung 82 eingespeist. Das Ausgangssignal D0-D15 mit jeweils einem einzigen Bit jedes Multiplexers 82 umfaßt ein gesondertes Bit des Signals mit 16 Bit am Ausgang D der Logikschaltung 82.
• Jeder Multiplexer 96 bringt ein durch die Ausgangsleitungen R0-R7 des Regelregisters 86 geführtes Datenbit (eine 0 oder eine 1) auf die zugehörige Multiplexer-Ausgangsleitung D0- D15, wobei die R0-R7-Leitung gemäß dem Code mit 3 Bit A0-A15, B0-B15, C0-C15 an den Steuereingängen des Multiplexers ausgewählt wird. Jeder Multiplexer 96 kann daher so programmiert werden, daß er einen Ausgangszustand D0-D15 beim Auftreten jeder Kombination der entsprechenden Eingangszustände A0-A15, B0-B15, C0-C15 in einfacher Weise dadurch erzeugt, daß die entsprechenden Daten mit 8 Bit im Regelregister 86 zum entsprechenden Setzen der Zustände der R0-R7-Leitungen gespeichert werden.
• Gemäß Fig. 3 kann ein Datenwort mit 16 Bit von der Anzeigesteuerung über den Datenbus 14, den Puffer 76, das Register 78 und den 32/16-Bit-Multiplexer 80 in den Eingang G der Rasterkombinations-Logikschaltung 82 eingespeist werden. Die Schaltstellung des Multiplexers 80 wird durch ein auf vom Anzeigeprozessor kommenden Steuerleitung 26 geführtes Steuerbit (SCR) festgelegt. Das von der Anzeigesteuerung auf den Eingangsanschluß C der Logikschaltung 82 übertragene Wort mit 16 Bit kann dann im Bedarfsfall durch die Logikschaltung 82 modifiziert und über den Ausgang D und den Multiplexer 64 zur Speicherung in das Datenregister 86 gegeben werden, wonach es in eine ausgewählte Adresse der RAM-Schaltkreise der Ebene 0 eingeschrieben wird.
• Das Datenwort mit 16 Bit am Eingang A der Logikschaltung 82 kann aus den RAM's der Ebene 0 ausgelesen und über den Puffer 62 und den 32/16-Bit-Multiplexer 92 sowie das Register 94 in den Anschluß A eingespeist werden, wobei der Schaltzustand des Multiplexers 92 durch das gleiche R/W-Steuersignal auf den Steuerleitungen gesteuert wird, das auch den Schaltzustand des Multiplexers 64 steuert. Andererseits können die am Anschluß A der Logikschaltung 82 auftretenden Daten während eines Speicherschreibzyklus auch vom externen Steuersystem über den Datenbus 14, den Puffer 76, das Register 78, den Multiplexer 92 und das Register 94 auf den Anschluß A übertragen werden. Das im Datenregister 66 gespeicherte Wort mit 16 Bit erscheint kontinuierlich am Eingang B der Logikschaltung 82.
• Das Laden der Register und Zwischenregister 66, 78, 86 und 92 wird durch Taktsignale gesteuert, die vom Adressdecoder 95 auf der Basis einer auf dem Adressbus 24 erscheinenden Registeradresse erzeugt wird.
• Während einer Auflistungsoperation werden die aus dem Feld 16 ausgelesenen Daten in einem FIFO-Auflistungspuffer 100 gespeichert, der einen Satz von 8 Zwischenregistern 102 mit 16 Bit (LTH1-LTH8), eine Laufverschiebeanordnung 104 sowie eine FIFO-Steuerschaltung 106 umfaßt. Die Zwischenregister 1-5 sind zwischen dem Ausgang des Puffers 62 und einem Eingang der Laufverschiebeanordnung 104 in Serie geschaltet. Der Ausgang des Zwischenregisters 4 ist weiterhin auf einen weiteren Eingang der Laufverschiebeanordnung 104 geführt. Die Zwischenregister 6-8 sind zwischen dem Ausgang der Laufverschiebeanordnung 104 und einem Eingang des Multiplexers 80 in Serie geschaltet. Die FIFO-Steuerschaltung 106 gibt die Zwischenregister 1-8 durch Erregung von Steuerleitungen E1-E8 frei. Bei freigegebenem Zwischenregister treten die Daten an seinem Eingang auch an seinem Ausgang auf, so daß das Zwischenregister für ankommende Daten durchlässig erscheint. Wird ein Steuereingang abgeschaltet, so "verriegelt" das zugehörige Zwischenregister, so daß sein Ausgangssignal auf seinem letzten Zustand festgehalten und durch Zwischenregister-Eingangsänderungen nicht beeinflußt wird.
• Während einer Auflistungsoperation aus dem Feld 16 ausgelesene Datenwörter laufen von Zwischenregister zu Zwischenregister in den FIFO-Puffer 100. Das Ausgangswort mit 16 Bit des Zwischenregisters 4 und das Ausgangswort mit 16 Bit des Zwischenregisters 5 umfassen ein Kreiseingangswort mit 32 Bit für die Laufverschiebeanordnung 104. Diese Laufverschiebeanordnung 104 erzeugt ein Ausgangswort mit 16 Bit, das alle ausgewählten 16 aufeinanderfolgenden Bits des Kreiseingangswortes mit 32 Bit umfaßt. Das Ausgangssignal der Laufverschiebeanordnung 104 wird zum Eingangssignal für das Zwischenregister 6. In einem Kreiswort mit 32 Bit sind 30 unterschiedliche Sätze von 16 aufeinanderfolgenden Bits vorhanden, wobei der speziell ausgewählte und durch die Laufverschiebeanordnung 104 ausgegebene Satz durch ein Datenwort SB mit 5 Bit festgelegt wird, das in den Verschiebesteuereingang der Laufverschiebeanordnung 104 eingegeben wird. Dieses Wort ist zunächst in einem Betriebsartregister 84 gespeichert, nachdem es durch den Anzeigeprozessor erzeugt und über die Datenleitung 14, den Puffer 76 und das Zwischenregister 78 zum Register 84 übertragen wurde. Das SB-Wort wird sodann vom Betriebsartregister 74 über die FIFO-Steuerschaltung 106 in die Laufverschiebeanordnung 104 eingegeben.
• Während einer Vertikalauflistungsoperation werden Sätze von 4 Bildelementdatenwörtern einer Plattenspalte sequenziell unter Verwendung RAS-Taktsignalen gefolgt von 4 CAS-Taktsignalen im oben beschriebenen Sinne aus dem Feld 16 ausgelesen. Die CAS- Signale werden über Steuerleitungen 26 auf die FIFO-Steuerschaltung 106 geführt. Über Steuerleitungen 26 wird weiterhin ein Systemtaktsignal in die FIFO-Steuerschaltung 106 eingespeist. Anfänglich sind alle FIFO-Pufferzwischenregister 102 unverriegelt, so daß sie für Eingangsdaten durchlässig erscheinen. Das jeweilige gelesene Datenwort wird in den Eingang des Zwischenregisters 1 des FIFO-Puffers 100 eingegeben. Beim ersten auf das erste CAS-Signal folgenden Systemtaktsignal schaltet die FIFO-Steuerschaltung 106 die Leitung El zum Zwischenregister 1 ab, so daß dieses verriegelt wird. Da alle anderen Zwischenregister unverriegelt sind, fällt das erste Datenwort durch den Puffer auf den Ausgang des Zwischenregisters 5. Für eine Vertikalauflistungsoperation werden die in die Laufverschiebeanordnung 104 eingegebenen Daten SB so gesetzt, daß die Laufverschiebeanordnung nicht "schiebt", d. h. mit anderen Worten, daß Daten mit 16 Bit am Ausgang des Zwischenregisters 5 durch das Zwischenregister 6 laufen, während die 16 Bit im Zwischenregister 4 durch die Laufverschiebeanordnung 104 ignoriert werden.
• Der Durchgang von Daten durch die meisten kommerziell erhältlichen Laufverschiebeanordnungen ist im Vergleich zum Durchgang von Daten durch ein Zwischenregister relativ langsam. Damit kann das erste Datenwort nicht ausreichend Zeit zu haben, um während des ersten Systemtaktzyklus durch die Laufverschiebeanordnung 104 zu laufen. Beim nächsten Systemtaktzyklus verriegelt die Steuerschaltung 106 das Zwischenregister 5 und entriegelt das Zwischenregister 1. Wenn das nächste Datenwort nach einem zweiten CAS-Signal gelesen und auf den FIFO-Puffer übertragen wird, so läuft es durch die Zwischenspeicher 1-4, nicht aber durch den Zwischenspeicher 5. Zwischenzeitlich läuft das erste Datenwort durch die Laufverschiebeanordnung und wenigstens durch das Zwischenregister 6. Beim ersten Taktzyklus nach dem zweiten CAS-Taktimpuls verriegelt die Steuerschaltung 106 das Zwischenregister 6 und das Zwischenregister 1 und entriegelt das Zwischenregister 5. Das erste Datenwort läuft zum Ausgang des Zwischenregisters 8, während das Fortschreiten des zweiten Datenwortes durch den Puffer am Ausgang des Zwischenregisters 5 gestoppt wird. Beim nächsten Taktzyklus werden die Zwischenregister 1 und 6 entriegelt, während die Zwischenregister 5 und 8 verriegelt werden. Wird ein drittes Datenwort beim Auftreten eines dritten CAS-Signals gelesen, so läuft es durch das Zwischenregister 1. Beim erste Taktzyklus nach dem dritten CAS-Signal werden die Zwischenregister 1 und 6 verriegelt, während das Zwischenregister 5 entriegelt wird. Das Zwischenregister 8 bleibt verriegelt. In diesem Zeitpunkt erscheint das erste Datenwort am Ausgang des Zwischenregisters 8, während das zweite Datenwort am Eingang zum Zwischenregister 8 gehalten und das dritte Wort am Eingang des Zwischenregisters 6 blockiert wird. Beim nächsten Taktzyklus werden die Zwischenregister 1 und 6 entriegelt, während die Zwischenregister 5 und 7 verriegelt werden. In diesem Zeitpunkt erscheint das erste Datenwort am Ausgang des Zwischenregisters 8, das zweite Datenwort am Ausgang des Zwischenregisters 7 und das dritte Datenwort am Ausgang des Zwischenregisters 5.
• Wird folgend auf einen vierten CAS-Taktimpuls ein viertes Datenwort gelesen, so läuft es zum Zwischenregister 1. Die Zwischenregister 1 und 6 werden sodann verriegelt, während das Zwischenregister 5 entriegelt wird, so daß das vierte Datenwort zum Ausgang des Zwischenregisters 5 laufen kann. In entsprechender Weise werden die aus dem Speicherfeld 16 ausgelesenen Datenwörter 5, 6, 7 und 8 an den Eingängen der Zwischenregister 5, 4, 3 bzw. 2 im FIFO-Puffer 100 gehalten. Ist der Puffer vollständig mit 8 Wörtern geladen, so bleiben alle Zwischenregister verriegelt.
• In jedem Zeitpunkt nach der Auslesung und Speicherung des ersten Datenwortes im FIFO-Puffer 100 können das erste Wort und alle nachfolgend gespeicherten Datenwörter sequenziell vom Puffer durch den Multiplexer 80 auf den Eingang G der Rasterkombinations-Logikschaltung 82 laufen. Die Logikschaltung 82 kann bei entsprechender Programmierung die Daten modifizieren, wonach die modifizierten oder nicht modifizierten Bildelementdaten vom Ausgang D der Logikschaltung 82 über den Multiplexer 64 auf das Register 66 gegeben werden. Wurden die Taten durch die Rasteroperations-Kombinationsschaltung 82 modifiziert, so können sie in eine andere Adresse des Speicherfeldes 16 entsprechend einer höheren oder tieferen Stelle der Anzeige neu geschrieben werden, wodurch die Anzeige vertikal aufgelistet wird.
• Andererseits kann die Logikschaltung 82 die Daten beispielsweise durch Änderung eines Bits, das die Bildelementhelligkeit oder eine andere Eigenschaft steuert, modifizieren, wobei die Daten in den gleichen oder einen anderen Speicherplatz zurückgeschrieben werden können. Durch Verwendung der Logikschaltung 82 in Kombination mit dem FIFO-Puffer 100 sowie die Plattenanordnung des Speicherfeldes 16 ergibt sich somit eine schnelle Änderung ausgewählter Eigenschaften von Blöcken oder Fenstern der Anzeige oder eine schnelle gleichzeitige Änderung und Auflistung des Anzeigefensters.
• Sollen Daten aus dem FIFO-Puffer 100 ausgeladen und in das Speicherfeld 16 geschrieben werden, so wird der Multiplexer 80 so geschaltet, daß am Ausgang des Zwischenregisters 8 auftretende Daten zum Eingang G der Logikschaltung 82 laufen. Dies erfolgt unter Steuerung durch das SCR-Signal auf einer Leitung der Steuerleitungen 26. Diese Daten können sodann modifiziert und im oben beschriebenen Sinne in den Speicher zurückgeschrieben werden. Eine weitere Leitung der Steuerleitungen 26 führt ein Auflistungs-FIFO-Entladesignal (SFU), das in die FIFO-Steuerschaltung 106 eingespeist wird. Dieses Signal wird beim Auftreten jedes CAS-Signals während einer Entladeoperation des Puffers 100 erzeugt. Tritt ein CAS-Signal auf, das anzeigt, daß am Ausgang des Zwischenspeichers 8 auftretende Daten auf das Register 66 zurückgeführt und in das Speicherfeld 16 zurückgeschrieben wurden, so nimmt das SFU-Signal zeitweise einen tiefen Pegel an. Beim nächsten Taktsignal wird das Zwischenregister 8 entriegelt, so daß Daten an seinen Eingangsanschlüssen zum Ausgang gelangen können. Beim nächsten folgenden Taktzyklus wird das Zwischenregister 8 verriegelt und das Zwischenregister 7 entriegelt, so daß Daten am Eingang des Zwischenregisters 7 zum Eingang des Zwischenregisters 8 gelangen können. Der Prozeß setzt sich mit jedem Taktzyklus fort, bis alle im Puffer 106 gespeicherten Daten um einen Zwischenspeicher verschoben sind. Zwischenzeitlich erscheint nach Verriegelung des Zwischenregisters 8 das zweite Datenwort an dessen Ausgang und kann ebenfalls auf das Register 66 geführt und beim nächsten CAS- Taktimpuls in den Speicher eingeschrieben werden. Die FIFO- Steuerschaltung verschiebt immer dann, wenn die vorhergehenden Daten verschoben worden sind, kontinuierlich Daten von Zwischenregister zu Zwischenregister.
• Die der Laufverschiebungsanordnung 104 vorausgehenden fünf Zwischenregister ermöglichen das Einlesen von wenigstens 5 Datenwörtern in schneller Folge und Speicherung im Puffer 100 unabhängig von der Geschwindigkeit der Laufverschiebungsanordnung. Entsprechend ermöglichen die drei auf die Laufverschiebungsanordnung 104 folgenden Zwischenregister das Entladen von 4 Datenwörtern aus dem Puffer und deren Einschreiben in den Speicher in schneller Folge, so lange die Laufverschiebungsanordnung 104 das vierte Wort während des Zeitintervalls verarbeiten kann, in dem der Satz von 4 Wörtern in den Speicher eingeschrieben wird. Typischerweise ist die für den Durchlauf von 4 Datenwörtern durch die relativ langsame Laufverschiebungsanordnung erforderliche Zeit für andere Zwecke, beispielsweise für eine Schirmauffrischoperation erforderlich und daher nicht beschränkend, vorausgesetzt, daß die Laufverschiebungsanordnung in der Mitte des Puffers und nicht an einem von seinen Enden vorgesehen ist.
• Während einer Horizontalauflistungsoperation wird die Laufverschiebungsanordnung 104 durch die SB-Daten im Betriebsartregister 84 gesetzt, um einen Untersatz mit 16 Bit der an den Ausgängen des Zwischenregisters 4 und des Zwischenregisters 5 als Ausgangssignal mit 16 Bit auszuwählen. Da die 32 Bit der beiden Eingangswörter 32 horizontal aneinandergrenzenden Bildelementen einer Anzeige entsprechen und da Bildelementdaten in 16 Bildelementblöcken gelesen und geschrieben werden, kann es erforderlich sein, die Lage eines Bildelementes in einem Wort um eine gewisse Anzahl von Bitpositionen nach dem Auslesen und vor dem Neueinschreiben in das Speicherfeld 16 zu verschieben. Diese Bitpositionsverschiebung ist erforderlich, wenn die Strecke der Horizontalverschiebung kein vielfaches von 16 ist. Die Größe der Bitpositionsverschiebung entspricht der Anzahl von Bits des am Ausgang des Zwischenregisters 4 erscheinenden Datenwortes, welche in das am Ausgang der Laufverschiebungsanordnung 104 auftretende Datenwort eingebaut werden. Sie wird durch das SB-Steuereingangssignal für die Laufverschiebungsanordnung gesteuert. Die Richtung der Bitpositionsverschiebung hängt davon ab, ob die Daten im Zwischenregister 4 im Bezug auf die relativen Positionen auf der Anzeige entsprechender Bildelemente physikalisch links oder rechts von den Daten im Zwischenregister 5 liegen.
• Das Laden des FIFO-Puffers 100 während einer Horizontalauflistungsoperation mit einer Bitpositionsverschiebung entspricht generell dem Laden des Puffers, wenn keine Bitpositionsverschiebung erforderlich ist, und zwar mit der Ausnahme, daß das Zwischenregister 5 bis zur Verriegelung des Zwischenregisters 4 verriegelt bleibt und das Zwischenregister 6 nicht verriegelt wird, bis das Zwischenregister 4 verriegelt ist. Damit wird sichergestellt, daß zwei sequenziell gelesene Datenwörter an den Ausgängen der Zwischenregister 4 und 5 und damit an den Eingängen der Laufverschiebungsanordnung 104 auftreten, bevor das Ausgangssignal der Laufverschiebungsanordnung in das Zwischenregister 6 übernommen wird.
• Bei einer Horizontalauflistung von links nach rechts werden die vier Datenwörter in einer Plattenzeile in Folge von rechts nach links gelesen und in den Puffer geladen. Daher wird der X-Zähler 30 nach jedem CAS-Signal dekrementiert. Ist bei einer Horizontalauflistung von links nach rechts eine Verschiebung vorhanden, die kein gerades Vielfaches von 16 Bildelementen ist, so wird die Laufverschiebungsanordnung so gesetzt, daß sie Datenwörter erzeugt, in denen die Bits hoher Ordnung (die am weitesten rechts befindlichen Bits) eine geeignete Anzahl von Bits geringer Ordnung des Wortes im Zwischenregister 5 umfassen, während die Bits geringer Ordnung Bits hoher Ordnung des Wortes im Zwischenregister 4 umfassen.
• Bei einer Horizontalauflistung von rechts nach links werden die 4 Datenwörter in einer Plattenzeile in Folge von links nach rechts gelesen und in den Puffer geladen. Damit wird der X-Zähler 30 nach jedem CAS-Signal inkrementiert. Ist bei der Auflistung eine Verschiebung vorhanden, welche kein geradzahliges Vielfaches von 16 Bildelementen ist, so wird die Laufverschiebungsanordnung so gesetzt, daß sie Datenwörter erzeugt, in denen Bits hoher Ordnung eine geeignete Anzahl von Bits geringer Ordnung des Wortes im Zwischenspeicher 4 umfassen, während Bits geringer Ordnung Bits hoher Ordnung im Zwischenregister 5 umfassen.
• Fig. 5 zeigt ein Blockschaltbild einer Ausführungsform der FIFO-Steuerschaltung 106 nach Fig. 3. Diese Steuerschaltung 106 umfaßt einen Satz von 8 D-Flip-Flops FF1-FF8 mit jeweils einem Ausgang Q (für die Flip-Flops FF1-FF8 mit Q1-Q8 bezeichnet), der über einen Puffer und eine entsprechende Steuerleitung E1-E8 mit einem entsprechenden Zwischenregister 1-8 des FIFO-Puffers 100 gekoppelt sind. Die Steuerschaltung 106 umfaßt weiterhin einen Festwertspeicher (ROM) 112 mit 8 Datenausgangsleitungen, die jeweils mit einem Eingang D eines entsprechenden Flip-Flops 110 verbunden sind. Die Eingänge D sind für Flip-Flops D1-D8 mit D1-D8 bezeichnet. Die 8 Ausgänge Q der 8 Flip-Flops sind ebenfalls mit 8 Adressleitungseingängen des ROM 112 gekoppelt. Ein Satz von 4 Steuerleitungen 26 vom Anzeigeprozessor, die auch auf 4 andere Adressleitungseingänge des ROM 112 geführt sind, enthalten eine CAS- Leitung, eine Auflistungs-FIFO-Ladeleitung (SFL), eine Auflistungs-FIFO-Entladeleitung (SFU) sowie eine Auflistungs- FIFO-Löschleitung (SFC). Die 5 SB-Bits vom Betriebsartregister 84 werden in die Eingänge eines ODER-Gatters 114 eingespeist, dessen Ausgangssignal in einen weiteren Adressleitungseingang des ROM 112 eingespeist wird. Ein auf einer weiteren Steuerleitung 26 geführtes Taktsignal CK wird gemeinsam in die Takteingänge aller Flip-Flops 110 eingespeist.
• Die Ausgänge Q der Flip-Flops 110 ändern jeweils ihren Zustand so, daß sie an den aktuellen Zustand ihres D-Eingangssignals angepaßt sind, wenn das Flip-Flop durch einen CLK- Impuls getaktet wird. Das ROM 112 bildet zusammen mit den Flip-Flops 110 eine Zustandsmaschine, in welcher der aktuelle Zustand der Eingänge D der Flip-Flops in Abhängigkeit von den kollektiven Zuständen aller Ausgänge Q der Flip-Flops zusammen mit den Zuständen der anderen Adresseingänge am ROM auf einen hohen oder tiefen Pegel gebracht werden kann. Die Entsprechungsregeln zwischen den Eingängen und Ausgängen des ROM sind durch die in ihm gespeicherten Daten realisiert. Die Tabelle nach Fig. 6 gibt den Zusammenhang zwischen den Ausgängen D1-D8 des ROM und aller Eingänge dieses ROM wieder. Für die Ausgänge D1-8 ist jeweils ein Bool'scher Ausdruck angegeben, der anzeigt, unter welchen Eingangsbedingungen der Ausgang D einen hohen Pegel annimmt. Ist der Ausdruck wahr (eine logische 1), so ist der entsprechende Ausgang D wahr; ist der Ausdruck falsch, so besitzt der Ausgang D einen tiefen Pegel. Sind die Daten im ROM 112 im Sinne der Verifizierung dieser Ausdrücke eingestellt, so erfolgt das Laden und Entladen des FIFO-Puffers 100 im oben beschriebenen Sinne.
• Um Daten im Puffer zu löschen, wird das SFC-Signal auf einen tiefen Pegel gebracht. Zu allen anderen Zeiten besitzt dieses Signal einen hohen Pegel. Ein SFC-Signal mit tiefem Pegel bewirkt, daß Q2, Q3, Q4, Q5, Q7 und Q8 beim nächsten Takt-CK- Zyklus einen hohen Pegel annehmen. Sodann nehmen beim zweiten CK-Zyklus Q1 und Q6 einen hohen Pegel an. Besitzen alle Ausgänge Q einen hohen Pegel, so nehmen die Steuereingänge E aller Zwischenregister des Puffers 100 einen hohen Pegel an, so daß die Zwischenregister durchlässig werden. Wenn anfänglich keine Daten im FIFO-Puffer 100 gespeichert sind, besitzen alle Ausgänge Q der Flip-Flops 110 einen hohen Pegel, so daß alle Zwischenregister durchlässig sind. Das CAS-Signal wird in Verbindung mit dem Ausdruck für D1 dazu benutzt, das Zwischenregister 1 nach jedem CAS-Signal zu verriegeln. Das SFL-Signal besitzt normalerweise einen tiefen Pegel mit Ausnahme des Falls, in dem die Anzeigesteuerung Daten in den Puffer 100 zu laden wünscht. In einem solchen Fall wird SFL gleichzeitig mit dem CAS-Signal auf einen hohen Pegel gebracht und verbleibt danach für einen CK-Zyklus auf diesem Pegel. Das ZSN-Signal vom ODER-Gatter 114 nach Fig. 5 besitzt einen hohen Pegel, wenn die SB-Bits einen hohen Pegel besitzen, wodurch angezeigt wird, daß die Laufverschiebungsanordnung Bildelementbitpositionen der durch sie laufenden Daten verschiebt. Das ZSN-Signal dient in Verbindung mit den Ausdrücken für D5 und D6 dazu, eine Verriegelung des Zwischenregisters 6 oder eine Entriegelung des Zwischenregisters 5 zu verhindern, bis das Zwischenregister 4 verriegelt ist. Das SFU-Signal besitzt mit Ausnahme des Falls einen hohen Pegel, in dem die Anzeigesteuerung Daten aus dem Puffer ausgelesen hat. Dann wird das SFU-Signal für einen CK-Zyklus auf einen tiefen Pegel gebracht, um eine Verschiebung von Daten durch den Puffer auszulösen. Das SFU-Signal dient daher in Verbindung mit dem Ausdruck für D8 dazu, einen hohen Pegel für D8 zu erzeugen, wenn SFU einen tiefen Pegel annimmt, so daß Q8 beim nächsten CK-Zyklus zur Entriegelung des Zwischenregisters 8 einen hohen Pegel annimmt.
• Es ist zwar möglich, daß der FIFO-Puffer 100 asynchron arbeitet, wobei Daten ohne Berücksichtigung eines Systemtaktes von Zwischenregister zu Zwischenregister laufen; der erfindungsgemäße synchrone FIFO-Puffer erfordert das Auftreten einer Verriegelung in Übereinstimmung mit dem Systemtakt. Die Anzeigesteuerung kann daher in jedem gegebenen Zeitpunkt Verbindung mit der Stelle halten, in der sich Daten im FIFO- Puffer befinden, und ohne asynchrone Steuersignale, wie beispielsweise ein Eingangsbereitschaftssignal oder ein Ausgangsbereitschaftssignal auf den Puffer zugreifen.

Claims (15)

1. Anordnung zur Speicherung und Modifizierung eines aus Zeilen und Spalten von Bildelementen bestehenden Schirmbildes, wobei jedes Bildelement Eigenschaften besitzt, die in Abhängigkeit von entsprechenden gespeicherten Bildelementdaten gesteuert werden, mit

einer Anordnung (16) zur Speicherung der Bildelementdaten in Gruppen; und

einer Anordnung (18) zur Adressierung der Speicheranordnung (16) durch sequenzielle Einspeisung eines ersten Satzes (A02-05, A08-11) und sodann eines zweiten Satzes (A01-02, A06-07, A12-15) von Adressbits; dadurch gekennzeichnet daß

jede Gruppe von gespeicherten Bildelementdaten Bildelementdaten enthält, die einem gesonderten Satz einer Vielzahl von horizontal aneinandergrenzenden Bildelementen entsprechen, wobei die Gruppen getrennt adressiert werden und in Platten angeordnet sind, die ein Feld von Gruppen in Zeilen und Spalten entsprechend einem gesonderten rechteckförmigen Untersatz von horizontal und vertikal aneinandergrenzenden Bildelementen aufweisen;

der zweite Satz (A01-02, A06-07, A12-15) von Adressbits einen ersten Untersatz (A01-02), der festlegt, welche Gruppenzeile in jeder Platte adressiert wird, sowie einen zweiten Untersatz (A06-07) umfaßt, der festlegt, welche Spalte in jeder Platte adressiert wird; und

ein dritter Untersatz (A12-15) des zweiten Satzes (A01-02, A06-07, A12-15) und der erste Satz (A02-05, A08-11) festlegen, welche Platte adressiert wird.

2. Anordnung nach Anspruch 1, gekennzeichnet durch eine Anordnung (30) zur selektiven Inkrementierung oder Dekrementierung des ersten Untersatzes (A01-02) ohne Änderung von anderen Adressbits, so daß die Gruppen in einer ausgewählten Plattenzeile sukzessive adressiert werden; und eine Anordnung (34) zur selektiven Inkrementierung oder Dekrementierung des zweiten Untersatzes (A06-07) ohne Änderung von anderen Adressbits, so daß die Gruppen in einer ausgewählten Plattenspalte sukzessive adressiert werden.

3. Anordnung nach Anspruch 2, gekennzeichnet durch eine Anordnung (20) zum Auslesen der Gruppen, wie sie adressiert werden; und eine Anordnung (100) zur Speicherung aufeinanderfolgend ausgelesener Gruppen sowie zur Ausgabe der Gruppen in der gleichen Reihenfolge wie beim Lesen.

4. Anordnung nach Anspruch 3, in der die Speicher- und Ausgabeanordnung (100) mit einem Systemtaktsignal (CK) synchronisiert ist.

5. Anordnung nach Anspruch 2, gekennzeichnet durch

eine Anordnung (20) zur Auslesung der Gruppen, wie sie adressiert werden; und

eine Anordnung (100, 104) zur Speicherung aufeinanderfolgend ausgelesener Gruppen sowie zur Ausgabe von bitverschobenen Gruppen.

6. Anordnung nach Anspruch 5, in welcher die Speicher- und Ausgabeanordnung (100, 104) durch folgende Komponenten gekennzeichnet ist:

eine erste Anordnung (LTH1-5) zur Aufnahme und Speicherung einer ersten Folge von Datenwörtern sowie zur Ausgabe der ersten Datenwortfolge in der gleichen Reihenfolge wie bei Aufnahme,

eine Anordnung (LTH4) zur Speicherung eines vorletzten Ausgangsdatenwortes der ersten Anordnung (LTH1-5);

eine Anordnung (104) zur Ausgabe einer zweiten Datenwortfolge, in der jedes Datenwort eine ausgewählte Anzahl von Bits des letzten Ausgangsdatenworts und des vorletzten Ausgangsdatenworts besitzt; und

eine zweite Anordnung (LTH6-8) zur Aufnahme und Speicherung der zweiten Folge von Datenwörtern sowie zur Ausgabe der zweiten Datenwortfolge in der gleichen Reihenfolge wie beim Empfang.

7. Anordnung nach den Ansprüchen 3 bis 6, gekennzeichnet durch eine Anordnung (82) zur Erzeugung eines modifizierten Datenwortes (D), in dem der Zustand jedes Bit durch die kollektiven Zustände entsprechender Bits einer Vielzahl von eingespeisten Eingangsdatenwörtern (A, B, C) entsprechend einem ausgewählten Regeldatenwort (R0- R7) gesteuert wird, wobei ein laufendes Ausgangsdatenwort von der Speicher- und Ausgabeanordnung eines der eingespeisten Eingangsdatenwörter ist.

8. Anordnung nach Anspruch 7, in dem die Generatoranordnung (82) durch folgende Komponenten gekennzeichnet ist: eine Vielzahl von Multiplexern (96), die jeweils ein gesondertes Bit (D0-D15) des modifizierten Datenwortes ausgeben, jeweils einen gesonderten Schaltsteuereingang für die entsprechenden Bits (A0-A15, B0- B15, C0-C15) jedes eingespeisten Eingangsdatenwortes besitzen und die jeweils einen Regeldatenwort-Eingang besitzen, wobei der kollektive Zustand der entsprechenden Eingangsdatenwort-Bits festlegt, welches Bit des Regeldatenwortes den Zustand des Multiplexerausgangsbits steuert.

9. Verfahren zur Speicherung und Modifizierung eines aus Zeilen und Spalten von Bildelementen bestehenden Schirmbildes, wobei jedes Bildelement eine Eigenschaft besitzt, die in Abhängigkeit von in einem Speicher mit wahlfreiem Zugriff (RAM) gespeicherten Bildelementdaten gesteuert wird und das RAM durch Einspeisung eines ersten und zweiten Satzes von Adressbits adressiert wird, gekennzeichnet durch folgende Schritte:

a. Die Bildelementdaten werden in Wörtern angeordnet, die jeweils Bildelementdaten entsprechend einem gesonderten Satz einer Vielzahl von horizontal aneinandergrenzenden Bildelementen enthalten;

b. die Wörter werden in Platten angeordnet, die jeweils ein Feld von Wortzeilen und -spalten entsprechend einem gesonderten rechteckförmigen Untersatz von horizontal und vertikal aneinandergrenzenden Bildelementen umfassen; und

c. die Bildelementdaten werden so im RAM gespeichert, daß ein erster Untersatz des zweiten Adressbitsatzes festlegt, welche Bildelementwortzeile in jeder Platte adressiert wird, daß ein zweiter Untersatz des zweiten Adressbitsatzes festlegt, welche Bildelementspalte in jeder Platte adressiert wird und andere Bits des ersten und zweiten Adressbitsatzes festlegen, welche Platte adressiert wird.

10. Verfahren nach Anspruch 9, gekennzeichnet durch die Schritte:

d. Einspeisung des ersten Satzes von Adressbits in das RAM;

e. Einspeisung des zweiten Satzes von Adressbits in das RAM zwecks Zugriff auf einausgewähltes Wort;

f. Modifizieren des ersten oder zweiten Untersatzes des zweiten Satzes von Adressbits; und

g. Neueinspeisung des modifizierten zweiten Satzes von Adressbits in das RAM ohne Änderung des ersten Satzes von Adressbits zwecks Zugriff auf ein nächstes Wort in der gleichen Zeile oder Spalte wie das ausgewählte Wort.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet daß der erste oder zweite Untersatz entweder durch Inkrementieren oder Dekrementieren modifiziert wird.

12. Verfahren nach Anspruch 10, gekennzeichnet durch die Schritte:

h. Lesen des ausgewählten und des nächsten Wortes beim Zugriff auf sie; und

i. Speichern des ausgewählten und nächsten Wortes in der Reihenfolge ihrer Auslesung.

13. Verfahren nach Anspruch 12, gekennzeichnet durch die Schritte:

j. Neueinspeisung eines weiteren ersten Satzes von Adressbits in das RAM und eines weiteren zweiten Satzes von Adressbits in das RAM, so daß auf das RAM in einer Adresse zugegriffen wird, die sich von derjenigen unterscheidet, aus der das ausgewählte Wort ausgelesen wurde;

k. Einschreiben des gespeicherten ausgewählten Wortes in die andere Adresse;

l. Modifizieren des ersten oder zweiten Untersatzes des zweiten Satzes von Adressbits;

m. Neueinspeisung des modifizierten zweiten Satzes von Adressbits in das RAM ohne Änderung des ersten Satzes von Adressbits für den Zugriff auf eine neue nächste Wortadresse in der gleichen Zeile oder Spalte wie die andere Adresse des ausgewählten Wortes; und

n. Einschreiben des gespeicherten nächsten Wortes in die neue nächste Wortadresse.

14. Verfahren nach Anspruch 12, gekennzeichnet durch die Schritte:

j. Modifizieren des gespeicherten ausgewählten Wortes;

k. Neueinspeisung eines weiteren ersten Satzes von Adressbits in das RAM und eines weiteren zweiten Satzes von Adressbits in das RAM, so daß auf das RAM in einer Adresse zugegriffen wird, welche sich von derjenigen unterscheidet, aus der das ausgewählte Wort ausgelesen wurde;

l. Einschreiben des modifizierten ausgewählten Wortes in die andere Adresse;

m. Modifizieren des gespeicherten nächsten Wortes;

n. Modifizieren des ersten oder zweiten Untersatzes des zweiten Satzes von Adressbits;

o. Neueinspeisung des modifizierten zweiten Satzes von Adressbits in das RAM ohne Änderung des ersten Satzes von Adressbits für einen Zugriff auf eine neue nächste Wortadresse in der gleichen Zeile oder Spalte wie die andere Adresse des ausgewählten Wortes; und

p. Einschreiben des gespeicherten nächsten Wortes in die neue nächste Wortadresse.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet daß das modifizierte ausgewählte Wort Bits aus dem ausgewählten Wort und dem nächsten Wort umfaßt.