DE3689011T2

DE3689011T2 - Bildspeicher.

Info

Publication number: DE3689011T2
Application number: DE86109464T
Authority: DE
Inventors: Seigo Suzuki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-07-10
Filing date: 1986-07-10
Publication date: 1994-04-07
Anticipated expiration: 2006-07-11
Also published as: JPS6211977A; EP0208325A3; EP0208325B1; DE3689011D1; US4847809A; JPH0512755B2; EP0208325A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Bildspeicher um Bilddaten in diesen zu schreiben und sie aus ihm zu lesen.
In den letzten Jahren weisen dynamische MOS RAMs eine noch immer zunehmende Kapazität auf, und die Speicherkapazität pro jeweiligen Chip steigt von der Größenordnung von 64 Kilobit bis auf 256 Kilobit. In naher Zukunft werden Erzeugnisse mit einer Kapazität von 1 Megabit verfügbar sein. Da dynamische MOS RAMs mit großer Kapazität derart in die Praxis umgesetzt worden sind, wird dementsprechend ein Versuch unternommen, derartige dynamische MOS RAMs für Bildspeicher zu verwenden, die entwickelt werden, um extrem große Datenmengen zu bearbeiten (vgl. Nagami et al. "Image purpose serial input/output dynamic memory of 320 rows by 700 columns configuration for a field memory used in Television or VTR", S. 219-239 in NIKKEI ELECTRONICS, Feb. 11, 1985).
Bezugnehmend auf Fig. 18, ist dort ein Beispiel eines herkömmlichen Bildspeichers dargestellt, bei welchem ein standardmäßiger dynamischer RAM verwendet wird, der im random access mode betrieben werden kann. In diesem Beispiel werden eine Auflösung von 6 Bit und eine Abtastfrequenz von 4 fsc (f sc bezeichnet eine Farb-Hilfsträger-Wellenfrequenz) verwendet. Ein Eingangsvideosignal wird von einer Analog/Digital (A/D)-Umformschaltung 10 in digitale Bilddaten mit 6-Bit-Muster umgeformt. 6 Bit, welche die Bilddaten bilden, werden jeweils in sechs S/P-Umformer 11 eingegeben. Jeweils von diesen S/P-Umformschaltungen 11 umgeformte parallele Bilddaten werden in eine entsprechende Anzahl von RAMs 12 geschrieben und darin gespeichert. Dann werden-jeweils aus den RAMs gelesene parallele Bilddaten von P/S- Umformschaltungen 13 in serielle Daten mit 6 Bit umgeformt. Diese seriellen Daten werden von einer Digital/Analog (D/A)- Umformschaltung 14 in ein analoges Videosignal umgeformt. Das derart erhaltene analoge Videosignal wird aus der D/A- Umformschaltung 14 ausgegeben. Eine Zeitsteuerschaltung 15 arbeitet so, daß sie die zeitliche Abstimmung der A/D- Umformschaltung 10, der S/P-Umformschaltung 11, des RAM 12 der P/S-Umformschaltung 13 und der D/A-Umformschaltung 14 steuert.
Bezugnehmend auf Fig. 19, ist dort ein Beispiel eines Bildspeichers dargestellt, der speziell zum Speichern von Bilddaten konfiguriert ist. Ein Speicherzellen-Array zur Bildspeicherung ist als Matrix mit 320 Reihen und 700 Spalten konfiguriert. Ein Datenregister 22 zum Halten von Daten mit 700 Bit entsprechend einer Reihe ist über ein Datenübertragungsgatter 21 bereitgestellt. Derart werden serielle Daten einer horizontalen Abtastperiode dem Datenregister 22 eingegeben und aus diesem ausgegeben. Ein Datentransfer zwischen dem Speicherzellen-Array 20 und dem Datenregister 22 wird durchgeführt, so daß Daten mit 700 Bit durch Verwendung des Datentransfergatters 21 auf einmal zwischen diesen übertragen werden. Die Daten des Datenregisters 22 werden unter Verwendung eines Datentransfergatters 23 zu einem seriellen Datenbus 24 ausgegeben. Um Gatter des Datentransfergatters 23 zu übertragen, werden jeweils Bits eines Schieberegisters 25 verbunden. Ein Datenpuffer 26 ist mit dem seriellen Datenbus 24 gekoppelt. Durch sequentielles Verschieben der Speicherinhalte des Schieberegisters 25 werden parallele Bilddaten des Datenregisters 22 in serielle Bilddaten umgeformt, so daß die derart erhaltenen seriellen Daten vom Datenpuffer 26 ausgegeben werden, und serielle Daten vom Datenpuffer 26 in parallele Daten umgeformt werden, so daß die derart erhaltenen parallelen Daten in das Datenregister 22 eingegeben werden. Das Datenregister 22, das Datentransfergatter 23, das Schieberegister 25 und der Datenpuffer 26 bilden nämlich eine P/S- und S/P- Umformschaltung.
Zum Auswählen einer Reihenadresse des Speicherzellen-Arrays 20 ist zusätzlich ein Vor-Rückwärts-Zähler 27 zum Erzeugen der Reihenadresse und ein selbsthaltender Schalter (latch) 28 vorgesehen. Weiter ist ein Auffrisch-Adressenzähler 32 zum Auswählen einer Reihenadresse, die einem Auffrischbetrieb unterzogen werden soll, vorgesehen. Diese Reihenadressen werden von einem Multiplexer (MPX) 30 ausgewählt. Der Puffer 31 und der Dekodierer 32 schaffen einen Zugang zu einer angegebenen Reihe im Speicherzellen-Array 20.
Die oben genannten Bildspeicher erfordern Hochgeschwindigkeits-S/P- und P/S-Umformschaltungen zum Eingeben/Ausgeben von Bilddaten. Die Bereitstellung dieser S/P- und P/S-Umformschaltungen auf einem Halbleitersubstrat erfordert eine große Fläche, was hohe Kosten zur Folge hat.
Die oben genannten Bildspeicher sind unfähig, Daten aus der Speicherzelle zu lesen, während Daten in eine Speicherzelle geschrieben werden, was ein Erfordernis einer Unterbrechungsperiode zur Folge hat. Zum Auffrischen der Speicherzelle ist außerdem ebenfalls eine - Unterbrechungsperiode- erforderlich. Demgemäß ist der Nachteil bei diesem Bildspeicher, daß eine Einheit von Bilddaten, auf die zugleich zugegriffen werden soll, nicht verringert werden kann.
Wo die Bilddaten ein Mehrbitmuster aufweisen, ist es zusätzlich erforderlich, den Komplex der Peripherieschaltungen proportional zur Anzahl der Bits zu vergrößern. Wenn die Anzahl von die Bilddaten bildenden Bits-erhöht wird, wird dementsprechend eine-für Peripherieschaltungen erforderliche Fläche ebenfalls vergrößert, mit dem Ergebnis, daß die Gesamtheit des Bildspeichers groß wird und-seine kosten hoch werden.
Das IBM Technical Disclosure Bulletin, Vol. 17, No. 3, August 1974, Seiten 933 und 934 beschreibt in dem Artikel "High Speed Random-Access Memory with Simultaneous Read/Write Operation", von T.A. Williams einen Hochwindigkeits-Speichervorgang, den man dadurch erhalten kann, daß man einen Speicher-Array und mit diesem verbundene Dekodiermatrizen in parallele Abschnitte aufteilt, so daß Schreib/Lese-Vorgänge gleichzeitig durchgeführt werden können.
Ein Hochgeschwindigkeitsspeicher wird in einem Halbleiterbauteil durch wohlbekannte Verfahrenschritte hergestellt. Der Speicher wird in zwei oder mehr Teile "A" oder "B", geteilt. Jeder Teil besitzt einen Array-Teil, Dekodier-, Schreib-Schalter, Schreib-Treiber, Lese-Schalter und Leseverstärker/Ausgangssignalspeicher. Der Speicherteil A besitzt getrennte Dekodier-, Schreib- und Lese-Steuereingänge. Der Speicher B besitzt ähnliche Eingänge und Dekodier- Eingänge. Die Dekodier-Leitungen können gemeinschaftlich sein, um für das Halbleiterbauteil und das Traggestell Anschlußflecken und Eingangs/Ausgangs-Anschlußstifte zu bewahren.
Ein Schreib-Steuersignal schaltet die Schreib-Schalter und Treiber für den Array "A" EIN. Eingangsdaten werden im Array "A" an den Adressen gespeichert, die dem "A"-Dekodierer zur Verfügung gestellt werden. Gleichzeitig werden die "B"- Leseverstärker und -Ausgangssignalspeicher mit den Bitleitungen des Array "B" verbunden, was ein Auslesen an den vom "B"-Dekodierabschnitt angezeigten Adressen erlaubt, nachdem die Lese-Schalter EIN geschaltet sind. Ein Auslesen des Array "A" kann während des nächsten Speicherzyklus durchgeführt werden, während Daten in den Array "B" eingelesen werden.
Die US-A-4 120 048 beschreibt ein Gesamtspeicherelement, das zuläßt, daß zwei gleichzeitig auftretende unabhängige Zugriffe stattfinden. Die Anordnung schließt einen Zähler ein, um einen Durchlaufsatz von sequentiell auftretenden Adressenbezeichnungen zu schaffen, so daß auf jedes aufeinanderfolgende Wort im Speicher im Lese- oder Schreib- Modus zugegriffen wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein Ziel der vorliegenden Erfindung ist es, einen preisgünstigen und allgemeinen Zwecken dienenden Bildspeicher zu schaffen.
Um dieses Ziel zu erreichen, umfaßt ein erfindungsgemäßer Bildspeicher zum Speichern von Daten mit einer vorbestimmten Anzahl von Bits durch Schreiben der Daten in denselben, und um sie daraus zu lesen:
a) eine Mehrzahl von Speicherzellenspalten, wobei jede der Spalten eine Mehrzahl von Speicherzellenreihen umfaßt, wobei jede Reihe die vorbestimmte Anzahl von Bits in jeder Spalte aufweist;
b) einen Schreibspaltenselektor zum Auswählen einer Schreibspalte, in die Daten auf der Grundlage eines Schreibspalten-Adressensignals geschrieben werden;
c) eine Schreibvorrichtung zum Schreiben von Daten in die Speicherzellenreihe der von dem Schreibspaltenselektor ausgewählten Speicherzellenspalte;
d) einen Lesespaltenselektor zum Auswählen einer Lesespalte, aus der Daten auf der Grundlage eines Lesespalten- Adressensignals gelesen werden;
e) eine Lesevorrichtung zum Lesen von Daten aus den bezeichneten Speicherzellenreihen der von dem Lesespaltenselektor ausgewählten Speicherzellenspalte, gekennzeichnet durch
f) die Daten sind Bilddaten und der Speicher ist ein Bildspeicher;
g) eine erste- Gruppe von gemeinsamen Wortleitungen zum Verbinden entsprechender Speicherzellen der Speicherzellenspalten einer ersten Gruppe von Speicherzellenspalten, und
eine zweite Gruppe von gemeinsamen Wortleitungen zum verbinden entsprechender Speicherzellen der Speicherzellenspalten einer zweiten Gruppe von Speicherzellenspalten;
h) eine erste Abtastvorrichtung zum sequentiellen Bezeichnen von Speicherzellenreihen der Speicherzellenspalten der ersten Gruppe von Speicherzellenspalten auf der Grundlage des Abtastvorgangs in Synchronisation mit einem ersten Taktsignal unter Verwendung der ersten Gruppe von gemeinsamen Wortleitungen, und
eine zweite Abtastvorrichtung zum sequentiellen Bezeichnen von Speicherzellenreihen der Speicherzellenspalten der zweiten Gruppe von Speicherzellenspalten auf der Grundlage des Abtastvorgangs in Synchronisation mit einem zweiten Taktsignal unter Verwendung der zweiten Gruppe von gemeinsamen Wortleitungen;
i) einen Spaltenadressenzähler zum Ausgeben des Schreibspalten-Adressensignals und des Lesespalten- Adressensignals, wobei der Spaltenadressenzähler ein Taktschaltsignal zählt;
j) die Schreibvorrichtung schreibt Bilddaten in eine von der ersten oder zweiten Abtastvorrichtung bezeichnete Reihe;
k) der Lesespaltenselektor wählt die Lesespalte aus einer beliebigen anderen Gruppe von Speicherzellenspalten aus, die von der Schreibspalte verschieden sind, welche von dem Schreibspaltenselektor auf der Grundlage des Schreibspalten- Adressensignals des Spaltenadressenzählers ausgewählt worden ist;
l) die Lesevorrichtung liest Bilddaten aus der Speicherzelle, die von der ersten oder zweiten Abtastvorrichtung bezeichnet worden ist, und
m) eine Taktselektorvorrichtung, der ein Schreib- Taktsignal- und ein Lese-Taktsignal zur Verfügung gestellt werden und die den Taktschaltimpuls, das Lese-Taktsignal als das erste oder zweite Taktsignal zur Abtastvorrichtung der vom Lesespaltenselektor ausgewählten Spalte ausgibt, und zum Ausgeben des Schreib-Taktsignals als- das erste oder zweite Taktsignal zur Abtastvorrichtung der vom Schreibspaltenselektor ausgewählten Spalte.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

In den begleitenden Zeichnungen
Fig. 1 ist ein Blockdiagramm, das ein erstes Beispiel eines Bildspeichers veranschaulicht;
Fig. 2 und 3 sind schematische Ansichten, die jeweils Beispiele einer Reihenadressen-Abtastschaltung veranschaulichen, die bei dem in Fig. 1 dargestellten Bildspeicher verwendet werden;
Fig. 4 und 5 sind eine Zeittafel bzw. eine Tabelle, die den Betriebsablauf des in Fig. 3 dargestellten Bildspeichers zeigen;
Fig. 6 ist ein Blockdiagramm, das ein zweites Beispiel eines Bildspeichers veranschaulicht;
Fig. 7 und 8 sind einem Zeittafel bzw. eine Tabelle, die den Betriebsablauf des in Fig 6 dargestellten Bildspeichers zeigen;
Fig. 9 ist ein Blockdiagramm, das eine erste bevorzugte Ausführungsform eines erfindungsgemäßen Bildspeichers veranschaulicht;
Fig. 10 und 11 sind eine Zeittafel bzw. eine Tabelle, die den Betriebsablauf des-in Fig. 9 dargestellten Bildspeichers zeigen;
Fig. 12 und 13 sind eine Zeittafel bzw. eine Tabelle, die einen anderen Betriebsablauf des in Fig. 9 dargestellten Bildspeichers zeigen;
Fig. 14 ist ein Blockdiagramm, das eine zweite bevorzugte Ausführungsform- eines erfindungsgemäßen Bildspeichers veranschaulicht;
Fig. 15 ist eine Tabelle, die den Betriebsablauf des in Fig. 14 dargestellten Bildspeichers zeigt;
Fig. 16 ist ein Blockdiagramm, das eine dritte bevorzugte Ausführungsform eines erfindungsgemäßen Bildspeichers veranschaulicht;
Fig. 17 ist ein Blockdiagramm, das eine vierte bevorzugte Ausführungsform eines erfindungsgemäßen Bildspeichers veranschaulicht; und
Fig. 18 bzw. 19 sind Blockdiagramme, die jeweils herkömmliche Bildspeicher veranschaulichen.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung wird in Verbindung mit bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben.

Erstes Beispiel

Ein erstes Beispiel eines Bildspeichers ist in Fig. 1 dargestellt. In diesem Beispiel ist ein Bildspeicher mit einem Speicherzellen-Array versehen, der in M-Speicherzellenspalten unterteilt ist, welche mit 41 bis 4M bezeichnet sind. Sämtliche Speicherzellenspalten 41 bis 4M besitzen dieselbe Matrixkonfiguration mit 8 Spalten und 1024 Reihen. In diesem Beispiel sind 8 Speicherzellen in jeder Reihe dar jeweiligen Speicherzellenspalten 41 bis 4M durch 1024 gemeinsame Wortleitungen 50 verbunden. Diese gemeinsamen Wortleitungen 50 sind mit einer Reihenadressen-Abtastschaltung 52 verbunden. Die Reihenadressen-Abtastschaltung 52 arbeitet derart, daß sie die Wortleitungen 50 in Synchronisation mit einen Taktsignal CLK von einer Taktsteuerschaltung 64 sequentiell bezeichnet, um einen Abtastvorgang in den Speicherzellen der jeweiligen Speicherzellenspalten 41 bis 4M durchzuführen.
Beispiele der Reihenadressen-Abtastschaltungen 52 sind in den Fig. 2 bzw. 3 dargestellt. Die in Fig. 2 dargestellte Reihenadressen-Abtastschaltung ist mit einem Schieberegister 52a mit 1024 Bits ausgebildet, die jeweils mit den Wortleitungen 50 verbunden sind. Die in Fig. 2 dargestellte Reihenadressen-Abtastschaltung besitzt eine derartige Konfiguration, daß das signifikanteste Bit (MSB) und das am wenigsten Signifikante (LSB) verbunden sind, um so Daten einzugeben, die ein zweites Mal vom LSB zum MSB verschoben worden sind. Das erste Mal dient dazu, Daten eines Bitzuges "100 . . . 0" in das Schieberegister 52a einzuspeichern, um sie in Synchronisation mit dem Taktsignal bitweise nach rechts zu verschieben. Die Wortleitungen werden somit sequentiell erregt, um in den Speicherzellen der jeweiligen Speicherzellenspalten 41 bis 4M einen Abtastvorgang durchzurühren.
Die in Fig. 3 dargestellte Reihenadressen-Abtastschaltung ist mit einem Reihenzähler 52b und einem Reihendekodierer 52c ausgebildet. Das Taktsignal CLK wird vom Reihenzähler 52b gezählt. Der Reihendekodierer 52c dekodiert einen Zählwert des Reihenzählers 52d um angeschlossene Wortleitungen sequentiell zu erregen, um in den Speicherzellen der Speicherzellenspalten 41 bis 4M einen Abtastvorgang durchzuführen.
Rückblickend auf Fig. 1 umfaßt der Bitspeicher weiter einen Dateneingabepuffer 54, mit welchem Bilddaten-Eingangsklemmen I&sub1; bis I&sub8; angeschlossen sind. Der Dateneingabepuffer 54 verstärkt bin Bilddatensignal mit 8 Bits, welches von den Eingangsklemmen I&sub1; bis I&sub8; her eingegeben wird, so daß sein Signalpegel auf einen Schreib-Freigabepegel angehoben wird, um das derart verstärkte Bilddatensignal auszugeben. Dieser Dateneingabepuffer 54 ist mit einem Schreibspaltenselektor 56 verbunden. Der Schreibspaltenselektor 56 spricht auf ein Schreib-Selectsignal von einem Spaltenadressenzähler 58 an, um eine zu beschreibende Speicherzellenspalte aus den Speicherzellenspalten 41 bis 4M auszuwählen, um die Bilddaten in die ausgewählte Speicherzellenspalte zu schreiben.
Ein mit den jeweiligen Speicherzellengruppen 41 bis 4M verbundener Lesespaltenselektor 60 arbeitet nicht nur als Selektor, sondern auch als Leseverstärker. Der Lesespaltenselektor 60 spricht auf ein Lese-Selectsignal vom Spaltenadressenzähler 58 an, um eine der Speicherzellengruppen 41 bis 4M auszuwählen, um die Bilddaten aus einer ausgewählten Speicherzellenspalte zu lesen. Diese Lesespaltenselektor 60 ist mit einem Datenausgabepuffer 62 verbunden. Der Datenausgabepuffer 62 verstärkt ein Bilddatensignal vom Lesespaltenselektor 60, um das verstärkte Bilddatensignal aus den Ausgangsklemmen O&sub1; bis O&sub8; auszugeben.
Eine Taktsteuerschaltung 64 gibt ein Taktsignal CLK und ein Chip-Freigabesignal CE ein. Die Taktsteuerschaltung 64 gibt das Taktsignal CLK aus, wenn das Chip-Freigabesignal CE in einem Hochpegelzustand ist.
Der Spaltenadressenzähler 58 umfaßt einen Spaltenzähler 58a, einen Spaltendekodierer 58b und einen Schreib/Lese (R/W)- Selektor 58c. Der Spaltenzähler 58a zählt das Taktsignal CLK von der Taktsteuerschaltung 64, um jeweils um eins weiterzuzählen, wenn Impulse in der Anzahl der Bilddaten einer horizontalen Abtastperiode eingegeben worden sind. Ein Zählwert des Spaltenzählers 58a wird vom Spaltendekodierer 58b dekodiert. Der R/W-Selektor 58c spricht auf ein Dekodiersignal vom Spaltendekodierer 58b an, um Schreib- und Lese- Selectsignale zu dem Schreibspaltenselektor 56 bzw. zum Lesespaltenselektors 60 auszugeben.
Der Betriebsablauf dieses Bildspeichers wird unter Bezugnahme auf die Fig. 4 und 5 beschrieben.
Anfänglich ist der Spaltenzähler 58a zurückgesetzt und sein Zählwert stellt "0" dar. Wenn der Zählwert des Spaltenzählers 58a gleich "0" ist, arbeitet der R/W-Selektor 58c, um daraus in Schreib-Selectsignal zum Auswählen der mit #1 bezeichneten Speicherzellenspalte 41 und ein Lese-Selectsignal zum auswählen der mit #2 bezeichneten Speicherzellenspalte 42 auszugeben. Somit wird ein Schreib-Freigabesignal der mit #1 bezeichneten Speicherzellenspalte 41 auf einen Hochpegelzustand angehoben und ein Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 42 wird ebenfalls auf einen Hochpegelzustand angehoben. Andererseits wird die Reihenadressen-Abtastschaltung 42 ebenfalls zurückgesetzt, und somit die Wortleitung 50 der ersten Reihe erregt.
Wenn das Chip-Freigabesignal CE einen Hochpegelzustand annimmt, werden Bilddaten Din mit 8 Bit von den Eingangsklemmen I&sub1; bis I&sub8; eingegeben. Diese Bilddaten Din werden über den Dateneingabepuffer 54 und den Schreibspaltenselektor 56 in eine Speicherzelle der ersten Reihe geschrieben, welche in der mit #1 bezeichneten Speicherzellenspalte 41 bereitgestellt ist. Gleichzeitig werden Bilddaten Dout mit 8 Bit, die in einer Speicherzelle der ersten Reihe gespeichert sind, welche in der mit #2 bezeichneten Speicherzellenspalte 42 bereitgestellt ist, über den Lesespaltenselektor 60 aus den Ausgangsklemmen O&sub1; bis O&sub8; des Datenausgabepuffers 62 gelesen. Wenn dann ein nächster Impuls des Taktsignals eingegeben wird, regt die Reihenadressen-Abtastschaltung 52 die Wortleitung 50 der zweiten Reihe an. Dadurch werden Bilddaten Din von den Eingangsklemmen I&sub1; bis I&sub8; in eine Speicherzelle der zweiten Reihe geschrieben, welche in der mit #1 bezeichneten Speicherzellenspalte 41 bereitgestellt ist, und Bilddaten, die in einer Speicherzelle der zweiten Reihe gespeichert sind welche in der mit #2 bezeichneten Speicherzellenspalte bereitgestellt ist, werden aus dieser gelesen. In ähnlicher Weise wird in Synchronisation mit Impulsen des Taktsignals ein Abtastvorgang in Speicherzellen der Speicherzellenspalten 41 bis 4M durchgeführt, welche im Speicherzellen-Array 40 bereitgestellt sind, wodurch somit sequentielle Bilddaten in die mit #1 bezeichnete Speicherzellenspalte 41 geschrieben und sequentielle Bilddaten aus der mit #2 bezeichneten Speicherzellenspalte 42 gelesen werden.
Wenn die Schreib- und Lesevorgänge der Bilddaten Din und Dout einer horizontalen Abtastperiode beendet sind, verschiebt sich das Chip-Freigabesignal CE in-einen Tiefpegelzustand. Dieser Bildspeicher besitzt eine derartige Konfiguration, daß die Speicherzellenspalten 41 bis 4M 1024 Reihen besitzen, und macht es somit möglich, bis zu 1024 Bilddaten in einer horizontalen Abtastperiode zu speichern. Weiter zählt der Spaltenzähler 58a um eins weiter, und sein Zählwert wird zu "1". Damit gibt der Spaltenadressenzähler 58 ein Schreib- Selectsignal zum Schreibspaltenselektor 56 aus, um die mit #2 bezeichnete Speicherzellenspalte 42 auszuwählen, und gibt ein Lese-Selectsignal zum Lesespaltenselektor 60 aus, um die mit #3 bezeichnete Speicherzellenspalte 43 auszuwählen. Dadurch verändert sich das Schreib-Freigabesignal WE der mit #1 bezeichneten Speicherzellenspalte 41 in den Tiefpegelzustand, und das Schreib-Freigabesignal WE der mit #2 bezeichneten Speicherzellenspalte 42 verschiebt sich in den Hochpegelzustand. Zusätzlich nimmt das Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 42 einen Tiefpegelzustand an, und das Lese-Freigabesignal RE der mit #3 bezeichneten Speicherzellenspalte 43 nimmt einen Hochpegelzustand an.
Wenn das Chip-Freigabesignal CE einen Hochpegelzustand annimmt, wird der Schreib/Lese-Vorgang von Bilddaten Din und Dout der nächsten horizontalen Abtastperiode eingeleitet. Die Bilddaten Din werden in die mit #2 bezeichnete Speicherzellenspalte 42 geschrieben, und die Bilddaten Dout werden aus der mit #3 bezeichneten Speicherzellenspalte 43 gelesen. Wenn der Schreib/Lese-Vorgang der Bilddaten Din und Dout beendet ist, nimmt das Chip-Freigabesignal CE einen Tiefpegelzustand an, und ein Zählwert des Spaltenzählers 58a ist gleich "2". Dann werden Bilddaten Din in die mit #3 bezeichnete Speicherzellenspalte 43 geschrieben und Bilddaten Dout werden aus der Speicherzellenspalte 43 gelesen. Wie in Fig. 5 dargestellt, werden in einer Art und Weise, die der oben beschriebenen ähnlich ist, Bilddaten Din sequentiell in die Speicherzellenspalte 41 bis 4M geschrieben, und gleichzeitig Bilddaten Dout sequentiell aus den Speicherzellenspalten 41 bis 4M gelesen.
Wie oben angeführt, arbeitet das erste Beispiel eines Bildspeichers so, daß es die Bilddaten gleichzeitig schreibt und liest, so daß ein Hochgeschwindigkeits-Schreib/Lese- Vorgang möglich wird.
Bei dem oben erwähnten Beispiel ist ein Schreibverstärker zum Schreiben von Bilddaten in den Datenausgabepuffer 54 eingebaut. Zusätzlich kann der Schreibverstärker unabhängig zwischen dem Schreibspaltenselektor 56 und den Speicherzellenspalten 41 bis 4M, oder zwischen dem Dateneingabepuffer 54 und dem Schreibspaltenselektor 56 vorgesehen sein.
Bei dem oben erwähnten Beispiel ist ein Leseverstärker zum Lesen der Bilddaten in den Lesespaltenselektor 60 eingebaut. Zusätzlich kann der Leseverstärker unabhängig zwischen den Speicherzellenspalten 41 bis 4M und dem Lesespaltenselektor 60, oder zwischen dem Lesespaltenselektor 60 und dem Datenausgabepuffer 62 vorgesehen sein.
Jede der Speicherzellen, die den Speicherzellen-Array 40 bilden, kann vom dynamischen oder statischen Typ sein. Im Fall des dynamischen Speichers ist jeweils nach einem feststehenden Zyklus ein Auffrisch-Vorgang erforderlich. In diesem Fall wird die Einstellung so vorgenommen, daß der Schreib- oder Lesezyklus kürzer als der Auffrisch-Zyklus ist, wodurch das Erfordernis eines besonderen Auffrisch-Vorgangs beseitigt wird.
In dem oben erwähnten Beispiel wird der Schreib/Lese-Vorgang sequentiell in benachbarten Speicherzellengruppen durchgerührt. Jedoch kann ein derartiger Schreib/Lese-Vorgang in einer anderen Reihenfolge durchgeführt werden.

Zweites Beispiel

Ein zweites Beispiel eines Bildspeichers ist in Fig. 6 dargestellt. Der Bildspeicher in diesem Beispiel unterscheidet sich von dem in Fig. 1 dargestellten ersten Beispiel dadurch, daß ein R/W/Ref-Selektor 58d anstelle des R/W-Selektors 58c des Spaltenadressenzählers 58 vorgesehen ist. Der R/W/Ref- Selektor 58d arbeitet so, daß er nicht nur Lese- und Schreib- Selectsignale ausgibt, sondern auch ein Auffrisch- Selectsignal, um eine aufzufrischende Speicherzellengruppe auszuwählen. Ein Lese-Selectsignal vom R/W/Ref-Selektor 58d wird zu einem Lesespaltenselektors 56 ausgegeben. Das Auffrisch-Selectsignal wird zu einem Leseverstärker 72 ausgegeben, der zwischen dem Lesespaltenselektor 70 und den Speicherzellenspalten 41 bis 4M vorgesehen ist. In diesem Fall wird der Auffrischvorgang durchgeführt, indem man Bilddaten, die man dadurch erhält, daß man zuläßt, daß der Leseverstärker 72 Bilddaten abtastet und verstärkt, welche aus einer Speicherzelle einer vom Auffrisch-Selectsignal ausgewählten Speicherzellenspalte gelesen werden, ein zweites Mal in die ausgewählte Speicherzellenspalte schreibt.
Der Betriebsablauf des zweiten Beispiels eines Bildspeichers wird unter Bezugnahme auf die Fig. 7 und 8 beschrieben.
Anfänglich ist der-Spaltenzähler 58a zurückgesetzt und sein Zählwert wird so "0"-. Wenn der Zählwert des Spaltenzählers 58a gleich "0" ist, gibt der R/W/Ref-Selektor 58d ein Schreib- Selectsignal zum Schreibspaltenselektor 56 aus, um die mit #1 bezeichnete Speicherzellenspalte 41 auszuwählen, und gibt ein Lese-Selectsignal zum Lesespaltenselektor 60 aus, um die mit #2 bezeichnete Speicherzellenspalte 42 auszuwählen. Weiter gibt der R/W/Ref-Selektor 58d ein Auffrisch-Selectsignal zum Leseverstärker 72 aus, um die Speicherzellenspalte 4N der Spalte #N (N = M/2) aufzufrischen. Somit nehmen das Schreib- Freigabesignal WE der mit #1 bezeichneten Speicherzellenspalte 41, das Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 42 und das Auffrischsignal Ref der mit #N bezeichneten Speicherzellenspalte sämtlich einen Hochpegelzustand an. Andererseits wird die Reihenadressen- Abtastschaltung 52 ebenfalls zurückgesetzt, und somit die Wortleitung 50 der ersten Reihe erregt.
Wenn das Chip-Freigabesignal CE einen Hochpegelzustand annimmt, werden Bilddaten Din mit 8 Bit von den Eingangsklemmen I&sub1; bis I&sub8; eingegeben. Diese Bilddaten Din werden über den Dateneingabepuffer 54 und den Schreibspaltenselektor 56 in eine Speicherzelle der ersten Reihe geschrieben, welche in der mit #1 bezeichneten Speicherzellenspalte 41 vorgesehen ist. Gleichzeitig werden Bilddaten Dout mit 8 Bit über den Lesespaltenselektor 60 von den Ausgangsklemmen O&sub1; bis O&sub8; des Datenausgabepuffers 62 gelesen. Weiter wird gleichzeitig eine Speicherzelle der ersten Reihe aufgefrischt, die in der mit #N bezeichneten Speicherzellenspalte 4N vorgesehen ist. Wenn ein nächster Impuls des Taktsignals CLK eingegeben wird, erregt dann die Reihenadressen-Abtastschaltung 52 die Wortleitung 50 der zweiten Reihe. Dementsprechend werden Bilddaten Din von den Eingangsklemmen I&sub1; bis I&sub8; in eine Speicherzelle der zweiten Reihe geschrieben, die in der mit #1 bezeichneten Speicherzellenspalten 41 vorgesehen ist, Bilddaten Dout werden aus einer Speicherzelle der zweiten Spalte gelesen, die in der mit #2 bezeichneten Speicherzellenspalte 42 vorgesehen ist, und eine Speicherzelle der- zweiten Reihe, die in der mit N bezeichneten Speicherzellenspalte 4N vorgesehen ist, wird aufgefrischt. In einer Art und Weise, die der oben beschriebenen ähnlich ist, wird in Synchronisation mit Impulsen des Taktsignais CLK ein Abtastvorgang- in Speicherzellen der jeweiligen Speicherzellenspalten 41 bis 4N des Speicherzellen-Arrays 40 durchgeführt. Bilddaten Din werden somit sequentiell in die mit #1 bezeichnete Speicherzellenspalte 41 geschrieben, Bilddaten Dout werden sequentiell aus der mit #2 bezeichneten Speicherzellenspalte 42 gelesen, und die mit #N bezeichnete Speicherzellenspalte 4N wird aufgefrischt.
Wenn der Schreib/Lese-Vorgang der Bilddaten Din und Dout ein er horizontalen Abtastperiode und der Daten-Auffrischvorgang beendet sind, wird das Chip-Freigabesignal CE in den Tiefpegelzustand gesetzt. Der Bildspeicher gemäß dieser Ausführungsform kann bis zu 1024 Bilddaten pro eine horizontale Abtastperiode speichern. Anschließend zählt der Spaltenzähler 58a um eins weiter und sein Zählwert wird zu "1". Der Spaltenadressenzähler 58 gibt somit ein Schreib- Selektsignal zum Schreibspaltenselektor 56 aus, um die mit #2 bezeichnete Speicherzellenspalte 42 auszuwählen, gibt ein Lese-Selektsignal zum Lesespaltenselektor 60 aus, um die Speicherzellengruppen 43 der Spalte #3 auszuwählen, und gibt ein Auffrischsignal aus, um die mit #N+1 bezeichnete Speicherzellenspalte 4 (N+1) auszuwählen. Dadurch verändert sich das Schreib-Freigabesignal WE der mit #1 bezeichneten Speicherzellenspalte 41 in den Tiefpegelzustand und das Schreib-Freigabesignal WE der mit #2 bezeichneten Speicherzellenspalte 42 verschiebt sich in den Hochpegelzustand. Weiter nimmt das Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 42 einen Tiefpegelzustand an, und das Lese-Freigabesignal RE der mit #3 bezeichneten Speicherzellenspalte 43 nimmt einen Hochpegelzustand an. Zusätzlich nimmt das Auffrischsignal Ref der mit #N bezeichneten Speicherzellenspalte 4N einen Tiefpegelzustand an, und das Auffrischsignal Ref der mit #N+1 bezeichneten Speicherzellenspalte 4(N+1) nimmt einen Hochpegelzustand an.
Wenn das Chip-Freigabesignal CE einen Hochpegelzustand annimmt, werden der Schreib/Lese-Vorgang der Bilddaten Din und Dout der nächsten horizontalen Abtastperiode und der Auffrisch- Vorgang der diesen entsprechenden Daten eingeleitet. Somit werden Bilddaten Din in die mit #2 bezeichnete Speicherzellenspalte 42 geschrieben, Bilddaten Dout werden aus der mit #3 bezeichneten Speicherzellenspalte 43 gelesen, und die mit #N+1 bezeichnete Speicherzellenspalte 4(N+1) wird aufgefrischt. Wenn der Schreib/Lese-Vorgang der Bilddaten Din und D gut und der Auffrischvorgang der Daten beendet ist, nimmt das Chip-Freigabesignal CE einen Tiefpegelzustand an, und ein Zählwert des Spaltenzählers 58a wird zu "2". Dann werden Bilddaten Din in die mit #3 bezeichnete Speicherzellenspalte 43 geschrieben, Bilddaten Dout werden aus der mit #4 bezeichneten Speicherzellenspalte 44 gelesen, und die mit #N+2 bezeichnete Speicherzellenspalte 4(N+2) wird aufgefrischt. Wie in Fig. 8 dargestellt, werden in einer Art und Weise, die der oben beschriebenen ähnlich ist, Bilddaten Din sequentiell in die Speicherzellen 41 bis 4M geschrieben, und gleichzeitig Bilddaten Dout aus den Speicherzellenspalten 41 bis 4M gelesen, und die Speicherzellenspalten 41 bis 4M werden sequentiell aufgefrischt.
Wie oben angeführt, kann der Bildspeicher gemäß dem zweiten Beispiel nicht nur den Schreib/Lese-Vorgang der Bilddaten, sondern auch den Auffrisch-Vorgang derselben gleichzeitig ausführen. Durch Auswählen einer Speicherzellenspalte, die einem Auffrisch-Vorgang unterworfen werden soll, wie in dieser Ausführungsform, besteht insbesondere dann, wenn ein Schreib- oder Lese-Zyklus länger ist, als der maximale Auffrisch-Zyklus keine Möglichkeit, daß der Inhalt des dynamischen Speichers verschwindet.
Bei dem oben erwähnten Beispiel wird der Auffrischvorgang von der Nten Speicherzellenspalte 4N aus eingeleitet, welche der Hälfte der M Speicherzellenspalten entspricht. Zusätzlich kann bin Auffrischvorgang in jeder beliebigen Speicherzellengruppe durchgeführt werden, außer in der Speicherzellenspalte, die beschrieben wird, und der Speicherzellenspalte, die gelesen wird.

Erste bevorzugte Ausführungsform

Eine erste bevorzugte Ausführungsform eines erfindungsgemäßen Bildspeichers ist in Fig. 9 dargestellt. Bei dieser Ausführungsform ist der Bildspeicher mit einem Speicherzellen- Array 80 versehen, der im M Speicherzellenspalten 81 bis 8M unterteilt ist. Die jeweiligen Speicherzellenspalten 81 bis 8M besitzen eine Matrixkonfiguration mit 8 Spalten und 1024 Reihen. Diese Speicherzellenspalten 81 sind in ungerade Speicherzellenspalten 81, 83 . . . , 8(M-1) und gerade Speicherzellenspalten 82, 84, . . . , 8M unterteilt. Bei dieser Ausführungsform sind 8 Speicherzellen in jeweiligen Reihen der ungeraden Speicherzellenspalten 81, 83, . . . , 8(M-1) durch 1024 gemeinsame Wortleitungen 90 verbunden. In gleicher Weise sind 8 Speicherzellen in jeweiligen Reihen der geraden Speicherzellenspalten 82, 84, . . . , 8M durch 1024 andere gemeinsame Wortleitungen 91 verbunden. Diese Wortleitungen 90 und 91 sind mit Reihenadressen-Abtastschaltungen 92 bzw. 93 verbunden. Die Reihenadressen-Abtastschaltung 92 erregt die Wortleitungen 90 in Folge in Synchronisation mit einem Taktsignal von einem Taktselektor 104, um in den Speicherzellen der jeweiligen Speicherzellenspalten 81, 83, . . . 8(M-1) einen Abtastvorgang durchzuführen. In ähnlicher Weise erregt die Reihenadressen-Abtastschaltung 93 die Wortleitungen 92 in Folge in Synchronisation mit einem Taktsignal CLK2 vom Taktselektor 104, um Speicherzellen der jeweiligen Speicherzellenspalten 82, 84, . . . ,8M abzutasten.
Diese Reihenadressen-Abtastschaltungen 92 und 93 besitzen die gleiche Schaltungskonfiguration wie in dem oben genannten ersten Beispiel.
Eingangsklemmen 1 bis 1e für Bilddaten sind mit einem Dateneingabepuffer 94 verbunden. Der Dateneingabepuffer 94 verstärkt ein Bilddatensignal mit 8 Bit, das von den Eingangsklemmen I&sub1; bis I&sub8; eingegeben wird, so daß sein Signalpegel zu einem Schreib-Freigabepegel wird, um das derart verstärkte Bilddatensignal auszugeben. Der Dateneingabepuffer 94 ist mit einem Schreibspaltenselektor 96 verbunden. Der Schreibspaltenselektor 96 spricht auf ein Schreib-Selectsignal von einem Spaltenadressenzähler 98 an, um eine Speicherzellenspalte, die beschrieben werden soll, aus den Speicherzellenspalten 84 bis 8M auszuwählen, um Bilddaten vom Dateneingabepuffer 94 in die derart ausgewählte Speicherzellenspalte zu schreiben. Der Spaltenadressenzähler 98 gibt ein Schreib-Selectsignal aus, um die ungeraden Speicherzellenspalten 81 bis 8(M-1) oder die geraden Speicherzellenspalten 82 bis 8M abwechselnd in jeder horizontalen Abtastperiode auszuwählen.
Ein mit den jeweiligen Speicherzellenspalten 81 bis 8M verbundener Lesespaltenselektor 100 arbeitet nicht nur als Selektor, sondern auch als Leseverstärker. Der Lesespaltenselektor 100 spricht auf ein Lese-Selectsignal vom Spaltenadressenzähler 98 an, um eine der Speicherzellenspalten 81 bis 8M auszuwählen, um Bilddaten aus der derart ausgewählten Speicherzellenspalte zu lesen. Wenn ein Schreib- Selectsignal in Bezug auf die ungeraden Speicherzellenspalten 81 bis 8(M-1) ausgegeben wird, gibt der Spaltenadressenzähler 98 ein Lese-Selectsignal an eine der geraden Speicherzellenspalten 82 bis 8M aus, während der Spaltenadressenzähler 98 ein Lese-Selectsignal an eine der ungeraden Speicherzellenspalten 81 bis 8(M-1) ausgibt, wenn ein Schreib-Selectsignal in Bezug auf die geraden Speicherzellenspalten 82 bis 8M ausgegeben wird. Der oben - genannte Lesespaltenselektor 100 ist mit einem Datenausgabepuffer 102 verbunden. Der Datenausgabepuffer 102 verstärkt ein Bilddatensignal vom Lesespaltenselektor 100, um das derart verstärkte Bilddatensignal von den Ausgangsklemmen O&sub1; bis O&sub8; auszugeben.
Ein Schreib-Taktsignal WCLK wird von einem Schreibtaktzähler 106 gezählt und sein Zählwert wird dem Taktselektor 104 eingegeben. Zusätzlich wird ein Lese-Taktsignal RCLK von einem Lesetaktzähler 108 gezählt, und sein Zählwert wird ebenfalls dem Taktselektor 104 eingegeben. Der Taktselektor 104 schaltet der Schreib-Taktsignal WCLK und das Lese-Taktsignal RCLK auf vom Grundlage von Zählwerten vom Schreibtaktzähler 106 und Lesetaktzähler 108 um, um ein erstes und zweites Taktsignal CKL1 und CLK2 zur Reihenadressen-Abtastschaltung 92 bzw. 93 auszugeben. In dem Fall, wo der Schreibspaltenselektor 96 die ungeraden Speicherzellenspalten 81 bis 8(M-1) auswählt, und der Lesespaltenselektor 100 die geraden Speicherzellenspalten 82 bis 8M auswählt, wählt der Taktselektor 104 das Schreib- Taktsignal WCLK als Taktsignal CLK1 und wählt das Lese- Taktsignal RCLK als Taktsignal CLK2. In dem Fall, wo der Schreibspaltenselektor 96 ungerade Speicherzellenspalten 82 bis 8M auswählt, und der Lesespaltenselektor 100 ungerade Speicherzellenspalten 81 bis 8(M-1) auswählt, wählt demgegenüber der Taktselektor 104 das Lese-Taktsignal RCLK als Taktsignal CLK1 und wählt das Schreib-Taktsignal WCLK als Taktsignal CLK2.
Der Spaltenadressenzähler 98 umfaßt einen Spaltenzähler 92a, einen Spaltendekodierer 98b und einen R/W-Selektor 98c. Der Spaltenzähler 98a zählt einen Taktschaltimpuls vom Taktselektor 104. Ein Zählwert des Spaltenzählers 98a wird vom Spaltendekodierer 98b dekodiert. Der R/W-Selektor 98c spricht auf ein Dekodiersignal vom Spaltendekodierer 98b an, um ein Schreib-Selectsignal zum Schreibspaltenselektor 96 und bin Lese-Selectsignal zum Lesespaltenselektor auszugeben.
Der Betriebsablauf des Bildspeichers gemäß der ersten Ausführungsform wird unter Bezugnahme auf die Fig. 10 und 11 beschrieben. Bei dieser Ausführungsform ist das Schreib- Taktsignal WCLK nicht das gleiche, wie das Lese-Taktsignal RCLK. Dies tritt im folgenden Fall auf. Wenn zu schreibende Bilddaten von einem äußeren Gerät (z. B. einem VTR (Videorecorder) usw.) eingegeben werden, verändert sich der Zyklus des Schreib-Taktsignals WCLK häufig, so daß es verlängert oder verkürzt wird. Demgegenüber besitzt das Lese- Taktsignal RCLK eine genau festgelegte Periode, da es vom Bildspeicher erzeugt wird.
Anfänglich ist der Spaltenzähler 98a zurückgesetzt, und sein Zählwert wird zu "0". Wenn der Zählwert des Spaltenzählers 98a gleich "0" ist, gibt der R/W-Selektor 98c ein Schreib- Selectsignal zum Schreibspaltenselektor 96 aus, um die mit #1 bezeichnete Speicherzellenspalte 81 auszuwählen, und gibt ein Lese-Selectsignal zum Lesespaltenselektor 100 aus, um die mit #2 bezeichnete Speicherzellenspalte 82 auszuwählen. Somit nimmt das Schreib-Freigabesignal WE der mit #1 bezeichneten Speicherzellenspalte 81 einen Hochpegelzustand an, und das Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 82 nimmt ebenfalls einen Hochpegelzustand an. Weiter wird der Taktselektor 104 zurückgesetzt und ein Takt-Selectsignal nimmt einen Hochpegelzustand an. Als Ergebnis davon wird das Schreib-Taktsignal WCLK als Taktsignal CLK1 ausgeben und ein Lese-Taktsignal RCLK wird als Taktsignal CLK2 ausgegeben. Andererseits werden die Reihenadressen- Abtastschaltungen 92 und 93 ebenfalls zurückgesetzt und so ermöglicht, daß die Wortleitung 90 der ersten Reihe erregt ist.
Wenn das Chip-Freigabesignal CWE in Synchronisation mit dem Schreib-Taktsignal WCLK einen Hochpegelzustand annimmt, werden Bilddaten Din mit 8 Bit von den Eingangsklemmen I&sub1; bis I&sub8; eingegeben. Diese Bilddaten Din werden über den Dateneingabepuffer 94 und den Schreibspaltenselektor 96 in Synchronisation mit dem der Reihenadressen-Abtastschaltung 92 eingegebenen Schreib-Taktsignal WCLK in eine Speicherzeile der ersten Reihe geschrieben, welche in der- mit #1 bezeichneten Speicherzellenspalte Öl bereitgestellt ist. Wenn das Chip- Lese-Freigabesignal CRE in Synchronisation mit dem Lese- Taktsignal RCLK einen Hochpegelzustand annimmt, werden weiter Bilddaten Dout mit 8 Bit in Synchronisation mit dem der Reihenadressen-Abtastschaltung 93 eingegebenen Lese-Taktsignal RCLK aus der Speicherzelle der ersten Reihe gelesen, die in der mit #2 bezeichneten Speicherzellenspalte 82 bereitgestellt ist. Die derart gelesenen Bilddaten Dout werden über den Lesespaltenselektor 100 von Ausgangsklemmen O&sub1; bis O&sub8; des Datenausgabepuffers 102 ausgegeben. Anschließend wird in Synchronisation mit dem Taktsignal CLK1 (dem Schreib- Taktsignal WCLK) ein Abtastvorgang in der mit #1 bezeichneten Speicherzellenspalte 81 durchgeführt, so daß die Bilddaten Din in diese eingeschrieben werden. Damit gleichzeitig wird in Synchronisation mit dem Taktsignal CLK2 (dem Lese-Taktsignal RCLK) ein Abtastvorgang in der mit #2 bezeichneten Speicherzellenspalte 82 durchgeführt, so daß die Bilddaten Dout aus dieser gelesen werden.
Wenn der Schreibvorgang der Bilddaten Din einer horizontalen Abtastperiode beendet ist, wird das Chip-Schreib- Freigabesignal CRE in einen Tiefpegelzustand gesetzt. Wenn der Lese-Vorgang der Bilddaten Dout beendet ist, wird weiter das Chip-Lese-Freigabesignal CRE in einen Tiefpegelzustand besetzt. Nachdem sowohl das Chip-Schreib-Freigabesignal CWE als auch das Chip-Lese-Freigabesignal CRE einen Tiefpegelzustand annehmen, nimmt das Takt-Selectsignal einen Tiefpegelzustand an. Der Taktselektor 104 gibt das Lese- Taktsignal RCLK als Taktsignal CLK1 aus und gibt das Schreib- Taktsignal WCLK als Taktsignal CLK2 aus. Wenn sich der Pegel das Takt-Selectsignals ändert, zählt der Spaltenzähler 98a um eins weiter und sein Zählwert wird zu "1". Somit gibt der Spaltenadressenzähler 98 ein Schreib-Selectsignal zum Schreibspaltenselektor 96 aus, um die mit #2 bezeichnete Speicherzellenspalte 82 auszuwählen, und gibt ein Lese- Selectsignal zum Lesespaltenselektor 100 aus, um die mit #3 bezeichnete Speicherzellenspalte 83 auszuwählen. Als Ergebnis davon verändert sich das Schreib-Freigabesignal WE der mit #1 bezeichneten Speicherzellenspalte 81 in einen Tiefpegelzustand, und das Schreib-Freigabesignal aus WE der mit #2 bezeichneten Speicherzellenspalte 82 nimmt einen Hochpegelzustand an. Zusätzlich nimmt das Lese-Freigabesignal RE der mit #2 bezeichneten Speicherzellenspalte 82 einen Tiefpegelzustand an, und das Lese-Freigabesignal RE der mit #3 bezeichneten Speicherzellenspalte 83 nimmt einen Hochpegelzustand an.
Wenn das Chip-Schreib-Freigabesignal CWE einen Hochpegelzustand annimmt, wird der Schreibvorgang der Bilddaten Din der nächsten horizontalen Abtastperiode eingeleitet. Somit werden die Bilddaten Din in die mit #2 bezeichnete Speicherzellenspalte 82 geschrieben. Wenn das Chip-Schreib-Freigabeignal CRE einen Hochpegelzustand annimmt, wird der Lesevorgang der Bilddaten Dout der nächsten horizontalen Abtastperiode eingeleitet. Somit werden die Bilddaten Dout aus der mit #3 bezeichneten Speicherzellenspalte 83 gelesen. Wenn die Schreib- und Lese-Vorgänge der Bilddaten Din und Dout beendet sind, nehmen sowohl das Chip-Schreib- Freigabesignal CWE als auch das Chip-Lese-Freigabesignal CRE einen Tiefpegelzustand an, und das Takt-Selectsignal verschiebt sich von einem Tiefpegelzustand in einen Hochpegelzustand. Dadurch wird der Zählwert des Spaltenzählers 58a zu "2". Dann werden Bilddaten Din die mit #3 bezeichnete Speicherzellenspalte 83 geschrieben, und Bilddaten Dout werden aus der mit #4 bezeichneten Speicherzeilenspalte 84 gelesen. Wie in Fig. 11 dargestellt, werden in einer Art und Weise, die der oben beschriebenen ähnlich ist, Bilddaten Din sequentiell in die Sicherzellenspalten 81 bis 8M geschrieben, und gleichzeitig werden Bilddaten Dout In Synchronisation mit dem Lese-Taktsignal des RCLK aus den Speicherzellenspalten 81 bis 8M gelesen.
Wie oben angeführt, kann der Bildspeicher gemäß der ersten Ausführungsform Schreib- und Lese-Vorgänge von-Bilddaten selbst dann gleichzeitig durchführen, wenn sich das Schreib- Taktsignal vom Lese-Taktsignal unterscheidet.
Dann werden andere Betriebsabläufe der vorliegenden Ausführungsform unter Bezugnahme auf die Fig. 12 und 13 beschrieben. Ein Vollbild des Fernsehbildes umfaßt ein ungeradzahliges Feld, das ungeradzahlige Abtastlinien umfaßt, sowie ein geradzahliges Feld, das geradzahlige Abtastlinien umfaßt. Dementsprechend beträgt die Anzahl der Abtastlinien eine Hälfte des einen Vollbildes des Fernsehbildes, wenn lediglich ein einziges Feld im Bildspeicher gespeichert wird. Um diese Unannehmlichkeit zu vermeiden, ist dort das Vollbild- Abtastsystem bekannt, bei dem der Bildspeicher, in welchem ein Feld gespeichert ist, zweimal gelesen wird, um dadurch das Fernsehbild eines Vollbildes wieder hervorzubringen.
Die Fig. 12 und 13 zeigen den Betrieb des Vollbild- Abtastsystems. Dieses System unterscheidet sich von dem in den Fig. 10 und 11 dargestellten System insofern, als die gleichen Bilddaten zweimal gelesen werden, während die Bilddaten einmal geschrieben werden. Aus diesem Grund besitzt das Lese-Taktsignal eine Frequenz, die zweimal so groß wie diejenige des Schreib-Taktsignals ist.
Anfänglich, wenn der Spaltenzähler 98a zurückgesetzt ist, und sein Zählwert "0" darstellt, spricht der Schreibspaltenselektor 96 auf das Schreibsignal vom R/W- Selektor 98c an, um die mit #1 bezeichnete Speicherspalte auszuwählen, und der Lesespaltenselektor 100 spricht auf das Lesesignal an, um die mit #2 bezeichnete Speicherzellenspalte 82 auszuwählen. Weiter wird der Spaltenselektor 104 zurückgesetzt, und das Takt-Selectsignal nimmt einen Hochpegelzustand an. Somit wird das Schreib-Taktsignal WLCK als Taktsignal CLK1 ausgegeben, und das Lese-Taktsignal wird als Taktsignal CLK2 ausgegeben.
Wenn das Chip-Freigabesignal CWE in Synchronisation mit dem Schreib-Taktsignal WCLK einen Hochpegelzustand annimmt, werden Bilddaten Din mit 8 Bit von den Eingangsklemmen I&sub1; bis I&sub8; eingegeben. Diese Bilddaten Din werden über den Dateneingabepuffer 94 und den Schreibspaltenselektor 96 in Synchronisation mit dem Schreib-Taktsignal WCLK in Speicherzellen der mit #1 bezeichneten Speicherzellenspalte 81 geschrieben. Wenn das Lese-Freigabesignal CRE in Synchronisation mit dem Lese-Taktsignal RCLK einen Hochpegelzustand annimmt, werden weiter Bilddaten mit 8 Bit in Synchronisation mit dem Lese-Taktsignal RCLK aus Speicherzellen der mit #2 bezeichneten Speicherzellenspalte 82 gelesen. Die derart gelesenen Bilddaten Dout werden über den Lesespaltenselektor 100 von den Ausgangsklemmen O&sub1; bis O&sub8; des Datenausgabepuffers 102 ausgegeben.
Das Lese-Taktsignal RCLK besitzt eine Frequenz, die zweimal so groß ist wie diejenige des Schreib-Taktsignals WCLK. Während Bilddaten Din während einer horizontalen Abtastperiode einmal in Speicherzellen der mit #1 bezeichneten Speicherzellenspalte 81 geschrieben werden, werden dementsprechend Bilddaten Dout zweimal aus Speicherzellen der mit #2 bezeichneten Speicherzellenspalte 82 gelesen. Das Chip-Lese-Freigabesignal CRE wird nämlich zweimal während einer horizontalen Abtastperiode ausgegeben.
Wie oben angeführt, kann diese Ausführungsform auf der Grundlage des Vollbild-Abtastsystems Lese-Vorgänge von Bilddaten eines Vollbildes gleichzeitig mit Schreib-Vorgängen von Bilddaten eines Feldes durchführen.
Bei der oben erwähnten Ausführungsform ist in den Dateneingabepuffer 94 ein Schreibverstärker zum Schreiben-von Bilddaten eingebaut. Zusätzlich kann der Schreibverstärker unabhängig zwischen dem Schreibspaltenselektor 96 und den Speicherzellenspalten 81 bis 8M oder zwischen dem Dateneingabepuffer 94 und dem-Schreibspaltenselektor 96 vorgesehen sein.
Bei der oben erwähnten Ausführungsform ist ein Leseverstärker zum Lesen der Bilddaten in den Lesespaltenselektor 100 eingebaut. Zusätzlich kann der Leseverstärker unabhängig zwischen den Speicherzellenspalten 81 bis 8M und dem Lesespaltenselektor 60 oder zwischen dem Lesespaltenselektor 100 und den Datenausgabepuffer 102 vorgesehen sein.
Weiter kann jede der Speicherzellen, die den Speicherzellen- Array 80 bilden, vom dynamischen oder statischen Typ sein. Im. Fall des dynamischen Speichers ist jeweils nach einem feststehenden Zyklus ein Auffrisch-Vorgang erforderlich. Die Einstellung wird- derart vorgenommen, daß der Schreib/Lese- Zyklus kürzer ist, als der Auffrisch-Zyklus, wodurch es möglich wird, das Erfordernis eines besonderen Auffrisch- Vorgangs zu beseitigen.
Zusätzlich kann bei der oben erwähnten Ausführungsform, wie in Fig. 5 dargestellt, ein Schreib/Lese-Vorgang in Abfolge in Speicherzellengruppen durchgeführt werden, er kann jedoch auch in einer anderen Reihenfolge in diesen durchgeführt werden.

Eine zweite bevorzugte Ausführungsform

Eine zweite bevorzugte Ausführungsform eines Bildspeichers gemäß der vorliegenden Erfindung ist in Fig. 14 dargestellt. Diese Ausführungsform unterscheidet sich von der in Fig. 9 dargestellten ersten Ausführungsform darin, daß ein R/W/Ref- Selektor 98d an Stelle des R/W-Selektors 98c des Spaltenadressenzählers 98 vorgesehen ist. Der R/W/Ref-Selektor 98d gibt nicht nur Lese- und Schreib-Selectsignale aus, sondern auch ein Auffrisch-Selectsignal, um eine Speicherzellenspalte auszuwählen, die einem Auffrisch-Vorgang unterworfen werden soll. Das Lese-Selectsignal vom R/W/Ref- Selektor 98d wird zu einem Lesespaltenselektor 110 ausgegeben, und das Schreib-Selektsignal aus ihm wird zum Schreibspaltenselektor 96 ausgegeben. Zusätzlich wird das Auffrisch-Selectsignal zu einem zwischen dem Lesespaltenselektor 110 und den Speicherzellenspalten 81 bis 8M vorgesehenen Leseverstärker ausgegeben. Ein Auffrisch- Vorgang wird durch Schreiben von Bilddaten durchgeführt, die man dadurch erhält, daß man den Leseverstärker 112 ein zweites Mal in die ausgewählte Speicherzellenspalte Bilddaten abtasten und verstärken läßt, die aus einer Speicherzelle einer durch das Auffrisch-Selectsignal ausgewählten Speicherzellenspalte gelesen werden.
Der Betriebsablauf der zweiten Ausführungsform wird unter Bezugnahme auf Fig. 15 beschrieben. Die Schreib- und Lese- Vorgänge von Bilddaten Din und Dout bei dieser Ausführungsform sind die gleichen wie diejenigen bei der oben genannten ersten Ausführungsform, unterscheiden sich jedoch von der letzteren darin, daß gleichzeitig mit den Schreib- und Lese-Vorgängen weiter ein Auffrisch-Vorgang von Speicherzellenspalten durchgeführt wird. Während einer ersten horizontalen Abtastperiode 1H, werden nämlich Bilddaten Din in die mit #1 bezeichnete Speicherzellenspalte 81 geschrieben und Bilddaten Dout werden aus der mit #2 bezeichneten Speicherzellenspalte 82 gelesen. Gleichzeitig wird ein Auffrisch-Vorgang in einer mit #K bezeichneten Speicherzellenspalte 8K unter ungeradzahligen Speicherzellenspalten 81 bis 8(M-1) durchgerührt. Während der nächsten horizontalen Abtastperiode 2H werden Bilddaten Din in die mit #2 bezeichnete Speicherzellenspalte 82 geschrieben, und Bilddaten Dout werden aus der mit #3 bezeichneten Speicherzellenspalte 83 gelesen. Gleichzeitig wird ein Auffrisch-Vorgang in einer mit #L bezeichneten Speicherzellenspalte 81 unter den geradzahligen Speicherzellenspalten 82 bis 8M durchgeführt. Wie bin Fig. 15 dargestellt, werden in einer Art und-Weise, die der oben beschriebenen ähnlich ist, Bilddaten sequentiell in die Speicherzellenspalten 81 bis 8M geschrieben, und gleichzeitig werden Bilddaten Dout aus den Speicherzellenspalten 81 bis 8M gelesen, und der Auffrisch-Vorgang wird in den Speicherzellenspalten 81 bis 8M durchgeführt
Der Bildspeicher gemäß der zweiten Ausführungsform kann nicht nur Schreib- und Lese-Vorgänge von Bilddaten durchführen, sondern gleichzeitig auch Auffrisch-Vorgänge von diesen. Durch Auswahl einer Speicherzellenspalte, die einem Auffrisch- Vorgang unterworfen werden soll, wie bei dieser Ausführungform, besteht insbesondere selbst dann, wenn der Schreib- oder Lese-Zyklus länger ist, als der Auffrisch-Zyklus keine Möglichkeit, daß die Inhalte des dynamischen Speichers verschwinden.
Bei der oben genannten Ausführungsform wird der Auffrisch- Vorgang von der K-ten Speicherzellenspalte 8K der Speicherzellenspalten aus eingeleitet. Zusätzlich kann ein Auffrisch-Vorgang in jeder beliebigen Speicherzellenspalte durchgeführt werden, mit Ausnahme der einen, die beschrieben wird, und der einen, die gelesen wird.
Wie aus der vorhergehenden Beschreibung ersichtlich ist, führt der erfindungsgemäße Bildspeicher Lese- und Schreib-Vorgänge von Bilddaten gleichzeitig durch und ermöglicht so einen Hochgeschwindigkeits-Betriebsablauf. Weiter benötigt der erfindungsgemäße Bildspeicher keine S/P- oder P/S-Umformer, wodurch es möglich wird, eine Fläche eines Peripherie- Schaltungskomplexes zu verringern. Zusätzlich kann der erfindungsgemäße Bildspeicher das Bitmuster mühelos dadurch verändern, daß die Anzahl von in jeder Reihe der Speicherzellenspalte angeordneten Speicherzellen verändert wird.
Da der erfindungsgemäße Speicher ausschließlich für die Bildspeicherung verwendet wird, ist ein Betriebsablauf im Direktzugriff (Random access) nicht erforderlich, was ein Wegfallen von Peripherieschaltungen, z. B. eines Adressendekodierers usw. zur Folge hat. Da im Falle der Bildspeicherung weiter ein geringfügiges Fehlen von Bits zulässig ist, kann die Kapazität bei Verwendung als dynamischer Speicher verringert werden. Dementsprechend ermöglicht es dies, eine Gerätebestückung mit hoher Geschwindigkeit und hoher Packungsdichte vorzusehen.

Dritte bevorzugte Ausführungsform

Eine dritte bevorzugte Ausrührungsform eines erfindungsgemäßen Bildspeichers ist in Fig. 16 dargestellt. Die dritte Ausführungsform unterscheidet sich von der in Fig. 9 dargestellten ersten Ausführungsform dadurch, daß dort eine Verknüpfung vorgesehen ist, um Bilddaten in Speicherzellen zu schreiben, die durch Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm und Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn bezeichnet sind, welche von außen eingegeben werden.
Zur Durchführung dieser Verknüpfung ist zusätzlich zu der Reihenadressen-Abtastschaltung 92 ein Reihenadressen- Dekodierer 112 vorgesehen, um die in den speicherzellenspalten 81, 83, . . . , 8(M-1) der ersten Gruppe bereitgestellten Speicherzellen abzutasten, und ein Reihenadressen-Dekodierer 113 ist zusätzlich zur Reihenadressen-Abtastschaltung 93 vorgesehen, um Speicherzellen abzutasten, die in den Speicherzellenspalten 82, 84, . . . , 8M der zweiten Gruppe bereitgestellt sind. Der Reihenadressen-Dekodierer 112 arbeitet so, daß er Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADmdekodiert, die von außen eingegeben werden, um eine der Wortleitungen 90 auszuwählen, um so zu ermöglichen, daß die ausgewählte Wortleitung aktiv ist. Ähnlich arbeitet der Reihenadressen-Dekodierer 113 so, daß er Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm dekodiert, die von außen eingegeben werden, um eine der Wortleitungen 91 auszuwählen, um so zu ermöglichen, daß die ausgewählte Wortleitung aktiv ist. Diese Reihenadressen CAD&sub1;, CAD&sub2;, . . , CADm werden vom Reihenadressen- Puffer 122 verstärkt und dann den Reihenadressen-Dekodierern 112 und 113 eingegeben.
Die Auswahl davon, ob die Reihenadressen-Abtastschaltungen 92 und 93 oder die Reihenadressen-Dekodierer 112 und 113 aktiv gemacht werden, erfolgt in Abhängigkeit von einem Logikzustand eines Modus-Selectsignals MSLC durch Verwendung von Invertern 114 und 115. Wenn sich das Modus-Selectsignal MSLC in einem Abtast-Modus befindet, werden nämlich die Reihenadressen Abtastschaltungen 92 und 93 ausgewählt, während die Reihenadressen-Dekodierer 112 und 113 ausgewählt werden, wenn sich das Modus-Selectsignal MSLC in einem Zufalls-Modus befindet, um Bilddaten an einer von außen bestimmten Stelle zuzulassen.
Weiter ist der Spaltenadressenzähler 98 mit einem Selektor 98c versehen, um je nach dem Modus-Selectsignal MSLC entweder zwischen den Zählwerten des Spaltenzählers 98a oder den Adressen RAD&sub1;, RAD&sub2;, . . . , RADn zu wählen. Die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn werden vom Spaltenadressen-Puffer 120 verstärkt und werden dann dem Selektor 98d eingegeben.
Wenn sich das Modus-Selectsignal MSLC im Abtast-Modus befindet werden die Zählwerte des Spaltenzählers 98d ausgewählt und die ausgewählten Zählwerte werden dem Spaltendekodierer 98b eingegeben. Wenn sich das Modus-Selectsignal MSLC im Zufallsmodus befindet, werden demgegenüber die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn ausgewählt, und die ausgewählten Adressen werden dem Spaltendekodierer 98b eingegeben.
Der Betriebsablauf des Bildspeichers gemäß der dritten Ausführungsform wird beschrieben. Wenn sich das Modus- Selectsignal MSLC im Abtastmodus befindet, werden die Reihenadressen-Abtastschaltungen 92 und 93 ausgewählt, und der Selektor 98e wählt den Spaltenzähler 98 aus. Dementsprechend arbeitet der Bildspeicher bei dieser Ausführungsform in der gleichen Weise, wie bei der in Fig. 9 dargestellten Ausführungsform. Wenn sich das Modus-Selectsignal im Zufalls- Modus befindet, werden andererseits die Reihendekodierer 112 und 113 ausgewählt, und der Selektor 98e wählt die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn aus. Indem man in Synchronisation mit dem Schreib-Takt WCLK die Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm und die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn, sequentiell verändert, an welchem Bilddaten Din in Speicherzellen (geschrieben werden), die von den Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm innerhalb der von den Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn festgelegten Speicherzellenspalten bestimmt sind, werden Bilddaten in Abfolge in Speicherzellen geschrieben, die innerhalb des Speicherzellen-Arrays bezeichnet sind.
Somit kann der Bildspeicher gemäß dieser Ausführungsform eine willkürliche Fläche innerhalb eines Bildes neu schreiben.
Bei dieser Ausführungsform können in der gleichen Weise wie bei der ersten Ausführungsform Bilddaten auf der Grundlage des Vollbild-Abtastsystems gelesen werden.
Zusätzlich kann bei dieser Ausführungsform ein R/W/Ref- Selektor 98d anstelle des R/W-Selektors 98c vorgesehen sein, um nicht nur die Schreib- und Lese-Vorgänge sondern auch den Auffrisch-Vorgang gleichzeitig durchzuführen.

Vierte bevorzugte Ausführungsform

Eine vierte bevorzugte Ausführungsform eines Bildspeichers gemäß der vorliegenden Erfindung ist in Fig. 17 dargestellt. Diese Ausführungsform ist dadurch gekennzeichnet, daß eine Bildspeicherung in eine Speicherzelle geschrieben werden kann, die in einer Art und Weise ähnlich wie bei der dritten Ausführungsform willkürlich gekennzeichnet wurde, und unterscheidet sich von der dritten Ausführungsform dadurch, daß lediglich die Reihenadressen-Dekodierer 112 und 113 vorgesehen sind, ohne eine Bereitstellung der Reihenadressen- Abtastschaltungen 92 und 93, die es ermöglichen, daß die gemeinsamen Wortleitungen aktiv sind.
Der Reihenzähler 118 zählt das Taktsignal WCLK oder das Lese- Taktsignal RCLK vom Takt-Selektor 104. Der-Selektor 116 wählt kauf der Grundlage- des Modus-Selectsignals MSLC entweder die Zählwerte vom Reihenzähler 118 oder die über den Reihenadressen-Puffer 122 eingegebenen Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm aus, um diejenigen , die ausgewählt wurden, als Reihenadressen-Signale zu den Reihenadressen-Dekodierern 112 und 113 auszugeben.
Wenn sich das Modus-Selectsignal MSLC im Abtastmodus befindet, wählt der Selektor 116 Zählwerte vom Reihenzähler 118 auf. Dementsprechend wird den Reihenadressen-Dekodierern 112 und 113 ein Zählwert eingegeben, der sich von null aus nacheinander jeweils um eins erhöht. Als Ergebnis davon werden die gemeinsamen Wortleitungen 90 und 91 erregt und nacheinander einzeln einem Abtast-Vorgang unterworfen. Wenn sich das Modus-Selectsignal MLSC im Zufalls-Modus befindet, wählt der Selektor 116 Reihenadressen CAD&sub1;, CAD&sub2;, . . . , CADm aus dem Reihenadressen-Puffer 122 aus. Dementsprechend wird die gekennzeichnete gemeinsame Wortleitung 90 erregt.
Der Betriebsablauf des Bildspeichers gemäß der vierten Ausführungsform wird beschrieben. Wenn sich das Modus- Selectsignal MSLC im Abtast-Modus befindet, wählt der Selektor 116 den Reihenzähler 118 aus, und der Selektor 98e wählt den Zähler 98a aus. Dementsprechend arbeitet der Bildspeicher gemäß dieser Ausführungsform in der gleichen Weise, wie bei der in Fig. 9 dargestellten Ausführungsform. Wenn sich das Modus-Selectsignal andererseits im Zufalls-Modus befindet, wählt der Selektor 116 den Reihenadressen-Puffer 122 aus, und der Selektor 98e wählt die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . , RADn aus. Indem man in Synchronisation mit dem Schreib-Takt WCLK die Reihenadressen CAD&sub1;, CAD&sub2;, . . . CADn und die Spaltenadressen RAD&sub1;, RAD&sub2;, . . . RADn, an welchen Eingangsbilddaten Din in Synchronisation mit dem Schreib-Takt WCLK geschrieben -werden, sequentiell verändert, werden dementsprechend Bilddaten sequentiell in Speicherzellen geschrieben, die innerhalb des Speicherzellen-Arrays bezeichnet wurden.
Somit kann der Bildspeicher gemäß dieser Ausführungsform eine beliebige Fläche innerhalb eines Bildes neu schreiben.
Bei dieser Ausführungsform können in derselben Weise wie bei der dritten Ausführungsform auf der Grundlage des Vollbild- Abtastsystems Bilddaten gelesen werden.
Zusätzlich kann bei dieser Ausführungsform ein R/W/Ref- Selektor 98d anstelle des R/W-Selektors 98c vorgesehen werden, um nicht nur die Schreib- und Lese-Vorgänge, sondern auch den Auffrisch-Vorgang gleichzeitig durchzuführen.
Der erfindungsgemäße Bildspeicher ist auf verschiedenen technischen Gebieten anwendbar, zum Beispiel bei der Magnetband-Fernsehaufzeichnung (VTR), beim digitalen Fernsehen, bei Teletext, beim Kabelfernsehen (CATV), bei TV- Konferenzen, bei Telefax, bei Bildschirmtext, bei PCs, in der Textverarbeitung, bei CAD/CAM usw.

Claims

1. Speicher zum Speichern von Daten mit einer vorbestimmten Anzahl von Bits durch Schreiben der Daten in denselben, und um sie daraus zu lesen, umfassend:

a) eine Mehrzahl von Speicherzellenspalten (80), wobei jede der Spalten eine Mehrzahl von Speicherzellenreihen umfaßt, wobei jede Reihe die vorbestimmte Anzahl von Bits in jeder Spalte aufweist;

b) einen Schreibspaltenselektor (96) zum Auswählen einer Schreibspalte (80), in die Daten auf der Grundlage eines Schreibspalten-Adressensignals geschrieben werden;

c) eine Schreibvorrichtung (94, 96) zum schreiben von Daten in die Speicherzellenreihe der von dem Schreibspaltenselektor (96) ausgewählten Speicherzellenspalte (80);

d) einen Lesespaltenselektor (100) zum Auswählen einer Lesespalte (80), aus der Daten auf der Grundlage eines Lesespalten-Adressensignals gelesen werden;

e) eine Lesevorrichtung (100, 102) zum Lesen von Daten aus den bezeichneten Speicherzellenreihen der von dem Lesespaltenselektor (100) ausgewählten Speicherzellenspalte gekennzeichnet durch:

f) die Daten sind Bilddaten und der Speicher ist ein Bildspeicher;

g) eine erste Gruppe von gemeinsamen Wortleitungen (90) zum Verbinden entsprechender Speicherzellen der Speicherzellenspalten (40; 80) einer ersten Gruppe von Speicherzellenspalten und

eine zweite Gruppe von gemeinsamen Wortleitungen (91) zum Verbinden entsprechender Speicherzellen der Speicherzellenspalten (40; 80) einer zweiten-Gruppe von Speicherzellenspalten

h) eine erste Abtastvorrichtung (92) zum sequentiellen bezeichnen von Speicherzellenreihen der Speicherzellenspalten 40; 80) der ersten Gruppe von Speicherzellenspalten auf der Grundlage des Abtastvorgangs in Synchronisation mit einem ersten Taktsignal (CLK1) unter Verwendung der ersten Gruppe von gemeinsamen Wortleitungen (90), und

eine zweite Abtastvorrichtung (93) zum sequentiellen Bezeichnen von Speicherzellenreihen der Speicherzellenspalten 40; 80) der zweiten Gruppe von Speicherzellenspalten auf der Grundlage des Abtastvorgangs in Synchronisation mit einem zweiten Taktsignal (CLK2) unter Verwendung der zweiten Gruppe von gemeinsamen Wortleitungen (91);

i) einen Spaltenadressenzähler (98) zum Ausgeben des Schreibspalten-Adressensignals und des Lesespalten- Adressensignals, wobei der Spaltenadressenzähler (98) ein Taktschaltsignal zählt;

j) die Schreibvorrichtung (96) schreibt Bilddaten in eine von der ersten oder zweiten Abtastvorrichtung bezeichnete Reihe;

k) der Lesespaltenselektor (100) wählt die Lesespalte (80) aus einer beliebigen anderen Gruppe von Speicherzellenspalten aus, die von der Schreibspalte (80) verschieden sind, welche von dem Schreibspaltenselektor (100) auf der Grundlage des Schreibspalten-Adreassensignals des Spaltenadressenzählers (98) ausgewählt worden ist;

l) die Lesevorrichtung (100) liest Bilddaten aus der Speicherzelle, die von der ersten oder zweiten Abstastvorrichtung bezeichnet worden ist, und

m) eine Taktselektorvorrichtung (104), der ein Schreib- Taktsignal und ein Lese-Taktsignal zur Verfügung gestellt werden und die den Taktschaltimpuls, das Lese-Taktsignal als das erste oder zweite Taktsignal zur Abtastvorrichtung (92, 93) der vom Lesespaltenselektor ausgewählten Spalte (80) ausgibt, und zum Ausgeben des Schreib-Taktsignals als das erste oder zweite Taktsignal zur Abtastvorrichtung (92, 93) der vom Schreibspaltenselektor ausgewählten Spalte (80).

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß ein erster Reihenadressendekodierer (112) vorgesehen ist, zum Dekodieren von Reihenadressen, die von außen eingegeben geraten, um Speicherzellen der Speicherzellenspalten (80) der ersten Gruppe auszuwählen, die in Synchronisation mit dem ersten Taktsignal mit einer der gemeinsamen Wortleitungen (90) der ersten Gruppe verbunden werden;

eine erste Sektorvorrichtung (114) vorgesehen ist, um auf der Grundlage eines Modus-Selectsignals zum Auswählen eines Schreib-Modus entweder die erste Abtastvorrichtung (92) oder den ersten Reihenadressendekodierer (112) auszuwählen; ein zweiter Reihenadressendekodierer (113) zum Dekodieren der Reihenadressen vorgesehen ist, um Speicherzellen der zweiten Gruppe von Speicherzellenspalten (80) auszuwählen, die in Synchronisation mit dem zweiten Taktsignal mit einer aus der zweiten Gruppe von gemeinsamen Wortleitungen (91) verbunden werden;

eine zweite Selektorvorrichtung (115) vorgesehen ist, um auf der Grundlage des Modus-Selectsignals entweder die zweite Abtastvorrichtung (93) oder den zweiten Reihenadressendekodierer (113) auszuwählen;

der Spaltenadressenzähler (98) einen Spaltenzähler (98a) zum Zählen des ersten Taktsignals und/oder des zweiten Taktsignals, und

eine dritte Selektorvorrichtung (98e) einschließt, um einen Zählwert des Spaltenzählers (98a) und eine von Spaltenadressen auszuwählen, die auf der Grundlage des Modus- Selectsignals als Spaltenadressensignal von außen eingegeben werden;

der Schreibspaltenselektor (96) die Schreibspalte (80) auswählt, in welche Bilddaten auf der Grundlage der von der dritten Selektorvorrichtung (98e) ausgewählten Spaltenadresse geschrieben werden; und

der Lesespaltenselktor (100) die Lesespalte (80) auswählt, die zu einer beliebigen verbleibenden Gruppe gehört, welche sich von der Schreibspalte (80) unterscheidet, dies vom Schreibspaltenselektor (96) auf der Grundlage des von oder dritten Selektorvorrichtung (98e) ausgewählten Spaltenadressensignals ausgewählt wird.

3. Speicher zum Speichern von Daten mit einer vorbestimmten Anzahl von Bits durch Schreiben von Daten in denselben, und um die daraus zu lesen, umfassend:

a) eine Mehrzahl von Speicherzellenspalten (80), wobei jede der Spalten eine Mehrzahl von Speicherzellenreihen mit der vorbestimmten Anzahl von Bits aufweist;

b) einen ersten Reihenadressendekodierer (112) zum Dekodieren eines Reihenadressensignals, um Speicherzellenreihen der Speicherzellenspalten einer ersten Gruppe von Speicherzellenspalten auszuwählen;

c) einen zweiten Reihenadressendekodierer (113) zum Dekodieren eines Reihenadressensignals, um Speicherzellenreihen der Speicherzellenspalten einer zweiten Gruppe von Speicherzellenspalten auszuwählen;

d) einen Schreibspaltenselektor (96) zum Auswählen einer Schreibspalte, in die Daten auf der Grundlage des vom Schreibspaltenselektor ausgewählten Schreibspalten- Adressensignals geschrieben werden;

e) eine Schreibvorrichtung (94, 96) zum Schreiben von Daten in Speicherzellenreihen der von dem Schreibspaltenselektor ausgewählten Speicherzellenspalte;

f) einen Lesespaltenselektor (100) zum Auswählen einer Speicherzellenspalte, welche zu einer Gruppe von Speicherzellenspalten gehört, die von der vom Schreibspaltenselektor ausgewählten Speicherzellenspalte verschieden ist;

g) eine Lesevorrichtung (100, 102) zum Lesen von Daten aus den Speicherzellenreihen der vom Lesespaltenselektor ausgewählten Speicherzellenspalte, gekennzeichnet durch:

h) die Daten sind Bilddaten und der Speicher ist ein Bildspeicher;

i) eine erste Gruppe von gemeinsamen Wortleitungen (90) zum Verbinden entsprechender Speicherzellenreihen der Speicherzellenspalten einer ersten Gruppe von Speicherzellenspalten;

j) der erste Reihenadressendekodierer (112) dekodiert ein Reihenadressensignal, um Speicherzellenreihen der Speicherzellenspalten der ersten Gruppe von Speicherzellenspalten auszuwählen, die in Synchronisation mit einem ersten Taktsignal (CLK2) mit einer der gemeinsamen Wortleitungen aus der ersten Gruppe von Wortleitungen verbunden werden;

k) eine zweite Gruppe von gemeinsamen Wortleitungen (91) zum Verbinden entsprechender Speicherzellenreihen der Speicherzellenspalten einer zweiten Gruppe von Speicherzellenspalten;

l) der zweite Reihenadressendekodierer (113) dekodiert das Reihenadressensignal, um Speicherzellenreihen der Speicherzellenspalten der zweiten Gruppe von Speicherzellenspalten auszuwählen, die in Synchronisation mit einem zweiten Taktsignal (CLK1) mit einer der gemeinsamen Wortleitungen aus der zweiten Gruppe von Wortleitungen verbunden werden;

m) einen Reihenzähler (118) zum zyklischen Zählen des ersten Taktsignals oder des zweiten Taktsignals;

n) eine erste Selektorvorrichtung (116), um entweder einen Zählwert des Reihenzählers oder eine auf der Grundlage eines Schreibmodus-Selectsignals (MSLC) zum Auswählen des Schreibmodus von außen als das Reihenadressensignal eingegebene Reihenadresse auszuwählen;

o) einen Spaltenzähler (98a) zum zyklischen Zählen eines Taktschaltimpulses;

p) eine zweite Selektorvorrichtung (98e), um einen Zählwert des Spaltenzählers oder eine auf der Grundlage des Modus-Selectsignals (MSLC) von außen als Spaltenadressensignal eingegebene Spaltenadresse auszuwählen;

q) eine Taktselektorvorrichtung (104), die ein Schreib- Taktsignal (WCLK) und ein Lese-Taktsignal (RCLK) eingibt, um den Taktschaltimpuls auszugeben und das Lese-Taktsignal (RCLK) als erstes (CLK2) oder zweites Taktsignal (CLK1) zum Reihenadressendekodierer der vom Lesespaltenselektor ausgewählten Spalte auszugeben, und um das Schreib-Taktsignal (WCLK) als erstes (CLK2) oder zweites Taktsignal (CLK1) zum Reihenadressendekodierer der vom Schreibspaltenselektor ausgewählten Spalte auszugeben.

4. Speicher nach einem beleibigen der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen dynamische Speicherzellen sind.

5. Speicher nach einem beliebigen der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen dynamische Speicherzellen sind, daß der Bildspeicher weiter eine Auffrischvorrichtung (98d) umfaßt, um mindestens eine Speicherzellenspalte (80) aufzufrischen, mit Ausnahme der vom Schreibspaltenselektor (96) ausgewählten Schreibspalte (80) und der vom Lesespaltenselektor (100) ausgewählten Lesespalte (80)

6. Speicher nach einem beliebigen der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen statische Speicher sind.

7. Speicher nach einem beliebigen der Ansprüche 1 oder 3, dadurch gekennzeichnet, daß der Spaltenadressenzähler (98) ein Schieberegister umfaßt, das sich in Synchronisation mit einem Eingangstaktsignal kumulativ verschiebt.

8. Speicher nach einem beliebigen der Ansprüche 1 oder 4, dadurch gekennzeichnet, daß der Spaltenadressenzähler (98) einen Zähler (98a) zum Zählen des Taktsignals und einen Dekodierer (98b) zum Dekodieren eines Zählwertes des Zählers (98a) umfaßt.

9. Speicher nach einem beliebigen der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Lese-Taktsignal eine Frequenz besitzt, die etwa zweimal so groß ist, wie diejenige des Schreib-Taktsignals, wobei die Lesevorrichtung (100) die gleichen Bilddaten zweimal aus der vom Lesespaltenselektor (100) ausgewählten Speicherzellenspalte (80) liest, während die Schreibvorrichtung (96) Bilddaten einmal in die vom Schreibspaltenselektor (96) ausgewählte Speicherzellenspalte (80) schreibt.