DE3889347T2

DE3889347T2 - Video-Doppelzugriffsspeichersystem mit einem halbsynchronen Dateneingang und Datenausgang.

Info

Publication number: DE3889347T2
Application number: DE3889347T
Authority: DE
Inventors: Isao Nakagawa; Donald Henry Willis
Original assignee: Hitachi Ltd; RCA Licensing Corp
Current assignee: Hitachi Ltd; RCA Licensing Corp
Priority date: 1987-01-30
Filing date: 1988-01-29
Publication date: 1994-12-15
Anticipated expiration: 2008-01-30
Also published as: EP0276870A2; EP0276870A3; DE3889347D1; CA1267971A; KR960004325B1; US4789960A; KR880009520A; EP0276870B1

Description

Diese Erfindung betrifft ein digitales Speichersystem, welches getrennte Dateneingangs- und Datenausgangsanschlüsse hat und welches verschiedene Dateneingangs- und Datenausgangsraten haben kann.
Das Design des Speichersystems, das für eine auf einem Teilbild oder einem Vollbild basierende Videosignalverarbeitung in einem Konsumentenfernsehempfänger verwendet wird, ist verschiedenen Beschränkungen unterworfen, die sowohl die Leistung als auch die Kosten des Speichersystems beeinflussen. Zuerst sollte das Speichersystem Bildelementabtastwerte bei Standardvideoraten aufnehmen und liefern. Eine allgemein verwendete Videoabtastrate bei NTSC-Empfängern, zum Beispiel, ist 14,32 MHz, oder 4 fsc, viermal die Frequenz, fsc (3,58 MHz), der Farbhilfsträgersignalkomponente des Videosignalgemischs. Diese Abtastrate ist vorzuziehen, weil sie die Verarbeitung der Farbsignalkomponenten des Videosignalgemischs vereinfacht. Als eine zweite Beschränkung sollte das Speichersystem eine ausreichende Anzahl von Speicherelementen enthalten, um die ein Teilbild des Videosignals repräsentierenden Bildelemente zu halten. Diese Anzahl von Speicherelementen hängt ab vom Signalstandard und der Abtastrate. Zum Beispiel werden bei dem NTSC- System 238.875 Bildelementspeicherelemente benötigt, um ein Bild eines Videosignals zu repräsentieren, das durch ein 14,32 MHz-Abtasttaktsignal abgetastet wird. Drittens sollte das Speichersystem in der Lage sein, daß es als Verzögerungselement oder als ein Speicher mit wahlfreiem Zugriff konfiguriert wird. Wenn das Speichersystem als Verzögerungselement konfiguriert ist, werden die am Ausgangsanschluß gelieferten Bildelemente um einen festen Zeitbetrag verzögert, zum Beispiel, eine Teilbildperiode, in Bezug auf dem Eingangsanschluß zugeführte Abtastwerte. Bei diesem Modus kann das Speichersystem Teil sein eines teilbildfortschreitenden Abtastsystem, eines Vollbildkammfilters oder eines zeitlichen Rauschverminderungssystems. Wenn das Speichersystem als ein Speicher mit wahlfreiem Zugriff konfiguriert ist, können Blöcke von Bildelementen in einer willkürlichen Sequenz geschrieben oder gelesen werden. Ein Speichersystem, das in diesem Modus arbeiten kann und zusätzlich Daten bei verschiedenen Raten aufnehmen oder liefern kann, ist nützlich für Merkmale, welche eine Bildschirmanzeige erzeugen oder zur Erzeugung von Bild-in-Bild- (pix-in-pix)- oder vergrößerten Bild-(Zoom)-Anzeigen. Eine vierte Beschränkung, welches das Design eines Videospeichersystems beeinflußt, sind seine Kosten. Vorzugsweise sollte das Speichersystem billig sein und sollte keine teure Peripheriebeschaltung benötigen, um es in den Fernsehempfänger zu integrieren.
Früher sind integrierte Speicherschaltungen mit wahlfreiem Zugriff (RAM), die für Computer und andere Datenverarbeitungsanwendungen entwickelt worden sind, zur Videosignalverarbeitung angepaßt worden. Diese integrierten Schaltungen sind gewöhnlich ausgelegt für den wahlfreien Zugriff von individuellen Mehr-Bit-Datenworten unter Verwendung von einem einzigen Datenbus für sowohl Eingang und Ausgang. Zum Verwenden dieser Speicherschaltungen in einem Videospeichersystem ist es notwendig, eine Peripheriebeschaltung zu verwenden, um die Sequenz der den Speichern zugeführten Adressen zu steuern und um die Lese- und Schreibanforderungen zum Vermeiden von konflikthaften Benutzungen von dem Datenbus einzuplanen.
Ein Ansatz, eine integrierte Speicherschaltung spezifisch für Videosignalverarbeitungsanwendungen zu entwerfen, ist in dem Papier mit dem Titel "A I-M bit DRAM with 33-MHz Serial I/O Ports" von Ohta et al., IEEE Journal of Solid state Circuits, Vol. SC-21, No. 5, October 1986, beschrieben. Die in diesem Papier beschriebene integrierte Schaltung hat zwei serielle Vier-Bit-Anschlüsse, jeweils einen für Dateneingang und Datenausgang. Bei der Speicherschaltung sind Vier-Bit-Datenspeicherelemente in Blöcken zu acht angeordnet. Bereiche von Bildelementwerten repräsentierende Vier-Bit-Nibbel werden dem Eingangsanschluß mit einer 33 MHz-Rate zugeführt. Die Nibbel werden in einen Seriell/Parallel-Eingangspuffer geladen, welcher acht Nibbel sammelt, bevor er diese in einen Block von Speicherelementen schreibt. Ähnlich wird ein Block von acht Nibbeln von dem Speicher in einen Parallel/Seriell-Puffer gelesen, welcher acht Vier-Bit-Nibbel, die Bereiche von Bildelementwerten repräsentieren, in einem seriellen Strom mit der 33 MHz- Rate liefert. Der Dateneingang und Datenausgang können vollständig asynchron sein. Die Lese- und Schreiboperationen können verschachtelt sein, um einen kontinuierlichen Dateneingang und Datenausgang bei der 33 MHz-Rate zu erreichen. Weil dieses Speichersystem Daten in Vier-Bit-Nibbeln speichert und liefert, werden zwei von diesen Speichersystemen zur Verarbeitung von Acht-Bit-Bildelementwerten bei der 33 MHz-Rate benötigt.
Obwohl das in dem oben als Referenz genannten Papier beschriebene Speichersystem eine Schaltung zum Kontrollieren der Datenbuskonkurrenz enthält, die sich aus zusammenfallenden Lese- und Schreibanforderungen ergibt, verbessert dieses die Speicheradreßschnittstelle nicht wesentlich über das, was durch Speicherschaltungen mit wahlfreiem Zugriff geboten wird, die für Datenverarbeitungsanwendungen entwickelt sind. Dementsprechend kann es sein, daß die in dem oben als Referenz genannten Papier beschriebene integrierte Schaltung eine extensive periphere Beschaltung erfordert, um die richtige Sequenz von der Speicherschaltung zugeführten Adreßwerten zu kontrollieren. Zusätzlich, weil die Dateneingabe und Datenausgabe asynchron sein können, können die Flanken der Dateneingabe- und Datenausgabetakte zu jeder Zeit auftreten. Einige Speichervorgänge sind empfindlich gegenüber Rauschen und können unterbrochen werden von durch diese Taktflanken hervorgerufenem Rauschen. Es kann schwierig sein durch Testen einen eine Unterbrechung von dieser Art enthaltenden Fehlermodus zu entdecken, weil er gegenüber der zeitlichen Lage der asynchronen Taktsignale empfindlich sein kann und somit schwierig zu reproduzieren.
Die US-A-4 633 441 beschreibt ein als eine einzige integrierte Schaltung verwirklichtes digitales Datenspeichersystem, welches eine blockorientierte Datenspeichereinrichtung enthält, wobei jeder Block eine einzige Adresse aufweist und D Datenspeicherelemente zum Speichern von D Datenwerten enthält, eine Einrichtung zum Aufnehmen eines Systemtaktsignals mit einer vorgegebenen Frequenz, eine Pufferschaltung, die eine Datentransfereinrichtung enthält, und eine Steuereinrichtung, die mit der Datenspeichereinrichtung und der Pufferschaltung gekoppelt ist.
Die EP-A-0 179 605 beschreibt eine Halbleiterspeichereinrichtung, welche eine Speicherzellenanordnung enthält, eine serielle Dateneingabeschaltung und eine serielle Datenausgabeschaltung. Die serielle Dateneingabeschaltung enthält einen Satz von Schieberegistern zum aufeinanderfolgenden Speichern von seriellen Eingangsdaten, und einen Satz von ersten Gattern zum simultanen Koppeln der Schieberegister und einer Anzahl von Bit-Leitungen der Speicherzellenanordnung, um gleichzeitig in den Schieberegistern gespeicherte serielle Eingabedaten in durch eine gewünschte Wortleitung ausgewählte gewünschte Speicherzellen einzugeben. Die serielle Datenausgabeschaltung enthält einen Satz von zweiten Gattern, die mit Bit-Leitungen gekoppelt sind, einen Satz von Datenhalteschaltungen, von denen jeweils ein Eingang über ein entsprechendes der zweiten Gatter mit der entsprechenden Bit-Leitung verbindbar ist, einen Satz von dritten Gattern, die mit Ausgängen der Datenhalteschaltungen versehen sind, und einen Datenbus oder -busse zum Ausgeben von in den Datenhalteschaltungen gehaltenen Daten zu dem oder den Datenbus oder -bussen, und eine Datenausgabeschaltung mit einer Gattertreiberschaltung zum wahlweisen Treiben eines der dritten Gatter.
Es ist ein Ziel der Erfindung, einen digitalen Datenspeicher zu schaffen, welcher zu einem flexibleren Betrieb in der Lage ist, sowie ein Variieren der zeitlichen Lage und/oder Rate der Datenoperationen des Speichers.
Gemäß der Erfindung enthält ein als eine einzige integrierte Schaltung verwirklichtes digitales Speichersystem eine blockorientierte Datenspeicheranordnung, bei der jeder Block eine individuelle Adresse hat und D Datenspeicherelemente zum Speichern von D Datenwerten enthält, eine Anordnung zum Empfang eines Systemtaktsignals, das eine vorgegebene Frequenz hat, eine Pufferschaltung zum Datentransfer zu und von der Datenspeicheranordnung, und eine Steueranordnung, die mit der Datenspeicheranordnung und mit der Pufferschaltung gekoppelt ist, und ist gekennzeichnet durch eine Anordnung zum Empfang eines Ausgangstakttorsignals, eine Anordnung zum Kombinieren des Systemtaktsignals und des Ausgangstakttorsignals zum Erzeugen eines Ausgangstaktsignals mit Übergängen, die mit Übergängen im Systemtaktsignal synchronisiert sind, wobei das Ausgangstaktsignal während vorgegebener, durch das Ausgangstakttorsignal bestimmter Zeitintervalle gesperrt wird, und wobei die Pufferschaltung eine Folge von Ausgangsdaten-Speicherstufen mit einer Datenregisteranordnung, die mit der Datenspeicheranordnung gekoppelt ist, um D Datenwerte, die durch die Datenspeicheranordnung geliefert werden, zu halten und einer Schieberegisteranordnung mit einem parallelen Eingangsanschluß und einem seriellen Ausgangsanschluß zum parallelen Empfang der D Datenwerte von der Registeranordnung und zum sequenziellen Liefern der empfangenen D Datenwerte im Synchronismus mit D aufeinanderfolgenden Impulsen des Ausgangstaktsignals über den seriellen Ausgangsanschluß enthält.
Der vorliegende digitale Datenspeicher bringt die Fähigkeit eines flexiblen Betriebs, welcher insbesondere nützlich ist bei solchen Speicheranwendungen wie Videoanzeigen unter Verwendung von zum Beispiel Bild-im-Bild und Bildvergrößerung.
Ein bevorzugtes Ausführungsbeispiel der Erfindung soll nun beschrieben werden im einzelnen unter Bezugnahme auf die Zeichnungen.
Fig. 1 ist ein Blockdiagramm eines Speichersystems, welches ein Ausführungsbeispiel der vorliegenden Erfindung enthält.
Fig. 2A und B zeigen Zeitdiagramme von verschiedenen Signalen, die nützlich sind bei der Erläuterung des Betriebs des in Fig. 1 gezeigten Speichersystems.
In den Zeichnungen bedeuten breite Pfeile Busse, die parallele Digitalsignale mit mehreren Bits tragen, und Linienpfeile bedeuten Verbindungen, die digitale Signale mit einem einzigen Bit tragen. Abhängig von der Verarbeitungsgeschwindigkeit der Einrichtungen können kompensierende Verzögerungen in bestimmten der Signalwege erforderlich sein. Jemand, der auf dem Gebiet der Auslegung von digitalen Speicherschaltungen bewandert ist, wird wissen, wo solche Verzögerungen in einem bestimmten System erforderlich sind. Das nachfolgend beschriebene Speichersystem nimmt auf und liefert Vier-Bit-Nibbel bei der NTSC-Abtastdatenvideorate von 14,32 MHz. Um die Erläuterung dieses Speichersystems zu vereinfachen, werden diese Vier-Bit-Nibbel als Pixelwerte bezeichnet. Ein Speichersystem, welches bei 14,32 MHz arbeitet und Acht-Bit-Pixelwerte verwendet, kann aufgebaut werden durch paralles Konfigurieren zweier dieser Speichersysteme.
Fig. 1 ist ein Blockdiagramm eines Videospeichersystems, welches als eine einzige integrierte Schaltung mit 18 Stiften verwirklicht werden kann. Die Stiftbezeichnungen entsprechen jeweils dem in Fig. 1 verwendeten Signalnamen wie in Tabelle 1 gezeigt.

TABELLE 1

Stift/Signal-Name Funktion
DIO → DI&sub3; 4 Dateneingangssignale
WE Schreibfreigabesignal (aktiv niedrig)
SAD serielles Adreßsignal
SAS Adreßtaktsignal
TAS Adreßtransfersignal (aktiv niedrig)
CLK Systemtaktsignal
GW Schreibtaktgattersignal (aktiv niedrig)
GR Lesetaktgattersignal (aktiv niedrig)
OE Ausgabefreigabesignal (aktiv niedrig)
DO&sub0; → DO&sub3; 4 Datenausgangssignale
Die zwei verbleibenden Stifte sind zur Kopplung der integrierten Schaltung mit einer Quelle eines Betriebspotentials und einer Quelle des Bezugspotentials (z. B. Masse).
Das in Fig. 1 gezeigte Speichersystem kann, zum Beispiel, eine ausreichende Anzahl von Bitspeicherelementen (Zellen) in der Speicherzellenanordnung 50 zum Halten von 262.144 (218) Vier-Bit-Pixelwerten enthalten. Diese Anzahl von Zellen ist ausreichend zum Halten, zum Beispiel, eines Teilbildes (238.875 Vier-Bit-Pixelwerte) eines NTSC-Videosignals mit abgetasteten Daten mit einer Abtastfrequenz von 14,32 MHz (4fc).
Dieses Speichersystem ist in der Lage, Vier-Bit-Pixelwerte bei Standardvideoraten aufzunehmen und zu liefern. Die dem Speichersystem zugeführten Pixelwerte können in Speicherzellen geschrieben werden, die durch einen Schreibadreßwert adressiert sind, während andere in den Speicherzellen gehaltene Pixelwerte, die durch einen unabhängigen Leseadreßwerte adressiert sind, von dem Speichersystem geliefert werden. Die Schreib- und Leseadreßwerte werden inkrementiert, so wie die Pixelwerte aufgenommen werden und der Reihe nach geliefert, um kontinuierliche Eingangs- und Ausgangsdatenströme aufrecht zu erhalten. Die Adreßwerte können geändert werden und Lese- oder Schreiboperationen können freigegeben oder gesperrt werden, indem Adreß- und Steuerwerte in das Speichersystem über den seriellen Adreßeingangsanschluß SAD geladen werden. Eine andere Funktion des über den SAD-Anschluß geladenen Steuerwerts ist es zu gestatten, daß die Speicherlese- und schreiboperationen mit dem Signal TAS synchronisiert werden.
Ein struktureller Überblick des Systems wird zunächst gegeben, gefolgt von einer detaillierteren Beschreibung. Der letzte Teil dieser detaillierten Beschreibung enthält ein Beispiel der internen Sequenzierung des Speichers, das die Betriebsmoden illustriert.
Vier-Bit-Pixelwerte, die den Dateneingangsanschlüssen DI&sub0; bis DI&sub3; zugeführt werden, werden sequenziell gespeichert in jeweiligen Seriell/Parallel-Wandlern 38B bis 38E. Die Seriell/Parallel-Wandler 38 sammeln, zum Beispiel, 32 Pixelwerte während 32 aufeinanderfolgender Perioden eines Schreibtaktsignals WCK, und transferieren dann die gesammelten Pixelwerte als einen einzigen Block von Daten in jeweilige Pufferregister 40B bis 40E. Dieser Transfer erfolgt in einem Teil der nächsten folgenden Taktperiode. Die Pixelwerte werden transferiert von den Registern 40 zu der Speicherzellenanordnung 50 während mehrerer der sich ergebenden 32 Taktperioden, während neue Pixelwerte in die Seriell/Parallel-Wandler geladen werden. Ähnlich wird ein Block von 32 Pixelwerten von der Speicherzellenanordnung 50 über mehrere Perioden des Lesetaktsignals RCK gelesen und in Ausgangspufferregistern 52A bis 52D gespeichert. Von den Registern 52A bis 52D werden die Blöcke von Pixelwerten zu den jeweiligen Parallel/Seriell-Wandlern 54A bis 54D transferiert während eines Teils von einem der Lesetaktzyklen. Die Parallel/Seriell-Wandler 54 liefern dann die einzelnen Vier-Bit-Pixelwerte synchron mit dem Lesetaktsignal RCK über die Ausgangsanschlüsse DO&sub0; bis DO&sub3; über die nächsten 32 Perioden des Signals RCK. Die bei diesem Ausführungsbeispiel der Erfindung verwendeten Taktsignale WCK und RCK sind teil-synchron; sie können unterschiedliche Frequenzen haben, aber jedes der Taktsignale WCK und RCK haben negativ-gehende Flanken, die mit den negativ-gehenden Flanken des Haupttaktsignals CLK synchronisiert sind.
Die der Zellenanordnung 50 zugeführten Adressen und die Steuersignale, welche bestimmen, wann die Daten von den Seriell/Parallel-Wandlern 38 und den Registern 40 zu der Speicherzellenanordnung 50, sowie von der Zellenanordnung 50 zu den Registern 52 und den Parallel/Seriell-Wandlern 54 transferiert werden, werden durch eine dem in Fig. 1 gezeigten Speichersystem interne Schaltung erzeugt. Diese Schaltung, die Speichersequenzierungsschaltung 22 wird gesteuert durch extern gelieferte Adressen und Steuersignalwerte wie unten erläutert.
Lese- und Schreibadreßwerte, von denen jeder einen besonderen Block von Datenzellen in der Speicherzellenanordnung 50 spezifiziert, werden dem SAD-Eingangsanschluß des Speichersystems als ein Bit-sequenzielles Signal zugeführt. Das dem SAD-Eingangsanschluß zugeführte Signal wird getrennt in eine Leseadresse und eine Schreibadresse und jeweils in den internen Lese- und Schreibadreßregistern 24 bzw. 26 gespeichert.
Das Speichersystem enthält auch eine automatische Erneuerungsfunktion, welche, zum Beispiel, alle Daten in einem vorgegebenen Bereich der Speicherzellenanordnung in einer Operation umspeichern kann. Die Erneuerungsadresse wird intern erzeugt und in einem internen Erneuerungsadreßregister 28 gespeichert.
Die Speichersequenzierungsschaltung 22 kann, zum Beispiel, sequenziell eine Lese-, eine Schreib- und eine Erneuerungsfunktion an der Speicherzellenanordnung 50 während eines 32-Taktzyklusintervalls durchführen. Diese Funktionen werden getaktet durch die Sequenzierungsschaltung 22 synchron mit dem Haupttaktsignal CLK, um jeden konflikthaften Zugriff auf Daten in der Speicherzellenanordnung zu verhindern. Allgemein, während jeder der Lese-, Schreib- und Erneuerungsoperationen wird der zum Zugriff auf den Speicher verwendete Adreßwert in einer Adreßinkrementierungsschaltung 32 um Eins inkrementiert und in das Lese-, Schreib- oder Erneuerungsadreßregister in geeigneter Weise gespeichert.
Somit ist das in Fig. 1 gezeigte Speichersystem in der Lage zum Lesen und Schreiben von Pixeldaten unter Verwendung derselben Sequenz von aufeinanderfolgenden Blockadreßwerten oder unter Verwendung von verschiedenen Sequenzen aufeinanderfolgender Blockadreßwerte. Darüber hinaus können die Dateneingangs- und Datenausgangsströme verschiedene Datenraten haben. Wenn die zum Lesen und Schreiben der Pixeldaten verwendeten Adressen dieselben sind und die Eingangs- und Ausgangsdatenraten dieselben sind, kann das Speichersystem so erscheinen, daß es ein Ein-Teilbild-Periodenverzögerungselement ist, das geeignet ist zur Verwendung in einer teilbild- oder vollbildgestützten Videosignalverarbeitungsschaltung. Wenn verschiedene Adressen verwendet werden zum Lesen und Schreiben, kann das Speichersystem erscheinen als ein Verzögerungselement, das eine Zeitverzögerung liefert von weniger als einer Teilbildperiode oder als Speicher mit "wahlfreiem Zugriff", wo auf die Pixeldaten zugegriffen wird in Blöcken von 32 Vier-Bit-Pixelwerten. Wenn verschiedene Datenraten verwendet werden zum Lesen und Schreiben, kann der Speicher verwendet werden, um die Zeitbasis des Videosignals zu expandieren oder zu kompremieren, um, zum Beispiel, ein Bild reduzierter Größe als ein Bild-im-Bild- Merkmal oder ein vergrößertes Bild als ein Zoom-Merkmal zu erzeugen.
Das folgende ist eine detaillierte Beschreibung des in Fig. 1 gezeigten Speichersystems. Wie oben ausgeführt, werden die Lese- und Schreibadreßwerte und der Steuerwert als ein Bit-serielles Signal dem seriellen Adreßeingangsanschluß SAD zugeführt. Bei dem vorliegenden Ausführungsbeispiel der Erfindung ist jeder der Adreßwerte ein 13-Bit- Wert, und der Steuerwert ist ein Drei-Bit-Wert. Das Bit-serielle Signal wird geladen in den Adreßeingangspuffer 10 in Synchronismus mit einem seriellen Adreßtaktsignal SAS. Der Adreßeingangspuffer 10 kann, zum Beispiel, realisiert sein als ein 29-Bit-Schieberegister mit seriellem Eingang und parallelem Ausgang. Die Lese- und Schreibadreßwerte und der Steuerwert werden dem seriellen Eingangsanschluß zugeführt und über parallele Ausgangsanschlüsse des Puffers 10 geliefert. Bei dem Bit-seriellen Signal SAD, das bei diesem Ausführungsbeispiel der Erfindung verwendet wird, werden die Bits der Lese- und Schreibadreßwerte verschachtelt. Die werthöchsten Bits der zwei Adreßwerte sind die ersten zwei Bits des Signals gefolgt von den nächstwerthöchsten Bits der zwei Adreßwerte und sich fortsetzend bei den wertniedrigsten Bits. Das Drei-Bit-Steuersignal wird an die verschachtelten Adressen angehängt, gefolgt von den wertniedrigsten Bits der zwei Adreßwerte. Das Signal TAS wird gekoppelt an die Lese- und Schreibadreßregister 16 und 14, um den Transfer der Lese- und Schreibadreßwerte von dem Adreßeingangspuffer 10 zu den jeweiligen Registern 16 und 14 zu steuern. Jedes der Register 16 und 14 kann enthalten, zum Beispiel, 13 Daten-Typ-Flip-Flops, die als ein Parallel- Ein-Parallel-Aus-Register angeordnet sind. Die durch den Puffer 10 gelieferten Adreßwerte werden in die Register 16 und 14 geladen bei der negativ-gehenden Flanke des Signals TAS.
Die zeitliche Lage eines Adreßladens und -transfers ist in Fig. 2 gezeigt. Zur Zeit TA&sub0;, bei diesem Beispiel, enthält das Speichersystem Pixeldaten, aber es hat keine offenen Lese-, Schreib- oder Erneuerungsoperationen geplant. Das erste Bit von einem neuen Paar von Adreßwerten AR&sub0; und AW&sub0; wird dem Adreßeingangsanschluß SAD zur Zeit TA&sub0; zugeführt. Die einzelnen Bits des Leseadreßwerts AR&sub0; und Schreibadreßwerts AW&sub0; und der Drei-Bit-Steuerwert werden sequenziell geladen in den Adreßeingangspuffer 10, ein Bit pro Periode in den 29 Perioden des dem Zeitpunkt TA&sub0; folgenden Signals SAS. Zur Zeit TA&sub1; enthält der Adreßeingangspuffer 10 einen 13-Bit-Leseadreßwert, einen 13-Bit-Schreibadreßwert und einen Drei-Bit-Steuerwert. Bei der negativ-gehenden Flanke des Signals TAS, auftretend bei TA&sub1;, werden die Lese- und Schreibadreßwerte zu den jeweiligen Lese- und Schreibadreßregistern 16 und 14 transferiert, und der Drei-Bit-Steuerwert wird transferiert zu der Speichersequenzierungsschaltung 22.
Die drei Steuerbits, bezeichnet als RF, WF und MF, von dem Eingangspuffer 10, sowie das Signal TAS werden der Speichersequenzierungsschaltung 22 zugeführt, um den Betrieb des Speichersystems zu steuern. Die Bits RF und WF steuern, ob Daten von den Pixelspeicherelementen gelesen oder dorthin geschrieben werden, adressiert durch die jeweiligen Lese- und Schreibadreßwerte in den jeweiligen Registern 16 und 14. Das Bit MF bestimmt, ob diese Lese- und Schreiboperationen synchron mit dem Speichersystem internen Signalen oder mit dem extern zugeführten Signal TAS initiiert werden. Die Funktion der Steuersignale RF, WF und MF sind in Tabelle 2 zusammengefaßt.

TABELLE 2

Steuerbit Wert Wirkung
RF 0 Leseoperation freigegeben 1 Leseoperation gesperrt
WF 0 Schreiboperation freigegeben 1 Schreiboperation gesperrt
MF 0 Initiierung des Lesens und/oder Schreibens synchronisiert zu TAS
1 Initiierung der Lese- und/oder Schreiboperation intern synchronisiert
Bei dem in Fig. 2A gezeigten Beispiel haben die drei zur Zeit TA&sub1; gelieferten Steuerbits RF, WF und MF alle Werte von logisch Null. Dementsprechend werden dem Speichersystem über die Eingangsanschlüsse DI&sub0; bis DI&sub3; nach der Zeit TA&sub1; zugeführten Daten in die Pixelspeicherelemente geschrieben unter Adressierung durch die neu zugeführten Schreibadreßwerte AW&sub0;; über den Ausgangsanschluß DO&sub0; bis DO&sub3; gelieferte Daten werden nach einer geeigneten Verzögerung (z. B. 32 Perioden des Signals CLK) Daten sein von den durch den neu zugeführten Leseadreßwert AR&sub0; adressierten Pixelspeicherelementen, und die Lese- und Schreiboperationen unter Verwendung dieser Adreßwerte werden initiiert durch die negativ-gehende Flanke des Signals TAS.
Bezugnehmend auf Fig. 1, werden die durch die Register 16 bzw. 14 gehaltenen Lese- und Schreibadreßwerte den jeweiligen ersten Eingangsanschlüssen der Multiplexer 20 und 18 zugeführt. Zweite Eingangsanschlüsse der Multiplexer 20 und 18 sind mit dem Ausgangsanschluß der Adreßinkrementierungsschaltung 32 gekoppelt. Die Multiplexer 20 und 18 werden gesteuert durch jeweilige Steuersignale SELR und SELW, die geliefert werden durch die Speichersequenzierungsschaltung 22. Wenn neue Adreßwerte in den Registern 16 und 14 verfügbar sind, pulst die Speichersequenzierungsschaltung 22 die Signale SELR und SELW zwei und einen halben Haupttaktimpuls nach der negativ gehenden Flanke des Signals TAS, um die jeweiligen Multiplexer 20 und 18 in einen Zustand zu bringen, daß sie die durch die jeweiligen Register 16 und 14 gehaltenen Adreßwerte AR&sub0; und AW&sub0; Eingangsanschlüssen des Leseadreßregisters 24 bzw. des Schreibadreßregisters 26 zuführen. Wenn keine neuen Adreßwerte in den Registern 16 und 14 verfügbar sind, versetzen die Signale SELR und SELW die Multiplexer 20 und 28 in einen Zustand, daß sie den durch die Adreßinkrementierungsschaltung 32 gelieferten Adreßwert dem Eingangsanschluß der jeweiligen Lese- und Schreibadreßregister 24 und 26 zuführen. Das Leseadreßregister 24 und Schreibadreßregister 26 werden gesteuert durch jeweilige Signale LD1 und LD2, die von der Speichersequenzierungsschaltung 22 geliefert werden, um neue Lese- bzw. Schreibadreßwerte zu laden, wenn die Signale SELR und SELW gepulst werden oder wenn jeweilige inkrementierte Lese- und Schreibadreßwerte an dem Ausgangsanschluß der Inkrementierungsschaltung 32 verfügbar sind.
Zusätzlich zu den von den Registern 24 und 26 gehaltenen 13- Bit-Lese- und Schreibadreßwerten wird ein von einem Erneuerungsadreßregister 28 gehaltener 10-Bit-Erneuerungsadreßwert dem Multiplexer 30 zugeführt. Der Eingangsanschluß des Erneuerungsadreßregisters 28 ist gekoppelt mit dem Ausgangsanschluß der Inkrementierungsschaltung 32. Die zehn wertniedrigsten Bits des von der Inkrementierungsschaltung 32 gelieferten Werts werden gespeichert in dem Erneuerungsadreßregister in Übereinstimmung mit einem Impuls von dem Signal LD3, geliefert von der Speichersequenzierungsschaltung 22.
Der Multiplexer 30 wird gesteuert durch ein Zwei-Bit-Signal MC, das von der Speichersequenzierungsschaltung 22 geliefert wird. Das Signal MC bringt den Multiplexer in einen Zustand, daß er entweder den Leseadreßwert vom Register 24, den Schreibadreßwert vom Register 26 oder den Erneuerungsadreßwert vom Register 28 dem Speicheradreßregister 31 zuführt. Der ausgewählte Adreßwert wird in das Register 31 geladen in Übereinstimmung mit der positiv-gehenden Flanke des von der Speichersequenzierungsschaltung 22 gelieferten Signals LD4.
Der von dem Speicheradreßregister 31 gehaltene 13-Bit-Adreßwert wird der Adreßinkrementierungsschaltung 32 zugeführt. Die Schaltung 32 kann, zum Beispiel, einen 13-Bit-Binäraddierer (nicht gezeigt) enthalten, bei dem der von dem Register 31 gehaltene Wert dem einen Eingangsanschluß und ein Wert von Eins dem anderen Eingangsanschluß zugeführt wird. Der am Ausgangsanschluß der Inkrementierungsschaltung 32 verfügbare Adreßwert wird dem Erneuerungsadreßregister 28 und den zweiten Eingangsanschlüssen der Multiplexer 18 und 20 angelegt, wie oben ausgeführt.
Um zu verstehen, wie die einzelnen Datenspeicherelemente durch den in dem Register 31 gehaltenen Adreßwert adressiert werden, ist es bequem, die Speicherzellenanordnung als eine Matrix von Blöcken von Pixelzellen zu betrachten. Die Matrix hat 2¹&sup0; (1.024) Reihen und 2³ (8) Spalten. Jede einzelne Kombination eines Reihen- und Spaltenadreßwerts entspricht einem jeweils verschiedenen Block von 32 Vier-Bit-Pixelspeicherzellen. Um Zugriff zu nehmen auf einen bestimmten Block von Zellen, werden die zehn wertniedrigsten Bits des von dem Speicheradreßregister 31 gehaltenen Adreßwerts der Reihenadreßdecodierungsschaltung 34 angelegt und die drei werthöchsten Bits werden der Spaltenadreßdecodierungsschaltung 36 angelegt. Die Reihendecodierungsschaltung 34, welche von einem herkömmlichen Entwurf sein kann, decodiert die zehn wertniedrigsten Bits des Adreßwerts, um eine der 1.024 Reihen auszuwählen, und die Spaltendecodierungsschaltung 36, welche von einem herkömmlichen Entwurf sein kann, decodiert die drei werthöchsten Bits des Adreßwerts, um eine der acht Spalten auszuwählen. Der von der Reihen- und Spaltendecodierungsschaltung 34 und 36 ausgewählte Block von Pixelspeicherzellen wird auf einen 32 · 4 (128) Bit-Datenbus, I/O, getort durch eine herkömmliche Schaltung. Der Datenbus I/O ist mit den Dateneingangstorschaltungen 42A bis 42D gekoppelt, sowie mit den Datenausgangsregistern 52A bis 52D.
Daten werden der Speicherzellenanordnung 50 zugeführt über die Dateneingangsanschlüsse DI&sub0; bis DI&sub3;, Seriell/Parallel- Wandler 38B bis 38E, Dateneingangsregister 40B bis 40E und Dateneingangstorschaltungen 42A bis 42D.
Dem Schreibfreigabeeingangsanschluß WE und den vier Dateneingangsanschlüssen DI&sub0; bis DI&sub3; zugeführte Daten werden in den jeweiligen Seriell/Parallel-Wandlern 38A bis 38E gespeichert. Ein neues Bit von Daten wird in jedem der fünf Seriell/Parallel-Wandler gespeichert in Übereinstimmung mit der negativ-gehenden Flanke von jedem Impuls des Taktsignals WCK. Das Signal WCK wird durch das UND-Gatter 25 geliefert, welches das Systemtaktsignal CLK und eine invertierte Version des Schreibtakttorsignals GW, das durch den Inverter geliefert wird, in einer logischen UND-Funktion kombiniert. Wenn das Signal GW eine logische Eins ist, wird das Taktsignal WCK gesperrt und somit werden den Seriell/Parallel- Wandlern 38 angelegte Datenwerte nicht gespeichert. Wenn das Signal GW eine logische Null ist, wird jedoch das Signal WCK freigegeben und Daten werden in den Wandlern 38 gespeichert synchron mit den negativ-gehenden Flanken des Taktsignals CLK.
Bei diesem Ausführungsbeispiel zählt die Speichersequenzierungsschaltung 22 die Impulse des Signals WCK, wie unten erläutert, um zu bestimmen, wann die in den Seriell/Parallel-Wandlern 38 gehaltenen Daten an die fünf 32-Bit-Register 40A bis 40E zu überführen sind. Die Register 40A bis 40E, von denen jedes, zum Beispiel, als ein Parallel-Ein-Parallel-Aus-Register konfigurierte 32 Daten-Flip-Flops enthalten kann, werden durch die Speichersequenzierungsschaltung 22 gesteuert, um die 32 Vier-Bit-Pixelwerte und die entsprechenden 32 Bits des Signals WE übereinstimmend mit der positiv-gehenden Flanke eines Signals WLD zu laden.
Die Ausgangswerte von den 32-Bit-Registern 40B bis 40E werden zu jeweils verschiedenen der Dateneingangstorschaltungen 42A bis 42D zugeführt. Jede dieser Torschaltungen enthält, zum Beispiel, 32 Dreizustandsgatter (nicht gezeigt). Jedes dieser Dreizustandsgatter in einer Torschaltung ist verbunden mit einem jeweils verschiedenen Ausgangsanschluß von seinem zugeordneten Dateneingangsregister. Die Ausgangsanschlüsse der Dreizustandsgatter sind mit jeweils verschiedenen Bit-Leitungen des Datenbusses I/O gekoppelt. Die 32 Dreizustandsgatter in jeder der Torschaltungen 42 werden gesteuert durch Signale, die durch jeweils verschiedene der 32 ODER-Gatter 41 erzeugt werden. Die ODER-Gatter 41 kombinieren ein Signal ENW und entsprechende Bit-Werte des in dem Register 40A gespeicherten 32-Bit-Signals WE in einer logischen ODER-Funktion, um 32 Steuersignale zu erzeugen, die den 32 Dreizustandsgattern von der Dateneingangstorschaltungen 42 zugeführt werden.
Die Speichersequenzierungsschaltung 22 liefert einen logischen Nullwert für das Signal ENW, um zu der Speicherzellenanordnung 50 die in den Registern 40B bis 40E gehaltenen Vier-Bit-Pixelwerte zu transferieren, maskiert durch die Werte des im Register 40A gehaltenen Signals WE. Das Signal WE maskiert die Pixelwerte wie folgt. Wenn ein Bit des Signals WE eine logische Null ist, werden die korrespondierenden Dreizustandsgatter in jeder der Torschaltungen 42A bis 42D freigegeben, um den entsprechenden Vier-Bit-Pixelwert an den Datenbus I/O der Speicherzellenanordnung 50 anzulegen. Wenn ein Bit des Signals WE eine logische Eins ist, zeigen die entsprechenden Dreizustandsgatter in jeder der Eingangstorschaltungen 42A bis 42D eine hohe Impedanz gegenüber dem Datenbus I/O. Unter diesen Bedingungen wird der derzeitig in der entsprechenden Pixelwertspeicherzelle des adressierten Blocks in der Speicherzellenanordnung 50 gehaltene Wert in diese Speicherzelle wiedereingeschrieben. Durch diese Operation maskiert eine logische Eins des Eingangsanschlusses WE effektiv den dem Eingangsanschluß DI&sub0; bis DI&sub3; angelegten entsprechenden Pixeldatenwert, indem verhindert wird, daß er in die Speicherzellenanordnung 50 geschrieben wird.
Eine Speicherleseoperation geht bei diesem Ausführungsbeispiel der Erfindung wie folgt vor sich. 32 Vier-Bit-Pixelwerte werden von einem adressierten Block von Pixelwertspeicherzellen in der Speicherzellenanordnung 50 zu den Datenausgangsregistern 52A bis 52D transferiert, wenn das von der Speichersequenzierungsschaltung 22 gelieferte Signal ENR einen Wert von logisch Eins hat. Jedes der Datenausgangsregister 52A bis 52D kann, zum Beispiel, 32 Daten-Typ-Flip- Flops enthalten, die als ein Parallel-Ein-Parallel-Aus-Register konfiguriert sind. Die 32 Vier-Bit-Pixelwerte, die in den Registern 52A bis 52D gehalten sind, werden in vier 32- Bit-Parallel/Seriell-Wandler 54A bis 54D jeweils transferiert, in Übereinstimmung mit der positiv-gehenden Flanke eines Impulses des Signals RLD, das von der Speichersequenzierungsschaltung 22 zugeführt ist. Jeder der Parallel/Seriell-Wandler 54A bis 54D kann, zum Beispiel, 32 Daten-Typ-Flip-Flops enthalten, die als ein Parallel-Ein-Seriell-Aus-Schieberegister konfiguriert sind.
Jeder der Parallel/Seriell-Wandler 54 liefert ein Bit der 32 Vier-Bit-Pixelwerte synchron mit einem Lesetaktsignal RCK, das von dem UND-Gatter 24 geliefert wird. Das Signal RCK ist das logische UND des Haupttaktsignals CLK und einer invertierten Version des von dem Wandler 23 gelieferten Lesetakttorsignals GR.
Um einen kontinuierlichen Strom von Vier-Bit-Pixelwerten von den Parallel/Seriell-Wandlern 54 aufrecht zu erhalten, kann die Speichersequenzierungsschaltung 22, zum Beispiel, einen (nicht gezeigten) Zähler enthalten, welcher die Impulse des Signals RCK zählt. Dieser Zähler wird zurückgesetzt, wenn neue Pixelwerte in die Parallel/Seriell-Wandler 54 geladen werden. Wenn der Zähler 32 Impulse des Signals RCK gezählt hat (die anzeigen, daß die 32 Pixelwerte aus den Wandlern 54 geschoben worden sind), pulst die Speichersequenzierungsschaltung 22 das Signal RLD, um 32 neue Pixelwerte in die Wandler 54 zu laden und setzt den (nicht gezeigten) RCK-Zähler zurück.
Die Ausgangsanschlüsse der vier Parallel/Seriell-Wandler 54A bis 54D sind mit jeweiligen Dreizustandstorschaltungen 56A bis 56D gekoppelt. Die Dreizustandstorschaltungen 56 werden gesteuert durch ein extern zugeführtes Ausgangsfreigabesignal OE. Wenn das Signal OE einen Wert von logisch Eins hat, zeigen die Dreizustandstorschaltungen 56 eine hohe Impedanz an den Ausgangsanschlüssen DO&sub0; bis DO&sub3;. Wenn das Signal OE einen logischen Nullwert hat, zeigen die Schaltungen 56 jedoch die ihren Eingangsanschlüssen angelegten logischen Werte an den Ausgangsanschlüssen DO&sub0; bis DO&sub3;.
Zusätzlich zur Steuerung des Lesens von Daten von und des Schreibens von Daten in die Speicherzellenanordnung 50 kontrolliert die Speichersequenzierungsschaltung 22 auch die periodische Erneuerung von in der Speicherzellenanordnung 50 gespeicherten Datenwerten. Um zu verstehen, wie die Erneuerungsoperation erfolgt, ist es hilfreich, zuerst zu verstehen, warum die Datenwerte erneuert werden. Bei dem in Fig. 1 gezeigten Ausführungsbeispiel der Erfindung ist die Speicherzellenanordnung 50 zusammengesetzt aus 2²&sup0; (1.048.576) dynamischen Bit-Speicherzellen, die als 2¹³ (8.192) Blöcke von 32 Vier-Bit-Pixelspeicherzellen angeordnet sind. Ein Datenwert wird in einer dieser dynamischen Bit-Speicherzellen gespeichert als eine Ladung oder Abwesenheit einer Ladung an einem (nicht gezeigten) Kondensator. Diese Ladung ist nicht stabil und hat die Tendenz, über die Zeit zu verschwinden. Folglich enthält das Speichersystem eine automatische Erneuerungsoperation, welche die Ladung an allen den Kondensatoren periodisch wiederspeichert, um die Daten in den Speicherzellen zu erhalten. Um zu verstehen, wie die Erneuerungsoperation durchgeführt wird, ist es hilfreich, die allgemeine Struktur der Speicherzellenanordnung zu kennen. Die bei dem vorliegenden Ausführungsbeispiel der Erfindung verwendete Speicherzellenanordnung 50 kann so angesehen werden, daß sie organisiert ist als eine Matrix mit 1.024 Reihen, 256 Spalten und vier Bit-Ebenen. Die vier Bit-Ebenen entsprechen jeweils den vier Bit von Pixelwerten. Die 256 Spalten auf jeder Bit-Ebene sind organisiert in acht Gruppen, wobei jede Gruppe 32 Spalten enthält, alle 32 Spalten in einer gegebenen Gruppe die gleiche Spaltenadresse haben. Bei dieser Speicherorganisation hat jede der 256 Spalten in jeder der vier Bit-Ebenen einen getrennten Leseverstärker (nicht gezeigt). Wenn der Leseverstärker auf den Bus I/O getort wird, kann die Ladung an dem Kondensator der adressierten Bitzelle auf den Bus gelesen oder von dem Bus geschrieben werden (d. h. so geändert werden, daß sie dem über dem Bus I/O zugeführten neuen Bitwert gleicht). Bei einer Erneuerungsoperation werden die durch die Leseverstärker gelieferten Bitwerte nicht auf den Datenbus getort, folglich können alle acht Spaltenauswahlleitungen von der Spaltendecodierschaltung 36 für jede zu dem Reihenadreßdecoder 34 gelieferte Zehn-Bit-Reihenadresse aktiviert werden. Somit wiederspeichert jede Erneuerungsoperation 256 Pixelwerte (1.024 Bit von Daten). All die Daten in der Speicherzellenanordnung können in 1.024 Erneuerungsoperationen erneuert werden (d. h. eine Erneuerungsoperation für jede Reihe in der Matrix).
Das bei dem in Fig. 1 gezeigten Speichersystem verwendete automatische Erneuerungssystem erneuert alle die Bit-Speicherzellen in der Speicherzellenanordnung in weniger als 5 Millisekunden. Um dieses zu tun, wird eine Reihe von der Speicherzellenanordnung alle 64 Zyklen des Taktsignals CLK erneuert. Eine typische Erneuerungsoperation geht vor sich wie folgt. Sobald eine Erneuerungsadresse eingerichtet worden ist, pulst die Speichersequenzierungsschaltung 22 ein der Spaltendecodierschaltung 36 und der Speicherzellenanordnung 50 angelegtes Signal REF, um die Leseverstärker in allen 256 Spalten auf allen Vier-Bit-Ebenen der Speicherzellenanordnung 50 zu aktivieren und das Toren der Leseverstärker auf den Datenbus zu verhindern. Die Leseverstärker lesen und wiederspeichern die in jeder der dynamischen Bit-Speicherzellen in der adressierten Reihe gehaltenen Daten.
Die Struktur der einzelnen Speicherbitspeicherzellen und der Leseverstärker hängt ab von der Technologie (z. B. NMOS oder CMOS), die zur Verwirklichung des Speichersystems verwendet wird, und kann auch abhängen von Faktoren wie die gewünschte Datenzugriffszeit und die Verlustleistung des Speichersystems. Exemplarische Schaltungen zur Verwirklichung der Speicherzellen, Leseverstärker und Adreßdecoder ist gezeigt in einem Artikel von K. Kimura et al. mit dem Titel "Power Reduction Techniques in Megabit DRAM's", IEEE Journal of Solid-State Circuits, Vo. SC-21, No. 3, Juni 1986, Seiten 381 -389.
Fig. 2A und 2B sind Signalzeitdiagramme, welche nützlich sind zur Illustration des Betriebs des Speichersystems unter der Steuerung der Speichersequenzierungschaltung 22. Die in diesen Figuren gezeigten Zeitwerte sind spezifisch für dieses Ausführungsbeispiel der Erfindung. Sie sind angegeben, um eine mögliche Verwirklichung der Erfindung zu illustrieren.
Das bei diesem Ausführungsbeispiel der Erfindung verwendete Haupttaktsignal CLK hat eine Frequenz von 14,32 MHz, 4fc bei dem NTSC-System. Die anderen Taktsignale SAS, WCK und RCK sind alle abgeleitet von diesem Haupttaktsignal.
Die Zeitdiagramme in den Fig. 2A und 2B zeigen eine Serie von Speicherfunktionen, welche den Betrieb der Speichersequenzierungsschaltung 22 illustrieren. Als eine Hilfe zur Erläuterung der Zeitdiagramme sind die Zeitwerte über der Oberseite der Fig. 2A und 2B markiert. Die Zeitwerte TA&sub0;, TA&sub1;, TA&sub2; und TA&sub3; bezeichnen Zeiten, zu welchen Speicheradressierungsereignisse auftreten, entweder den Anfang oder das Ende einer Adreßladeoperation. Die Zeitwerte TC&sub0; bis TC&sub1;&sub3; markieren die Grenzen von internen Speicherzyklen, wobei jeder Speicherzyklus acht Perioden des Haupttaktsignals CLK überspannt. Speicheroperationen, welcher die Speicherzellenanordnung 50 angehen (d. h. Speicherlesen, -schreiben und -erneuern) treten auf während jeweils verschiedenen Speicherzyklen und werden an den Speicherzyklusgrenzen initiiert. Die Zeitwerte TB&sub0;, TB&sub1; und TB&sub2; markieren Zeiten, zu welchen Daten von den Seriell/Parallel-Wandlern 38 zu den Dateneingangsregistern 40 transferiert werden, und/oder Zeiten, zu denen Daten von den Datenausgangsregistern 52 zu dem Parallel/Seriell-Wandler 54 transferiert werden.
Kurz, zwischen Zeiten TA&sub0; und TA&sub1; werden ein Leseadreßwert AR&sub0; und eine Schreibadresse AW&sub0; in das Speichersystem geladen. Leseoperationen unter Verwendung von AR&sub0; und AR&sub0;&sbplus;&sub1; werden zu Zeiten TC&sub0; bzw. TC&sub5; initiiert. Eine Schreiboperation unter Verwendung von Speicheradresse AW&sub0; wird zur Zeit TC&sub4; initiiert. Zwischen Zeiten TA&sub2; und der Zeit TA&sub3; werden ein Leseadreßwert AR&sub1; und Schreibadreßwert AW&sub0; in das Speichersystem geladen. Eine Speicherschreiboperation unter Verwendung der Adresse AW&sub1; wird initiiert zur Zeit TC&sub8; und eine Leseoperation unter Verwendung der Adresse AR&sub1; wird initiiert zur Zeit TC&sub9;. Speichererneuerungsoperationen werden initiiert zu Zeiten TC&sub1; und TC&sub1;&sub0;. Diese Zeitdiagramme und die unten gegebene Erläuterung definieren die Funktion der Speichersequenzierungsschaltung 22 ausreichend, um es jemanden, der auf dem Gebiet der Digitallogikentwicklung bewandert ist, zu gestatten aus herkömmlichen Komponenten eine Schaltung zusammenzustellen, welche als die Speichersequenzierungsschaltung 22 verwendet werden kann.
Um die Sequenzierung des Speichersystems zu verstehen, ist es angenehm, die Schaltung, welche die Adresse und die Steuersignalwerte verarbeitet, von der Schaltung, welche die Lese-, Schreib- und Erneuerungsoperationen durchführt, zu trennen. Wie oben ausgeführt, werden zur Zeit TA&sub1; die Lese- und Schreibadreßwerte AR&sub0; und AW&sub0; in den jeweiligen Lese- und Schreibadreßregistern 16 und 14 gespeichert. Eine Haupttaktperiode nachdem das Signal TAS gepulst worden ist, pulst die Speichersequenzierungsschaltung 22 die Signale SELR und SELW, um die jeweiligen Multiplexer 20 und 18 in einen Zustand zu bringen, daß sie diese Adreßwerte an die Lese- und Schreibadreßregister 24 bzw. 26 anlegen. Kurz nach den positiv-gehenden Flanken der Signale SELR und SELW pulst die Schaltung 22 die Signale LD1 und LD2, um die jeweiligen Adreßwerte AR&sub0; und AW&sub0; in die jeweiligen Lese- und Schreibadreßregister 24 und 26 zu laden.
Wie oben ausgeführt, ist das MF-Bit des der Speichersequenzierungsschaltung 22 zugeführten Steuerwerts zur Zeit TA&sub1; eine logische Null. Folglich werden die Lese- und Schreiboperationen, welche die bei TA&sub1; gelieferten Adreßwerte benutzt, mit dem Signal TAS synchronisiert. Bei dem vorliegenden Ausführungsbeispiel der Erfindung wird dies erreicht, indem die (nicht gezeigten) Zähler in der Speichersequenzierungsschaltung 22, welche Impulse der jeweiligen Signale WCK und RCK zählen, zurückgesetzt werden, und durch Verplanung einer Speicherleseoperation. Um anzuzeigen, daß eine Lese-, Schreib- oder Erneuerungsoperation geplant ist, kann die Speichersequenzierungsschaltung 22, zum Beispiel, drei Setz- Rücksetz-Register (nicht gezeigt) enthalten. Die ersten, zweiten und dritten Register werden gesetzt durch die Schaltung 22 zum Planen einer Lese-, einer Schreib- und einer Erneuerungsoperation, jeweils, und werden zurückgesetzt durch die Schaltung 22, wenn die entsprechenden Operationen initiiert sind. Um irgendeinen Konflikt zu verhindern, wenn mehr als eine Operation eingeplant ist, wird eine Priorität aufgestellt, so daß eine Schreiboperation die höchste Priorität hat, gefolgt von einer Leseoperation und dann einer Erneuerungsoperation. Diese Prioritätszuordnung ist etwas willkürlich, obwohl es allgemein wünschenswert für Erneuerungsoperationen ist, daß sie die niedrigste Priorität haben.
Weil der Zähler (nicht gezeigt), welcher die Impulse des Signals WCK abzählt, durch das Signal TAS zurückgesetzt wird, werden die 32 Vier-Bit-Pixelwerte, welche den Dateneingangsanschlüssen DI&sub0; bis DI&sub3; über die 32 Perioden des Signals WCK folgend auf die negativ-gehende Flanke des Signals TAS zugeführt werden, sequenziell in die Seriell/ Parallel-Wandler 38B bis 38E gespeichert. Um die Erläuterung der Speichersequenzierungsschaltung 22 zu vereinfachen, wird angenommen, daß der Eingangsanschluß WE auf einem logischen Nullwert gehalten wird, so daß keiner der Vier-Bit-Pixelwerte vom Eingeschriebenwerden in die Speicherzellenanordnung 50 maskiert wird, wie weiter oben erläutert. Die Eingabe der Pixeldaten in die Seriell/Parallel-Wandler 38 wird begonnen zur Zeit TA&sub1;, wenn der Wert des extern zugeführten Schreibtakttorsignals GW auf logisch Null geändert wird.
Die Zeit TC&sub0; ist beim Start des ersten Speicherzyklus, gezeigt in Fig. 2A. Zu der Zeit TC&sub0; werden eine Leseoperation und eine Erneuerungsoperation eingeplant. Entsprechend dem oben angegebenen Prioritätsschema wird zuerst die Leseoperation initiiert.
Der erste Schritt bei der Leseoperation ist es, das Signal MC zu ändern, so daß der Multiplexer 30 in einen Zustand gebracht wird, daß er den Leseadreßwert AR&sub0; von dem Leseadreßregister 24 an das Speicheradreßregister 31 anlegt. Eine Taktperiode nach der Zeit TC&sub0; wird das Signal LD4 gepulst, um den Leseadreßwert in das Speicheradreßregister 31 zu laden. Der von dem Register 31 gehaltene Adreßwert wird der Reihendecodierschaltung 34 und der Spaltendecodierschaltung 36 zugeführt, um einen Block von Pixelspeicherzellen aus der Speicherzellenanordnung 50 auszuwählen. Zwei und eine halbe Perioden des Signals CLK nach der Zeit TC&sub0; wird das Signal ENR für fünf Perioden des Haupttaktsignals CLK gepulst. Welches Signal ENR hat einen logischen Eins-Wert, die Datenausgangsregister 52 werden auf dem Bus I/O getort. Zusammenfallend mit der negativ-gehenden Flanke des Signals ENR, werden die 32 Vier-Bit-Pixelwerte, die in dem adressierten Block der Pixelspeicherzellen gehalten sind, zu den Ausgangsregistern 52 transferiert. Sieben Perioden des Signals CLK nach der Zeit TC&sub0; wird das Signal LD1 gepulst, um den inkrementierten Leseadreßwert von der Inkrementierungsschaltung 32 in das Leseadreßregister 24 zu laden.
Die in den Registern 52 zur Zeit TC&sub1; gehaltenen Daten werden nicht zu den Parallel/Seriell-Wandlern transferiert bis zu einer Zeit 32 Perioden des Signals CLK nach der Zeit TA&sub1;. Diese Zeit ist kurz nach der Zeit TB&sub0; in Fig. 2A. Die Verzögerung von 32 Haupttaktperioden zwischen dem Abschluß der Leseoperation und der Verfügbarkeit der Pixeldaten an den Ausgangsanschlüssen DO&sub0; bis DO&sub3; gestattet es der Speichersequenzierungsschaltung 22, die Leseoperation zu initiieren, welche bei dem vorliegenden Beispiel zur Zeit TC&sub0; initiiert war, entweder zur Zeit TC&sub0;, Zeit TC&sub1; oder Zeit TC&sub2;. Diese Flexibilität stellt sicher, daß jeder mögliche Konflikt zwischen Lese-, Schreib- und Erneuerungsoperationen aufgelöst werden kann, bevor die von der Speicherzellenanordnung 50 gelesenen Daten an dem Ausgangsanschluß erwartet werden.
Zur Zeit TC&sub1; ist der Teil der Leseoperation abgeschlossen, welcher auf die Speicherzellenanordnung 50 zugreift. Zu dieser Zeit wird die Erneuerungsoperation, welche seit der Zeit TC&sub0; eingeplant worden ist, von der Speichersequenzierungsschaltung 22 initiiert. Die Schaltung 22 ändert zuerst den Zustand des Signals MC, um den Multiplexer 30 in einen Zustand zu bringen, daß er den Erneuerungsadreßwert von dem Erneuerungsadreßregister 28 an das Speicheradreßregister 31 anlegt. Die Schaltung 22 pulst dann das Signal LD4 eine Haupttaktperiode nach der Zeit TC&sub1;, um den Erneuerungsadreßwert in das Register 31 zu laden. Bei der dritten Taktperiode nach der Zeit TC&sub1; wird ein Impuls mit einer Breite von drei Taktperioden als das Signal REF an die Spaltendecodierschaltung 36 und die Speicherzellenanordnung 50 angelegt, um die adressierten Reihen von Bitspeicherzellen in jeder der vier Bit-Ebenen in der Speicherzellenanordnung 50 zu erneuern. Sieben Haupttaktperioden nach der Zeit TC&sub1; wird das Signal LD3 gepulst, um die zehn wertniedrigsten Bits des inkrementierten Erneuerungsadreßwerts, wie durch die Inkrementierungsschaltung 32 geliefert, in das Erneuerungsadreßregister 28 zu laden. Zur Zeit TC&sub2; ist die Erneuerungsoperation abgeschlossen.
Zur Zeit TA&sub2; beginnend wird ein neuer Adreß- und Steuerwert dem seriellen Adreßeingangsanschluß SAD angelegt und in den Puffer 10 geladen synchron mit dem Taktsignal SAS. Diese Adreßladeoperation er folgt in der gleichen Sequenz von Schritten wie die oben ausgeführte und wird nicht im Detail beschrieben. Zur Zeit TA&sub3; werden ein neuer Leseadreßwert, AR&sub1;, und ein neuer Schreibwert, AW&sub1;, in das Leseadreßregister 16 bzw. das Schreibadreßregister 14 geladen, und neue Steuerwerte RF, WF und MF, welche jeweils Werte von Null, Null und Eins haben, werden in die Speichersequenzierungsschaltung 22 geladen. Die Wirkung dieser neuen Adreß- und Steuerwerte auf den Betrieb des Speichersystems wird unten beschrieben in Beziehung auf die Beschreibung des Speichersystems bei der der Zeit TC&sub5; folgenden Zeit.
Zur Zeit TC&sub2; sind eine Leseoperation und eine Erneuerungsoperation an der Speicherzellenanordnung 50 ausgeführt worden, und keine Schreiboperation ist eingeplant, weil nur 19 Vier-Bit-Pixelwerte in die Seriell/Parallel-Wandler 38 geladen worden sind. Weil keine Speicheroperationen zur Zeit TC&sub2; oder zur Zeit TC&sub3; eingeplant sind, werden keine durchgeführt. Zur Zeit TB&sub0; wird der 32. Pixelwert in die Seriell/ Parallel-Wandler 38 geladen. Übereinstimmend mit der positiv gehenden Flanke des nächsten folgenden Impulses des Signals WCK pulst die Speichersequenzierungsschaltung 22 das Signal WLD, um die 32 Vier-Bit-Pixelwerte von den Wandlern 38 zu den Eingangsregistern 40 zu transferieren. Zu der gleichen Zeit setzt die Schaltung 22 ihren (nicht gezeigten) internen Zähler zurück, welcher die den Seriell/Parallel-Wandlern 38 zugeführten Pixel abzählt und eine Speicherschreiboperation einplant.
Bei dem in Fig. 2A gezeigten Beispiel ist die Zeit, zu welcher die Inhalte der Seriell/Parallel-Wandler 38 zu den Registern 40 zu transferieren sind, 32 Perioden des Haupttaktsignals CLK nach der Zeit TA&sub1;. Dies ist auch die Zeit, zu welcher die von der Speicherzellenanordnung 50 mit der Adresse AR&sub0; gelesenen Pixeldatenwerte über die Ausgangsanschlüsse DO&sub0; bis DO&sub3; zu liefern sind. Dementsprechend, zu der gleichen Zeit, zu der die Schaltung 22 das Signal WLD pulst, pulst sie auch das Signal RLD, um die Inhalte der Ausgangspufferregister 52 zu den Parallel/Seriell-Wandlern 54 zu transferieren. Zu dieser Zeit plant die Schaltung 22 auch die nächste Leseoperation ein. Gleichzeitig werden das extern angelegte Lesetakttorsignal GR und Ausgangsfreigabesignal OE geändert, so daß sie logische Nullwerte haben, was das Signal RCK und die Dreizustandsgatter 56 freigibt. Synchron mit dem Signal RCK werden die 32 Vier-Bit-Pixelwerte, die in den Parallel/Seriell-Wandlern 54 gehalten sind, über die Ausgangsanschlüsse DO&sub0; bis DO&sub3; geliefert.
Zur Zeit TC&sub4; werden eine Leseoperation und eine Schreiboperation eingeplant. Weil die Schreiboperation eine höhere Priorität hat, wird sie von der Speichersequenzierungsschaltung 22 initiiert. Zur Zeit TC&sub4; wird das Signal MC von der Schaltung 22 geändert, um den Multiplexer 30 in einen Zustand zu bringen, daß er den in dem Schreibadreßregister 26 gehaltenen Schreibadreßwert AW&sub0; dem Speicheradreßregister 31 zuführt. Eine Haupttaktperiode nach der Zeit TC&sub4; pulst die Schaltung 22 das Signal LD4, um den Adreßwert AW&sub0; in das Register 31 zu laden. Zwei Haupttaktperioden nach der Zeit TC&sub4; ändert die Speichersequenzierungsschaltung 22 das Signal ENW zu einem logischen Nullwert für fünf Perioden des Haupttaktsignals, um die von den Registern 40 gehaltenen 32 Vier- Bit-Pixelwerte auf den Datenbus I/O zu toren. Während des Zeitintervalls, das das Signal ENW einen logischen Nullwert hat, werden diese 32 Pixelwerte in den adressierten Block der Speicherzellen geschrieben. Sieben Haupttaktzyklen nach der Zeit TC&sub4; wird das Signal CK&sub2; gepulst, um die inkrementierte Schreibadresse von der Inkrementierungsschaltung 32 in das Schreibadreßregister 26 zu laden.
Bezugnehmend auf Fig. 2B, ist zur Zeit TC&sub5; die Speicherschreiboperation abgeschlossen und eine Speicherleseoperation wird eingeplant. Die Lese- und Schreibadreßwerte AR&sub1; und AW&sub1;, die zur Zeit TA&sub3; eine Hälfte von einem Haupttaktzyklus vor der Zeit TC&sub5; geliefert sind, sind noch nicht zu den Lese- und Schreibadreßregistern 24 bzw. 26 fortgeschritten. Folglich verwendet die zur Zeit TC&sub5; initiierte Leseoperation den inkrementierten Leseadreßwert (d. h. AR&sub0;&sbplus;&sub1;) von dem Leseadreßregister 24, vielmehr als den neu gelieferten Leseadreßwert AR&sub1;.
Der Adreßwert AR&sub0;&sbplus;&sub1; wird von dem Leseadreßregister 24 zu dem Speicheradreßregister 31 mittels des von der Speichersequenzierungschaltung 22 eine Haupttaktperiode nach der Zeit TC&sub5; abgegebenen Signals LD4 transferiert. Zwei und eine halbe Haupttaktperioden nach der Zeit TC&sub5; (oder drei Taktperioden nach der Zeit TA&sub3;) werden die neu gelieferten Lese- und Schreibadreßwerte in die jeweiligen Lese- und Schreibadreßregister 24 und 26 geladen durch die Speichersequenzierungsschaltung 22 durch Pulsen der Signale SELR, SELW, LD1 und LD2, wie oben ausgeführt.
Die zur Zeit TC&sub5; initiierte Leseoperation schreitet in der gleichen Weise fort wie die Leseoperation, welche zu der Zeit TC&sub0; initiiert wurde, mit der Ausnahme, daß die Speichersequenzierungsschaltung 22 das Signal LD1 sieben Haupttaktzyklen nach TC&sub5; nicht pulst, um den inkrementierten Adreßwert in das Register 24 zu laden. Die Speichersequenzierungsschaltung sperrt die Signale LD1 und LD2, um zu verhindern, daß die neugeladenen Adreßwerte AR&sub1; und AW&sub1; durch den inkrementierten Adreßwert von der Lese- oder Schreiboperation überschrieben werden, welche im Gange sein kann, wenn die neuen Adreßwerte zugeführt werden. Die Signale LD1 und LD2 werden nur gesperrt, wenn der Steuerwert MF des neugeladenen Adreß- und Steuersignals eine logische Eins ist. In diesem Falle treten die Lese- und Schreiboperationen unter Verwendung der neu zugeführten Adreßwerte nur auf nach jedweden derzeit eingeplanten Lese- und Schreiboperationen. Wenn der Steuerwert MF eine logische Null ist, plant die Sequenzierungsschaltung 22 eine neue Leseoperation ein, welche jedwede derzeit eingeplante Leseoperation aufhebt. Zusätzlich setzt sie den internen Zähler zurück, welcher die Impulse des Signals WCK abzählt, wodurch die nächste Speicherschreiboperation verschoben wird.
Die Zeit TB&sub1; ist 32 Haupttaktperioden nach der Zeit TB&sub0;. In dem Zeitintervall zwischen den Zeiten TB&sub0; und TB&sub1; sind 32 Vier-Bit-Pixelwerte in den Seriell/Parallel-Wandlern 38 gespeichert worden und 32 Vier-Bit-Pixelwerte sind von den Parallel/Seriell-Wandlern 54 geliefert worden. Folglich, zusammenfallend mit der positiv-gehenden Flanke des ersten der Zeit TB&sub1; folgenden Impulses des Signals CLK pulst die Speichersequenzierungsschaltung 22 die Signale RLD und WLD, um jeweils die in den Ausgangsregistern 52 gespeicherten 32 Vier-Bit-Pixelwerte in die Parallel/Seriell-Wandler 54 und die in den Seriell/Parallel-Wandlern 38 gehaltenen 32 Vier- Bit-Pixelwerte in die Eingangsregister 40 zu transferieren. Die Speichersequenzierungsschaltung 22 plant auch eine Leseoperation und Schreiboperation eine Haupttaktperiode nach der Zeit TB&sub1; ein.
Die zwischen der Zeit TB&sub1; und TB&sub2; den Dateneingangsanschlüssen DI&sub0; bis DI&sub3; angelegten Vier-Bit-Pixelwerte werden in den Block von Pixelwertspeicherzellen geschrieben, welcher durch den Schreibadreßwert AW&sub1; adressiert ist. Dieses Beispiel illustriert, wie das Signal GW verwendet werden kann, um die Dateneingangsrate zu ändern. Bei diesem Beispiel werden die dem Speichersystem nach der Zeit TB&sub1; zugeführten Pixelwerte in einem Eins-zu-Zwei-Verhältnis unterabgetastet. Diese Unterabtastung kann durchgeführt werden, zum Beispiel, um die Zeilen der in der Speicherzellenanordnung 50 gespeicherten Pixeldaten um die Hälfte zu komprimieren, um ein komprimiertes Bild für ein Bild-im-Bild-Merkmal zu erzeugen. Die Unterabtastung wird erreicht durch Ändern des Signals GW auf ein Zweipegelsignal mit einer Frequenz, das die Hälfte der Frequenz des Haupttaktsignals CLK ist. Wie oben ausgeführt, ist das von dem UND-Gatter gelieferte Signal WCK das logische UND von dem Haupttaktsignal CLK und einer invertierten Version des Signals GW. Das Signal WCK bestimmt, welche Pixelwerte in die Seriell/Parallel-Wandler 38 geladen werden.
Es wird auch von der Speichersequenzierungsschaltung 22 verwendet um zu bestimmen, wann die gesammelten Pixelwerte zu den Eingangsregistern 40 zu transferieren sind. Das Signal WCK nach der Zeit TB&sub1; ist ein Taktsignal mit einem 25%- Tastverhältnis und einer Frequenz, die die Hälfte der Frequenz des Signals CLK ist. In Ansprache auf dieses Signal speichern die Seriell/Parallel-Wandler nur jeden anderen einen der den Eingangsanschlüssen DI&sub0; bis DI&sub3; zugeführten Vier-Bit-Pixelwerte. Die Pixelwerte, die gespeichert werden, sind diejenigen, die zusammenfallend mit den negativ-gehenden Flanken des Haupttaktsignals CLK auftreten.
Zur Zeit TC&sub8; sind eine Schreibanforderung und eine Leseanforderung anhängig. Gemäß dem oben angegebenen Prioritätsschema wird die Schreibanforderung zur Zeit TC&sub8; initiiert. Die in dem Intervall zwischen TB&sub0; und TB&sub1; dem Speichersystem angelegten 32 Vier-Bit-Pixelwerte werden in den Block von Pixelspeicherzellen geschrieben, der durch den zur Zeit TA&sub3; geladenen Schreibadreßwert AW&sub1; initiiert ist. Diese Schreiboperation wird durchgeführt in der gleichen Weise wie die eine, die zur Zeit TC&sub4; initiiert wurde. Dementsprechend wird sie nicht im Detail beschrieben.
Die Zeit TC&sub8; ist 64 Haupttaktzyklen nach der Zeit TC&sub0;, die Zeit, zu der die vorherige Erneuerungsoperation eingeplant war. Weil das Speichersystem so ausgelegt ist, daß es eine Reihe von Bitspeicherzellen alle 64 Haupttaktzyklen erneuert, ist zur Zeit TC&sub8; eine Erneuerungsoperation eingeplant.
Zur Zeit TC&sub9; initiiert die Speichersequenzierungsschaltung 22 eine Leseoperation, um die durch den Leseadreßwert, AR&sub1;, adressierten 32 Vier-Bit-Pixelwerte von der Speicherzellenanordnung 50 in die Ausgangsregister 52 zu transferieren. Diese Leseoperation wird ausgeführt in der gleichen Weise wie die eine, die zur Zeit TC&sub0; initiiert wurde und wird somit nicht im Detail beschrieben.
Die Erneuerungsoperation, welche zur Zeit TC&sub8; eingeplant war, wird zur Zeit TC&sub1;&sub0; durchgeführt. Diese Erneuerungsoperation läuft in der gleichen Weise ab wie die eine zur Zeit TC&sub1; initiierte, folglich wird sie nicht im Detail beschrieben.
Die Zeit TB&sub2; ist 32 Perioden des Taktsignals RCK nach der Zeit TB&sub1;. Zur Zeit TB&sub2; sind alle die 32 Vier-Bit-Pixelwerte, welche kurz nach der Zeit TB&sub1; zu den Parallel/Seriell-Wandlern transferiert worden waren, von den Wandlern 54 über die Ausgangsanschlüsse DO&sub0; bis DO&sub3; geliefert worden. Übereinstimmend mit der nach positiv gehenden Flanke des ersten Impulses des Haupttaktsignals nach der Zeit TB&sub1; pulst die Speichersequenzierungsschaltung 22 das Signal RLD, um die in den Registern 52 gehaltenen 32 Vier-Bit-Pixelwerte in die Parallel/Seriell-Wandler 54 zu transferieren. Bei diesem Beispiel, welches illustriert, wie das Signal GR verwendet werden kann, um die Datenausgangsrate des Speichers zu ändern, werden diese Werte an den Ausgangsanschlüssen DO&sub0; bis DO&sub3; mit der Hälfte der Rate geliefert, mit der die vorherigen Pixelwerte geliefert wurden. Dies kann wünschenswert sein, zum Beispiel, um die Zeilen von durch das Speichersystem gelieferten Videoabtastungen zu expandieren, um ein vergrößertes Bild zu erzeugen. Die Expansion der Zeilen von Abtastungen wird erreicht durch Ändern des Lesetakttorsignals, GR, so daß es ein zweipegliges Signal mit einer Frequenz ist, die die Hälfte der Frequenz des Signals CLK ist. Dieses Signal, GR, ändert das Signal RCK so, daß es einen 25%-Tastzyklus und eine Frequenz von der Hälfte der Frequenz des Signals CLK hat. Ansprechend auf dieses Signal, RCK, liefern die Parallel/Seriell-Wandler 54 die 32 Vier- Bit-Pixelwerte mit der gewünschten Rate.
Weil die Speichersequenzierungsschaltung 22 Lese- und Schreiboperationen nach dem Zählen von 32 Impulsen der jeweiligen Signale RCK und WCK einplant, wird keine neue Schreiboperation eingeplant werden bis zu einer Zeit (nicht gezeigt) 64 Haupttaktzyklen nach TB&sub1;, und keine neue Schreiboperation wird eingeplant werden bis zu einer Zeit (nicht gezeigt) 64 Haupttaktzyklen nach TB&sub2;.
Wie oben ausgeführt, können das Lesetakttorsignal GR und das Schreibtakttorsignal GW verwendet werden zu steuern, wann und mit welcher Rate Daten jeweils gelesen werden von und geschrieben werden in das in Fig. 1 gezeigte Speichersystem. Die Taktsignale, welche die Werte in die Seriell/Parallel- Wandler 38 laden und Werte von den Parallel/Seriell-Wandlern 54 liefern, werden mit dem Haupttaktsignal synchronisiert, weil Transfers nur an den Kanten der Haupttaktimpulse auftreten. Jedoch die tatsächliche Dateneingabe und -ausgabe können sonst asynchron sein. Daten können zugeführt zu oder geliefert werden von dem Speichersystem mit jeder Frequenz, die ein rationaler Bruchteil der Haupttaktfrequenz ist.
Während dieses Speichersystem im Zusammenhang einer Videosignalverarbeitung beschrieben worden ist, kann es in Betracht gezogen werden, daß es auch bei Computerdatenverarbeitungsanwendungen verwendet werden kann. Zum Beispiel, die Fähigkeit, simultan und teilsynchron kontinuierliche Datenströme bei jeweils verschiedenen Datenraten zu schreiben und zu lesen, kann dieses Speichersystem wünschenswert machen als einen Datenpuffer zwischen einem Mikroprozessor und einer peripheren Einrichtung, wie einen Drucker, oder als einen Emulator für eine mechanische Massenspeichereinrichtung, z. B. wie eine "RAM DISK"-Einrichtung.

Claims

1. Als einzige integrierte Schaltung verwirklichtes digitales Datenspeichersystem mit

einer blockorientierten Datenspeicheranordnung (50), bei der jeder Block eine individuelle Adresse hat und D Datenspeicherelemente zum Speichern von D Datenwerten enthält;

einer Anordnung zum Empfang eines Systemtaktsignales (CLK), das eine vorgegebenen Frequenz hat;

einer Pufferschaltung zum Datentransfer zu und von der Datenspeicheranordnung, und

einer Steueranordnung, die mit der Datenspeicheranordnung und mit der Pufferschaltung gekoppelt ist, gekennzeichnet durch

eine Anordnung zum Empfang eines Ausgangstakttorsignales

eine Anordnung (23,27) zum Kombinieren des Systemtaktsignales (CLK) und des Ausgangstakttorsignales zum Erzeugen eines Ausgangstaktsignales (RCK) mit Übergängen, die mit Übergängen im Systemtaktsignal synchronisiert sind, wobei das Ausgangstaktsignal während vorgegebener, durch das Ausgangstakttorsignal bestimmter Zeitintervalle gesperrt wird, und

wobei die Pufferschaltung eine Folge von Ausgangsdaten- Speicherstufen mit

einer Datenregisteranordnung (52A bis 52D), die mit der Datenspeicheranordnung gekoppelt ist, um D Datenwerte, die durch die Datenspeicheranordnung geliefert werden, zu halten und

einer Schieberegisteranordnung (54A bis 54D) mit einem parallelen Eingangsanschluß und einem seriellen Ausgangsanschluß zum parallelen Empfang der D Datenwerte von der Datenregisteranordnung und zum sequenziellen Liefern der empfangenen D Datenwerte im Synchronismus mit D aufeinanderfolgenden Impulsen des Ausgangstaktsignales über den seriellen Ausgangsanschluß enthält.

2. Digitales Datenspeichersystem nach Anspruch 1, dadurch gekennzeichnet daß die Schieberegisteranordnung (54A bis 54D) auf Übergänge eines ersten Sinnes von D aufeinanderfolgenden Impulsen des Ausgangstaktsignales reagiert, um die empfangenen D Datenwerte in entsprechender Weise über den seriellen Ausgangsanschluß zu liefern, und die Schieberegisteranordnung auf einen Übergang eines zweiten, dem ersten Sinne entgegengesetzten Sinne eines Impulssignales, das unmittelbar nach den D aufeinanderfolgenden Impulsen auftritt, reagiert, um D Datenwerte parallel von der Datenspeicheranordnung zu empfangen.

3. Digitales Datenspeichersystem nach Anspruch 1 weiterhin gekennzeichnet durch

eine Anordnung zum Empfang eines Eingangstakttorsignales

eine Anordnung (21,25) zum kombinieren des Systemtaktsignales (CLK) und des Eingangstakttorsignales zum Erzeugen eines Eingangstaktsignales (WCK), welches Übergänge aufweist, die mit Übergängen in dem Systemtaktsignal synchronisiert sind, wobei das Eingangstaktsignal während vorgegebener, durch das Eingangstakttorsignal bestimmter Zeitintervalle gesperrt wird, und

wobei die Pufferschaltung eine Folge von Eingangsdaten- Speicherungsstufen mit

einer Schieberegisteranordnung (38A-38E), die einen seriellen Eingangsanschluß und einen parallelen Ausgangsanschluß aufweist, um D Eingangsdatenwerte synchron mit D aufeinanderfolgenden Impulsen des Eingangstakt des Eingangstaktsignales zu empfangen und die empfangenen D Datenwerte über den parallelen Ausgangsanschluß zu liefern- und

einer Datenregisteranordnung (40A bis 40E), die mit dem Schieberegister und der blockorientierten Datenspeicheranordnung gekoppelt ist, um die durch die Schieberegisteranordnung gelieferten D Datenwerte zu halten und die D Datenwerte parallel an die blockorientierte Datenspeicheranordnung zu liefern, enthält.

4. Digitales Datenspeichersystem nach Anspruch 3, dadurch gekennzeichnet daß die Schieberegisteranordnung (38A-38E) auf Übergänge eines ersten Sinnes von D aufeinanderfolgenden Impulsen des Eingangstaktsignales reagiert, um die D Eingangsdatenwerte entsprechend zu speichern, und daß die Datenregisteranordnung (40A bis 40E) auf einen Übergang eines zweiten, dem ersten Sinne entgegengesetzten Sinne eines Impulses, der unmittelbar nach den D aufeinanderfolgenden Impulsen auftritt, reagiert, um die D gespeicherten Datenwerte parallel von der Schieberegisteranordnung zu empfangen.

5. Digitales Datenspeichersystem nach Anspruch 1 oder 3, dadurch gekennzeichnet daß

das Takttorsignal (GW,GR) ein Aktiv-Niedrig-Signal ist und

die Kombinieranordnung eine Anordnung (21;23) zum Invertieren des Takttorsignales zum Erzeugen eines entsprechenden Aktiv-Hoch-Takttorsignales und eine Anordnung (25;27) zum Kombinieren des Systemtaktsignales und des Aktiv-Hoch-Takttorsignales entsprechend einer logischen UND-Funktion zum Erzeugen des Taktsignales enthält.

6. Digitales Datenspeichersystem nach Anspruch 1 oder 3, dadurch gekennzeichnet daß das Eingangs- oder das Ausgangs-Taktsignal (WCK; RCK) eine Frequenz hat, die von der vorgegebenen Frequenz des Systemtaktes (CLK) verschieden ist.

7. Digitales Datenspeichersystem nach Anspruch 6, dadurch gekennzeichnet daß die Frequenz des Eingangs- oder Ausgangs-Taktsignales (WCK; RCK) ein rationaler Bruchteil der Systemtaktfrequenz (CLK) ist.