KR960004325B1 - 디지탈 데이타 메모리 시스템 - Google Patents

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KR960004325B1
KR960004325B1 KR1019880000735A KR880000735A KR960004325B1 KR 960004325 B1 KR960004325 B1 KR 960004325B1 KR 1019880000735 A KR1019880000735 A KR 1019880000735A KR 880000735 A KR880000735 A KR 880000735A KR 960004325 B1 KR960004325 B1 KR 960004325B1
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헨리 윌리스 도날드
이사오 나까사와
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알 씨 에이 라이센싱 코포레이션
유진 엠.휘태커
가부시끼가이샤 히다찌 세이사꾸쇼
미따 가쓰시게
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Abstract

내용 없음.

Description

디지탈 데이타 메모리 시스템
제1도는 본 발명의 실시예를 포함하는 메모리 시스템의 블록선도.
제2a 및 2b도는 제1도에 도시된 메모리 시스템의 동작을 설명하는데 유용한 여러 신호의 타이밍도
* 도면의 주요부분에 대한 부호의 설명
10 : 어드레스 입력 버퍼 14 : 기록 어드레스 래치
16 : 판독 어드레스 래치 20 : 멀티플렉서
24 : 판독 어드레스 레지스터 36 : 열 어드레스 디코드 회로
37 : 행 어드레스 디코드 회로
본 발명은 개개의 데이타 입력 포트 및 데이타 출력 포트를 가지며, 서로 다른 데이타 입력 및 데이타 출력 전송 속도를 가질 수 있는 디지탈 메모리 시스템에 관한 것이다.
텔레비젼 수상기에서 필드 또는 프레임 기본 비디오 신호 처리에 사용되는 메모리 시스템의 설계는 성능과 메모리 시스템의 비용에 영향을 미치는 여러가지 조건이 있게 된다.
우선, 메모리 시스템은 표준 비디오 전송 속도로 픽셀 샘플을 받아들일 수 있고, 공급할 수 있어야 한다. 예를를어 NTSC 수상기에서 공통으로 사용되는 비디오 샘플링 비율은 합성 비디오 신호의 칼라 부반송파fsc(3.58MHz) 신호 성분의 4배의 주파수 4fsc 또는 14.32MHz이다. 상기 샘플링 속도는 합성 비디오 신호의 칼라 신호 성분의 처리를 단순화 하기 때문에 양호하다. 두번째 조건으로 메모리 시스템은 비디오 신호의 한 필드를 나타내는 픽셀을 유지하기 위해 충분한 수의 메모리 소자를 포함하여야 한다. 상기 기억 소자의 수는 신호 기준과 샘플링 속도에 따라 다르다. 예를들어 NTSC 시스템에서, 14.32MHz 샘플링 클럭 신호에 의해 샘플되는 비디오 신호의 한 필드를 표시하기 위해서는 238,875개의 픽셀 기억 소자가 필요하다. 셋째로, 메모리 시스템은 지연 소자 또는 랜덤 억세스 메모리와 같이 구성될 수 있어야 한다. 메모리 시스템이 지연 소자로서 구성되어 있을때, 출력 포트에서 제공된 픽셀은 입력 포트에 인가된 샘플에 대한 일정한 시간만큼 예를들어 한 필드 주기만큼 지연된다. 상기 모드에서, 메모리 시스템은 필드 진행 주사 시스템, 프레임 콤(comb) 필터 또는 일시적 잡음 감쇄 시스템의 일부가 될 수 있다. 상기 메모리 시스템이 랜덤 억세스 메모리로 구성되었을때, 픽셀의 블록은 임의의 순차에서 기록 또는 판독이 될 수 있다. 상기 모드에서 작동할 수 있고 또한 다른 전송율로 받아들일 수 있거나 또는 제공될 수 있는 메모리 시스템은 온 스크린 표시를 발생하는 특징 또는 픽쳐 인 픽쳐(picture in picture) 또는 확대된 영상(줌) 표시를 위해 유용하다. 비디오 메모리 시스템의 설계에 영향을 미치는 네번째 조건은 비용이다. 메모리 시스템은 비용이 저렴해야 하여, 텔레비젼 수상기에 고가의 주변 회로를 집적시킬 필요가 없는 것이 바람직하다.
이전에는 컴퓨터용으로 또는 다른 데이타 처리 분야용으로 개발된 랜덤 억세스 메모리(RAM) 집적 회로가 비디오 신호 처리용으로 사용되었다. 상기 집적 회로는 입력 및 출력을 위한 단일 데이타 버스를 이용하는 개별 멀티 비트 데이타 워드의 랜덤 억세스를 위해 설계되었다. 비디오 메모리 시스템에서 이러한 메모리 회로를 이용하기 위해, 메모리에 인가되는 어드레스의 순차를 제어하고, 데이타 버스의 경쟁적 사용을 피하기 위해 판독 및 기록 요청을 순서대로 실행하는 주변 회로를 사용할 필요가 있다.
특히 비디오 신호 처리 응용을 의한 메모리 집적 회로를 설계하기 위한 한가지 방법이 1986년 10월의 고상 상태 회로의 IEEE 저널 제5호 SC-21권에 오다등이 기고한 논문 ''33MHz 직렬 I/O 포트를 갖는 1-M 비트 DRAM"에 기술되어 있다. 상기 논문에 기술된 집적 회로는 각각 데이타 입력과 데이타 출력을 위해 2개의 4비트 직렬 포트를 갖는다. 메모리 회로에서, 4비트 데이타 기억 소자는 8개의 블록으로 배치되어있다. 픽셀 값의 4비트 니블(nibble) 표시부는 33MHz 레이트로 입력 포트에 인가되어 있다. 상기 니블은 메모리 소자의 블록에 기록하기 전에 8개 니블을 모으는 직렬 대 병렬 입력 버퍼에 로드된다. 마찬가지로, 8개 니블의 블록은 메모리로부터 판독되어 33MHz 레이트로 직렬 스트림의 8개 4비트 니블 표시부의 픽셀값을 제공하는 병렬 대 직렬 버퍼내로 입력된다. 데이타 입력 및 데이타 출력은 완전히 비동기일 수도 있다. 판독 및 기록 동작은 33MHz 레이트로 연속적인 데이타 입력 및 출력을 달성하기 위해 인터리브 될 수도 있다. 상기 메모리 시스템은 4비트 니블로 데이타를 기억 및 제공하기 때문에, 이들 메모리 시스템중의 2개는 33MHz 속도로 8비트 픽셀 값을 처리하는데 필요하다.
상기 참조된 논문에 기술된 메모리 시스템은 동시 판독 및 기록 요청에 의해 생기는 데이타 버스 경쟁을 제어하기 위한 회로를 포함하지만, 데이타 처리용으로 설계된 랜덤 억세스 메모리에 의해 제공되는 것에 대해 메모리 어드례스 인터페이스를 충분히 개선시키지 못한다. 따라서, 상기 참조된 논문에 기술된 집적 회로는 메모리 회로에 인가된 어드레스 값의 적당한 순차를 제어하기 위해 광범위한 주변 회로를 필요로 할 수도 있다. 또한, 데이타 입력 및 데이타 출력이 비동기이기 때문에 데이타 입력 및 데이타 출력 클럭의 연부가 아무때나 생길 수 있다. 몇몇 메모리 동작은 잡음에 민감하며 상기 클럭 연부에 의해 발생된 잡음에의해 장애를 받을 수 있다. 상기와 같은 종류의 장애를 포함하는 고장 형태는 비동기 클럭 신호의 타이밍에 민감할 수도 있기 때문에 테스트에 의해 발견하기 어렵다. 그래서 재생도 어렵다.
본 발명은 각 블록의 데이타 기억 소자가 고유의 어드레스를 갖는 블록 배치 데이타 기억부 어레이를 포함하는 디지탈 데이타 메모리 시스템으로 만들었다. 블록에서 유지되는 데이타는 메모리 시스템으로부터 시스템 클럭 신호와 비동기 상태로 블록 기억 버퍼에 전달된다. 상기 시스템 클럭 신호는 데이타 출력 클럭신호를 발생하기 위해 메모리 시스템에 대해 내부에 있는 회로에 의해 출력 클럭 게이트 신호와 결합이 된다. 데이타 출력 클럭 신호는 시스템 클럭 신호와 동기되어 있지만 다른 주파수를 가질 수 있다. 블록 기억부 버퍼에 유지된 데이타는 데이타 출력 클럭 신호와 동기 상태로 병렬 입력-직렬 출력 시프트 레지스터에 병렬로 전달된다. 데이타 출력 클럭 신호는 상기 시프트 레지스터의 신호 출력 포트로부터 직렬 스트림으로서 데이타를 제공하기 위해 시프트 레지스터를 제어한다.
도면에서, 넓은 화살표는 다비트 병렬 디지탈 신호를 운반하는 버스를 표시하며 라인 화살표는 단일 비트 디지탈 신호를 운반하는 접속점을 표시한다. 그 장치의 처리 속도에 좌우하여, 소정의 신호 경로에서 보상지연이 요구될 수 있다. 디지탈 메모리 회로 설계의 기술에서 숙련된 자는 그러한 지연이 특정 시스템에서 요구되는 것을 알 것이다. 아래에 기술된 메모리 시스템은 l4.32MHz의 NTSC 샘플 데이타 비디오 비율로 4비트 니블을 받아들이고 공급한다. 이 메모리 시스템의 설명을 간략화하기 위하여, 이들 4비트 니블은 픽셀 값으로서 언급된다. 14.32MHz에서 작동하여 8비트 픽셀 값을 사용하는 메모리 시스템은 이들 메모리 시스템 중의 둘을 병렬로 구섬함으로써 만들어질 수 있다.
제1도는 비디오 메모리 시스템의 블록도로써, 단일의 18 핀 집적 회로로서 실현될 수 있다. 핀 지정은 테이블 I에 도시된 바로서 제1도에서 사용된 신호명과 각기 상응한다.
Figure kpo00002
두개의 나머지 핀은 집적 회로를 작동 전위원 및 기준 전위원(예로, 접지)에 접속하기 위한 핀이다.
제1도에 도시된 메모리 시스템은, 예로, 262,144(218)개의 4비트 픽셀 값을 보존하기 위해 메모리 셀 어레이(50)에서 충분한 수의 비트 저장 소자(셀)를 포함할 수 있다. 이 셀의 수는, 예로, 14.32NHz(4fc)의 샘플링 주파수를 가지고 있는 샘플 데이타 NTSC 비디오 신호의 한 필드(238,875개의 4비트 픽셀 값)를 보존하기에 충분하다.
이 메모리 시스템은 표준 비율로 4비트 픽셀 값을 받아들이며 공급할 수 있다. 메모리 시스템에 인가된 픽셀 값은 기록 어드레스 값에 의해 어드레스된 저장 셀내로 기록될 수 있으며 그동안 독립적인 판독 어드레스에 의해 어드레스된 저장 셀에서 보존된 다른 픽셀 값은 메모리 시스템에 의해 제공된다. 기록 및 판독 어드레스 값은 픽셀 값이 연속적인 입력 및 출력 데이타 흐름을 유지하기 위해 받아들여지고 제공될매 증분된다. 이 어드레스 값은 변화될 수 있으며 판독 또는 기록 작동은 어드레스 값 및 제어 값을 직렬 어드레스입력 단가 SAD를 통해 로드함으로써 인에이블되거나 금지된다. SAD 단자를 통하여 로드된 제어 값의 또다른 기능은 메모리 판독 및 기록 작동이 신호 TAS와 동기되게 하는 것이다.
메모리 시스템의 구조적인 개관이 먼저 소개되고, 뒤이어 더 상세한 설명을 한다. 이 상세한 설명의 후반부는 그 작동 모드를 설명하는 메모리의 내부 순차의 예를 포함한다.
데이타 입력 단자 Dl0내지 DI3를 통하여 인가된 4비트 픽셀 값은 각 직렬 대 병렬 변환기(38B 내지 38E)내에 순차적으로 저장된다. 이 직렬 대 병렬 변환기들(38)은, 예로 기록 클럭 신호 WCK의 32 연속 주기 동안 32 픽셀 값을 모으며 그리고서 수집된 픽셀 값을 데이타의 단일 클럭으로서 버퍼 래치(40B 내지 40E)내로 각기 전송한다. 이러한 전송은 다음의 연속 클럭 주기의 일부에서 발생한다. 이 픽셀 값은 여러 연속32 클럭 주기동안 래치들(40)에서 메모리 셀 어레이(50)로 전송되며 반면에 새로운 픽셀 값은 직렬 대 병렬 변환기들(38)로 로드된다. 유사하게, 32 픽셀 값의 블록은 판독 클럭 신호 RCK의 여러 주기에 걸쳐 메모리 셀 어레이(50)로부터 판독되며, 출력 버퍼 래치(52A 내지 52D)에 저장된다. 래치(52A 내지 52D)로부터, 픽셀 값의 블록은 판독 클럭 사이클 중의 일부의 한 사이클동안 각 병렬 대 직렬 변환기(54A 내지 54D)로 전송된다. 그때 이 병렬 대 직렬 변환기(54)는 신호 RCK의 다음 32주기에 걸쳐 출력 단자 DO0내지 DO3를 통하여 판독 클럭 신호 RCK와 동기적으로 각 4비트 픽셀 값을 공급한다.
데이타가 직렬 대 병렬 변환기(38) 및 래치(40)에서부터 메모리 셀 어레이(50)로, 그리고 메모리 셀 어레이(50)로부터 래치(52) 및 병렬 대 직렬 변환기(54)로 전송될때를 결정하는 제어 신호, 및 메모리 셀 어레이(50)로 인가된 어드레스는 제1도에 도시된 메모리 시스템 내부 회로에 의해 발생된다. 메모리 순차 회로(22)인 이 회로는 외부적으로 공급된 어드레스 및 아래애서 개요된 제어 신호 값에 의해 제어된다.
판독 및 어드레스 값의 각각은 메모리 셀 어레이(50)내 데이타 셀의 특정 블록을 상술하며, 이들 값은 비트 대 순차 신호로서 메모리 시스템의 SAD 입력 단자로 인가된다. SAD 입력 단자로 인가된 신호는 하나의 판독 어드레스 및 하나의 기록 어드레스로 분리되며 내부 판독 및 기록 어드레스 레지스터(24 및 26)로 각기 저장된다.
메모리 시스템은 또한 한번 작동으로 메모리 셀 어레이의 예정된 부분에 모든 데이타를 복귀시킬 수 있는 자동 리푸레쉬 기능을 포함한다. 리푸레쉬 어드레스는 내부적으로 발생되어 내부 리푸레쉬 어드레스 레지스터(28)에 저장된다.
메모리 순차 회로(22)는 한 32 클럭 사이클 간격동안 메모리 셀 어레이(50)에서 판독, 기록 및 리푸레쉬 작동을 순차적으로 실행할 수도 있다. 이러한 작동은 메모리 셀 어레이에서 데이타와 충돌하는 억세스를 방지하기 위해 순차 회로(22)에 의해 시간 조절된다. 일반적으로 각 판독, 기록 또는 리푸레쉬 작동중에, 메모리를 억세스 하도록 사용된 어드레스 값은 어드레스 증분 회로(32)에 의해 하나씩 증분되며 적당한때 판독, 기록 또는 리푸레쉬 어드레스 레지스터내에 저장된다.
그리하여, 제l도에 도시된 메모리 시스템은 동일한 순차의 연속 블록 어드레스 값을 이용하거나 또는 각기 다른 순차의 연속 블록 어드레스 값을 이용하여 픽셀 데이타를 판독 및 기록할 수 있다. 픽셀 데이타를 판독 및 기록하기 위해 사용된 어드레스가 동일할때, 메모리 시스템은 필드 또는 프레임 기저 비디오 신호처리 회로에서 사용하기 적합한 한 필드 주기 지연 소자로서 할 수 있다. 다른 어드레스가 판독 및 기록하기 위해 사용될때, 메모리 시스템은 한 필드 주기보다 적은 시간 지연을 공급하는 지연 소자로서 또는 픽셀 데이타가 32개의 4비트 픽셀 값의 블록에서 억세스 되는 ''랜덤 억세스'' 메모리로서 할 수 있다. 다른 데이타가 판독 및 기록을 위해 사용될때, 예를들어 줌 특성을 위해 픽쳐-인-픽쳐와 같이 축소된 영상을 발생하기 위해 비디오 신호의 타임 베이스를 확장 또는 압축하는 메모리가 사용될 수 있다.
다음은 제1도에 도시된 메모리 시스템의 더 상세한 설명이다. 상기와 같이, 판독 및 기록 어드레스 값 및 제어 값은 비트 직렬 신호로서 직렬 어드레스 입력 단자 SAD로 인가된다. 본 발명의 실시예에서, 각 어드레스 값은 13비트 값이며 제어 값은 3비트 값이다. 비트 직렬 신호는 직렬 어드레스 클럭 신호 SAS와 동기적으로 어드레스 입력 버퍼(10)내로 로드된다. 어드레스 입력 버퍼(10)는 예로 29비트 직렬 입력, 병렬 출력 시프트 레지스터로서 실현될 수 있다. 판독 및 기록 어드레스 값 및 제어 값은 버퍼(10)의 직렬 입력포트로 인가되며 병렬 출력 포트를 통하여 공급된다.
발명의 본 실시예에서 사용된 비트 직렬 신호 SAD에 있어서, 판독 및 기록 어드레스 값은 인터리브 된다. 두 어드레스 값중의 최상위 비트는 신호의 처음 두 비트에 뒤이어 두 어드레스 값의 다음 최상의 비트에서 최하위 비트까지 연속한다. 3비트 제어 신호는 두 어드레스 값의 최하위 비트를 뒤이은 인터리브된 어드레스에 부속된다. 신호 TAS는 어드레스 입력 버퍼(10)에서부터 각 래치(16 및 14)까지 판독 및 기록 어드레스 값의 전송을 제어하도록 판독 및 기록 어드레스 래치(16 및 14)에 연결된다. 각 래치(16 및 14)는 예로, 병렬 입출력 레지스터로서 정렬된 13 데이타형 플립 플롭을 포함한다. 버퍼(10)에 의해 제공된 어드레스 값은 신호 TAS의 입하부에서 래치(l6 및 l4)내로 로드된다.
어드레스 로드 및 전송의 타이밍은 제2도에 도시된다. 이 예에서, 시간 TA0시에, 메모리 시스템은 픽셀 데이타를 포함하지만 계획된 현저한 판독, 기록 또는 리푸레쉬 작동을 하지는 않는다. 새로운 한쌍의 어드레스 값(AR0및 AW0)의 제1비트는 시간 TA0때 어드레스 입력 단자 SAD로 인가된다. 판독 어드레스 값 AR0, 판독 어드레스 값 AW0및 3비트 제어 값의 각 비트는 시간 TA0을 뒤이은 신호 SAS의 29주기의 주기당 한 비트씩 어드레스 입력 버펴(10)내로 로드된다. 시간 TA1때, 어드레스 입력 버퍼(10)는 13비트 판독 어드레스 값, 13비트 판독 어드레스 값 및 3비트 제어 값을 포함한다. TA1때 발생하는 신호 TAS의 하향 모서리에서, 판독 및 기록 어드레스 값은 각 판독 및 기록 어드레스 래치(16 및 14)로 전송되며 3비트 제어 값은 메모리 순차 회로(22)로 전송된다.
입력 버퍼(10)에서, RF, WF 및 MF로 지정된 세 제어 비트 및 신호 TAS는 메모리 시스템의 작동을 제어하기 위해 메모리 순차 회로(22)로 인가된다. 비트 BF 및 WF는 데이타가 각 래치(16 및 14)에서 각 판독 및 기록 어드레스 값에 의해 어드레스된 픽셀 저장 소자로부터 판독 또는 기록되는가를 제어한다. 비트 MF는 이들 판독 및 기록 작동이 메모리 시스템의 내부 회로에 의해 또는 외부적으로 공급된 신호 TAS에 의해 동기되는가를 결정한다. 제어 신호 RF. WF 및 MF의 기능은 테이블 2에서 요약된다.
Figure kpo00003
제2a도에 도시된 예에서, 시간 TA때 공급된 세 제어 비트 RF, WF 및 MF는 모두 논리 제로 값을 갖는다. 따라서, 시간 TA1이후에 입력 단자 Dl0내지 Dl3를 통하여 메모리 시스템으로 인가된 데이타는 새롭게 공급된 기록 어드레스 값 AW0에 의해 어드레스된 픽셀 저장 소자내로 기록되며, 적당한 지연(예로, 신호 CLK의 32주기) 이후 출력 단자 DO0내지 DO3를 통하여 제공된 데이타는 새롭게 공급된 판독 어드레스 값 AR0에 의해 어드레스된 픽셀 저장 소자로부터의 데이타일 것이며, 이들 어드레스 값을 이용하는 판독 및 기록 작동은 신호 TAS의 입하부에 의해 시작된다.
제1도를 참조하면, 래치(16 및 14)에 의해 각기 보유된 판독 및 기록 어드레스 값은 멀티플렉서(20 및 18)의 각 제1입력 포트로 인가된다. 멀티플렉서(20 및 18)의 제2입력 포트는 어드레스 증분 회로(32)의 출력 포트에 연결된다. 멀티플렉서(20 및 18)는 메모리 순차 회로(22)에 의해 제공된 각 제어 신호 SELR 및 SELW에 의해 제어된다. 새로운 어드레스 값이 래치(16 및 14)에서 유용때, 각 멀티플렉서(20 및 18)를 조절하여 각 래치(16 및 14)에 의해 보유된 어드레스 값 AR0및 AW0를 판독 어드레스 레지스터(24) 및 기록 어드레스 레지스터(26)의 입력 포트에 각기 인가하도록 신호 TAS의 입하부 이후에 2와 1/2 마스터 클럭 펄스에서 신로 SELR 및 SELW를 펄스한다. 새로운 어드레스 값이 래치(16 및 l4)에서 유용하지 않을때, 신호 SELR 및 SELW는 어드레스 증분 회로(32)에 의해 제공된 어드레스 값을 각 판독 및 기록 어드레스 레지스터(24 및 26)의 입력 포트에 인가하기 위해 멀티플렉서(20 및 18)를 조절한다. 판독 어드레스 레지스터(24) 및 기록 어드레스 레지스터(26)는, 신호 SELR 및 SELW가 펄스될때 또는 각기 증분된 판독 및 기록 어드레스 값이 증분 회로(32)의 출력 포트에서 유용할 때, 새로운 판독 및 기록 어드레스 값을 로드하기 위해 메모리 순차 회로(22)에 의해 제공된 각 신호 LD1 빛 LD2에 의해 제어된다.
레지스터(24 및 26)에 의해 보유된 13비트 판독 및 기록 어드레스 값 이외에 또, 리푸레쉬 어드레스 레지스터(28)에 의해 보유된 10비트 리푸레쉬 어드레스 값은 멀티플렉서(30)로 인가된다. 리푸레쉬 어드레스 레지스터(28)의 입력 포트는 증분 회로(32)의 출력 포트에 연결된다. 증분 회로(32)에 의해 제공된 값의 10개 최하위 비트는 메모리 순차 회로(32)에 의해 제공된 신호 LD3의 펄스와 일치하는 리푸레쉬 어드레스 레지스터에 저장된다.
멀티플렉서(30)는 메모리 순차 회로(22)에 의해 제공된 2비트 신호 MC에 의해 제어된다. 신호 MC는 레지스터(24)로부터의 판독 어드레스 값, 레지스터(26)로부터의 판독 어드레스 값 또는 레지스터(28)로부터의 리푸레쉬 어드레스 값을 메모리 어드레스 레지스터(31)로 인가하도륵 멀티플렉서를 조절한다. 선택된 어드레스 값은 메모리 순차 회로(22)에 의해 제공된 신호 LD4의 입하부와 일치하는 레지스터(31)내로 로드된다.
메모리 어드레스 레지스터(3l)에 의해 보유된 13비트 어드레스 값은 어드레스 증분 회로(32)로 인가된다. 회로(32)는 예로, 한 입력 포트로 인가된 레지스터(31)에 의해 보유된 값 및 다른 입력 포트로 인가된 값을 갖는 13비트 2진 가산기(도시 안됨)를 포함할 수도 있다. 증분 회로(32)의 출력 포트에서 유용한 어드레스 값은 리푸레쉬 어드레스 레지스터(28)로 인가되며 상기 기술한 바와 같이 각 멀티플렉서(18 및 20)의 제2입력 포트로 인가된다.
개개 데이타 저장 소자가 레지스터(31)에서 보유된 어드레스 값에 의해 어떻게 어드레스 되는가를 이해하기 위하여, 메모리 셀 어레이를 픽셀 셀의 블록 매트릭스로서 간주하는 것이 편리하다. 각 매트릭스는 210(1024)행 및 23(8)열을 갖는다. 행 및 열 어드레스 값의 각기 유일한 조합은 32개의 4비트 픽셀 저장 셀의 각기 다른 블록과 대응한다. 셀의 특정 블록을 억세스 하기 위하여, 메모리 어드레스 레지스터(31)에 의해보유된 어드레스 값의 10개 최하위 비트는 행 어드레스 디코드 회로(34)로 인가되며 3 최상위 비트는 열 어드레스 디코드 회로(36)로 인가된다. 종래 고안으로 이루어질 수도 있는 행 어드레스 디코드 회로(34)는 1024행 중의 한 행을 선택하도록 어드레스 값의 10 최하위 비트를 디코드하며, 종래 고안으로 이루어질 수도 있는 열 어드레스 디코드 회로(36)는 8열중의 한 열을 선택하도록 어드레스 값의 3 최상위 비트를 디코드한다. 행 및 열 어드레스 디코드 회로(34 및 36)에 의해 선택된 픽셀 저장 셀의 블록은 종래 회로에 의해 32×4(128)비트 데이타 버스 I/O 상으로 게이트된다. 데이타 버스 I/O는 데이타 입력 게이팅 회로(42A 내지 42D) 및 데이타 출력 래치(52A 내지 52D)에 연결된다.
데이타는 데이타 입력 단자(Dl0내지 DI3), 직렬 대 병렬 변환기(38B 내지 38E), 데이타 입력 래치(40B 내지 40E) 및 데이타 입력 게이트 회로(42A 내지 42D)를 통하여 메모리 셀 배열(50)로 제공된다.
기록 인에이블 입력 단자 WE, 및 4 데이타 입력 단자(Dl0내지 Dl0)로 인가된 데이타는 각 직렬 대 병렬 변환기(38A 내지 38E)에 저장된다. 데이타의 새로운 비트는 메모리 순차 회로(22)에 의해 제공된 클럭 신호 WCK의 각 펄스의 입하부와 일치하는 다섯 직렬 대 병렬 변환기의 각각에 저장된다. 신호 WCK는, 예로 시스템 클럭 신호 CLK의 논리 AND 및 기록 클럭 게이트 신호 GW의 반전형일 수 있다. 신호 GW가 논리 1일때, 클럭 신호 WCK는 디제이블되며, 그리하여 직렬 대 병렬 변환기(38)로 인가된 데이타 값은 저장되지 않는다. 그러나, 신호 GW가 논리 0일때, 신호 WCK는 인에이블되며 데이타는 클럭 신호 CLK의 하향 모서리와 일치하는 변환기(38)에 저장된다.
이 실시예에서, 메모리 순차 회로(22)는 직렬 대 병렬 변환기(38)에서 보유된 데이타가 다섯개의 32비트래치(40A 내지 40E)로 전송되게 될때를 결정하기 위해 신호 WCK의 펄스를 계수한다. 래치(40A 내지 40E)는 예로 병렬 입출력 레지스터로서 구성된 32 데이타형 플립 플롭을 포함할 수 있으며, 32개의 4비트 픽셀 값 및 신호 WLD의 입하부와 일치하는 신호 WE의 대응하는 32비트를 로드하기 위해 메모리 순차 회로(22)에 의해 제어된다.
32비트 래치(40B 내지 40E)로부터 출력 값은 데이타 입력 게이트 회로(42A 내지 42D)의 각기 다른 하나에 인가된다. 이들 게이트 회로 각각은, 예로 32개의 삼상 상태 게이트(도시 안됨)를 포함할 수 있다. 게이트 회로내 각각의 삼상 상태 게이트는 그와 연합된 데이타 입력 래치의 각기 다른 출력 단자에 접속된다. 삼상 상태 게이트의 출력 단자는 데이타 버스 l/O의 각기 다른 비트 라인에 연결된다. 각 게이트 회로(42)내 32개의 삼상 상태 게이트는 32개의 OR 게이트(41)의 각기 다른 하나에 의해 발생된 신호에 의해 제어된다. OR 게이트(41)는 데이타 입력 게이트 회로(42) 각각의 32개의 삼상 상태 게이트로 인가된 32 제어 신호를 발생하도록 논리 OR 기능으로 레지스터(40A)내에 저장된 32비트 신호 WE의 대응하는 비트 값 및 신호 ENW를 결합한다.
메모리 순차 회로(22)는 래치(40A)에서 보유된 신호 WE의 값에 의해 마스크된 것으로서 래치(40B 내지40E)에서 보유된 4비트 픽셀 값을 전송하기 위해 신호 ENW에 대한 논리 제로 값을 메모리 셀 배열(50)로 공급한다. 신호 WE는 다음과 같이 픽셀 값을 마스크한다. 신호 WE의 비트 논리 0일때, 각 게이트 회로(42A 내지 42D)내의 대응하는 삼상 상태 게이트는 대응하는 4비트 픽셀 값을 메모리 셀 어레이(50)의 데이타 버스 I/O로 인가하기 위해 인에이블된다. 신호 WE의 비트가 논리 1일때 각 입력 게이트 회로(42A 내지 42D)내의 대응하는 삼상 상태 게이트는 고 임피던스를 데이터 버스 I/O 상에 나타낸다. 이러한 조건하에서, 메모리 셀 어레이(50)에서 어드레스된 블록의 대응 픽셀 값 저장 셀에서 현재 보유된 값은 그 저장 셀내에 재기록된다. 이러한 작동에 의해, 입력 단자 WE의 논리 1은 메모리 셀 어레이(50)내로 기록되는 것을 방지함으로써 입력 단자(DI0내지 DI3)로 인가된 대응 픽셀 데이타 값을 효과적으로 마스크한다.
메모리 판독 작동은 발명의 본 실시예에서 다음과 같이 진행한다. 32개의 4비트 픽셀 값은 메모리 순차회로(22)에 의해 공급된 신호 ENR가 논리 1 값을 가질때 메모리 셀 어레이(50)내 픽셀 값 저장 셀의 어드레스된 블록에서부터 데이타 출력 래치(52A 내지 52D)로 전송된다. 예로, 각각의 데이타 출력 래치(42A 내지 52D)는 병렬 입출력 레지스터로서 구성된 32 데이타형 플립 플롭을 포함할 수 있다. 래치(52A 내지 52D)에서 보유된 32개의 4비트 픽셀 값은 메모리 순차 회로(22)에 의해 공급된 신호 RLD 펄스의 입상부와 일치하는 각각의 네개의 32비트 병렬 대 직렬 변환기(54A 내지 54D)내로 전송된다. 예로, 각각의 병렬 대 직렬 변환기(54A 내지 54D)는 병렬 입력-직렬 출력 시프트 레지스터로서 구성된 32 데이타형 플립 플롭을 포함할 수 있다.
각각의 병렬 대 직렬 변환기(54A 내지 54D)는 AND 게이트(27)에 의해 제공된 판독 클럭 신호 RCK와 일치하는 32개의 4비트 픽셀 값중의 한 비트를 공급한다. 예로, 신호 RCK는 마스터 클럭 신호 CLK의 논리 AND 및 판독 클럭 게이트 신호 GR의 반전형일 수 있다.
병렬 대 직렬 변환기(54)로부터 4비트 픽셀 값의 연속 열을 유지하기 위하여, 예로, 메모리 순차 회로(22)는 신호 RCK의 펄스를 계수하는 계수기(도시 안됨)를 포함할 수 있다. 이 계수기는 새로운 픽셀 값이 병렬 대 직렬 변환기(54)내로 로드될때 리세트된다. 계수기가(32 픽셀 값이 변환기(54)로부터 시프트된 것을 지시하는) 신호 RCK의 32 펄스를 계수할 때, 메모리 순차 회로(22)는 변환기(54)내로 32개의 새로운 픽셀 값을 로드하기 위해 신호 RLD를 펄스하머 RCK 계수기(도시 안됨)를 리세트 한다.
네개의 병렬 대 직렬 변환기(54A 내지 54D)의 출력 단자는 삼상 상태 게이트 회로(50A 내지 56D) 각각에 연결된다. 삼상 상태 게이트 회로(56)는 외부적으로 공급된 출력 인에이블 신호 CE에 의해 제어된다. 신호 OE가 논리 1 값을 가질때, 삼상 상태 게이트 회로(56)는 출력 단자(DO0내지 DO3)에서 고 임피던스를 나타낸다. 그러나, 신호 CE가 논리 제로 값을 가질때, 회로(56)는 그 입력 단자로 인가된 논리 값을 출력 단자(DO0내지 DO3)에서 나타낸다.
메모리 셀 어레이(50)로부터 데이타를 판독하며 메모리 셀 어레이내로 데이타를 기록하는 것은 제어하는 것 이외에, 메모리 순차 회로(22)는 또한 메모리 셀 어레이(50)에 저장된 데이타 값의 주기적 리푸레쉬 작동을 제어한다. 리푸레쉬 작동이 어떻게 발생하는가를 이해하기 위하여, 데이타 값이 왜 리푸레쉬 되는가를 먼저 이해하는 것이 도움된다. 제1도에 도시된 본 발명의 실시예에서, 메모리 셀 어레이(50)는 32개의 4비트 픽셀 저장 셀의 213(8,192)개의 블록으로서 정렬된 220(1,048,576)개의 다이나믹 비트 저장 셀로 구성된다. 데이타는 캐패시터(도시 안됨)에서 전하의 존재 또는 전하로서 이들 다이나믹 비트 저장 셀중의 하나에 저장된다. 이 전하는 안정하지 않으며 시간을 낭비하는 경향이 있다. 결과적으로, 메모리 시스템은 저장 셀내 데이타를 유지하기 위해 모든 캐패시터의 전하를 주기적으로 복귀시키는 자동 리푸레쉬 작동을 포함한다. 어떻게 리푸레쉬 작동이 실행되는가를 이해하기 위하여, 메모리 셀 어레이의 일반적 구조를 아는 것이 도움된다. 발명의 본 실시예에서 사용된 메모리 셀 어레이(50)는 1024행, 256열 및 4비트 평면을 갖는 매트릭스로서 조직된 것으로 간주될 수 있다. 4비트 평면은 픽셀 값의 4비트에 각기 대응한다. 각 비트 평면상의 256열은 각 그룹이 32열을 포함하는 여덟 그룹으로 조직되는데, 주어진 그룹내 모든 32열은 동일한 열어드레스를 갖는다. 이 메모리 조직에 있어서, 4비트 평면 각각에서 256열 각각은 개별적인 감지 증폭기(도시 안됨)를 가지고 있다. 감지 증폭기가 버스 I/O상으로 게이트될때, 어드레스된 비트 셀의 캐패시터 상의 전하는 버스상으로 판독되거나 또는 버스로부터 기록될 수 있다(즉, 버스 I/O를 통하여 인가된 새로운 비트값과 똑같게 변화될 수 있다). 리푸레쉬 작동에 있어서, 감지 증폭기에 의해 제공된 비트 값은 데이타 버스상으로 게이트 되지 않으며, 결과적으로, 열 디코드 회로(36)로부터의 모든 여덟개의 열 선택 라인은 행 어드레스 디코더(34)로 제공된 각 10비트 행 어드레스를 위해 활성화될 수 있다. 그리하여, 각 리푸레쉬 작동은 256 픽셀 값(데이타의 1024비트)을 복귀시킨다. 메모리 셀 어레이(50)내 모든 데이타는 1024 리푸레쉬 작동(즉, 매트릭스내 각 행에 대한 리푸레쉬 작동)으로 리푸레쉬 될 수 있다.
제1도에 도시된 메모리 시스템에서 사용된 자동 리푸레쉬 시스템은 5밀리초보다 작게 메모리 셀 어레이내 모든 비트 저장 셀을 리푸레쉬한다. 이렇게 하기 위하여, 메모리 셀 어레이의 한 행은 클럭 신호 CLK의 매 64 사이클 마다 리푸레쉬 된다. 전형적인 리푸레쉬 작동은 다음과 같다. 일단 리푸레쉬 어드레스가 설정되면, 메모리 순차 회로(22)는 메모리 셀 어레이(50)의 모든 4비트 평면상의 모든 256열에서 감지 증폭기를 활성화시키며 또한 감지 증폭기의 데이타 버스로의 게이팅을 금지시키기 위해 메모리 셀 어레이(50) 및 열디코딩 회로(36)로 인가된 신호(REF)를 펄스한다. 감지 증폭기는 어드레스된 행내 다이나믹 비트 저장 셀 각각에서 보유된 데이타를 판독하며 복귀시킨다.
개개 메모리 비트 저장 셀 및 감지 증폭기의 구조는 메모리 시스템을 충족하기 위해 사용된 기술(예로, NMOS 또는 CMOS)에 의존하며 또한 원하는 데이타 억세스 시간 메모리 시스템에 필요한 전력 소산과 같은 인자에 의존할 수 있다. 메모리 저장 셀, 감지 증폭기 및 어드레스 디코더를 이행하기 위한 예증의 회로는 1986년 6월 고상 회로의 IEEE 저널, SC-21권, 제3호, 381 내지 389페이지, 명칭 ''메가비트 DRAM의 전력 감소 기법"으로 케이. 키무라등에 의한 논문에서 도시된다.
제2a도 및 제2b도는 메모리 순차 회로(22)의 제어하에서 메모리 시스템의 작동을 설명하기에 유용한 신호 타이밍도이다. 이들 도면에서 도시된 타이밍 값은 발명의 본 실시예로 명확해진다. 이들 값은 본 발명의 한가지 가능한 이행을 설명하도록 제공된다.
발명의 본 실시예에서 사용된 마스터 클럭 신호 CLK는 NTSC 시스템에서 4fc인 14.32MHz의 주파수를 갖는다. 다른 클럭 신호 SAS, WCK 및 RCK는 모두 이 마스터 클럭 신호로부터 유도된다.
제2a도 및 제2b도에서 도시된 타이밍도는 메모리 순차 회로(22)의 작동을 설명하는 일련의 메모리 기능을 도시한다. 타이밍도를 설명하는데 도움이 되는 것으로서 시간 값은 제2a도 및 제2b도의 상부에서 도시된다. 시간 값 TA0, TA, TA2및 TA3는 메모리 어드레스 결과가 어드레스 로드 작동의 시작 또는 종료를 발생하는 시간을 표시한다. 시간 값 TC0내지 TC13는 내부 메모리 사이클의 경계를 표시하며, 각각의 메모리 사이클은 마스터 클럭 신호 CLK의 여덟 주기로 되어 있다. 메모리 셀 배열(50)에 영향을 미치는 메모리 작동(즉, 메모리 판독, 기록 및 리푸레쉬)은 각기 다른 메모리 사이클 동안 발생하며 메모리 사이클 경계에서 시작된다. 시간 값 TB0, TB1및 TB2는 데이타가 직렬 대 병렬 변환기(38)에서부터 데이타 입력 래치(40)로 전송되는 시간 또는 데이타가 데이타 출력 래치(52)에서부터 병렬 대 직렬 변환기(54)로 전송되는 시간을 표시한다.
간략히, 시간 TA0와 TA1에서, 판독 어드레스 값 AR0및 기록 어드레스 값 AW0은 메모리 시스템내로 로드된다. AR0및 AR0+1을 이용하는 판독 작동은 시간 TC0및 TC5때 각기 시작된다. 메모리 어드레스값 AW0를 이용하는 기록 동작은 시간 TC4때 시작된다. 시간 TA2와 TA3사이에서, 판독 어드레스 값 AR1및 기록 어드레스 값 AW1은 메모리 시스템내로 로드된다. 어드레스 AW1를 이용하는 메모리 기록 작동은 시간 TC8에서 시작되며 어드레스 AR1을 이용하는 판독 작동은 시간 TC9에서 시작된다. 메모리 리푸레쉬 작동은 시간 TC1및 TC10에서 시작된다. 이들 타이밍도 및 아래의 설명은 디지탈 논리 설계 기술에서 숙련된 자가 메모리 순차 회로(22)로서 사용될 수 있는 종래 구성 요소를 회로를 조립하기에 충분하게 메모리 순차 회로(22)의 기능을 규정한다.
메모리 시스템의 순차를 이해하기 위하여, 판독, 기록 및 리푸레쉬 작동을 실행하는 회로로부터의 어드레스 및 제어 신호 값을 처리하는 회로를 분리하는 것이 편리하다. 상기 기술된 바와 같이, 시간 TA1때, 판독 및 기록 어드레스 값 AR0및 AW0는 판독 및 기록 어드레스 래치(16 및 14)에 각기 저장된다. 신호 TAS가 펄스된 이후 한 마스터 클럭 주기에서, 메모리 순차 회로(22)는 신호 SELR 및 SELW를 펄스하며 이들 어드레스 값을 판독 및 기록 어드레스 레지스터(24 및 26)로 각기 인가하기 위해 각 멀티플렉서(20 및 18)를 조절한다. 신호 SELR 및 SELW의 입상부 바로 이후, 회로(22)는 각 어드레스 값 AR0및 AW0를 각 판독 및 기록 어드레스 레지스터(24 및 26)내로 로드하기 위해 신호 LD1 및 LD2를 펄스한다.
상기 기술된 바와 같이, TA1에서 메모리 순차 회로(22)로 인가된 제어 값의 MF 비트는 논리 0이다. 결과적으로, TA1에서 공급된 어드레스 값을 이용하는 판독 및 기록 작동은 신호 TAS와 동기된다. 발명의 본 실시예에서, 이것은 신호 WCK 및 RCK의 펄스를 계수하는 메모리 순차 회로(22)내 계수기(도시 안됨)를 리세트하고 그리고 메모리 판독 작동을 예정함으로써 성취된다. 판독, 기록 또는 리푸레쉬 작동이 예정된 것을 지시하기 위하여, 메모리 순차 회로(22)는 예로, 세개의 세트 리세트 래치(도시 안됨)를 포함할 수 있다. 제1, 제2 및 제3래치는 판독, 기록 및 리푸레쉬 작동을 예정하도록 회로(22)에 의해 세트되며, 대응하는 작동이 시작될때 회로(22)에 의해 리세트된다. 한가지 작동 이상이 예정될때 어떠한 충돌을 방지하기 위해, 판독 작동이 최고 순위를 가지며 그 다음에 판독 작동 및 리푸레쉬 작동 순서가 설정된다. 이러한 순위 할당은 리푸레쉬 작동이 최하위 순위를 갖도록 하는게 일반적일지라도 어느정도는 임의적이다.
신호 WCK의 펄스를 계산하는 계수기(도시 안됨)가 신호 TAS에 의해 리세트되기 때문에, 신호 TAS의 입하부를 뒤이은 신호 WCK의 32주기에 걸쳐 데이타 입력 단자 DI0내지 DI3로인가된 32개의 4비트 픽셀값은 직렬 대 병렬 변환기(38B 내지 38E)내에 순차적으로 저장된다. 메모리 순차 회로(22)의 설명을 간략히 하기 위하여, 상기와 같이 4비트 픽셀 값이 메모리 셀 어레이(50)내에 기록되는 것을 차폐하도록 입력단자 WE가 논리 0 값으로 보유된다고 가정된다. 직렬 대 병렬 변환기(38)내의 픽셀 데이타의 엔트리는 내부적으로 공급된 기록 클럭 게이트 신호 GW가 논리 0로 변화될때 시간 TA1에서 시작된다.
시간 TC0은 제2a도에서 도시된 제1메모리 사이클의 시작에서 존재한다. 시간 TC0에서, 판독 작동 및 리푸레쉬 작동이 예정된다. 상기 기술된 예정 순위에 따라, 판독 작동이 먼저 시작된다.
판독 작동의 제1단계는 멀티플렉서(30)를 조절하여 판독 어드레스 값 AR0를 판독 어드레스 레지스터(24)에서부터 메모리 어드레스 레지스터(31)로 인가하도록 신호 MC를 변화시키는 것이다. 시간 TC0이후한 클럭 주기에서, 신호 LD4는 판독 어드레스 값을 메모리 어드레스 레지스터(31)내로 로드하도록 펄스된다. 레지스터(31)에 의해 보유된 어드레스 값은 메모리 셀 어레이(50)로부터 픽셀 저장 셀의 블록을 선택하도록 행 디코드 회로(34) 및 열 디코드 회로(36)로 인가된다. 시간 TC0이후 신호 CLK의 2와 1/2 주기에서 신호 ENR는 마스터 클럭 신호 CLK의 다섯 주기동안 펄스된다. 신호 ENR이 논리 1 값을 가질때, 데이타 출력 래치(52)는 버스 I/O상으로 게이트된다. 신호 ENR의 입하부와 일치하는, 픽셀 저장 셀의 어드레스된 블록에서 보유된 32개의 4비트 픽셀 값은 출력 래치(52)로 전송된다. 시간 TC0이후 신호 CLK의 일곱 주기에서, 신호 LD1은 증분 회로(32)로부터 증분된 판독 어드레스를 판독 어드레스 레지스터(24)내로 로드하도록 펄스된다.
시간 TC1에서 래치(52)에서 보유된 데이타는 시간 TA1이후 신호 CLK의 시간 32주기까지 병렬 대 직렬 변환기로 전송되지 않는다. 이 시간은 제2a도에서 시간 TB0직후이다. 판독 작동의 완료와 출력 단자 DO0내지 DO3에서 픽셀 데이타의 유용성과의 32 마스터 클럭 주기의 지연은 메모리 순차 회로(22)가 시간 TC0, TC1또는 TC2때, 본 예에서는 시간 TC0때 시작되는 판독 작동을 시작하게 한다. 이러한 융통성은 메모리 셀 배열(50)로부터 판독된 데이타가 출력 포트에서 기대되기 이전에 판독, 기록 및 리푸레쉬 작동간의 어떠한 잠재적인 충돌이 확실히 해결될 수 있게 한다.
시간 TC1에서, 메모리 셀 어레이(50)을 억세스하는 판독 작동의 일부가 완료된다. 이 시간에서, 시간 TC0이래 예정되어진 리푸레쉬 작동은 메모리 순차 회로(22)에 의해 시작된다. 회로(22)는 멀티플렉서(30)를 조절하여 리푸레쉬 어드레스 값을 리푸레쉬 어드레스 레지스터(28)에서부터 메모리 어드레스 레지스터(31)로 인가하도록 신호 MC의 상태를 먼저 변화시킨다. 그때 회로(22)는 시간 TC1이후 한 마스터 클럭주기에서, 리푸레쉬 어드레스 값을 레지스터(31)내로 로드하도록 신호 LD4를 펄스한다. 시간 이후 제3클럭 주기에서, 세 클럭 주기의 폭을 갖는 펄스는 신호(REF)로서 열 디코드 회로(36) 및 메모리 셀 어레이(50)로 인가되어, 메모리 셀 어레이(50)의 각각의 4비트 평면에서 비트 저장 셀의 어드레스된 행을 리푸레쉬한다. 시간 TC1이후 일곱 마스터 클럭 주기에서, 신호 LD3는 증분 회로(32)에 의해 제공된 것으로서의 증분된 리푸레쉬 어드레스 값의 10개 최하위 비트를 리푸레쉬 어드레스 레지스터(28)내로 로드하도록 펄스된다. 시간 TC2에서, 리푸레쉬 작동은 완료된다.
시간 TA2에서 시작하는 새로운 어드레스 및 제어 값은 직렬 어드레스 입력 단자 SAD로 인가되며 클럭신호 SAS와 동기적인 입력 버퍼(10)내로 로드된다. 이러한 어드레스 로드 작동은 상기 기술된 바와 동일한 단계 순서로 발생하며 더 상세한 설명은 생략한다. 시간 TA3에서, 새로운 판독 어드레스 값 AR1및 새로운 기록 어드레스 값 AW1은 판독 및 기록 어드레스 래치(16 및 14)내로 각기 로드되며, 새로운 제어 값 RF, WF 및 MF은 각기 0,0 및 1 값을 가지며 메모리 순차 회로(22)내로 로드된다. 메모리 시스템 작동상의 이들 새로운 어드레스 및 제어 값의 영향은 시간 TC5에 뒤이은 시간에서 메모리 시스템의 설명과 관련하여 아래에 설명된다.
시간 TC2에서, 판독 작동 및 리푸레쉬 작동은 메모리 셀 어레이(50)에서 수행되었으며 오직 19개의 4비트 픽셀 값이 직렬 대 병렬 변환기(38)내로 로드되었기 때문에 아무런 기록 작동도 예정되지 않는다. 시간 TC2또는 시간 TC3에서 아무런 메모리 작동도 예정되지 않기 때문에, 아무것도 수행되지 않는다. 시간 TB0에서, 제32번째 픽셀 값은 직렬 대 병렬 변환기(38)내로 로드된다. 신호 WCK의 다음에 연속하는 펄스의 입상부와 일치하여, 메모리 순차 회로(22)는 32개의 4비트 픽셀 값을 변환기(38)로부터 입력 래치(40)로 전송하도록 신호 WLD를 펄스한다. 동시에, 회로(22)는 직렬 대 병렬 변환기(38)로 인가된 픽셀을 계수하는 내부 계수기(도시 안됨)를 리세트하며 메모리 기록 작동을 예정한다.
제2a도에 도시된 예에서, 직렬 대 병렬 변환기(38)의 내용이 래치(40)로 전송되는 시간은 시간 TA1이후 마스터 클럭 신호 CLK의 32주기이다. 이것은 또한 어드레스 AR0를 갖는 블록 메모리 셀 어레이(50)로부터 판독된 픽셀 데이타 값이 출력 단자(DO0내지 DO3)를 통해 공급되는 시간이다. 따라서, 회로(22)가 신호 WLD를 펄스하는 동일한 시간에, 회로는 출력 버퍼 래치(52)의 내용을 병렬 대 직렬 변환기(54)로 전송하기 위해 신호 RLD를 펄스한다. 이때, 회로(22)는 또한 다음 판독 작동을 예정한다. 동시에, 외부적으로 공급된 판독 클럭 게이트 신호 GR 및 출력 인에이블 신호 OE는 논리 0 값을 갖도록 변화되어, 신호 RCK 및 삼상 상태 게이트(56)를 인에이블시킨다. 신호 RCK와 동기적인, 병렬 대 직렬 변환기(54)에서 보유된 32개 4비트 픽셀 값은 출력 단자(DO0내지 DO3)를 통해 제공된다.
시간 TC4에서, 판독 작동 및 기록 작동이 예정된다. 기록 작동이 최고 순위를 갖기 때문에, 기록 작동은 메모리 순차 회로(22)에 의해 시작된다. 시간 TC4에서, 신호 MC는 멀티플렉서(30)를 조절하여 기록 어드레스 레지스터(26)에서 보유된 기록 어드레스 값 AW0를 메모리 어드레스 레지스터(31)로 인가하도록 회로(22)에 의해 변화된다. 시간 TC4이후 한 마스터 클럭 주기에서, 회로(22)는 어드레스 값 AW0를 레지스터(31)내로 로드하도록 신호 LD4를 펄스한다. 시간 TC4이후 두 마스터 클럭 주기에서, 메모리 순차 회로(22)는 신호 ENW를 논리 0 값으로 변화시켜, 마스터 클럭 신호의 다섯 주기동안, 래치(40)에 의해 보유된 32개의 4비트 픽셀 값을 데이타 버스 I/O상으로 게이트 한다.
신호 ENW가 논리 0 값을 갖는 시간 간격 동안, 이들 32 픽셀 값은 메모리 저장 셀의 어드레스된 블록내에 기록된다. 시간 TC4이후 일곱 마스터 클럭 사이클에서, 신호 CK2는 증분 회로(32)로부터 증분된 기록 어드레스 값을 기록 어드레스 레지스터(26)로 로드하도록 펄스된다.
제2b도를 참조하면, 시간 TC5에서, 메모리 기록 작동은 완료되고 메모리 판독 작동은 예정된다. 시간 TC5이전에 한 마스터 클럭 사이클의 1/2인 시간 TA3에 공급된 판독 및 기록 어드레스 값 AR1및 AW1은 판독 및 기록 어드레스 레지스터(24 및 26)로 아직까지 전파되지 않는다. 따라서, 시간 TC5에서 시작된 판독 작동은 새롭게 제공된 판독 어드레스 값 AR1보다 차라리 판독 어드레스 레지스터(24)로부터 증가된 판독 어드레스 값(예를들면, AR0+1)을 이용한다.
어드레스 값 AR0+1은 시간 TC5후의 한 마스터 클럭 주기를 메모리 순차 회로(22)에 의해 방사된 신호LD4에 의해 판독 어드레스 레지스터(24)에서 메모리 어드레스 레지스터(31)로 전송된다. 새롭게 제공된 판독 및 기록 어드레스 값은 상기 설명한 바와 같이 신호 SELR, SELW, LD1 및 LD2를 메모리 순차 회로(22)에 의해 펄스하므로써 시간 TC5후에 2와 1/2의 마스터 클럭 주기(또는 시간 TA3후의 세 클럭 주기)를 각각의 판독 및 기록 어드레스 값에 로드시킨다.
시간 TC5에서 시작된 판독 작동은 메모리 순차 회로(22)가 TC5후에 증가된 어드레스 값을 레지스터(24)에 로드시키기 위해 신호 LD1을 일곱 마스터 클럭 사이클로 펄스하는 것을 제외하고는 기록 작동처럼 동일한 방식으로 진행한다. 메모리 순차 회로는 새롭게 로드된 어드레스 값 AR1및 AW1를 막기 위해 신호 LD1과 LD2를 새로운 어드레스 값이 공급되는 것과 같이 진행이 되는 판독이나 기록 작용으로부터 증가된 어드레스 값에 의해 과기록을 못하게 한다. 신호 LD1 및 LD2는 새롭게 로드된 어드레스와 제어 신호가 논리 1일때만 불가능하다. 상기 경우에 새롭게 공급된 어드레스 값을 이용하는 판독 및 기록 작동은 현재에 예정된 판독 및 기록 작동후에 발생한다. 제어 값 MF가 논리 0일때, 순차 회로(22)는 현재 예정된 기록 작동을 무시하는 새로운 판독 작동을 계획한다. 부가하면, 다음의 메모리 기록 작용을 연기하는 신호 WCK의 펄스를 부합시키는 내부 계수기를 리세트한다.
시간 TB1은 시간 TB0후에 32 마스터 클럭 주기이다. 시간 TB0와 TB1사이의 시간 간격에서, 32개의 4비트 픽셀 값은 병렬이 직접 변환기(54)에 의해 제공되었다. 따라서, 시간 TB1후에 신호 CLK의 제1펄스를 입상부에 일치시키므로써, 메모리 순차 회로(22)는 출력 래치(52)에 저장된 32개의 4비트 픽셀 값을 병렬 대 직렬 변환기(54)로 및 직렬 대 병렬 변환기(38)에 보존된 32개의 4비트 픽셀 값을 입력 래치(40)로 전송시키기 위해 신호 RLD 및 WLD를 펄스화시킨다. 또한 메모리 순차 회로(22)는 시간 TB1후에 한 마스터 클럭 주기로 판독 작동 및 기록 작동을 계획한다.
시간 TB1과 TB2사이의 데이타 입력 단자(DI0내지 DI3)에 인가된 4비트 픽셀 값은 기록 어드레스 값 AW1에 의해 어드레스된 픽셀 값 저장 셀의 블럭내로 기록된다. 상기 실시예는 데이타 입력 속도를 변화시키기 위해 신호 GW가 어떻게 이용될 수 있는가를 도시한다. 상기 예에서, 시간 TB1다음 메모리 시스템에 인가된 픽셀 값은 1:2로 서브 샘플되어진다. 상기 서브 샘플링은 마스터 클럭 신호 CLK의 주파수의 1/2인 주파수를 가지며 쌍레벨로 신호 GW를 변화시켜서 이루어진다. 1/2까지 압축된 영상을 발생시키도록 메모리 셀 어레이(50)내에 저장된 픽셀 데이타의 라인을 압축하기 위해 수행된다. 서브 샘플링은 기록 클럭 게이트 신호 GW와 같은 마스터 클럭 신호의 1/2 주파수인 주파수를 갖고 있는 바이레벨 신호를 인가하여서 실행된다. 상술한 바와 같이, 신호 WCK는 마스터 클럭 신호 CLK의 논리 AND 및 신호 GW의 반전된 변형이다. 신호 WCK는 픽셀 값이 직렬 대 병렬 변환기(38)내로 로드되는 것을 결정한다. 메모리 순차 회로(22)는 수집된 픽셀 값을 입력 래치(40)로 전송시키는 것을 결정한다. 시간 TB1후에 신호 WCK는 25% 듀티 사이클과 신호 CLK의 주파수의 1/2인 주파수를 갖고 있는 클럭 신호이다. 상기 신호에 응답하여, 직렬 대 병렬 변환기는 입력 단자(DI0내지 DI3)에 인가된 4비트 픽셀 값중의 다른 하나만 저장한다. 상기 저장된 픽셀 값은 클럭 신호 CLK를 입상부에 일치시켜서 발생하는 것이다.
시간 TC8에서, 기록 요구와 판독 요구는 의존한다. 상술한 우선 순위 예정에 따라, 기록 요구는 TC8에서 시작된다. TB 0와 TB1사이의 간격에서 메모리 시스템에 인가된 32개 4비트 픽셀 값은 시간 TA3에 로드된 기록 어드레스 값 AW1에 의해 어드레스된 픽셀 저장 셀의 블럭내로 기록된다. 상기 기록 작동은 시간 TC4에서 시작된 것과 같은 동일 방식으로 수행된다. 따라서, 상세하게 기술을 하지 않는다.
시간 TC8은 이전에 리푸레쉬 작동이 계획된 시간인 시간 TC0후에 64 마스터 클럭 사이클이다. 메모리 시스템이 64 마스터 클럭 사이클마다 비트 저장 셀의 한 열을 리푸레쉬하기 위해 설계되기 때문에, 리푸레쉬 작동은 시간 TC8에서 예정된다.
시간 TC9에서, 메모리 순차 회로(22)는 메모리 셀 어레이(50)로부터 판독 어드레스 값 AR1으로 어드레스된 32개의 4비트 픽셀 값을 출력 래치(52)로 전송시키기 위해 판독 작동을 시작한다. 상기 판독 작동은 시간 TC0에서 시작된 것과 같은 동일 방식으로 수행되므로써 상세한 설명은 하지 않는다.
시간 TC8에서 계획된 리푸레쉬 작동은 시간 TC10에서 수행된다. 상기 리푸레쉬 작동은 시간 TC1에서 시작된 것과 같은 동일 방식으로 처리한다. 따라서 상세한 설명은 하지 않는다.
시간 TB2는 시간 TB1후에 클럭 신호 RCK의 32주기이다. 시간 TB2에서, 시간 TB1후에 곧 병렬 대 직렬 변환기(54)에 전송되었던 32개의 4비트 픽셀 값의 모두는 출력 단자(DO0내지 DO3)를 통해 변환기(54)에 제공되었던 것이다. 시간 TB1후에 마스터 클럭 신호의 제1펄스를 입상부에 일치시켜서, 메모리 순차 회로(22)는 래치(52)내에 보유된 32개의 4비트 픽셀 값을 병렬 대 직렬 변환기(54)내로 전송시키기 위해 신호 RLD를 펄스한다. 상기 예에서, 상기 값은 이전 픽셀 값이 제공되었던 것의 1/2 비로 출력 단자(DO0내지 DO3)에서 제공되어진다. 예를들면, 확대된 영상을 발생시키기 위해 메모리 시스템에 제공된 비디오 샘플 라인을 확장시키는 것은 바람직하다. 샘플 라인의 확장은 신호 CLK의 1/2 주파수인 주파수를 갖고 있는 바이레벨 신호가 되도록 판독 클럭 게이트 신호 GR를 변화시켜서 실행된다. 상기 신호 GR는 25% 듀티 사이클과 신호 CLK의 주파수의 1/2인 주파수를 갖도록 신호 RCK를 변화시킨다. 상기 신호 RCK에 응답하여, 병렬 대 직렬 변환기(54)는 바람직한 비로 32개의 4비트 픽셀 값을 제공한다.
메모리 순차 회로(22)가 각각의 신호 RCK와 WCK의 32 펄스를 계수한 후에 판독 및 기록 작동을 계획 하기 때문에, 어떠한 새로운 기록 작동도 TB1후에 64 마스터 클럭 사이클 시간(도시되지 않음)까지 예정되지 않으며 새로운 판독 작동도 TB2후에 64 마스터 클럭 사이클 시간(도시되지 않음)까지 예정되지 않는다.
상술한 것처럼, 판독 클럭 게이트 신호 GR과 기록 클럭 게이트 신호 GW는 데이타가 제1도에 도시된 메모리 시스템으로부터 판독 및 메모리 시스템내로 기록될때 어떤 비율로든 제어하기 위해 사용된다. 값을 직렬 대 병렬 변환기(38)에 로드시키며 값을 병렬 대 직렬 변환기(54)에 제공하는 클럭 신호는 전송이 마스터 클럭 펄스의 연부에서만 발생하기 때문에 마스터 클럭 신호에 동기화된다. 그렇지만, 실제 데이타 입력 및 출력은 비동기적이다. 데이타는 마스터 클럭 주파수의 양호한 비인 소정의 주파수로 메모리 시스템에 의해 제공 또는 인가된다.
상기 메모리 시스템이 비디오 신호 처리에 관련하여 기술되는 동안에, 컴퓨터 데이타 처리 응용에 사용할 수 있다는 것을 알 수 있다. 예를 들면, 각각 다른 데이타비로 동시 및 준동기적으로 연속적인 데이타 열을 기록 및 판독할 수 있는 능력은 기계적 매체 저장 소자를 위한 프린터나 에뮬레이터, 예를들면, "램 디스크" 장치와 같은 마이크로 컴퓨터와 주변 장치 사이의 데이타 버퍼로서 상기 메모리 시스템을 제작할 수 있다.

Claims (7)

  1. 각 블럭은 특유의 어드레스를 가지고 있으며 D 데이타 값을 저장하기 위한 D 데이타 저장 요소를 포함하고 있는 블럭 중심의 데이타 저장 수단(block oriented data storage means)(50과, 미리 설정된 주파수를 가지는 시스템 클럭 신호(CLK)를 수신하는 수단과, 상기 데이타 저장 수단과의 데이타 전송을 위한 버퍼 회로 및 , 상기 데이타 저장 수단과 상기 버퍼 회로에 결합된 제어 수단을 구비하며, 단일의 집적 회로로서 실현되는 디지탈 데이타 메모리 시스템에 있어서, 출력 클럭 게이트 신호(GR)를 수신하는 수단과, 상기 시스템 클럭 신호의 전이에 동기되는, 전이를 가지는 출력 클럭 신호(RCK)를 발생하도록 상기 시스템 클럭 신호(CLK)와 상기 출력 클럭 게이트 신호를 결합하는 수단(23,27)을 더 포함하여, 상기 출력 클럭 신호는 상기 출력 클럭 게이트 신호에 의해서 한정되는 소정 시간 간격동안 금지되며, 상기 버퍼 회로는, 상기 데이타 저장 수단에 결합되어, 상기 데이타 저장 수단에 의해서 제공되는 D 데이타 값을 유지하는 데이타 래칭 수단(52A 내지 52D) 및, 병렬 입력 포트와 직렬 출력 포트를 가지며, 상기 데이타 래칭 수단으로부터 상기 D 데이타 값을 병렬로 수신하고, 상기 직렬 출력 포트를 통해서 상기 출력 클럭 신호의 D 연속값과 동기로 상기 수신된 D 데이타 값을 순차적으로 제공하는 시프트 레지스터 수단(54A 내지 54D)을 구비하는 일련의 출력 데이타 유지 시테에지들(a succession of output data retaining stages)을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  2. 제1항에 있어서, 상기 시프트 레지스터 수단(54A 내지 54D)은 상기 출력 클럭 신호의 D 연속 펄스의 제1센스(sense)의 전이에 응답하여 상기 직렬 출력 포트를 통해서 상기 수신된 D 데이타 값을 각각 제공하고, 상기 시프트 레지스터 수단은 상기 D 연속 펄스 바로 후에 발생하는 펄스 신호의(상기 제1센스와 반대인) 제2센스의 전이에 응답하여 상기 데이타 래칭 수단으로부터 D 데이타 값을 병렬로 수신하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  3. 제1항에 있어서, 입력 클럭 게이트 신호(GW)를 수신하는 수단과, 상기 시스템 클럭 신호의 전이에 동기되는, 전이를 가지는 입력 클럭 신호(WCK)를 발생하도록 상기 시스템 클럭 신호(CLK)와 상기 입력 클럭 게이트 신호를 결합하는 수단(21,25)을 더 포함하며, 상기 입력 클럭 신호는 상기 입력 클럭 게이트 신호에 의해서 정의되는 소정 시간 간격동안 금지되고, 상기 버퍼 회로는, 직렬 입력 포트와 병렬 출력 포트를 가지며, 상기 입력 클럭 신호의 D 연속 펄스와 동기로 D 데이타 입력 값을 수신하고, 상기 병렬 출력 포트를 통해서 상기 수신된 D 데이타 값을 순차적으로 제공하는 시프트 레지스터 수단(38A 내지 38E) 및, 상기 시프트 레지스터와 상기 블럭 중심 데이타 저장 수단에 결합되어, 상기 D 데이타 값을 상기 블럭 중심 데이타 저장 수단에 병렬로 제공하는 데이타 래칭 수단(40A 내지 40E)를 구비하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  4. 제3항에 있어서, 상기 시프트 레지스터 수단(38A 내지 38E)은 상기 입력 클럭 신호의 D 연속 펄스의 제1센스의 전이에 응답하여 상기 D 데이타 입력 값을 각각 저장하고, 상기 데이타 래칭 수단(40A 내지 40E)은 상기 D 연속 펄스 바로 후에 발생하는 펄스 신호의(상기 제1센스와 반대인) 제2센스의 전이에 응답하여 상기 시프트 레지스터 수단으로부터 상기 D 저장된 데이타 값을 병렬로 수신하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  5. 제1항 또는 제3항에 있어서, 상기 클럭 게이트 신호(GW ; GR)는 능동의 로우 신호이고, 상기 결합 수단은 대응하는 능동의 하이 클럭 게이트 신호를 발생하도록 상기 클럭 게이트 신호를 반전하는 수단(21 ; 23) 및, 상기 클럭 신호를 발생하도록 논리 AND 함수에 따라서 상기 시스템 클럭 신호와 상기 능동의 하이 클럭 게이트 신호를 결합하는 수단(25 ; 27)을 포함하는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  6. 제1항 또는 제3항에 있어서, 상기 입력 또는 출력 클럭 신호(WCK ; RCK)는 소정 주파수의 상기 시스템 클럭(CLK)과 다른 주파수를 가지는 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
  7. 제6항에 있어서, 상기 입력 또는 출력 클럭 신호(WCK ; RCK) 주파수는 상기 시스템 클럭 주파수(CLK)의 일부분인 것을 특징으로 하는 디지탈 데이타 메모리 시스템.
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