JPH02276091A - 画像信号記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョンやＶ　”ｒ　Ｒ等において、デ
ィジタル画像信号を記憶する画像信号記憶装置に関する
ものである。

従来の技術 一般に、従来の画像信号記憶装置は第２図に示すように
回路構成されており、書き込み・読み出し型の記憶素子
（以下ＲＡＭという）１は、（Ｎビット×Ｍアドレス）
個のメモリセル２を配列し、Ｎビットの信号入力線３お
よびＮビットの信号出力線４を有している。ＲＡＭ１の
書き込みアドレスを制御するだめの書き込みアドレスデ
コーダ５は、書き込みアドレス線６に書き込み信号を出
力し、ＲＡＭＩの読み出しアドレスを制御するための読
み出しアドレスデコーダ７は、読み出しアドレス線８に
読み出し信号を出力する。書き込みアドレスレコーダ５
の入力信号は、アドレス信号発生回路９からＭビットの
信号線１０を通じて送り出されたもので、読み出しアド
レスデコーダ７の入力信号は、アドレス信号発生回路９
からＭビットの信号線１１を通じて送り出されたもので
ある。

画像信号をＲＡＭ１に記憶させるには、アドレス信号発
生回路９からＭビットの信号線１０のいずれかを通じて
アドレスデコーダ５に信号を送り込む。そして、アドレ
スデコーダ５から書き込みアドレスｉａ６に書き込み信
号が送り込まれることにより、ＲＡＭ１の指定されたア
ドレスのメモリセルが書き込み可能な状態になる。この
状態でＮビットの信号入力線３を通じて画像信号を入力
させると、当該メモリセル２内に画像信号が記憶される
。

メモリセル２内に記憶されている画像信号を読み出すに
は、アドレス信号発生回路９からＭビットの信号線１１
のいずれかを通じてアドレスデコーダ７に信号を送り込
む。そして、アドレスデコーダ７から読み出しアドレス
線８に読み出し信号が出力されることにより、ＲＡＭ１
の指定されたアドレスのメモリセルが読み出し可能な状
態になり、Ｎビットの信号出力線４を通じて画像信号が
とり出される。

発明が解決しようとする課題 かかる回路構成、とくに多数のアドレスのメモリセルに
画像信号を順次に書き込みまたはメモリセルから画像信
号を読み出す回路をＬＳＩで構成すると、アドレス信号
発生回路や同回路から書き込み・読み出しアドレスデコ
ーダにいたる信号線の構成が大規模になるので、ＬＳＩ
のチップ面積が非常に大きくなる。

課題を解決するための手段 本発明によると、多数のメモリセルを配列してなる記憶
素子と、この記憶素子の各列メモリセルに対して書き込
みアドレス信号を与える多数の書き込みアドレスデコー
ダと、各列のメモリセルに対して読み出しアドレス信号
を与える多数の読み出しアドレスデコーダと、前記書き
込みアドレスデコーダおよび前記読み出しアドレスデコ
ーダにクロック信号および書き込み・読み出し開始信号
を与えるアドレス信号発生回路とを備える。そして、前
記書き込みアドレスデコーダおよび前記読み出しアドレ
スデコーダにそれぞれ遅延回路を有せしめる。

作用 このように構成すると、書き込みアドレスデコーダの出
力を読み出しアドレスデコーダの入力となし得るので、
アドレス信号発生回路が出力すべき信号の種類および回
路素子を削減できるのみならず、アドレス信号発生回路
からアドレスデコーダにいたる信号線も大幅に削減する
ことができる。

実施例 つぎに、本発明を図面に示した実施例とともに説明する
。

第１図に示すように、書き込み・読み出し型記憶素子た
るＲＡＭ１２は、多数のメモリセル１３〜２０を有し、
信号入力線２１を通じて入力された画像信号の記憶をな
す。２２は信号出力線を示す。

書き込みアドレスデコーダ２３〜２６から書き込みアド
レス線２７〜３０に信号が出力されると、それによって
指定されたアドレスのメモリセルが書き込み可能な状態
になり、また、読み出しアドレスデコーダ３１〜３４か
ら読み出しアドレス１Ｊ１３５〜３８に信号が出力され
ると、これによって指定されたアドレスのメモリセルが
読み出し可能な状態になる。

書き込みアドレスデコーダ２３〜２６および読み出しア
ドレスデコーダ３１〜３４の各内部の遅延回路は、書き
込みクロック線３９と読み出しクロック線４０とから入
力される信号によって制御を受ける。アドレス信号発生
回路４１は書き込みクロック信号および読み出しクロッ
ク信号ならびに読み出し・書き込み開始信号を出力する
。この読み出し・書き込み開始信号は、開始信号線４２
によって読み出しアドレスデコーダ３１に入力され、こ
のアドレスデコーダ３１は、受けとった信号を読み出し
クロック線４０からのクロック信号で与えられたタイミ
ングでもって読み出しアドレス線３５にアドレス信号を
出力し、（１，１）のメモリセル１３から（Ｎ、　１　
）のメモリセル１４までの、つまり、アドレス１のＮ個
のメモリセルを読み出し可能な状態にする。このため、
当該メモリセルに記憶されていたＮビットの信号が出力
信号線１２を通じて出力される。

読み出しアドレス線３５に出力された読み出し信号は、
書き込みアドレスデコーダ２３に入力される。アドレス
デコーダ２３は、受けとった信号を書き込みクロック線
３９からのクロック信号で与えられたタイミングでもっ
て書き込みアドレス線２７にアドレス信号を出力し、（
１，１）のメモリセル１３から（Ｎ、　１　）のメモリ
セル１４までの、つまり、アドレス１のＮ個のメモリセ
ルを書き込み可能な状態にする。この状態において信号
入力線２１を通じ入力されたＮビットの画像信号は、書
き込み可能となったＮ個のメモリセルに記憶される。

書き込みアドレス線２７に出力された書き込み信号は、
読み出しアドレスデコーダ３２に入力されるのであり、
以下同様にしてアドレス２のＮ個のメモリセル（１，２
）〜（Ｎ、２）から、アドレスＭのＮ個のメモリセル（
１，Ｍ）〜（Ｎ、Ｍ）までが、順次に読み出し可能な状
態または書き込み可能な状態へ移行していく。

以上の動作によって、信号入力線２１を通じ入力された
画像信号は、ＲＡＭ１２のアドレス１がらアドレス２Ｍ
まで順次に記憶され、また、信号出力線２２からはＲＡ
Ｍ１２のアドレス１からアドレスＭまでに記憶されてい
た信号が順次に出力される。

なお、クロック線３９に出力される信号の位相とクロッ
ク線４０に出力される信号の位相とを逆転できるように
すると、読み出しアドレスデコーダと書き込みアドレス
デコーダとをマスター・スレーブの関係にすることがで
きる。

また、前述の実施例では、書き込みクロック線と読み出
しクロック線とを分けたが、ＲＡＭへの書き込みおよび
ＲＡＭからの読み出しのタイミングによっては、クロッ
ク線を共用にすることも可能である。さらに、ＲＡＭは
ＮＭＯ８，ＣＭＯＳ等のプロセスや、ダイナミック型、
スタティク型等に関係なく、いかなる種類でもよい。

発明の効果 以上のように本発明によると、アドレス信号発生回路の
構成を簡素化できるのみならず、同回路からアドレスデ
コーダにいたる信号線を少なくすることができる。

【図面の簡単な説明】

第１図は本発明を実施した画像信号記憶装置の回路図、
第２図は従来の画像信号記憶装置の回路図である。 １２・・・・・・ＲＡＭ、１３〜２０・・・・・・メモ
リセル、２１・・・・・・信号入力線、２２・・・・・
・信号出力線、２３〜２６．３１〜３４・・・・・・ア
ドレスデコーダ、２７〜３０．３５〜３８・・・・・・
アドレス線、３９．４０・・・・・・クロック線、４１
・・・・・・アドレス信号発生回路、４２・・・・・・
開始信号線。

Claims (1)

【特許請求の範囲】
1. 多数のメモリセルを配列してなる記憶素子と、この記憶
   素子の各列メモリセルに対して書き込みアドレス信号を
   与える多数の書き込みアドレスデコーダと、各列のメモ
   リセルに対して読み出しアドレス信号を与える多数の読
   み出しアドレスデコーダと、前記書き込みアドレスデコ
   ーダおよび前記読み出しアドレスデコーダにクロック信
   号および書き込み・読み出し開始信号を与えるアドレス
   信号発生回路とを備え、前記書き込みアドレスデコーダ
   および前記読み出しアドレスデコーダはそれぞれ遅延回
   路を有していることを特徴とする画像信号記憶装置。