JPS61170994A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型）ＣＡＭ（ランダム・アク
セス・メモリ）忙関するもので、例えば、ニブルモード
動作が可能なダイナミック型ＲＡＭに利用して有効な技
術忙関するものである。

〔背景技術〕

例えば、ダイナミックｆｉ　ＲＡＭにおいては、１ビッ
トの単位でアクセスする方式の他、ニブルモードと呼ば
れるアクセス方式が提案されている（例えば、（株）日
立製作所が、昭和５８年９月に発行した「日立ＩＣメモ
リデータブック」の頁３０７〜頁３２０参照）。このニ
ブルモードにおいて、４ビツトのデータは、カラムアド
レスストローブ信号ＣＡＳＫ同期し℃動作するシフトレ
ジスタ又はバイナリカウンタの計数出力により形成され
た選択信号によってシリアルに出力される。

上記ニブルモードでは、４ビツトのデータの読み出しに
次いて更に４ビツトの読み出しを行う必要がある場合、
カラム系の選択回路を一旦リセットしてイニシャルアド
レスを供給する必要がある。

しかしながら、この場合、４ビツトづつの読み出しの間
で、比較的長時間を費やすことになってしまう。

〔発明の目的〕 この発明の目的は、高速連続アクセス機能を行別したダ
イナミック型１’ＬＡＭＹ提供することＫある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかｋなるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、読み出しそ−ドの時忙カラムアドレスストロ
ーブ信号の変化に同期して変化する内部アドレス信号に
従って複数の共通データ線に読み出された信号を増幅し
かつそれを保持する複数のメインアンプと、かかるメイ
ンアンプの出力を時系列的に出力させるメインアンプ制
御回路と、上記複数のメインアンプの時系列的な読み出
し動作の途中において、アドレス歩進動作を行う内蔵の
アドレスカウンタと、かかるアドレスカウンタによりて
カラムスイッチの切り換えを行５カラム選択回路とを設
けるものである。　　　　　　　　　　　　　　　　−
〔実施例〕 第１図には、この発明に係るダイナミック型ＲＡＭのブ
ロック図が示されている。

この実施例の）ＣＡＭは、ロウ系アドレス信号及びカラ
ム系アドレス信号が多重化（マルチプレクサ）されて供
給されるアドレス端子群ＡＴ、回路の接地電位が供給さ
れる基準電位端子ＧＮＤ、＋５ボルトのような電源電圧
が供給される電源端子■ＣＣ、ロウアドレスストローブ
（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）
信号及びライトエネーブル（ＷＥ）信号が供給される制
御端１）ｏｕｔ及びデータ入力端子Ｄｉｎ″４１：持つ
。

この実施例のＲＡＭは、また、特ＫＩＩＪ限されないが
、２つに分割されたメモリアレイＭ−Ａ）ｔＹｌ及びＭ
−Ａ）ＬＹ２、メモリアレイＭ−ＡＲＹＩ及びＭ−ＡＲ
Ｙ２のそれぞれに一対一対応にされたロウアドレスデコ
ーダＲ−ＤＣＲＩ及びＲ−ＤＣＨ２、メモリアレイＭ−
ＡＲＹＩとＭ−ＡＲＹ２との間に配置されたカラムアド
レスデコーダＣ−ＤＣＲ、ロウアドレスデコーダＲ−Ｄ
ＣＲＩ及びＲ−ＤＣＨ２に対応されたロウアドレスバッ
ファＲ−ＡＤＢ、カラムアドレスデコーダＣ−ＤＣＨに
対応されたカラムアドレスバッファＹ−ＡＤＢ、メイン
アンプＭＡＯないしＭＡ３、入出力回路Ｉ１０、及び後
で説明するような種々のタイミング信号を形成するタイ
ミング発生回路ＴＧを持つ。

この実施例のＲＡＭは、高速連続アクセス動作を可能と
するために、更に、図示されるようなマルチプレクサＭ
ＰＸ及びカウンタＣ０ＵＮＴを持つＯ この実施例のＲＡＭを構成する各回路素子は、公知の０
ＭＯ３（相補型ＭＯ８）集積回路の製造技術によって、
１個の単結晶シリコンのような半導体基板上において形
成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板く形成される。Ｎチャンネル絶縁ゲ
ート電界効果トランジスタ（以下ＭＯ８ＦＥＴと称する
）は、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたボリシリコンからなるようなゲート電極から構成さ
れる。ＰチャンネルＭＯ５ＦＥＴは、上記半導体基板表
面に形成されたＮ型ウェル領域に形成される。これによ
って、半導体基板は、その上に形成された複数のＮチャ
ンネルＭＯ８ＦＥＴの共通の基板ゲートを構成する。Ｎ
型ウェル領域は、その上に形成されたＰチャンネルＭＯ
３ＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯ８
ＦＥＴの基板ゲートすなわちＮ型ウェル領域は、電源端
子Ｖｃｃに結合される。特に制限されないが、図示しな
い内蔵の基板バックバイアス電圧発生回路は、集積回路
の外部端子を構成する電源端子Ｖｃｃと基準電位端子も
しくはアース端子との間にガロえられる＋５Ｖのような
正電源電圧に応答して、上記半導体基板に供給すべき負
のバックバイアス電圧を発生する。これによって、Ｎチ
ャンネルＭＯ８ＦＥＴの基板ゲートにバックバイアス電
圧が加えられる。その結果として、ＮチャンネルＭＯ８
ＦＥＴのソース、ドレインと半導体基板間の接合容量（
薔生容量）が減少させられるため、動作の高速化が図ら
れる。

メモリアレイＭ−ＡＲＹ１は、特に制限されないが、２
交点方式もしくは折り返えしビット線（データａ＞方式
をもって構成され、図面の横方向に互いに平行に延長さ
れた複数の相補データ線もしくは相補ビット線と、図面
の縦方向に延長された複数のワード線ＷＯ，Ｗｌ、Ｗ２
及びダミーワード線を含むロウ系アドレス選択線と、そ
れぞれのデータ入出力端子がそれぞれ忙対応されたデー
タ線に結合されかつそれぞれの選択端子がそれに対応さ
れたワード線に結合された複数のメモリセルと、複数の
ダミーセルとから構成される。メモリセルのそれぞれは
、後で第２図によって詳細に説明するように、１ＭＯ８
）ランラスタ／セル構成のダイナミック型メモリセル、
すなわち、選択スイッチもしくは伝送ゲート素子として
のＭＯＳＦＥＴと、それに直列接続された情報保持手段
　　　　　　−としてのＭＯＳキャパシタから構成され
る。

メモリアレイＭ−ＡＲＹＩＫは、センスアンプＳＡＩ、
プリチャージ回路ＰＣＩ及びカラムスイッチ回路Ｃ−８
ＷＩが結合されている。メモリアレイＭ−ＡＲＹＩ及び
それに結合された上記各回路の詳細は、後で第２図にも
とづいて詳細に説明される。

センスアンプＳＡＩ及びプリチャージ回路ＰＣ１の機能
は、良く知られたダイナミックメモリのそれと実質的に
同様である。

すなわち、プリチャーシロ路ＰＣＩは、メモリセルから
読み出される微小レベルのデータ信号の増幅が可能とな
るようＫするために、メモリのアクセスの開始において
、メモリアレイＭ−ＡＲＹ１の各相補データ線の電位を
プリチャージレベルにさせる。

センスアンプＳＡＩは、データの書込み／読み出し動作
の時には、タイミング信号φｐａにより選択的に動作状
態とされる。ワード線の選択動作によって一方のデータ
線に結合されたメモリセルから読み出された微小読み出
し電圧は、その電圧とダミーワード線の選択動作に裏っ
て他方のデータ線に結合されたダミーセルによって設定
された基準電圧と参照するセンスアンプによって増幅さ
れる。これによって相補データ線がハイレベル／ロウレ
ベルに増ｌ１ｌ１８れる。特に制限されないが、このセ
ンスアンプを構成する単位の回路は、第２図から明らか
となるようにＣＭＯＳラッチ回路により構成される。

この実施例に従うと、特に１１１Ｊ＠されないが、メモ
リアレイＭ−ＡＲＹＩＫ対して同時ＩＣ２ビツトのデー
タをアクセスすることができるようにするために、メモ
リアレイＭ−ＡＲＹ１に対して２組の共通相補データ線
、すなわちＣＤＯ，ＣＤＯ。

ＣＤＩ及びＣＤＩが設けられて〜・る。カラムスイッチ
回路ｃ−ｓｗｔは、後で第２図ＩＣよって説明するよう
に、それが動作されたときく、メモリアレイＭ−ＡＲＹ
Ｉの２組の相補データ線を同時に２組の共通相補データ
線ＣＤＯないしＣＤＩＫ結合させる構成忙されている。

メモリアレイＭ−ＡＲＹ２は、メモリアレイＭ−ＡＲＹ
１と同様な構成にされ、それに結合されるセンスアンプ
ＳＡ２、プリチャージ回路ＰＣ２及びカラムスイッチ回
路Ｃ−８Ｗ２は、メモリアレイＭ−ＡＲＹＩに結合され
るそれぞれと同様な構成にされる。

この実施例のようなアドレスマルチプレクス方式のＲＡ
Ｍにおいて、アドレス入力端子ＡＴには、ロウアドレス
ストローブ信号ＲＡＳＫ同期してロウアドレス信号（以
下アドレス信号ＡＸのように記す）が供給され、カラム
アドレス信号ＣＡＳに同期してカラムアドレス信号（以
下アドレス信号ＡＹのよう忙記す）が供給される。

ロウアドレスバッファＲ−ＡＤＢは、その動作が、メモ
リのアクセスの開始時に発生されるタイミング信号φｃ
ｒ、すなわちロウアドレスストローブ信号ＲＡＳの立下
りに同期してタイミング発生回路ＴＧから発生されるタ
イミング信号φｃｒによって制御される。これによって
ロウアドレスバッファＲ−ＡＤＢは、外部端子ＡＴに供
給されるｎビットのアドレス信号ＡＸを、ロウアドレス
ストローブ信号ＲＡＳに同期して取り込み、それに厄じ
て内部相補アドレス信号ａｘｏ　〜ａＸｎ　Ｙ形成する
。

上記相補アドレス信号ａＸｏ−ａｘｎのうち、特定のビ
ット、例えば最上位ビットａｘｎを除いた相補アドレス
信号ａｘＯ〜ａｘｎ−１は、ロウアドレスデコーダＲ−
ＤＣＲＩ、）Ｌ−ＤＣＲ２に送出される。１ビツトの内
部相補アドレス信号ａｘｍは、ニブル動作制御信号とみ
なされ、後述のカウンタＣ０ＵＮＴ、タイミング発生回
路ＴＣ及びマルチプレクサＭＰＸに供給される。なお、
例えば非反転アドレス信号ａｘＱと、これと逆相の反転
アドレス信号ａｘＱとを上記アドレス信号ａｘＱρよう
に表わす。

後で説明する他の信号も同様な表記法に従って以下の説
明及び図面において示されている。

ロウアドレスデコーダＲ−ＤＣＲＩは、メモリアレイＭ
−ＡＲＹＩのワード線ＷＯないしＷ２及びダミーワード
ａｋそれぞれ一対一対応をもって結合された複数の出力
端子を持って〜・る。ロウアドレスデコーダＲ−ＤＣＲ
２は、同様ｋ、メモリ　　　　　　　ＪアレイＭ−ＡＲ
Ｙ２のワード線及びダミーワード線に結合された複数の
出力端子を持って（・る。

これらのロウアドレスデコーダＲ−ＤＣＩ−Ｌｌ及びＲ
−ＤＣＲ２は、その動作がワード線選択タイ。

ミンク信号φＸによって制御され、ロウアドレスバッフ
ァＲ−ＡＤＢから供給される内部相補アドレス信号ａｘ
Ｑないしａｘｎ−１をデコードする。これｋよつ℃、メ
モリアレイＭ−ＡＲＹ１及びＭ−ＡＲＹ２の複数のワー
ド線及びダミーワード線のうちの内部相補アドレス信号
ａｘＱないしａｘｎ−１に対応された１本ずつのワード
線及びダミーワード線は、ワード線選択タイミング信号
φＸに同期されて同時に選択レベルにされる。

カラムアドレスバッファＣ−ＡＤＢは、その動作がタイ
ミング発生回路ＴＧのタイミング信号φＣＧによって制
御され、カラムアドレスストローブ信号ＣＡＳＫ同期し
てアドレス入力端子釦供給されたアドレス信号ＡＹを受
け、内部相補アドレス信号ａｙＯ〜ａｙｎを形成する。

タイミング信号φＣＣは、メモリのアクセスが開始され
たときのカラムアドレスストローブ信号ＣＡＳの最初の
立下りに同期して発生される。内部相補アドレス信号の
実施例における最上位ビットの信号ａｙｎは、ニブル動
作制御信号とみなされる。内部相補アドレス信号ａｙＱ
ないしａｙｎ−１は、マルチプレクサＭＰＸの一方の入
力に供給される。％に制限されないがアドレス信号ａｙ
ｎもまたマルチプレクサＭＰＸの一方の入力端子忙供給
される。この相補アドレス信号ａｙＯ〜ａｙｎ−１及び
ａｙｎは、またアドレスカウンタＣ０ＵＮＴに初期値と
して供給される。

アドレスカウンタＣ０ＵＮＴは、２ｆｌ類のアドレスカ
ウンタＣＮＴ１及びＣＮＴ２から成る。

アドレスカウンタＣＮＴ１は、メモリのニブル動作及び
高速連続アクセスにおいて、４ビツト毎のデータの転送
を制御するために設けられている。

すなわち、４ビツトのデータのうちの転送されるべきデ
ータは、アドレスカウンタＣＮＴ１のカウント数によっ
て決定される。このカウンタＣＮＴ１は、特に制限され
ないが、４進カクンタを構成するようＫ、縦続接続され
た２ビツトのバイナリカウンタから構成される装 アドレスカウンタＣＮＴ１を構成する２ビツトのバイナ
リカウンタは、メモリのアクセスが開始されたときのロ
ウアドレスバッフ７Ｒ−ＡＤ］３及びカラムアドレスバ
ッファＣ−ＡＤＢから出力される内部相補アドレス信号
ａｘｎ及びａｙｎによってそれぞれの初期値が決定され
る。この実施例に従うと、特に制限されないが、カラム
アドレスバッファＣ−ＡＤＢの動作制御のためのタイミ
ング信号φＣＣは、アドレスカウンタＣ０ＵＮＴの初期
値入力制御信号として利用される。

アドレスカウンタＣＮＴｌは、タイミング発生回路ＴＧ
から出力される内部タイミング信号ＣＩによって歩進さ
れる。内部タイミング信号Ｃ１は、外部端子）ＬＡＳに
ロウアドレスストローブ信号（以下ＲＡＳのように記す
）がロウレベルにされているときくおいて、カラムアド
レスストローブ信号ＣＡＳがロウレベルにされると、そ
れに応答して発生される。従って、アドレスカウンタＣ
ＮＴ１は、実質的にカラムアドレスストローブ信号ＣＡ
Ｓによりて歩進されると理解されて良い。

アドレスカウンタＣＮＴ１から出力される２ビツトの信
号ｃｘｎ及びｃｙｎは、メインアンプＭＡＯ〜ＭＡ３の
選択信号とみなされる。

アドレスカウンタＣＮＴ２は、データの高速連続アクセ
スを可能とするために設けられて〜・る。

アドレスカウンタＣＮＴ２は、カラムアドレスデコーダ
Ｃ−ＤＣＲで必要とされるビット数と等しいビット数ｎ
−１のアドレス信号ＣｙＯ〜ｃｙｎ−１を出力するよう
に構成される。このアドレスカウンタＣＮＴ２は、特に
制限されないが、縦続接続されたｎ−１ビツトのバイナ
リカウンタから構成される。アドレスカウンタＣＮＴ２
は、メモリのアクセスが開始されたときに、カラムアド
レスバッファＣ−ＡＤＢから出力されている内部相補償
れるように構成される。

７ｓｖｘ０７″ＣＮＴ２”１・斜欽”１・７　　−ドレ
スカウンタＣＮＴｌの４カウント毎、言〜・換えると、
アドレスカウンタＣＮＴＩＫよって４ピツトのデータの
連続的な転送が実行される′Ｉｓ忙、歩進される。しか
しながら、アドレスカウンタＣＮＴ２の歩進制御は、デ
ータの連続アクセスのより高速化を図るために、部分複
ｌａｋされる。

すなわち、アドレスカウンタＣＮＴ２は、後の説明から
明らかとなるように、データの書き込み動作において、
４ビツト毎のデータ転送の開始とともに、歩進される。

言い換えると、アドレスカウンタＣＮＴ２は、読み出し
動作において、４ビツト毎のデータの連続的な読み出し
が終了される前に歩進される。これＫよって、以前にメ
インアンプＭＡＯないしＭＡ３に与えられた４ビツトデ
ータの読み出しが終了される前に、新しいカラム系アド
レス信号が、アドレスカウンタＣＮＴ２内に準備される
。

アドレスカウンタＣＮＴ２の歩進タイミングは、書き込
み動作におい℃、読み出し動作時の歩進タイミングに対
し、変更される。すなわち、アドレスカウンタＣＮＴ２
は、データの書き込みにおいて、４ビツト毎のデータの
連続的な書き込みが終了される毎に歩進される。データ
の書き込み動作において、アドレスカウンタＣＮＴ２の
歩進タイミングがこのよ５に遅延された場合であっても
、高速連続アクセスが可能となる理由は、後で説明され
る。

アドレスカウンタＣＮＴ２で必要とされる歩進パルスは
、タイミング発生回路ＴＧから出力される。タイミング
発生回路ＴＧは、かかる歩進パルスを形成するために、
その内部に、後で第４図に基づいて詳細に説明するよう
な２ビツトのバイナリカウンタＣＮＴ３を持つ。バイナ
リカウンタＣＮＴ３は、バイナリカウンタＣＮＴ１と同
期して歩進される。

なお、アドレスカウンタＣＮＴ２で必要とされる歩進パ
ルスは、カウンタＣＮＴ３が設けられなくても、例えば
次のようなアドレスカウンタＣＮＴ１を利用する構成に
よって、それを発生させることができる。

すなわち、例えば、アドレスカウンタＣＮＴｌとともに
、内部相補アドレス信号ａｘｎ及びａｙｎが初期値とし
てセットされるレジスタと、アドレスカウンタＣＮＴ１
の出力とかかるレジスタの出力とを受けるロジック回路
とが設けられる。かかるロジック回路は、アドレスカウ
ンタＣＮＴｌの出力と上記レジスタの出力を比較する構
成及びアドレスカウンタＣＮＴ１の出力とレジスタの内
容から１だけ減算された値とを比較する構成とされる。

レジスタにセラ）Ｃれたデータに対し１だけ減少された
数のデータは、レジスタから出力される２ピツトの比較
的単純な論理変換によって得ることができる。これによ
って、上記ロジック回路は、アドレスカウンタＣＮＴｌ
の４力ウント動作毎に、歩進パルスを形成する。但し、
このようにする場合は、回路素子数の増力口に注意する
必要がある〇上記アドレスカウンタＣＮＴ２１Ｃよって
形成された相補アドレス信号ｃｙＱ〜ｃｙｎ−１は、マ
ルチプレクサＭＰＸの他方の入力に供給される。特に制
限されないが、アドレスカウンタＣＮＴｌによって形成
された相補アドレス信号ｃｙｎ及びＣＸｎもまた、マル
チプレクサＭＰＸの他方の入力に供給される。

マルチプレクサＭＰＸは、その動作が、タイミング発生
回路ＴＧから出力されるタイミング信号φｍｐｘ　Ｋよ
って制御される。タイミング信号φｍｐｘは、メモリの
アクセスの開始前及びメモリのアクセスが開始されたと
き、言い換えると、ロウアドレスストローブ信号ＲＡＳ
がハイレベルに維持されているとき及びかかる信号ＲＡ
ＳがロウレベルＶＣすれたとぎ、アドレスバッファＲ二
ＡＤＢ及びＣ−ＡＤＢの出力ａｙｏないしａｙｎ及びａ
ｘｎを選択させるレベルにされる。タイミング信号φｍ
ｐｘは、またロウアドレスストローブ信号ＲＡＳとカラ
ムアドレスストローブ信号ＣＡＳとの組み合せ和よって
ニブル動作そ−ドが指示されたとき、アドレスカウンタ
ＣＮＴｌ及びＣＮＴ２の出力を選択されたレベルにされ
る。これによって、マルチプレ及びｍｘｎｉその出力端
子に出力する。マルチプレクサＭＰＸを介し℃選択的に
出力される相補アドレス信号ｍｙＯ〜ｍｙｎのうち、特
定のビット、例えば最上位ピッ）ｍｙｎを除いた相補ア
ドレス信号ｍｙｏ〜ｍｙｎ−１は、カラムアドレスデコ
ーダＣ−ＤＣＲＫ供給される。相補アドレス信号ｍｙｎ
及びｍｘｎは、メインアンプＭＡＯないしＭＡ３の動作
を制御するためのデコーダＤＥＣに供給される。

この実施例に従うと、マルチプレクサＭＰＸは、メモリ
のアクセスが開始されてからアドレスカウンタＣＮＴ１
及びＣＮＴ２の出力が初期値にセットされるまでの遅延
時間を考慮することによって設けられている。すなわち
、メモリのアクセスが開始されたときにおいて、アドレ
スバッファＲ−ＡＤＢ及びＣ−ＡＤＢから出力される内
部相補アドレス信号は、アドレスカウンタＣＮＴｌ及び
ＣＮＴ２を介することなく、カラムアドレスデコーダＣ
−ＤＣＲ及びデコーダＤＥＣに供給される。

その結果、メモリの最初の動作の高速化が可能となる。

しかしながら、この実施例のメモリは、アドレスカウン
タＣＮＴｌ及びＣＮＴ２の出力が直接にカラムアドレス
デコーダＣ−ＤＣＲ及びデコーダＤＥＣに供給されても
動作する。このように変更された場合でも、最初の動作
を除く後の連続的なアクセス速度は、実質的に制限され
な〜・。それ故に、マルチプレクサＭＰＸは、メモリの
より高速化を可能とする上で意味が有るが、本発明にと
つて本質的に必要とされるものではない、と理解された
〜）。

カラムアドレスデコーダＣ−ＤＣＲは、その動作がタイ
ミング発生回路ＴＧから発生されるデータ線選択タイミ
ング信号もしくはカラム選択タイミング信号φｙ忙工つ
て制御され、マルチプレクサＭＰＸから供給される内部
相補アドレス信号ｍｙＯないしｍｙｎ−１をデコードす
る。これによって、カラムアドレスデコーダＣ−ＤＣＲ
は、タイミング信号φｙに同期してカラム選択信号を出
力する。

カラム選択タイミング信号φｙは、読み出し動作がメモ
リに指示されているなら、すなわちライトエネイブル信
号ＷＥがハイレベルに維持されているなら、第６図Ｈに
示されているようにカラムアドレスストローブ信号ＣＡ
Ｓが最初にロウレベルにされたときからかかるカラムア
ドレスストローブ信号ＣＡＳがハイレベルにされるまで
の期間、及びアドレスカウンタＣＮＴ２が歩進されてか
らカラムアドレスストローブ信号ＣＡＳＫよって決めら
れるまでの期間ハイレベルにされるＯカラムスイッチＣ
−８Ｗ１．Ｃ−８Ｗ２は、上記カラムアドレスデコーダ
Ｃ−ＤＣＲｉｃＪ：つ℃形成された選択信号を受け、メ
モリアレイＭ−ＡＲＹ１及びメモリアレイＭ−ＡＲＹ２
における上記２組の相補データ＃ｉヲ対応する２組の共
通相補データＣＤＯ，ＣＤＩ及びＣＤ２．ＣＤ３にそれ
ぞれ結合させる。

デコーダＤＥＣは、マルチプレクサＭＰＸから供給され
る２ビツトのアドレス信号ａｘｎ及びａｙｎをデコード
することによって、４つのメインアンプＭＡＯないしＭ
Ａ３を選択的に動作させるための制御信号を出力する。

デコーダＤＥＣの具体的回路は、メインアンプＭＡＯ及
び入出力回路Ｉ１０とともに、後で第３図にもとづいて
詳細に説明される。

上記共通相補データ線ＣＤＯ〜ＣＤ３は、それぞれメイ
ンアンプＭＡ　Ｏ−ＭＡ　３の入力端子に結合されてい
る。これらのメインアンプＭＡＯ〜Ｍ人３は、後で第３
図に基づいて詳細に説明するように、ラッチ回路を含ん
でいる。これらのメインアンプＭＡＯ〜ＭＡ３のラッチ
出力は、データ読み出しモード忙おいてデコーダＤＥＣ
により形成された選択信号と、カラムアドレスストロー
ブ信号ＣＡＳとに同期されて時系列的に入出力回路Ｉ１
０に含まれる共通のデータ出力回路に伝えられる。

入出力回路Ｉ１０は、読み出しのためのデータ出力回路
と、書込みのためのデータ入力回路とにより構成される
。ライトイネーブル信号ＷＥのハイレベルによって読み
出し動作が指示されているなら、データ出力回路は、所
定のタイミングで動　　　　　　−作状態にされる。こ
れによって、上記メインアンプＭＡＯ〜ＭＡ３の出力は
、出力回路によって増幅され、外部端子１）ｏｕｔへ送
出される。ライトイネーブル信号ＷＥのロウレベルによ
って書き通入動作が指示されているなら、データ入力回
路が所定のタイミングで動作状態にされる。これによっ
て、外部端子Ｄｉｎに供給されている入力データは、デ
ータ入力回路及びメインアンプ内の後述するような信号
選択回路（第１図では省略されている）′９Ｉ：介して
共通相補データ線ＣＤＯ〜ＣＤ３の１つに転送される。

タイミング発生回路ＴＧは、３つの外部制御信（カラム
アドレスストローブ信号）及びＷＥ（９イトイネ一ブル
信号）を受けて、メモリ動作に必要な上記各種タイミン
グ信号を形成する。また、タイミング発生回路ＴＧは、
前述のように２ビツトのバイナリ−カウンタ回路ＣＮＴ
３を含んでいる。このカウンタ回路の計数出力は、連続
読み出し動作釦おけるカラム選択タイミング信号φｙ。

メインアンプ動作タイミング信号φｍａ、及び上記アド
レスカウンタ回路ＣＮＴ２に供給される歩進パルスを形
成するために利用される。

第２図には、メモリアレイＭ−ＡＲＹＩ、センスアンプ
ＳＡＩ、プリチャージ回路ＰＣＩ及びカラムスイッチ回
路Ｃ−８ＷＩの具体的回路が示されている。

メモリアレイＭ−ＡＲＹＩは、複数対のデータ線ＤＯ，
ＤｏないしＤｋ、Ｄｋ、複数のワード線ＷＯないしＷ３
及び複数のメモリセルＭＯＯな〜・しＭｋ３に持つ。メ
モリセルＭＯＯのように、各メそリセルは、スイッチＭ
ｏｓＦＥＴＱｍとそれに直列接続されたＭＯＳキャパシ
タＣｍとかう構成されている。

各データ線と、それに交差されるダミーワード線ＤＷＯ
及びＤＷｌとの間には、ダミーセルＤＳＩないしＤＳ６
が設けられている。ダミーセルのそれぞれは、特ＶＣ？
ＩＩＩＪ限されないが、ＭＯＳキャパシタから構成され
る。

センスアンプＳＡＩは、図示のよ５に、各データ線対に
一対一対応をもって設けられた単位回路ＵＳＡＯないし
ＵＳＡｋと、パワースイッチＭＯ３ＦＥＴＱＩ　０４及
びＱ１０５から成る６各単位回路は、図示のように、Ｐ
チャンネルＭＯ８ＦＥＴＱ１０２．Ｑ１０３、及びＮチ
ャンネルＭＯ８ＦＥＴＱ１００．ＱＩＯＩから成る入出
力共通のＣＭＯＳラッチ回路から成る。

プリチャージ回路ＰＣＩは、複数の単位回路ＵＰＣＯな
いしＵＰＣｋから成り、各単位回路は、対のデータ線間
に接続されたイコライズＭＯ８ＦＥＴＱ１０６、及び各
データ線と電源端子ＶＣＣとの間に接続されたプリチャ
ージ用ＭＯ８ＦＥＴＱ］０７及びＱ１０８から成る。

カラムスイッチ回路Ｃ−８ＷＩは、それぞれカラム選択
信号ＹＯ，Ｙｊ　によってスイッチ制御されるスイッチ
ＭＯ８ＦＥＴＱ１０９ないしＱ１１４から成る。

かかる回路の動作は、次のようになる。

先ず、メモリがアクセスされていないとき、すなわちロ
ウアドレスストローブ信号ＲＡＳがハイレベルにされて
いるとキ、センスアンプ５Ａｌ１７）動作制御のための
タイミング信号φｐａ及びφｐａはそれぞれロウレベル
、ハイレベルＩＩＣされ、プリチャージ回路の動作制御
のためのタイミング信号φｐｃはハイレベルにされてい
る。これにより、センスアンプＳＡＩは、それにおける
パワースイッチＭＯ８ＦＥＴＱ１０４及びＱ１０５がオ
フ状態にされているので非動作状態に置かれる。各デー
タ線は、プリチャージ回路ＰＣＩがタイミング信号φｐ
ｃによって動作状態にされているので、はぼ電源電圧Ｖ
ＣＣＫ等しいようなプリチャージレベルに置かれる。メ
モリがアクセスされていな（・ときは、またワード線Ｗ
ＯないしＷ３は、非選択レベルすなわちロウレベルにさ
れて（・る。ダミーワード線ＤＷＯ及びＤＷｌは、いず
れもハイレベルの非選択レベルにされる。

メモリのアクセスが開始されたなら、言い換えるとロウ
アドレスストローブ信号）ＬＡＳがロウレベルにされた
なら、それに同期して先ずタイミング信号φｐｃが°つ
Ｖ　−Ｃ／Ｉ／　Ｋ−され・プリチ゛−ジ回　　　　　
Ｊ路ＰＣＩが非動作状態にされる。プリチャージ回路Ｐ
Ｃ１が非動作状態にされた後に、ワード線選択タイミン
グ信号φＸ　（第１図）がノ・イレベルにされ、第１図
のロウアドレスデコーダ）ｔ　−ＤＣＲＩが動作状態に
される。これに応答し℃ワード線ＷＯないしＷ３のうち
の１つが選択レベルにされる。ワード線が選択されるこ
とによってメモリセルのデータが、これに対応されたデ
ータｍＶｃ与えられる。例えばワードＳＷＯが選択され
たなら、メモリセルＭＯＯ，Ｍ１０及びＭｋＯのデータ
が、データｉＤＯ，Ｄｉ及びＤｋに与えられる。ダミー
ワード！ＤＷＯ及びＤＷＩは、ワード線の選択タイミン
グと同期してその一方が選がレベルすなわちロウレベル
にされる。例えば上記のようにワード線ＷＯが選択され
るなら、それに対応してダミーワード！ＤＷＯが選択レ
ベルにされる。その結果、それぞれ対にされたデータ線
、すなわち相補データ線の一方に、ダミーセルによって
参照電位が与えられる。特に制限されないが、参照電位
が、メモリセルによってデータ線に与えられるレベル振
幅の中間の値を取るようにするために、及び集積回路製
造上のばらつきによって生ずるメモリセルのキャパシタ
Ｃｍとダミーセルのキャパシタとの相対的ばらつきをで
きるだけ小さくさせるために、ダミーセルのキャパシタ
は、メモリセルのそれと実質的に同じサイズにされ、ダ
ミーワード線に与えられるレベル振幅は、選択ワード線
に与えられるそれに対して半分にされる。

タイミング信号φｐａ及びφｐａは、ワード線及びダミ
ーワード線が選択された後、言〜゛換えると、タイミン
グ信号φＸがハイレベルにされた後に、それぞれハイレ
ベル、ロウレベルにされる。これによって、センスアン
プＳＡＩは動作開始され、メモリセルから各データ線に
与えられたデータ信号は増ｌ！される。

カラム選択信号ＹＯないしＹｊは、予めロウレベルの非
選択レベルにされている。ロウアドレスストローブ信号
ＲＡＳがロウレベルにされた後にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルに′：８れると、それから
適当な遅延時間の後に、タイミング信号φｙがハイレベ
ルにされ、カラムアドレスデコーダＣ−ＤＥＣ（第１図
）の動作が開始される。その結果、カラム選択信号ＹＯ
ないシＹｊノウチの１つがハイレベルの選択レベルにさ
れ、カラムスイッチＭＯ８ＦＥＴがオン状態にされる。

すなわち、複数の相補データ線のうちの２組の相補デー
タ線がカラムスイッチ回路Ｃ−８Ｗ１を介して共通相補
データ線ＣＤＯないしＣＤＩに結合されるようになる。

第３図には、データの入力及び出力系の一実施例の回路
図が示されている。

代表として示された共通相補データ線ｃＤＯ。

ＣＤＯは、メインアンプＭＡＯの入力端子に結合される
。メインアンプＭＡＯは、増幅回路ＡＭＰ。

ラッチ回路ＦＦ及び出力選択回路ＳＬとから構成される
。

増幅回路ＡＭＰは、特に制限されないが、大きい利得を
持つように、２段の縦続接続された増幅回路１ｓｔ及び
２ｎｄから構成される。これに、よって、増幅回路ＡＭ
Ｐは、共通相補データＭＣＤＯとＣＤＯとの間に与えら
れるデータ信号が充分に大きいレベルに変化されていな
いタイミングにおいても、充分なレベルの信号を出力す
るようになる。

これに応じ℃、メモリは、高速動作が可能となる。

増幅回路ｔｓｔ及び２ｎｄのそれぞれは、ノイズに対す
る感度を低下させるため、全差動増幅回路構成、すなわ
ち一対の相補入力端子とともに一対の相補出力端子を持
つ構成にされて℃・る。これらの回路のそれぞれは、ま
たそれぞれの利得を増大させるために、カレントミラー
負荷を持つ一対の差動増幅回路から構成される。

すなわち、初段増幅回路１ｓｔにお〜・て、それを構成
する一対の差動増幅回路のうちの一方は、図示されて〜
・るよ５ＶＣ％Ｎチャンネル差動増幅ＭＯ８ＦＩｌｉ：
ＴＱ７．Ｇ８と、そのドレインと電源電圧Ｖｃｃとの間
に設けられたＰチャンネル負荷ＭＯ８ＦＥＴＱ５．Ｇ６
及び上記差動増幅ＭＯ８ＦＥＴＱ７．Ｑ８の共通ソース
と回路の接地電位点との間に設けられたＮチャンネル型
のパワースイッチＭＯ８ＦＥＴＱＩ　３とにより構成さ
れる。上記角　　　　　　　Ｉ荷ＭＯ８ＦＥＴＱ５．Ｇ
６は、電流ミラー形態にされることによって、アクティ
ブ負荷回路を構成する。上記差動増幅回路の他方は、上
記類似のＮチャンネル差動槽＠ＭＯ８ＦＥＴＱＩ　１．
Ｑｌ　２とＰチャンネル負荷ＭＯ８ＦＥＴＱ９．ＱＩＯ
Ｋより構成され、上記差動増幅ＭＯ８ＦＥＴＱＩ　１゜
Ｇ１２の共通ソースは、上記一方の差動増幅ＭＯ８ＦＥ
ＴＱ７．Ｑ８の共通ソースと共通化され、上記パワース
イッチＭＯ８ＦＥＴＱ１３によりその動作の制御が行わ
れる。このＭＯ８ＦＥＴＱ１３のゲートには、メインア
ンプの動作タイミング信号φｍａが供給される。

上記一方の差動増幅回路における反転入力端子としての
ＮチャンネルＭＯ８ＦＥＴＱ７のゲートと、他方の差動
増幅回路における非反転入力端子としてのＮチャンネル
ＭＯ８ＦＥＴＱＩ　１のゲートは、上記共通相補データ
線ＣＤＯに結合されている。また、上記一方の差動増幅
回路における非反転入力端子としてのＮチャンネルＭＯ
８ＦＥＴＱ８のゲートと、他方の差動増幅回路における
反転入力端子としてのＮチャンネｙＭＯ３ＦＥＴＱ１２
のゲートは、上記共通相補データ線ＣＤＯに結合されて
いる。

初段差動増幅回路ＩＳｔの一対の出力信号は、特に制限
されないが、同１図において点綴で囲まれた回路のよう
に、上記類似の回路によって構成された第２段差動増幅
回路２ｎｄの一対の入力端子忙供給される。この第２段
差動増幅回路における各回路素子は、上記初段増幅回路
のそれと同様であるので、回路記号とその説明を省略す
る。

上記第２段差動増幅回路２ｎｄの一対の出力信号は、ラ
ッチ回路ＦＦに供給される。特に制限されないが、ラッ
チ回路ＦＦは、２つのナンド（ＮＡＮＤ）ゲート回路Ｇ
５．Ｇ６から構成される。ナントゲート回路Ｇ５及びＧ
６の一方の入力と出力とは交差結合されている。上記ナ
ントゲート回路Ｇ５．　　・Ｇ６の他方の入力には、上
記第２段差動増幅回路２ｎｄの出力信号が供給される。

上記ナントゲート回路Ｇ５．Ｇ６のそれぞれの他方の入
力と電源電圧Ｖｃｃとの間には、上記メインアンプの動
作タイミング信号φｍａを受けるＰチャンネルＭＯ８Ｆ
ＥＴＱ１４．Ｇ１５がそれぞれ設けられて℃・る。ラッ
チ回路ＦＦは、動作タイミング信号φｍａのハイレベル
によって増幅回路ＡＭＰが動作状態圧され、かつ上記Ｐ
チャンネルＭＯ８ＦＥＴＱＩ　４．Ｇ１５がオフ状態に
されているなら、そのときの差動増幅回路２ｎｄの増幅
出力信号の取り込みを行う。ラッチ回路ＦＦは、また動
作タイミング信号φｍａのロウレベルによって上記増幅
回路ＡＭＰが非動作状態にされかつ上記ＰチャンネルＭ
Ｏ８ＦＥＴＱ１４．Ｇ１５がオン状態にされているなら
、それにおけるナントゲート回路Ｇ５．Ｇ６の他方の入
力が電源電圧Ｖｃｃのようなハイレベル（論理”１″）
に強制されるので、上記取り込んだ情報を保持する。

動作タイミング信号φｍａは、第１図に示されたタイミ
ング発生回路ＴＧから出力される。タイミング回路ＴＧ
の具体的構成は、後で第５図に基づいて説明される。

上記ラッチ回路ＦＦの一対の出力信号は、出力選択回路
ＳＬＣを通して共通のデータ出力回路ＤＯＢの入力に伝
えられる。出力選択回路ＳＬは２つの出力選択回路５Ｌ
ＣＩ及び５ＬＣ２からなる。上記ラッチ回路ＦＦを構成
するナントゲート回路Ｇ５の出力信号を受ける一方の出
力選択回路５ＬＣＩは、ＰチャンネルＭＯ８ＦＥＴＱ１
７とＮチャンネルＭＯ８ＦＥＴＱＩ　８により構成され
たＣＭＯＳインバータ回路と、このＣＭＯＳインバータ
回路に電源電圧ＶＣＣ及び回路の接地電位を供給するた
めのＰチャンネルＭＯ８ＦＥＴＱＩ　６とＮチャンネル
ＭＯ８ＦＥＴＱＩ　９とから構成されている。ＭＯ８Ｆ
ＥＴＱＩ　６とＧ１９は、互いに逆相の信号によって駆
動され、そのスイッチ状態が互いに同じＫされる。出力
選択回路５ＬＣＩは、それＫおけるＭＯ８ＦＢＴＱＩ　
６及びＧ１９がオン状態にされたなら、それに応じて動
作状態にされる。逆に、出力選択回路５ＬＣＩは、それ
におけるＭＯ８ＦＥＴＱ１６とＧ１９がオフ状態にされ
たなら非動作状態にされその出力がハイインピーダンス
状態にされる。上記ラッチ回路ＦＦ　　　　　　　／を
構成するナントゲート回路Ｇ６の出力信号を受ける他方
の出力選択回路５ＬＣ２は、上記同様なＣＭＯＳインバ
ータ回路な構成するＰチャンネルＭＯ８ＦＥＴＱ２１．
ＮチャンネルＭＯ８ＦＥＴＱ２２及びそれらのＭＯＳＦ
ＥＴに動作電圧な供給するＰチャンネルＭＯ８ＦＥＴＱ
２０．ＮチャンネルＭＯ８ＦＥＴＱ２３により構成され
ている。

出力選択回路５ＬＣ２の出力は、上記ＭＯ８ＦＥＴＱ２
０とＧ２３がオフ状態にされると、ハイインピーダンス
状態にされる。

メインアンプＭＡＯにおける出力選択回路５ＬＣ１及び
５ＬＣ２の出力端子は、第１図のメインアンプＭＡＩな
いしＭ人３における出力選択回路のそれとともに、出力
回路ＤＯＢの一対の入力線ＣＤ５及びＣＤ５忙それぞれ
共通接続されている。入力線ＣＤ５及びＣＤ５は、メイ
ンアンプＭＡＯないしＭＡ３の共通の出力ラインを構成
しているとみなされても艮い。

以上構成のメインアンプＭＡＯは、その動作力、タイミ
ング信号１１６ｍａ及びデコーダＤＥＣの出力信号によ
って制御される。

すなわち、メインアンプＭＡＯにおける増幅回路ＡＭＰ
及びラッチ回路ＦＦは、前述のように、動作タイミング
信号ｔｈｎａ　Ｋよってそれぞれの動作が制御される。

出力選択回路ＳＬＣは、デコーダＤＥＣの出力信号によ
ってその動作が制御される。デコーダＤＥＣは、各メイ
ンアンプに一対一対応される単位回路を持つ。デコーダ
ＤＥＣＫおける各単位回路は、マルチプレクサＭＰＸか
ら供給される２ビツトの相補アドレス信号ｍｘｎ及びｍ
ｙｎの互いに異なる組み合せをデコードするように構成
される。

デコーダＤＥＣの、メインアンプＭＡＯに対応される単
位回路は、第３図に示されているように、それぞれ偽レ
ベルのアドレス信号ｍｘｎ及びｍｙｎが供給されるナン
トゲート回路Ｇ２及びＧ４から構成される。ナントゲー
ト回路Ｇ２は、後で説明する入力選択回路５ＬＣ３に対
応され、ナントゲート回路Ｇ４は出力選択回路ＳＬＣに
対応される。

なお、デコーダＤＥＣのメインアンプＭＡＯに対応され
る単位回路は、ナントゲート回路Ｇ２．Ｇ４、ノアゲー
ト回路Ｇ１及びＣ７から構成されているとみなされて良
い。この場合、ナントゲート回路Ｇ１２は、デコーダＤ
ＥＣにおける共通回路を構成しているとみなされる。す
なわち、ナントゲート回路Ｇ１２の出力は、メインアン
プＭＡＩないしＭＡ３のそれぞれに対応されるノアゲー
ト回路Ｇ７のそれぞれに供給される。

ナントゲート回路Ｇ４の出力は、アドレス信号ｍｙｍ　
とｍｙｎが共にハイレベルにされているなら、それに応
じてロウレベルの選択レベルにされる。この出力信号は
、出力選択回路ＳＬの動作タイミング信号を形成するノ
アゲート回路Ｇ７の一方の入力に供給される。このノア
ゲート回路Ｇ７の他方の入力には、カラムアドレススト
ローブ信号ＣＡＳに同期して形成される内部制御信号Ｃ
１と、センスアンプの動作タイミング信号φｐａに基づ
いて形成されるロク系のタイミング信号ＲＧ２とを受け
るナントゲート回路Ｇ１２の出力ＤＳが供給される。こ
のノアゲート回路Ｇ７の出力は、一方においてＣＭＯＳ
インバータ回路ＩＶ３によって反転された上で、出力選
択回路Ｓ　Ｌ１２）ＰチャンネルＭＯ８ＦＥＴＱ１６．
Ｃ２０のゲートに供給される。上記ノアゲート回路Ｇ７
の出力は、他方において出力選択回路ＳＬＣのＮチャン
ネルＭＯ８ＦＥＴＱＩ　９　、Ｃ２３のゲートに直接に
供給される。上記ナントゲート回路Ｇ１２の出力ＤＳは
、図示しないインバータ回路によって反転され、データ
出力回路ＤＯＢの入力ラインＣＤ５及びＣＤ５に設けら
れたＰチャンネルＭＯ８ＦＥＴＱ２４．Ｃ２５のゲート
に供給される。

入力ラインＣＤ５及びＣＤ５のレベルは、次のようにさ
れる。

すなわち、デコーダＤＥＣにおける共通回路であるナン
トゲート回路Ｇ１２の出力ＤＳは、メモリのアクセス開
始前及びロウアドレスストローブ信号ＲＡＳによるメモ
リのアクセス開始の直後において、タイミング信号ＲＧ
２及びＣ１の少なく　　　　　　　Ｆ’とも一方のロウ
レベルによって、ハイレベルにされている。メインアン
プＭＡＯないしＭＡ３のそれぞれにおける出力選択回路
は、信号ＤＳのハイレベルに応答して、相補アドレス信
号ｍｘｎ及びｍｙｎ　　にかかわらずに、高出力インピ
ーダンス状態にされる。ＭＯ８ＦＥＴＱ２４及びＣ２５
は、信号ＤＳに対し反転されたレベルの信号ＤＳによっ
て、オン状態にされている。従って、ラインＣＤ５及び
ＣＤ５は、その両方がいわばリセットレベルのハイレベ
ルにされている。

ナントゲート回路Ｇ１２の出力信号ＤＳは、タイミング
信号ＲＧ２及びＣ１によって決定されるタイミング、言
い換えると、第１図のセンスアンプＳＡ１及びＳＡ２が
動作されかつカラムスイッチ回路Ｃ−８ＷＩ及びＣ−８
Ｗ２が動作された後の適当なタイミングにおいてロウレ
ベルにされる。

ＭＯ８ＦＥＴＱ２４及びＣ２５は、信号ＤＳのロウレベ
ルに応答してオフ状態にされる。信号ＤＳがロウレベル
にされると、ラインＣＤ５及びＣＤ５に結合された複数
の出力選択回路のうちの相補アドレス信号ｍｘｎ及びｍ
ｙｎに対応された１つが動作状態にされる。その結果、
ラインＣＤ５及びＣＤ５０レベルは、動作状態にされた
出力選択回路によって決定されるようＫなる。

第１図の入出力回路Ｉ１０におけるデータ出力回路ＤＯ
Ｂは、その具体例が第３図に示されている。

データ出力回路ＤＯＢは、特に制限されないが、トライ
ステート回路から構成される。

すなわち、データ出力回路ＤＯＢは、上記メインアンプ
ＭＡＯを構成するラッチ回路ＦＦと類似のナントゲート
回路Ｇ８　、Ｃ９により構成されたラッチ回路からなる
初段回路を持つ。ラッチ回路は、メインアンプＭＡＯな
いしＭＡ３から入力ラインＣＤ５及びＣＤ５に供給され
るデータ信号を取り込む。ラッチ回路は、また、入力ラ
インＣＤ５及びＣＤ５がリセットレベルにされているな
ら、以前のデータ信号を保持する。

このラッチ回路の出力信号は、それぞれす／ドグ−１回
路ＧＩＯとＣＭＯＳインバータ回路ＩＶ５及びナントゲ
ート回路ＧｌｌとＣＭＯＳインバータ回路ＩＶ６を介し
てプツシニブル形態のＮチャンネル出力’ＭＯ８ＦＥＴ
Ｑ２６及びＮチャンネル出力ＭＯ３ＦＥＴＱ２７のゲー
トに伝えられる。

上記ナントゲート回路ＧＩＯ，Ｇｌｌの他方の入力には
、動作タイミング信号ＤＯＥが供給される。

動作タイミング信号ＤＯＥは、ロウアドレスストローブ
信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ及び
ライトエネイブル信号ＷＥに応答され、後で説明するよ
うな出力タイミングにおいてハイレベルにされる。

今、タイミング信号ＤＯＥがハイレベル（論理′１”）
なら、これに応じてナントゲート回路ＧＩＯ，Ｇｌｌが
開かれる。これに応じて、初段回路から出力されている
信号は、これらゲート回路ＧＩＯ，Ｇｌｌ、ＣＭＯＳイ
ンバータ回路ＩＶ５゜ＩＶ６及び出力ＭＯ８ＦＥＴＱ２
６　、Ｑ２７を介して外部端子り。ｕｔへ送出される。

上記タイミング信号ＤＯＥが回路の接地電位のようなロ
ウレベルなら、ノアゲート回路ＧＩＯ，Ｇｌｌの出力は
共にハイレベルになる。これに応じてインバータ回路Ｉ
Ｖ５　、ＩＶ６の出力は共にロウレベルにされ、出力Ｍ
Ｏ８ＦＥＴＱ２６とＱ２７は共にオフ状態にされる。そ
の結果、出力はハイインピーダンス状態にされる。なお
、この実施例に従うと、上記外部出力端子り。ｕｔは、
後述するデータ入力回路ＤＩＲの入力端子が結合される
外部入力端子Ｄｉｎに対し独立にされているが、必要な
ら外部入力端子Ｄｉｎと共に１つの共通の外部端子とさ
れてもよい。

データ出力回路ＤＯＢとともに第１図の入出力回路Ｉ１
０を構成するデータ入力回路ＤＩＢは、外部入力端子Ｄ
ｉｎに供給された書き込みデータ信号に応答してそれと
同相の書き込み信号と逆相の書き込み信号、すなわち相
補信号、を共通書き込み線ＣＤ６及びＣＤ６に出力する
。共通書き込み線ＣＤ６及びＣＤ６は、第３図に示され
たメインアンプＭＡＯだけでなく、第１図に示されたメ
インアンプＭＡＬないしＭＡ３にも結合される。

フイ７アｙ７−ＭＡ（Ｎよ、□３よオゎえよう　　　　
−に、共通書き込み線ＣＤ６と共通データ線ＣＤＯとの
間、及び共通書き込み線ＣＤ６と共通データ線ＣＤＯと
の間にそれぞれ設けられたデータ書き込み用のＮチャン
ネル伝送ゲートＭＯ８ＦＥＴＱ１及びＱ２を持つ。メイ
ンアンプＭＡＯは、また、特に制限されないが、共通デ
ータ線ＣＤＯ及びＣＤＯと電源端子ＶＣＣとの間に設け
られたＮチャンネル負荷ＭＯ８ＦＥＴＱ３　、Ｑ４を持
つ。負荷ＭＯ８ＦＥＴＱ３及びＱ４は、比較的小さなコ
ンダクタンスを持つようにされる。

上記データ入力回路ＤＩＲの出力信号を伝える伝送ゲー
トＭＯ８ＦＥＴＱＩ　、Ｑ２のゲートには、次のノアゲ
ート回路Ｇ１とナントゲート回路Ｇ２とにより構成され
たデコーダＤＥＣの出力選択信号が供給される。ナント
ゲート回路Ｇ２の入力には上記同様なアドレス信号ｍｘ
ｎ　、ｍｙｎと書き込み制御信号ＷＹＰが供給される。

このナントゲート回路Ｇ２の出力は、ノアゲート回路Ｇ
１の１つの入力に供給される。このノアゲート回路Ｇ１
の他方の入力には、反転の内部カラムアドレスストロー
ブ信号Ｃ１が供給される。特に制限されないが、タイミ
ング発生回路ＴＧから出力される書き込み制御信号ＷＹ
Ｐは、外部から供給されるライトエネイブル信号ＷＥに
対し、逆相にされる。

かつ相補アドレス信号ｍｘｎ及びｍｙｎがメインアンプ
ＭＡＯを指示するレベルにされたなら、すなわちアドレ
ス信号ｍｘｎとｍｙｎが共にハイレベルにされたなら、
ナントゲート回路Ｇ２の出力は、それに応じてロウレベ
ルにされる。ノアゲート回路Ｇ１の出力は、カラムアド
レスストローブ信号ＣＡＳと同相で変化する内部カラム
系タイミング信号Ｃ１がロウレベルにされるとそれに応
じてハイレベルにされ、伝送ゲー）ＭＯ８ＦＥＴＱ　１
＊　Ｑ　２は、ノアゲート回路Ｇ１のハイレベル出力に
応じてオン状態にされる。その結果として、外部入力端
子Ｄｉｎから供給された書き込み信号が共通相補データ
線ＣＤＯ、ＣＤＯに伝えられる。

なお、読み出し動作においては、制御信号ＷＹＰがロウ
レベルにされるので、ナントゲート回路Ｇ２の出力は、
アドレス信号ｉ及び革の状態にかかわらずにハイレベル
にされる。これにより、ノアゲート回路Ｇ１の出力がロ
ウレベルにされるため、上記伝送ゲートＭＯ８ＦＥＴＱ
Ｉ　。

Ｑ２はオフ状態にされる。

上記ノアゲート回路Ｇ１の出力は、ＣＭＯＳインバータ
回路ＩＶＩにより反転されてＮチャンネルＭＯ８ＦＥＴ
Ｑ３　、Ｑ４のゲートに伝えられる。

したがって、上記書き込み動作以外の時に、これらのＭ
Ｏ８ＦＥＴＱ３　、Ｑ４はオン状態にされ、共通相補デ
ータ線ＣＤＯ、ＣＤＯに実質的に一定のバイアスレベル
を与える。このようなＭＯ８ＦＥＴＱ３　、Ｑ４のオン
状態によって、読み出し動作等において共通相補データ
線ＣＤＯ、ＣＤＯの信号振幅が実質的に制限されるから
、メモリセルからの読み出し信号に対して高速に応答さ
せることができる。

第４図には、タイミング発生回路ＴＧに含まれる２ビツ
トのバイナリ−カウンタの一実施例の回路図が示されて
いる。なお、特に制限されないが、繭記アドレスカウ／
りＣ０ＵＮＴもこの実施例回路と類似の回路によって構
成することができる。

２ビツトのパイナリーカクンタを構成する初段回路ＦＦ
Ｏは、同図に点線で囲まれた次の各回路により構成され
ており、リセット入力端子ＴＩ。

歩進パルス入力端子Ｔ２．カウント動作制御端子Ｔ３．
キャリー入力端子Ｔ４．キャリー出力端子Ｔ５、及び計
数値出力端子Ｔ６及びＴ７を持っている。ＣＭＯＳイン
バータ回路ＩＶＩ　１は、その出力信号が帰還用のＣＭ
ＯＳインバータ回路ＩＶ１．０を介してその入力に帰還
される。これによりＣＭＯＳインバータ回路ＩＶＩ　１
とＩＶＩ　Ｏは、マスターフリップフロップを構成する
。特に制限されないが、インバータ回路ＩＶＩＯは、Ｍ
Ｏ３ＦＥＴＱ３０を介してインバータ回路ＩＶＩＩの入
力に供給される信号レベルが制御されないようにするた
めに、比較的小さい相互コンダクタンスを持つＰチャン
ネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥＴから構成
される。上記類似のＣＭＯＳインバータ回路ＩＶＩ　３
とＩＶＩ　２によりスレーブフリ・プ７°・プが構成さ
する・上記−ｒ　、１．　ｐ　　　　　　　／−フリッ
プフロップの出力であるＣＭＯＳインバータ回路ＩＶＩ
　１の出力信号は、Ｎチャンネル伝送ゲートＭＯ８ＦＥ
ＴＱ３２を介してスレーブフリップフロップの入力であ
るＣＭＯＳインバータ回路ＩＶ１３の入力に伝えられる
。このスレーブフリップフロップの中力であるＣＭＯＳ
インバータ回路ＩＶＩ　３のＣＭＯ８信号は、ＣＭＯＳ
インバータ回路ＩＶＩ　４とＰチャンネル伝送ゲー）Ｍ
Ｏ８ＦＥＴＱ３０を介してマスターフリップフロップ９
入力であるＣＭＯＳインバータ回路ＩＶＩ　１の入力に
帰還される。上記マスター７リツプフロツプの入力であ
るＣＭＯＳインバータ回路ＩＶＩＩの入力と回路の接地
電位点との間には、リセット用のＮチャンネルＭＯ８Ｆ
ＥＴＱ３１が設けられている。なお、カウンタＦＦＯを
上記アドレスカウンタＣ０ＵＮＴとして使用する場合、
伝送ゲー）ＭＯ８ＦＥＴＱ３１を介して入力アドレス信
号が供給される。

上記伝送ゲートＭＯ８ＦＥＴＱ３０とＱ３２のゲートに
は、ナントゲート回路Ｇ２０の出力信号が供給される。

このナントゲート回路Ｇ２０の１つの入力すなわち歩進
パルスもしくはクロック入力端子Ｔ２には、上記カラム
系タイミング信号Ｃ１が供給され、１つの入力端子すな
わち動作制御端子Ｔ３にはロウ系タイミング信号Ｒ１が
供給される。ナントゲート回路Ｇ２０の残りの１つの入
力端子すなわちキャリー入力端子Ｔ４は、回路ＦＦＯが
カウンタＣＮＴ３の初段回路であるので電源電圧ＶＣＣ
に等しいようなハイレベルに維持される。このキャリ一
端子Ｔ４のハイレベル信号とスレーブフリップフロップ
の出力信号とは、ナントゲート回路Ｇ２１に供給される
。このナントゲート回路Ｇ２１の出力はＣＭＯＳインバ
ータ回路ＩＶ１８及び出力端子Ｔ４を介して反転され、
次段の回路ＦＦＩのキャリー入力端子へ送出される。

回路ＦＦＯにおける上記マスターフリップフロップの出
力は、特に制限されないが、直列形態のＣＭＯＳインバ
ータ回路Ｉｖ１５〜Ｉｖ１７を介して計数出力として送
出される。すなわち、ＣＭＯＳインバータ回路ＩＶ１６
の出力から反転の計数出力ＳＯが、ＣＭＯＳインバータ
回路ＩＶＩ　？＋７）出力から非反転の計数出力Ｓ１が
形成される。

次段回路ＦＦＩは、上記初段回路ＦＦＯと同一の回路に
より構成される。ただし、それにおけるキャリー入力端
子には、上記初段回路ＦＦＯにより形成されたキャリー
信号ｃａＯが供給される。

タイミング発生回路ＴＧは、この２ビツトのバイナリ−
カウンタ回路の計数出力ｓｏ　、ｓｏ及びｓｌ、ｓｌの
組み合せにより、前述し、また後述するような拡張ニブ
ルモードにおけるメインアンプのタイミング信号φｍａ
、データ線選択タイミング信号φｙ等を形成する。

第５図には、上記タイミング発生回路ＴＧに含まれるメ
インアンプの動作タイミング信号φｍａとデータ選択タ
イミング信号φｙを形成するタイミング発生回路の回路
図が示されている。

上記ロウ系のタイミング信号ＲＧ２と第４図に示したバ
イナリ−カウンタＣＮＴ３によって形成された計数出力
信号ｓＯ，ｓｌとは、ナントゲート回路Ｇ２２の入力に
供給される。このナントゲート回路Ｇ２２の出力は、前
記書き込み信号ＷＹＰとともにノアゲート回路Ｇ２５に
入力される。

ノアゲート回路Ｇ２５の出力は、複数段の縦続接続され
た遅延回路としてのＣＭＯＳインバータ回路ＩＶ２３〜
ＩＶ２６に供給される。これに応じて、カラム選択タイ
ミング信号φｙに対して適当にタイミング調整されたメ
インアンプの動作タイミンク信号φｍａがＣＭＯＳイン
バータ回路ＩＶ２６から出力される。

また、上記パイナリーカクンタの計数出力信号ｓＯ，ｓ
ｌと前記書き込み制御信号ＷＹＰとは、ナントゲート回
路Ｇ２３の入力に供給される。このナントゲート回路Ｇ
２３の出力は、ＣＭＯＳインバータ回路ＩＶ２１によっ
て反転され、上記ノアゲートＧ２５の出力とともにノア
ゲート回路Ｇ２４の入力に供給される。このノアゲート
回路Ｇ２４の出力信号は、ＣＭＯＳインバータ回路ＩＶ
２２を介して反転され、データ線選択タイミング信号φ
ｙとして送出される。

次に、第６図に示したタイミング図を参照して、　　　
　　−動作の読み出し動作の一例を説明する。

ロウアドレスストローブ信号ＲＡＳが第６図人に示され
たようにロウレベルにされると、それに応じてタイミン
グ信号φｃｒ　　（図示しない）がノ１イレベルにサレ
る。ロウアドレスバッファＲ−ＡＤＢは、タイミング信
号φｃｒがノーイレペルにされると、それに応じて、外
部端子から供給されているロウアドレス信号を取り込む
。上記アドレス信号のうち、最上位ビットのアドレス信
号圧は、前述のように、アドレスカウンタＣ０ＵＮＴに
含まれる２ビツトのバイナリ−アドレスカウンタＣＮＴ
１に初期値として取り込まれる。ロウアドレスデコーダ
Ｒ−ＤＣＲＩ　、Ｒ−ＤＣＲ２は、上記ロウアドレスバ
ッファＲ−ＡＤＢに取り込まれたアドレス信号のうちの
残りのアドレス信号φｙとに応答してメモリアレイＭ−
ＡＲＹＩ、Ｍ−ＡＲＹ２におけるワード線とダミーワー
ド線の選択動作を行う。次に、タイミング信号φｐａ及
びφｐａが発生されることによってセンスアンプＳＡが
動作状態にされ、メモリセルからの読み出されたデータ
信号が増幅される（図示せず）。センスアンプの動作タ
イミングに同期してロウ系のタイミング信号ＲＧ２はハ
イレベルに立ち上がる。

なお、上記第４図に示した２ビツトのバイナリ−カウン
タＣＮＴ３に供給される信号Ｒ２は、予めのチップ非選
択期間におけるロウアドレス信号ＲＡＳのハイレベルに
応答してハイレベルにされている。従って、カウンタＣ
ＮＴ３はチップ非選択期間において、予めリセット状態
にされ、その計数出力ｓＯと８１はともにロウレベル（
したがって、ｓＯと３１はハイレベル）にされている。

次に、カラムアドレスストローブ信号ＣＡＳがロウレベ
ルにされると、それに応じてタイミング信号φＣＣ（図
示しない）がハイレベルにされ、上記外部端子から供給
されたカラムアドレス信号が、カラムアドレスバッファ
Ｃ−ＡＤＢＫ取り込まれる。前述のように、タイミング
信号φＣＣは、アドレスカウンタＣ０ＵＮＴの初期値設
定制御信号とされる。従って、タイミング信号φＣＣが
発生されると、ロウアドレスバッファＲ−ＡＤＢから予
め出されているアドレス信号ａｘｎ及びカラムアドレス
バッファＣ−ＡＤＢから出力されるアドレス信号ａｙＯ
〜ａｙｎは、アドレスカウンタＣ０ＵＮＴに初期値とし
て保持される。

マルチプレクサＭＰＸの動作制御のためのタイミング信
号φｍｐｘ（図示しない）は、前述のようにカラムアド
レスストローブ信号ＣＡＳのｔ初のロウレベルへの変化
に応答されずに、ロウレベルに維持される。タイミング
信号φｍｐｘがロウレベルにされていることによって、
カラムアドレスバッファＣ−ＡＤＢに取り込まれたアド
レス信号ａｙＯ−ａｙｎ及びロウアドレスバッファＲ−
ＡＤＢに取り込まれたアドレス信号ａｘｎは、マルチプ
レクサＭＰＸを介してカラムアドレスデコーダＣ−ＤＣ
Ｒ及びメインアンプのデコーダＤＥＣに供給される。

データ線選択タイミング信号φｙ及びメインアンプの動
作タイミング信号φｍａは、前述の回路（第５図）によ
って、同期してハイレベルにされる。

すなわち、カラムアドレスストローブ信号ＣＡＳがロウ
レベルにされた後に最初に形成されるタイミンク信号φ
ｍａは、上記バイナリ−カウンタＣＮＴ３が上記のよう
にリセットされているから、上記ロウ系のタイミング信
号ＲＧ２のハイレベルに同期してハイレベルにされる。

データ線選択タイミング信号φｙは、上記バイナリ−カ
ウンタの計数出力ｓｏ、ｓｌがいずれもロウレベルにさ
れているから、上記第５図に示した回路により、上記最
初のタイミンク信号φｍａに同期して発生させられる。

上記タイミング信号φｙにより、カラムスイッチ回路Ｃ
−８ＷＩ及びＣ−８Ｗ２が動作され、メモリセルから読
み出されたデータ信号が共通相補データ線ＣＤＯないし
ＣＤ３に与えられる。タイミング信号φｍａにより４個
のメインアンプＭＡ　Ｏ−ＭＡ　３が一斉に動作状態に
される。

すなわち共通相補データ線ＣＤＯ、ＣＤ０−ＣＤ３゜Ｃ
Ｄ３に現れたメモリセルからの読み出しデータ信号が増
幅される。　　　　　　　　　　　　　　　　　　　　
ＩメインアンプＭＡＯ〜ＭＡ３によって増幅されたデー
タ信号は次のようにして外部端子り。ｕｔへ転送される
。

すなわち、予めアドレスバッファＲ−ＡＤＢ及びＣ−Ａ
ＤＢに取り込まれたアドレス信号ａｘｍとａｙｎがハイ
レベルなら、メインアンプＭＡＯの出力が次のようにし
て最初に選択される。すなわち、タイミング信号ＤＳ（
図示せず）は、ロウ系タイミング信号Ｃ１の最初のハイ
レベル期間（ロウアドレスストローブ信号ＣＡＳが最初
にロウレベルにされた期間Ｏ）において、上記ロウ系の
タイミング信号ＲＧ２が発生された後にロウレベルにさ
れる。タイミング信号ＤＳがロウレベルにされることに
より、第３図のノアゲート回路Ｇ７の出力カハイレベル
にされ、Ｎチャンネル間０８ＦＥＴＱ１９　、Ｑ２３と
ＣＭＯＳインバータ回路ＩＶ３により反転されたハイレ
ベルによりＰチャンネルＭＯ８ＦＥＴＱ１６．Ｑ２０が
共にオン状態にされる。これに応じてラッチ回路ＦＦの
出力がデータ出力回路ＤＯＢに入力ラインＣＤ５及びＣ
Ｄ５に供給され、最初のデータ信号ＤＯがタイミング信
号ＤＯＥに従って外部端子り。ｕｔへ送出される。

次に、カラムアドレスストローブ信号ＣＡＳがハイレベ
ルにされると、これに応じて内部信号Ｃ１が第６図Ｃに
示されたようにロウレベルに変化される。したがって、
第４図に示したバイナリ−カウンタＣＮＴ３に供給され
る反転の内部信号Ｃ１はハイレベルとなり、これに応じ
てＮチャンネルＭＯ８ＦＥＴＱ３２がオフ状態にされ、
ＮチャンネルＭＯ８ＦＥＴＱ３０がオン状態にされる。

これにより、スレーブ側の出力信号がＣＭＯＳインバー
タ回路ＩＶ１４によって反転されてマスター側に帰還さ
れる。その結果、計数出力ｓＯがハイレベルに変化され
る。このような計数動作による出力ｓＯの変化によって
、上記メインアンプの動作タイミング信号φｍａとデー
タ線選択タイミング信号φｙはロウレベルにされる。こ
れによりメインアンプＭＡ　Ｏ−ＭＡ　３は非動作状態
にされ、カラムスイッチ回路Ｃ−８ＷＩ及びＣ−８Ｗ２
はオフ状態にされる。しかしながら、メインアンプＭＡ
　Ｏ−ＭＡ　３に含まれるラッチ回路ＦＦは、それぞれ
におけるＰチャンネルＭＯ８ＦＥＴＱ１４゜Ｑ１５等が
上記タイミング信号φｍａのロウレベルによってオン状
態にされるので、上記取り込んだ記憶情報を保持してい
る。

この実施例に従うと、前述のように、ロウアドレススト
ローブ信号ＲＡＳがロウレベルの状態で、カラムアドレ
スストローブ信号ＣＡＳがハイレベルにされると、ニブ
ルモードとみなして、マルチプレクサＭＰＸを自動的に
アドレスカウンタＣ０ＵＮＴ側に切り換えるように構成
される。マルチプレクサＭＰＸの動作制御のためのタイ
ミング信号φｍｐｘは、ロウアドレスストローブ信号Ｒ
ＡＳのハイレベルによりリセットされ、上記のような条
件でセットされるラッチ回路によって形成することがで
きる。なお、このような内部論理回路に代えて、上記マ
ルチプレクサＭＰＸの切り換え制御が外部から供給する
所定の制御信号により行われるようにされてもよい。

アドレスカウンタＣＮＴ１は、内部信号Ｃ１がロウレベ
ルにされると、それに応じてその内容が歩進される。す
なわち、アドレス信号ｃｙｎとｃｘｎに従７Ｔ已力 選択回路が制御され、上記ラッ≠回路ＦＦに保持された
４ビツトのデータ信号Ｄｏ−Ｄ３が連続的に読み出され
る。このような動作は、実質的に従来のニブルモードと
同様である。

バイナリ−カウンタの計数出力ＳＯと５１が共にハイレ
ベルにされる第４ビツト目のデータ信号Ｄ３を出力させ
るときに、アドレス信号ｃｙｏ〜ｃｙｎ−１を形成する
アドレスカウンタＣＮＴ２は、前述のように、カウンタ
ＣＮＴ３の出力ｓＯとｓｌの同時のハイレベルに応答し
て１だけ歩進される。

それとともに、データ線選択タイミング信号φｙは、第
６図Ｈに示されたように再びハイレベルにされる。これ
に応じてカラムアドレスデコーダＣ−ＤＣＲがタイミン
グ信号φｙＶｃ同期して次のカラムアドレスｙｉ＋１の
選択信号を形成するので、カラムスイッチの切り換えが
行われる。

７、、、、ヨ６゜。。ゎえ９カ３゜ヵ、ヵ、４　　−ア
ドレスストローブ信号ＣＡＳが再びハイレベルに変化さ
れると、バイナリ−カウンタＣＮＴ３の計数出力が再び
初期値にされる。これに応じてメインアンプの動作タイ
ミング信号φｍａが再び発生され、上記読に切り換えら
れたデータ線からの読み出しデータ信号の増幅動作及び
ラッチ回路ＦＦの取り込み及び出力選択回路の切り換え
動作が行われる。カラムアドレスストローブ信号ＣＡＳ
が再びロウレベル（期間４）Ｋされると、それに応じて
複数の出力選択回路の１つが動作状態にされ、５ビツト
目のデータ信号Ｄ４が外部端子り。ｕｔに出力される。

以下同様にして第６ビツト目から第８ビツト目のデータ
信号Ｄ５〜Ｄ７を得ることができる。この場合、上記第
５ビツトの目の読み出しデータ信号Ｄ４は、カラム選択
動作が既に行われていることにより、単にメインアンプ
の増幅動作に要する時間しか遅れないから、極めて高速
に出力させることができる。

以下同様にして、カラムアドレスストローブ信号ＣＡＳ
に同期して、連続的にデータの高速読み出しを行うこと
ができる。

なお、ロウアドレスストローブ信号ＲＡＳをハイレベル
にすることによって、全ての回路がリセットされる。し
たがって、１ビツトの単位でデータの読み出しを行う場
合、１ビツトのデータ信号を読み出した後に、ロウアド
レスストローブ信号ＲＡＳとカラムアドレスストローブ
信号ＣＡＳがハイレベルにされればよい。

第７図には、書き込み動作の一例のタイミング図が示さ
れている。

書き込み動作においては、ライトイネーブル信号ＷＥの
ロウレベルによって、内部制御信号′ｗＹＰがハイレベ
ルにされる。したがって、書き込み動作の時には、デー
タ線選択タイミング信号φｙが発生され、メインアンプ
の動作タイミング信号φｍａは、発生されない。これに
より、第３図に示したデータ入力回路ＤＩＲの入力にカ
ラムアドレスストローブ信号ＣＡＳに同期させて時系列
的に供給された書き込みデータは、それと同期して上記
読み出し動作の場合と同様に形成されたアドレスカウン
タの出力によって切り換えられる伝送ゲー）ＭＯ８ＦＥ
ＴＱＩ　、Ｑ２を介して各共通相補データ線に伝えられ
ることによって、連続的な書き込み動作を行うことがで
きる。この場合には、４ピツト毎にカラムアドレスの切
り換えを行うものであるが、書き込み動作にあっては、
フルスイング（５ＶとＯｖ）の書き込み信号を共通相補
データ線、カラムスイッチＭＯ８ＦＥＴ及びデータ線を
通してメモリセルに伝えるものであるので、極めて高速
に書き込みを行うことができる。したがって、カラム切
り換え動作を予め行うことなく、上記のような連続的な
書き込み動作を読み出し動作と同じ動作サイクルで行う
ことができる。

なお、第７図に示したタイミング図においては、ロウ系
のタイミング信号ＲＡＳ等は前記第６図と同様であるの
で、省略されている。

〔効果〕

（１）　　パラレルに読み出した信号をラッチ回路に保
持させておいて、それをアドレスストローブ信号に同期
させてシリアルに送出させるとき、保持情報の全ビット
をシリアルに出力させる前に内部に設けたカウンタ回路
により形成したタイミング信号によりカラムアドレス信
号の歩進動作と、データ線の選択動作の切り換えを行う
ことによって、高速に連続的なニブル読み出し動作を実
現できるという効果が得られる。

（２）上記連続的な読み出し動作は、内蔵のカウンタに
よってタイミング信号及びアドレス信号を形成するもの
であるので、外部からは初期アドレス信号とクロックと
してのカラムアドレスストローブ信号を供給するのみで
良いから、極めて簡便に高速の連続読み出しを行うこと
ができるという効果が得られる。

（３）上記（１）　、　（２）により、１つのワード線
に設ゆられたメモリセルの全ての読み出し動作を簡単に
、かつ高速に行うことができるから、画像処理用の画素
データの記憶装置に適したダイナミック型ＲＡＭを得る
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施　　　　　　−
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
、メモリアレイは、上記２つのメモリアレイに分割する
ものの他、４分割して各マット毎に前記のような書き込
み／読み出し動作を実現する入出力回路を設けるもので
あってもよい。

また、上記複数ビットは、４ビツトの他８対の共通相補
データ線に対して８対の入出力回路を設けて、８ビツト
づつのデータを連続的に書き込み又読み出すようにする
もの等であってもよい。

東に、カラムデコーダに供給するアドレス信号は全て外
部端子から供給するものでありてもよい。

例えば、第５図に示したタイミング図において、４ビツ
ト目のデータ読み出しのためのカラムアドレスストロー
ブ信号ＣＡＳ　（３）に同期して、外部から次に選択す
べきデータ線を指示するアドレス信号を供給するもので
あってもよい。この場合には、任意のアドレス指定によ
って連続的なニブルモードを行わせることができる。

また、各回路の具体的回路は種々の実施形態を取ること
ができるものである。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、センスアンプ、プリチャージ回路。 メモリアレイ及びカラムスイッチ回路の具体的回路図、 第３図は、メインアンプ及び入出力回路の具体的な回路
図、 第４図は、カウンタの回路図、 第５図は、タイミング発生回路の一部の回路の回路図、 第６図及び第７図は、第１図の実施例の動作を説明する
ためのタイミング図である。 Ｍ−ＡＲＹｌ　、Ｍ−ＡＲＹ２・・・メモリアレイ、Ｓ
ＡＩ　、ＳＡ２・・・センスアンプ、Ｒ−ＡＤＢ・・・
ロウアドレスバッファ、Ｃ−８Ｗ工、Ｃ−５Ｗ２・・・
カラムスイッチ、Ｃ−ＡＤＢ・・・カラムアドレスバッ
ファ、Ｒ−ＤＣＲＩ　、Ｒ−ＤＣＲ２・・・ロウデコー
ダ、Ｃ−ＤＣＲ・・・カラムデコーダ、ＤＥＣ・・・デ
コーダ、Ｃ０ＵＮＴ・・・アドレスカウンタ、ＭＡＯ〜
ＭＡ３・・・メインアンプ、ＴＧ・・・タイミング発生
回路、Ｉｌｏ・・・入出力回路、ＦＦ・・・ラッチ回路
、ＤＯＢ・・・データ出力回路、ＤＩＢ・・・データ入
力回路。

Claims (1)

1. 【特許請求の範囲】 １、複数の共通データ線に読み出された信号を増幅して
   保持する複数のメインアンプと、カラムアドレスストロ
   ーブ信号の変化に応答して上記複数のメインアンプの出
   力を時系列的に出力させるメインアンプ制御回路と、上
   記複数のメインアンプからの時系列的な読み出し動作の
   途中において、歩進動作を行う内蔵のアドレスカウンタ
   によって形成されたアドレス信号に従つてカラムスイッ
   チの切り換えを行うカラム選択回路とを具備することを
   特徴とするダイナミック型ＲＡＭ。 ２、上記アドレスカウンタの初期値は、外部端子からア
   ドレス信号により設定されるものであることを特徴とす
   る特許請求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記複数のメインアンプの出力は、共通のデータ出
   力回路を介して時系列的に送出されるものであることを
   特徴とする特許請求の範囲第１又は第２項記載のダイナ
   ミック型ＲＡＭ。 ４、カラム系選択回路は、ＣＭＯＳスタティック型回路
   により構成されるものであることを特徴とする特許請求
   の範囲第１、第２又は第３項記載のダイナミック型ＲＡ
   Ｍ。 ５、上記アドレスカウンタの歩進動作とカラムスイッチ
   の切り換え動作は、書き込みモードの時には複数の共通
   データ線に対する書き込み動作が終了した後の最初のカ
   ラムアドレスストローブ信号により行われるものである
   ことを特徴とする特許請求の範囲第１、第２、第３又は
   第４項記載のダイナミック型ＲＡＭ。