JPS6364697A

JPS6364697A - 記憶装置

Info

Publication number: JPS6364697A
Application number: JP61208526A
Authority: JP
Inventors: Masao Nakano; 正夫中野; Hirohiko Mochizuki; 望月　裕彦; Takeshi Ohira; 大平　壮; Yukinori Kodama; 幸徳児玉; Hidenori Nomura; 野村　英則
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1986-09-04
Filing date: 1986-09-04
Publication date: 1988-03-23
Also published as: JPH0444354B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕アドレス・マルチプレクス方式を採用した記憶装置にお
いて、最初の１回は外部アドレスをセットし、その後カ
ウント・アップし、該カウンタ情報をアドレス信号とし
て、列デコーダに送出するニブル・カウンタを有し、且
つボンディング情報、フユーズの溶断情報またはアルミ
ニウム配線１４報を入力し前記カウンタのアドレスを切
換える切り換え論理回路を有すること乙こより、容易に
多ピント構成を実現できるとともに、ニブル・アドレス
を切り換え可能にした。

〔産業上の利用分野〕

本発明はアドレスマルチプレクス方式を採用した記憶装
置において、ＣＡＳのトグル（τｏｇｇｌｓ）でデータ
が次々と入出力される連続ニブル・モード（Ｎｉｂｂｌ
ｅ　Ｍｏｄｅ　）でのアドレス・カウンタに係るもので
、特に、ニブル・アドレスの切り換えに関する。

〔従来の技術〕

ニブル（Ｎｉｂｂｌｅ）とは、ハーフ・ハイドずなわち
４ビツトを意味する用語である（但し、本願において必
ずしも４ビツトに限定するものではな（ニブルなる言葉
をもっと広い意味で使用するものとする）。第１０図（
Ｂ）のニブル・モードの動作は第１０図（Ａ）の従来素
子のページ・モード動作と類似している。１回のＲＡＳ
バー（反転信号、以下同じ）＋入力に対して、複数回の
ＣＡＳバー人力を行なうことにより、通常動作時よりも
速いスピードでメモリ・セルへの書込み・読出しを行な
うことが可能になる。

第１０図（Ａ）のように、ページ・モード動作は、ＲＡ
Ｓバー信号をアクティブにする際に設定された「行」ア
ドレスに屈するメモリ・セルを、ＲＡＳバーをアクティ
ブにしたまま、「列」アドレスとＣＡＳバー信号を次々
に入力することによってアクセスするものである。行ア
ドレスを変えることなく動作させるため、行選択のため
のアドレス選択時間およびリセット時間が不要となり、
高速のアクセスタイムとサイクルタイムが得られる。ま
た、１回のＲＡＳバー人力によって、アクセスできるメ
モリ・セルの数は、例えば、６４にビット素子の場合２
５６ビツトとなり、これらのセルに対してランダムに７
込み、続出しが行なえる。

これに対して、ニブル・モード動作は、１回のＲＡＳバ
ー人力によってアクセスできるセル数は４ビ・ノドと少
なくなるが、４ビツトをアクセスするのに、初めの１ビ
ツトを外部アドレスで決めるだけで、その（麦はＣＡＳ
バーを入力するだけで、シリアル且つサイクリックにア
クセスすること可能とする。従って、ページ・モード動
作のように各ＣＡＳバー人力の際にアドレスを設定する
必要がないため、さらに高速の動作が可能になる。

ニブル・モードを行なう６４にのＤ　ＲＡ　Ｍの書込み
、読出し部分の機能ブロック構成例を第１１０に示す。

ニブル４ビツトに対応して、４組のデータバスを配置し
、続出しの場合は４ビツトの蓄積データを、各々のデー
タ・バスを介して各センス・ラッチ８４にラッチし、ラ
ッチされたデータをレジスタ８３によって、次々に出力
バッファ８１に転送して出力を出す。

一方、書込みの場合は、１個のデータイン・バッファ８
２の出力を各データ・ハスに接続された書込みバッファ
８５に並列に入力し、順次書込みバッファ８５を駆動し
てメモリ・セルに入力データを書込む。また、同時にセ
ンスラッチにも書込みデータをランチさせる。従って、
同一ニブル・モード動作内で蓄積データを書き換ること
もできる。或いは、書込んだ新しいデータを読出すこと
も可能である。

〔発明が解決しようとする問題点〕

ところが、上記ニブル・モードを行なう従来方式では、
多ビット（パラレルのピント数）構成の場合、例えば、
４ビツト構成ではそのビット数の４倍の１６組のデータ
・バス、センスラッチ、書込みバッファが必要になり、
大きな面積を必要とし、消費電力の増大になるという問
題点がある。

同様に、ニブル・モードにおいて、もっと多くのビット
数（シリアルのビット数）にしようとすることも困難で
ある。また、規格上半導体記士、９装置の品種で、ニブ
ル・アドレスが異なり互換性が要求されることがあるが
、従来のニブル回路ではその切り換えができなかった。

〔問題点を解決するための手段〕

本発明は、アドレス・マルチプレクス方式を採用した記
憶装置において、最初の１回は外部アドレスの列アドレ
スをセットし、列アドレス取込み信号のトグルでカウン
ト・アップし、該カウント情報をアドレス信号として、
列デコーダに直接もしくはアドレス・バッファを介して
送出するカウンタと、ボンディング情報、フユーズの溶
断情報またはアルミニウム配線情報等の切り換え情報を
入力し前記カウンタのアドレスを切換える切り換え論理
回路を有することを特徴とする記１．ａ装置を提供する
ものである。

第１図（Ａ）に本発明のニブル・カウンタの原理的説明
図を、第１図（Ｂ）にその動作波形図を示してあり、図
を参照して本発明の詳細な説明する。図中、１はニブル
・カウンタ、２はアドレス・バッファであり、ＡＤＤは
外部アドレス、また、φは外部アドレス信号の列アドレ
スをセットするクロック信号、φＮＢＣはニブル・クロ
ック信号、φＳ引よ切り換え情報である。その動作は、
以下の如くである。

■　通常のサイクル（ノーマル・サイクル）時に、ＲＡ
Ｓバーが落ち次いでＣＡＳバーが落ちて外部アドレスＡ
ＤＤの列アドレスをニブル・カウンタヘセットする。セ
ット動作は、アドレス・バッファへ列アドレスをセット
するクロックφで行なう。なお、（ａ）外部アドレスＡ
ＤＤはアドレス・バッファ２を通してニブル・カウンタ
ヘセットしても、或いは（ｂ）直接ニブル・カウンタへ
外部アドレスを入れるようにしてもよい。

■　アドレスセット後、φＮＢＣ印加時ニブル・カウン
タ１をカウント・アップする。

■　次に来るニブル・サイクルで、ニブル・カウンタ１
のアドレスを引き出し、列デコーダを動作させる。

その際、（Ｃ）ニブル・カウンタ１のアドレスをアドレ
ス・バッファ２で増幅後列デコーダへ出力しても良く、
或いは、（ｄ）ニブル・カウンタ１の出力を直接列デコ
ーダへ出力しても良い。

■　アドレス出力後は、ニブル・カウンタ１をφＮＢＣ
印加時カウント・アップする。

このように、ニブル・モードは入力した列１行アドレス
に関係するビットのデータがＣＡＳバーのトグルで次々
と出力される。例えば、ＩＭＷｏｒｄＸＩＢｉｔのメモ
リではＩ’ｌＡ９　、ＣＡ９が変化したように見える。

このＲＡ９　、ＣＡ９がニブル・アドレスとなる。

一方、２５６Ｋｘ４のメモリではそのニブル・アドレス
はＣＡＯ、ＣＡＩと決っている。

そこで、本発明においては、このニブル・アドレスを同
一ニブル・カウンタで実現できるように、カウンタの各
ビットの出力をボンディング・オプション、ヒユーズ／
８断またはアルミニウム配線情報等（φ聞）で切り換え
る論理回路ＳＷＣを設けている。

〔作用〕

上記本発明の構成によれば、■　データ・パス、センス
・ラッチ回路、書込みバッファ回路が少なくて済み、面
積的に有利である。特に、入出力の多ビット（入出力パ
ラレルのビット数）構成でその効果が顕著である。■　
従来のニブル・モードはＣＡＳハ′−のトグルで４ビツ
ト出て（るが、ニブル・カウンタのビット数を増やすと
もっと多くのビ・ノド数（シリアルのビット数）を出力
することが可能である。■　ニブル・アドレスを切換え
ることができ、品種の切り換えが容易である。

〔実施例〕

以下に本発明の実施例を図面を参照して詳細に説明する
。

第２図は本発明の実施例のニブル・モードによる書込み
および読出しを行なう全体的ブロック構成例を示し、図
中、１はニブル・カウンタ、２はアドレス・バッファで
あり、３はセル・アレイ、４は列デコーダ、５はセンス
・ランチ、６は書込みバッファ、７は出カバソファ、８
はデータ・バスである。また、ＳＷＣがニブル・アドレ
スの切り換え論理回路である。

第３図は実施例のアドレス・バッファ１とニブル・カウ
ンタ３の１アドレス分（Ａ　Ｄ　Ｄ　ＢとＮＢＣ）の詳
細回路図である。ニブル・モードでは、初めの１ビツト
は外部アドレスＡＤＤで決めてやる必要がある。そこで
本実施例で新に追加したニブル・カウンタ１には初めの
１ビツトのアドレスを取り込む機能が必要であり、ＮＢ
Ｃにこれを備えている。第３図中、アドレス・バッファ
２にはＦＦが備えられ、クロックφＬＥ（ランチ・イネ
ーブル）で、外部からのアドレスを閉じ込める。一方、
ニブル・カウンタ１にはＦＦが２個備えられ、マスタＦ
ＦおよびスレーブＦＦとして交互に動作する。外部から
のアドレスＡＤＤがトランジス旺）にデータセットされ
る。この際、最初の１回だけデータセットされるように
φ＾Ｌをコントロールする。その後は、トランスファー
ゲートの制御クロックφＴを上げて、ニブル・カウンタ
１の情うに、アドレス出力後、ＣＬＫ端子に加わるクロ
ックでカウント・アップし、そのカウンタ情報Ｑ、Ｑバ
ーを出力していく。

実際には、アドレス・バッファ２およびニブル・カウン
タ１の１ビット分（Ａ　Ｄ　Ｄ　ＢおよびＭＢＣ）をニ
ブル・モードにおいて外部アドレスを七ので、ニブル・
クロックφＮＢＣ印加時に、ＮＡＮＤゲートで前の情報
をもとに桁上げするかどうかを決めている。

第５図は第３図の回路で必要なタイミングφＬＥ、＄Ａ
Ｌ、　φＩＪＢＣ，φＴをＲＡ　Ｓ　バーおよびＣＡＳ
バーからを発生するためのクロ７り発生回路を示す。

第６図は第５図のクロック発生回路のタイミング・チャ
ートであり、第５図の回路のノード■〜［相］のうち■
、■、■および各タイミング信号の動作波形を示してい
る。

第６図のタイミング・チャートを参照しながら、本実施
例の動作を説明する。

＋１）ＣＡＳバーが下がると■と■のＬ−Ｌ時間を捉え
て、山形波形φＡＬを作る。このφＡＬで外部アドレス
をアドレス・バッファに取り込み、φＬＥでラッチする
。このアドレスはＡ、Ａバーへ出力され、初めの１ビ・
ノドの列アドレスとなる。

（２）　　φＬＥが一度入ると、■が下がりしレベルな
り、■がＨレベルになって、φＡしは■のＲＡＳバーで
リセットされない限り、φＡＬは出す、１回のみ動作す
る。このφＡＬでニブル・カウンタのスレーブＦＦにデ
ータをセットする。

（３）　　φＴは逆に■で活性化されるので、２回目以
降のＣＡＳバーのトグルで出るようになる。

（４）　　ニブル・カウンタのクロ、りφＮＢＣ＋、＝
φＡＬとのＯＲ波形を遅延させ、ψＴのＨレベル部分で
スレーブＦＦデータをマスタＦＦへ転送し、Ｌレベル部
分で逆にマスタＦＦデータをスレーブＦＦに送る。

（５）上記の際、第４図に示すニブル・カウンタ接続の
ように前段のカウンタ出力とφＮＢＣのＮ　Ａ　ＮＤを
ニブル・カウンタＮＢＣのＣＬＫ端子のクロックとする
ことでカウントア゛ンプして行く。

次に第７図ないし第９図を用いて、本発明の実施例のニ
ブル・アドレスの切り換えを行なう構成部分を説明する
。

第７図はＡＯｌＡｌのニブル・アドレスを牝、Ａ３に切
換える例である。この実施例では、最初にニブル・カウ
ンタにセットするのは、外部アドレスのうちニブル・ア
ドレスと決められている特定のビットＡＯ，ＡＩおよび
Ａ２．Ａ３のみとし、他の外部アドレスのビットは別に
蓄える（例えば別に設けるレジスタ等）又は外部アドレ
スは取込んでも良いがアドレスは変化しないようにして
いる。

先に示したように外部より入力したアドレスＡＤＤはア
ドレス・バッファ２を通して、ニブル・カウンタ１に蓄
えられる。φＮＢＣはこのカウンタをカウント・アップ
するためのクロックをボンディングまたはフユーズの溶
断等の情報等（φ蛋）により、ＡＯ，ＡＩに供給するか
、Ａ２．　Ａ３に供給するか切り換え論理回路ＳＷＣ＜
アンド回路ａｏ”’−２５）により分けてやる。ポンデ
ィング情報＝「Ｈ」とすると、ＡＯ，ＡｌへφＮＢＧが
供給されて活性化され、ＣＡＳバーのトグルで第７図の
真理表のようにφＮＢＣが順に■〜■と印加されるとＡ
Ｏ，ＡＩのみ変化し、この情報がアドレス・バッファを
通して列アドレスとなる。その時、Ａ２．　Ａ３は変化
しない。

ボンディング情報＝「Ｌ」とすれば、逆にＡ２．Ａ３が
活性化され、ＡＯ，Ａｌは不活性となり、ニブル・アド
レスが変化したことになる。

第８図（Ａ）は１Ｍビットのメモリに本発明を通用した
実施例の要部の全体的配置図であり、ボンディング・オ
プションで切換える例を示している。集積回路パフケー
ジのピンＴとボンディング・パッドＰＡＤにアルミニウ
ム線、？ｌをボンディングし、ボンディング「有り」　
「無」で論理の［ＩＪ　　ｒＯＪを決める。その検出は
、ポンディングパッドＰＡＤと検出回路ＤＴの入力端子
との接続点に一端が低位の電源に接続した抵抗素子Ｒの
他端を接続して行なう。パッケージのピンＴが高位の電
源電位ＶＣＣとすると、ボンディングすれば、検出回路
ＤＴには、高位の電源電位ＶＣＣが供給され、出力が「
１」となり、ボンディングされないと抵抗素子Ｒで低位
の電源電位Ｖｓｓに引くので検出回路ＤＴの出力電位は
ＶｓｓｒＯＪになる。

第８図（Ｂ）に図（Ａ＞のパッケージのピンＴを含む外
観を示し、アドレス・マルチプレクスではＲＡとＣＡと
は同じ１本のピンを共用し、例えばＲＡＯとＣＡＯとは
時分割で八〇というピンに入る。ＲＡ９　、ＣＡ９を取
り込むとは９番目のＴ９ピンからきたアドレスを２回に
分けてニブル・カウンタに入力することを意味する。第
８図（Ｂ）において、ニブル・カウンタ１はＣＡＯ−Ｃ
Ａ９　、およびＲＡ９の１１ビツトがピンＴｏ＝Ｔ９か
ら入ってくる。このニブル・カウンタ１はφＮＢＣでカ
ウント・アップする。

ド×１のメモリの場合には、前述のようにＰＡＤと外部
ピンＴとをボンディングしない。この場合、下位ビット
のＲＡ９　、ＣＡ９がニブル・アドレスであり、カウン
ト・アップの信号φＮＢＣは順次くるが、ＣＡ９でとめ
て上位ビットは動かず、ＣＡＳＥｌと指示したように下
位２ビツトのみが変化する。

なお、ＩＭビット×１のメモリではＩ？Ａ９はニブルと
決っているので、行アドレスで選ばれるのは、ＲＡＯ〜
ＲＡＳの２”＝５１２だけであり、一方、列側は、Ｃ＾
０〜ＣＡ９、とＲＡ９　　（Ｃへ１０に見える）の２目
＝　２０４８という長方形のメモリ構成になる。２５６
ＫＸ４の場合には、ＰＡＤとピンＴをボンディングする
。ボンディングしたという情報φ舖がここのカウント・
アップの信号の切り換え論理回路ＳＷＣに入って（る。

今度は図中、下位の２ピッ１−（ＣＡ９　、ＲＡ９）は
動かないで、上位の２ビツト（ＣＡＯ，ＣＡ１）だけが
ＣＡＳＥ２と指示するように変化する。

なお、上記ＣＡＳＥ１．ＣＡＳＥ２において、残りのビ
ットは常に最初にセットされたのと同じ情報１例えば「
０」が出される。

第９図に本発明の実施例のニブル・カウンタと切り換え
論理回路の具体的構成例を示す。２５６ＫＸ　４．ＩＭ
Ｘ　１のニブル・アドレス（ＪＥＤＥＣ：標準化委員会
で決められている）を同一ニブル・カウンタで実現する
ため各Ｎ　Ａ　Ｎ　Ｄゲート（０〜１１）に上記で示し
たようにボンディング情報等により発生するφｘ４．φ
ｘ１なるクロックを入れるようにしている。２５６　Ｋ
　Ｘ　４のメモリの場合ではφｘ４＝ｒＨＪでＣＡＯ，
ＣＡＩを出し、ＩＭＸ１では、φｘｌ＝ｒＨｊ（その時
φｘ４＝ｒＬＪ）でＲＡ９　。

ＣＡ９を出せばよい。

以上の構成によれば、同じ１Ｍビットのメモリを実現す
るのにＩＭビット×１と２５６にビット×４とを単にボ
ンディング・パッドＰＡＤへのボンディングの有無で切
換えることが可能になる。

なお、本発明は特許請求の範囲の範囲内において種々変
更可能であり、例えばボンディング情報と同様にヒユー
ズの溶断情報或いはアルミニウム配線情報（特定の端子
等にアルミニウム配線がなされているか否か）でニブル
・カウンタの動作を切り換えることができる。

〔発明の効果〕以上のように従来は、ニブル・モードにおいて、ニブル
・カウンタがどの４ビツトを出すか決ってしまうのに対
し、この発明では、ボンディングか自由に決めることが
できるという利点がある。

さらに、ニブル・カウンタのビット数を増やすだけでニ
ブル・モードにおいてもっと多くのビット数（シリアル
ビット数）を出力することが可能となる利点があり、さ
らに多ビツト構成（入出力のパラレルピント数）におい
て従来よりデータ・バス、センス・ランチ回路、書込み
バ、７フア回路が少なくて済み、面積的に有利である。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）は本発明の概要を示すブロッ
ク図および動作波形図、第２図は本発明の実施例の全体的構成例を示す図、第３図は本発明の実施例におけるニブル・カウンタとア
ドレス・バッファの部分を示す詳細回路図、第４図は実施例のニブル・カウンタの接続図、第５図は
実施例のクロック発生回路図、第６図は実施例のタイミ
ング・チャート第７図は本発明のニブル・アドレス切り
換え回路構成例を示す図、第８図（Ａ）は実施例のニブル・アドレス切り換えの要
部構成の配室を示す図、第８図（Ｂ）は実施例の築積回
路パンケージの外観図、第９図は本発明のニブル・アド
レス切り換え回路の他の例を示す回路図、第１０図は従来例として示したページ・モード動作およ
びニブル・モード動作の波形図、第１１図は従来例のニ
ブル・モード動作を行なう入出力部ブロック図である。１・・・ニブル・カウンタ、２−・・アドレス・バッフ
ァＡＤＤ−・−外部アドレス、φＮＢＣ−ニブル・クロ
ック信号、φ連〜・・切り換え情報、３−セル・アレイ
、４−・−列デコーダ、５−センス・ラッチ、６・−書
込みバッファ、７・・・出カバソファ、８−データ・バ
ス、ａ　ｇ　〜ａ　３　・−Ａ　Ｎ　Ｄ回路Ｓ　Ｗ　Ｃ
−一切り換え論理回路特許出願人　富士通株式会社（タト１ｂ）代理人　弁理
士　玉蟲久五部（外１名）列デコーダへ本発明の概要説明図第　　１　　図Ａ　　　　　　　　　　Ａ実施例のアドレスバッフγとニブル　ヵウンク第　　３
　　図ＣＡＳＥ　２１　ニブルカラ／り本発明の実施例の全体的構成説明９第　　８　　図従来例の動作波形図第　　１０　　図

Claims

【特許請求の範囲】アドレス・マルチプレクス方式を採用した記憶装置にお
いて、最初の１回は外部アドレスの列アドレスをセットし、列
アドレス取込み信号のトグルでカウント・アップし、該
カウント情報をアドレス信号として、列デコーダに直接
もしくはアドレス・バッファを介して送出するカウンタ
と、ボンディング情報、フユーズの溶断情報またはアルミニ
ウム配線情報等の切り換え情報を入力し前記カウンタの
アドレスを切換える切り換え論理回路を有することを特
徴とする記憶装置。