JPH0254494A - Ｒａｍ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＡ　Ｓ　（ｃｏｌｕ＋ａｎ　ａｄｄｒｅｓ
ｓ　５ｔｒｏｂｅ　）信号を必要とするダイナミックＲ
ＡＭを用いたシステムに利用して好適なＲＡＭ制御回路
に関する。

［従来の技術］ 一般に、ダイナミックＲＡＭＩは、第３図に示すように
、１ビツトのメモリセルをマトリクス状に配設したメモ
リアレイ１１を中心にして、横方向ツメモリセル列を選
択するためのローデコーダ１２、縦方向のメモリセル列
を選択するためのカラムデコーダ１３、縦横両方向から
選択されたメモリセルに対してデータの読み書きを制御
するＩ１０ゲート１４、図示しないシステムのＣＰＵ（
中央処理装置）からデータバス１５を介して入力された
記憶用データを上記Ｉ１０ゲート１４へ与えるデータ人
力バッファ１６、上記Ｉ１０ゲート１４を介して取込ん
だデータを上記データバス１５を介してＣＰＵへ送出す
るデータ出力バッファ１７、前記ＣＰＵからアドレスバ
ス１８を介して与えられる行アドレスをＲＡ　Ｓ　（ｒ
ｏｗ　ａｄｄｒｅｓｓｓｔｒｏｂｅ）信号に基いて一時
ラッチするローアドレスバッファ１９、上記アドレスバ
ス１８を介して与えられる列アドレスをＣＡ　Ｓ　（ｃ
ｏｌｕｍｎａｄｄｒｅｓｓ　５ｔｒｏｂｅ）信号に応じ
て一時ラッチするカラムアドレスバッファ２０等から構
成される。

そして、システムの電源スィッチ２１が投入されると、
電源回路２２から基準電圧Ｖｃｃが電源切換回路２３を
介して上記ＲＡＭＩの電源端子２４に与えられる。この
状態で、ＣＰＵＩ　１からメモリアレイ１１上の使用す
べくメモリセルの位置を行アドレスおよび列アドレスで
指定するアドレス信号がアドレスバス１８を介して入力
されると、先ずＲＡＳ信号がＬ　（ＬＯＷ）レベルに反
転したことによりローアドレスバッファ１９に行アドレ
スがラッチされ、次いでＣＡＳ信号がＬレベルに反転し
たことによりカラムアドレスバッファ２０に列アドレス
がラッチされる。この結果、ローデコーダ１２およびカ
ラムデコーダ１３によりラッチされた行・列アドレスに
したがってメモリアレイ１１−ヒのメモリセルが選択さ
れ、このメモリセルに対してデータの読み書きが行なわ
れる。

この後、電源スィッチ２１がオフされると、このオフ状
態がパワーオン検知回路２５によって検知され、パワー
オン検知信号ＰＯがＬレベルとなって電源切換回路２３
が電源回路２２側からバックアップ用バッテリー２６側
に切換わり、バッテリー２６の定電圧ＶＢが電源切換回
路２３を介してＲＡＭＩの電源端子２４に印加される。

このとき、ＣＡＳ信号はＬレベルに維持されており、メ
モリアレイ１１上のデータは現状のまま保持される。

ところで、ダイナミックＲＡＭＩにおいては、メモリセ
ルを横方向に１バイト（−８ビツト）、単位で選択して
読み書きするようにしたものが一般的であり、この場合
、ＣＡＳ信号は１バイト分をアクセス可能なものとなる
。そして、このようなＲＡＭを複数個使用することによ
り２バイト以上のデータを同時に処理可能としたシステ
ムにおいては、１バイト分をアクセス可能なＣＡＳ信号
をＲＡＭの数だけ生成する必要がある。

第４図は例えば１バイト単位のＲＡＭ１〜４を４個使用
したシステムにおいて、それぞれのＲＡＭ１〜４を制御
するべく　ＣＡＳ信号ＣＡＳＯ。

［ＸＴ１．ＣＡＳ２．ＣＡＳ３を生成する従来のＲＡＭ
制御回路Ｉを示す図である。同図において、３１〜３４
はＯＲ（論理和）ゲート、４１〜４４はバックアップ用
バッテリー２６からのノく・ソテリー電圧■８によって
バックアップされているＡＮＤ　（論理積）ゲートであ
る。また、信号ＢＥＯは当該システムのＣＰＵがプログ
ラムに基いてＲＡＭＩを１バイト単位で使用する場合に
Ｌレベルとなるバイトイネーブル信号である。同様に、
信号ＢＥＩはＲＡＭ２を１バイト単位で使用する場合に
Ｌレベルとなるバイトイネーブル信号であり、信号ＢＥ
２はＲＡＭ３を１バイト単位で使用する場合にＬレベル
となるバイトイネーブル信号であり、信号ＢＥ３はＲＡ
Ｍ４を１バイト単位で使用する場合にＬレベルとなるバ
イトイネーブル信号である。信号ＣＡＳＣは上記ＣＰＵ
が少なくとも１つのＲＡＭを使用す墨場合にＬレベルと
なるＣＡＳ制御信号である。信号ＢＵはシステムの電源
スィッチ２１がオフされバ・ソファ・ンブ用バッテリー
２６によって各ＲＡＭ１〜４の電源ノ＜ツクアップが行
なわれるときＬレベルとなるツク・ツクアップ信号であ
る。

すなわち、従来のこの種ＲＡＭ制御回路は、電源オン時
にはバイトイネーブル信号ＢＥＯ〜ＢＥ３とＣＡＳ制御
信号ＣＡＳＣとの論理和をＯＲゲート３１〜３４によっ
てそれぞれ演算することによりＲＡＭ１〜４毎にバイト
単位のＣＡＳ信号ＣＡＳＯ〜ＣＡＳ３を生成し、各ＡＮ
Ｄゲート４１〜４４を介して該当するＲＡＭ１〜４へ出
力していた。一方、電源オフ時にはＬレベルのノくツク
アップ信号ＢＵと各論理和ゲート３１〜３４の論理和出
力との論理積をＡＮＤゲート４１〜４４によってそれぞ
れ演算することにより各ＣＡＳ信号ＣＡＳＯ〜ＣＡＳ３
をＬレベルに維持していた。

［発明が解決しようとする課題］ しかしながら、通常ＯＲゲートやＡＮＤゲートは６〜８
ナノ程度の信号伝播遅延時間を有するため、２段のゲー
トを介して各ＲＡＭ１〜４のＣＡＳ信号ＣＡＳＯ−ＣＡ
Ｓ３を生成する従来回路においてはゲート数に比例して
信号伝播遅延時間が大きなものとなり、遅延時間に余裕
の少ないシステムには適用が困難となる問題があった。

また、電源オフ時、ＡＮＤゲート４１〜４４をバックア
ップ用バッテリー２６によってバックアップしているた
めバッテリー２６の消費電力が大きく、バックアップ時
間が短い問題があった。

そこで本発明は、１段の論理ゲートで各ＲＡＭに対する
ＣＡＳ信号を生成することにより信号伝播遅延時間を短
縮でき、遅延時間に余裕の少ないシステムにも容易に適
用可能である上、バックアップ用バッテリーの消費電力
を削減でき、バックアップ時間の長時間化をはがり得る
ＲＡＭ制御回路を堤供しようとするものである。

［課題を解決するための手段］ 本発明のＲＡ　Ｍ　ｉｌＪ御回路は、当該ＲＡＭの所定
ビット単位の使用を許可するイネーブル信号と少なくと
も１つのＲＡＭの使用を許可するＣＡＳ制御信号との論
理和をとりその論理和出力をＣＡＳ信号として該当する
ＲＡＭへ出力する複数の論理和ゲートを各ＲＡＭに対応
して設けるとともに、システム電源オンの期間のみ各論
理和ゲートの電源端子に電圧を印加して論理動作可能と
する電源供給回路を設け、さらに各論理和ゲートの出力
端と接地間に複数の抵抗をそれぞれ接続して構成したも
のである。

［作用］ このような構成のＲＡＭ制御回路であれば、システム電
源オフ期間中すなわちＲＡＭの電源バックアップ中は抵
抗によってＣＡＳ信号がＬレベルに維持されるので、従
来のＡＮＤゲート４１〜４４が不要となり、システム電
源オン期間中において１段の論理ゲートにより各ＲＡＭ
に対するＣＡＳ信号が生成される。

［実施例コ 以下、本発明の実施例を図面を参照しながら説明する。

第１図は１バイト単位でデータの読み書きが行なわれる
ＲＡＭ１〜４を４個使用して同時に４バイトまでのデー
タ処理を可能としたシステムにおいて、それぞれのＲＡ
Ｍ１〜４を制御するべく　ＣＡＳ信号ＣＡＳＯ，ＣＡＳ
Ｉ、ＣＡＳ２゜ＣＡＳ３を生成する本実施例のＲＡＭ制
御回路■を示す図である。なお、各ＲＡＭ１〜４はそれ
ぞれ第３図に示す構成をなしており、システムの電源ス
ィッチ２１の投入により電源オン期間中はパワーオン検
知回路２５のパワーオン検知信号がＨ（ＨＩＧＨ）レベ
ルとなり電源切換回路２３が電源回路２２側を選択して
電源回路２２がらの基準電圧Ｖｃｃによってアクセスさ
れ、電源スィッチ２１の開放により電源オフ期間中はパ
ワーオン検知信号がＬ　（ＬＯＷ）レベルとなり電源切
換回路２３がバッテリー２６側を選択してバッテリー２
６からの定電圧ＶＢによってバックアップされているも
のとする。

第１図において、５１〜５４はＯＲゲートであって、そ
れぞれＲＡＭ１〜４に対応して設けられており、当該Ｒ
ＡＭ１．２．３または４の１バイト単位の使用を許可す
る負論理のバイトイネーブル信号ＢＥＯ，ＢＥ１．ＢＨ
３またはＢＨ３と、少なくとも１つのＲＡＭ１〜４の使
用を許可する負論理のＣＡＳ制御信号ＣＡＳＣとの論理
和をとり、その論理和出力を当該ＲＡＭＩ、２，３゜２
．３または４へ出力するものである。また、各ＯＲゲー
ト５１〜５４の出力端と接地間にはそれぞれプルダウン
抵抗６１〜６４が接続されている。

上記各ＯＲゲート５１〜５４の電源端子には、システム
電源オフの期間のみ各電源端子に電圧を印加して論理和
動作可能とする電源供給回路６゜が接続されている。電
源供給回路６０は、パワーオン検知回路２５から出力さ
れるパワーオン検知信号ＰＯを反転させるインバータ６
１、オン動作によって電源回路２２からの基準電圧ＶＣ
Ｃを各ＯＲゲート５１〜５４の電源端子へ供給するＰＮ
Ｐ型トランジスタ６２、前記インバータ６１からトラン
ジスタ６２のベースへ向かって流れる電流を阻止するダ
イオード６３および抵抗Ｒ１゜Ｒ２，Ｒ３から構成され
ている。なお、インバータ６１の電源端子にはバッテリ
ー２６からの定電圧ＶＢが印加されており、システム電
源のオン／オフによらずに動作可能である。

また、各ＯＲゲート５１〜５４の出力端と接地間には、
ＯＲゲート非動作時のＨレベル出力を引込むためのプル
ダウン抵抗６１〜６４がそれぞれ接続されている。

次に、本実施例回路の動作について第２図に示す信号波
形図を用いて説明する。時点ｔ１にてシステムの電源ス
イツチ２１が投入（ＯＮ）されると、電源回路２２が起
動して例えば＋５ｖの基準電圧ｖｃｅが出力される。一
方、パワーオン検知回路２５においてはスイッチ投入か
ら基準電圧Ｖｃｃが出力されるまでの時間にほぼ相当す
る一定の遅延時間経過後の時点ｔ２にてパワーオン検知
信号ＰＯがＬレベルからＨレベルへ反転され、電源切換
回路２３が電源回路２２側に切換られる。また、電源供
給回路６０においてはトランジスタ６２がＯＮ動作する
ため基準電圧ＶＣＣが各ＯＲゲート５１〜５４の電源端
子に印加され、各ＯＲゲート５１〜５４の論理動作が可
能となる。

この状態で、時点ｔ２にてＣＡＳ制御信号ＣＡＳＣとＲ
ＡＭＩに対するビットイネーブル信号ＢＥＯとがＬレベ
ルになると、ＯＲゲート５１の論理和出力であるＣＡＳ
信号ＣＡＳＯがＨレベルからＬレベルに反転し、このＣ
ＡＳ信号ＣＡＳＯがＬレベルに反転したタイミングでＲ
ＡＭＩのカラムアドレスバッファ２０において列アドレ
スがラッチされる。この結果、ＲＡＭＩを用いて１バイ
ト単位でデータの読み書きが行なわれる。

同様に、時点ｔ３にてＣＡＳ制御信号ＣＡＳＣとＲＡＭ
２に対するビットイネーブル信号ＢＥＩとがＬレベルに
なると、ＯＲゲート５２の論理和出力であるＣＡＳ信号
ＣＡＳＩがＨレベルからＬレベルに反転し、このＣＡＳ
信号ＣＡＳ　１がＬレベルに反転した夕、イミングでＲ
ＡＭ２のカラムアドレスバッファ２０において列アドレ
スがラッチされる。この結果、ＲＡＭ２を用いて１バイ
ト単位でデータの読み書きが行なわれる。

また、時点ｔ６にてＣＡＳ制御信号ＣＡＳＣとＲＡＭ１
〜４に対するビットイネーブル信号ＢＥＯ〜ＢＥ３とが
同時にＬレベルになると、ＯＲゲート５１〜５４の論理
和出力であるＣＡＳ信号Ｃ，ＡＳＯ〜ＣＡＳ３がそれぞ
それＨレベルからＬレベルに反転し、各ＣＡＳ信号ＣＡ
ＳＯ〜ＣＡＳ３がＬレベルに反転したタイミングでＲＡ
Ｍ１〜４のカラムアドレスバッファ２０において列アド
レスがそれぞれラッチされる。この結果、ＲＡＭ１〜４
を用いて同時に４バイト単位でデータの読み書きが行な
われる。

この後、時点ｔ６にてシステムの電源スィッチ２１が開
放（ＯＦ　Ｆ）されると、電源回路２２から基準電圧ｖ
ｃｅが出力されなくなる。一方、パワーオン検知回路２
５においてはスイッチ開放から基準電圧Ｖｃｃが出力さ
れなくなるまでの時間よりも充分に短い一定の遅延時間
経過後の時点ｔ８にてパワーオン検知信号ＰＯがＨレベ
ルからＬレベルへ反転され、電源切換回路２３力ぐバッ
クアップ用バッテリー２６側に切換られる。また、電源
供給回路６０においてはトランジスタ６２がＯＦＦ動作
するため各ＯＲゲート５１〜５４の電源端子に基準電圧
ＶＣＣが印加されなくなり、各ＯＲゲート５１〜５４が
非動作となる。このとき、各ＯＲゲート５１〜５４の出
力はそれぞれプルダウン抵抗７１〜７４によって引込ま
れ、各ＣＡＳ信号ＣＡＳＯ〜ＣＡＳ３は急激にＬレベル
へ変化して、このＬレベル状態が維持される。

このように本実施例においては、システム電源オフ期間
中すなわちＲＡＭ１〜４の電源バックアップ中はプルダ
ウン抵抗７１〜７４によって各ＲＡＭ１〜４に対するＣ
ＡＳ信号ＣＡＳＯ〜ＣＡＳ３がＬレベルに維持されるの
で、従来のＡＮＤゲート４１〜４４が不要となり、シス
テム電源オン期間中において１段のＯＲゲート５１〜５
４により各ＲＡＭ１〜４に対するＣＡＳ信号ＣＡＳＯ−
ＣＡＳ３が生成される。

したがって、各ＲＡＭ１〜４をビット単位で制御するた
めのＣＡＳ信号ＣＡ’Ｓ　Ｏ−ＣＡ　Ｓ　３を１段のＯ
Ｒゲート５１〜５４によって生成しているので、信号伝
播遅延時間が従来に比べて短縮される。この結果、信号
伝播遅延時間に余裕の少ないシステムであっＣも容易に
適用できる。また、従来に比べて論理ゲート数が少ない
ので安価に構成できる。さらに、従来のようにＡＮＤゲ
ート４１〜４４をバッテリー２６でバックアップする必
要がないので、バッテリー２６の消費電力を低減でき、
各ＲＡＭ１〜４の電源バックアップ時間の長時間化をは
かり得る。

なお、前記実施例では１バイト単位でデータの読み書き
可能なＲＡＭに適用した場合を示したが、２バイト単位
など所定ビット単位でデータの読み書き可能なＲＡＭに
適用できるのは言うまでもない。また、２ないし３ある
いは５以上のＲＡＭに対してＣＡＳ信号を生成するＲＡ
Ｍ制御回路であってもよいのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、１段の論理ゲー
トで各ＲＡＭに対するＣＡＳ信号を生成することにより
信号伝播遅延時間を短縮でき、遅延時間に余裕の少ない
システムにも容易に適用可能である上、バックアップ用
バッテリーの消費電力を削減でき、バックアップ時間の
長時間化をはかり得るＲＡＭ制御回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例の動作を説明するための信号波形図、第３図
は一般的なダイナミックＲＡＭの構成を示すブロック図
、第４図は従来例の構成を示す回路図である。 ５１〜５４・・・ＯＲゲート、６０・・・電源供給回路
、７１〜７４・・・プルダウン抵抗。 出願人代理人　　弁理士　鈴江武彦 第３図 第１図

Claims (1)

【特許請求の範囲】
1. 各々のＣＡＳ信号に基いて所定ビット単位でデータの読
   み書きを行なう複数のＲＡＭに対して上記各ＣＡＳ信号
   の出力を制御するＲＡＭ制御回路において、各ＲＡＭに
   対応して設けられ当該ＲＡＭの所定ビット単位の使用を
   許可するイネーブル信号と少なくとも１つのＲＡＭの使
   用を許可するＣＡＳ制御信号との論理和をとりその論理
   和出力をＣＡＳ信号として該当するＲＡＭへ出力する複
   数の論理和ゲートと、システム電源オンの期間のみ上記
   各論理和ゲートの電源端子に電圧を印加して論理和動作
   可能とする電源供給回路と、前記各論理和ゲートの出力
   端と接地間にそれぞれ接続される複数の抵抗とから構成
   したことを特徴とするＲＡＭ制御回路。