JPH03147152A - メモリ・システム - Google Patents
メモリ・システムInfo
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- JPH03147152A JPH03147152A JP2248978A JP24897890A JPH03147152A JP H03147152 A JPH03147152 A JP H03147152A JP 2248978 A JP2248978 A JP 2248978A JP 24897890 A JP24897890 A JP 24897890A JP H03147152 A JPH03147152 A JP H03147152A
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- 230000015654 memory Effects 0.000 title claims abstract description 116
- 238000013500 data storage Methods 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 210000000352 storage cell Anatomy 0.000 claims 39
- 230000004044 response Effects 0.000 claims 3
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 210000004027 cell Anatomy 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0853—Cache with multiport tag or data arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理の分野、より詳細に言えば、データ
処理システムに使用するための短期間のサイクル時間を
持つキャッシュ・メモリに関する。
処理システムに使用するための短期間のサイクル時間を
持つキャッシュ・メモリに関する。
Ｂ、従来の技術
］ンピュータ・システムのデータ処理速度は中央処理装
置（ＣＰＵ）の設計及び製造の技術革新によって益々高
速化している。処理速度が高くなると、処理されるデー
タの量もまた増加する。従って、データは、コンピュー
タ・システム内の大容量で、より複雑なメモリ・システ
ムにストアされることが必要である。メモリが大型にな
るにつれて、データがメモリからＣＰＵに転送されるに
必要な速度は増加する。然しながら、メモリが大容量に
なると、速度は遅くならざるを得す、従って、ＣＰＵが
動作することの出来る速度に限度が生じる。この問題を
軽減するための代表的な方法は階層的なメモリ・システ
ムを使用することである。このタイプのメモリ・システ
ムにおいて、高速で、低レベルの小容量のメモリと、低
速度で高レベルの大容量のメモリとがある。小容量のメ
モリはＣＰｒＪから、またはＣＰＬＪヘデータを非常に
高速度で転送する。高レベルのメモリは、ＣＰＵから、
またはＣＰＵへ低速度でデータを転送するが、このメモ
リはＣＰＵの動作のために必要な低いレベルのメモリ中
の正しいデータを保持する。
置（ＣＰＵ）の設計及び製造の技術革新によって益々高
速化している。処理速度が高くなると、処理されるデー
タの量もまた増加する。従って、データは、コンピュー
タ・システム内の大容量で、より複雑なメモリ・システ
ムにストアされることが必要である。メモリが大型にな
るにつれて、データがメモリからＣＰＵに転送されるに
必要な速度は増加する。然しながら、メモリが大容量に
なると、速度は遅くならざるを得す、従って、ＣＰＵが
動作することの出来る速度に限度が生じる。この問題を
軽減するための代表的な方法は階層的なメモリ・システ
ムを使用することである。このタイプのメモリ・システ
ムにおいて、高速で、低レベルの小容量のメモリと、低
速度で高レベルの大容量のメモリとがある。小容量のメ
モリはＣＰｒＪから、またはＣＰＬＪヘデータを非常に
高速度で転送する。高レベルのメモリは、ＣＰＵから、
またはＣＰＵへ低速度でデータを転送するが、このメモ
リはＣＰＵの動作のために必要な低いレベルのメモリ中
の正しいデータを保持する。
通常、ＣＰＵは同じデータを何度も求めるから、高レベ
ルのメモリは、低レベル・メモリはど高速度に動作する
必要はない。低レベル及び高レベル・メモリの組合せは
、最近のコンピュータ・システムに必要とされるストレ
ージ容量と高速度データ転送とを与える。
ルのメモリは、低レベル・メモリはど高速度に動作する
必要はない。低レベル及び高レベル・メモリの組合せは
、最近のコンピュータ・システムに必要とされるストレ
ージ容量と高速度データ転送とを与える。
通常、キャッシュ・メモリと呼ばれる低レベルのメモリ
は、高速度でＣＰＵにデータを転送するよう要求される
と同時に、高レベルのメモリへ、または高レベルのメモ
リからデータの転送を行なう。キャッシュ・メモリは、
キャッシュ・メモリのメモリ・セルの呼び出しが、１ア
クセス・サイクルの間で書込み、または読取りが出来る
ように設計されたキャッシュ・メモリ用の論理回路を持
たせることによって上述の要求を満足させている。
は、高速度でＣＰＵにデータを転送するよう要求される
と同時に、高レベルのメモリへ、または高レベルのメモ
リからデータの転送を行なう。キャッシュ・メモリは、
キャッシュ・メモリのメモリ・セルの呼び出しが、１ア
クセス・サイクルの間で書込み、または読取りが出来る
ように設計されたキャッシュ・メモリ用の論理回路を持
たせることによって上述の要求を満足させている。
つまり、ＣＰＵが特定のデータ・アドレスのロケーショ
ンを１度だけキャッシュ・メモリに送ると、ＣＰＵは、
キャッシュ・メモリに２度目のアドレスを送ることなく
、そのロケーションへの書込み及びそのロケーションか
らの読取りの両方が出来ると言うことである。ＣＰＵは
、それ自身の高い速度でメモリをアクセスすることが出
来るのに反して、メモリは、ＣＰＵの最低速度動作で動
作することが出来るだけだから、読取り中の書込（Ｗｒ
ｉｔｅ Ｔｈｒｏｕｇｈ Ｒｅａｄ −Ｗ Ｔ Ｒ）動
作として知られているＷＴＲ動作は、性能に関するクリ
チカル・バスに影響することによりシステム全体の性能
に影響を与える。キャッシュ・メモリのアクセス・サイ
クル時間は一定であり、そして、この最低速度の動作を
達成するのに充分に長くなければならない、ＷＴＲ動作
は、同じアドレスに対して行なわれる読取り動作と、そ
れに続けられる読込み動作との直列の組合せ動作だから
、ＷＴＲ動作はキャッシュ・メモリの最も低い動作速度
を持っている。ＷＴＲ動作に起因する低い速度のキャッ
シュ・メモリのアクセス・サイクルにより、与えられた
時間内でＣＰＵによって遂行されるインストラクション
の数が減少し、その結果、コンピュータ・システムの性
能が低下することになる。
ンを１度だけキャッシュ・メモリに送ると、ＣＰＵは、
キャッシュ・メモリに２度目のアドレスを送ることなく
、そのロケーションへの書込み及びそのロケーションか
らの読取りの両方が出来ると言うことである。ＣＰＵは
、それ自身の高い速度でメモリをアクセスすることが出
来るのに反して、メモリは、ＣＰＵの最低速度動作で動
作することが出来るだけだから、読取り中の書込（Ｗｒ
ｉｔｅ Ｔｈｒｏｕｇｈ Ｒｅａｄ −Ｗ Ｔ Ｒ）動
作として知られているＷＴＲ動作は、性能に関するクリ
チカル・バスに影響することによりシステム全体の性能
に影響を与える。キャッシュ・メモリのアクセス・サイ
クル時間は一定であり、そして、この最低速度の動作を
達成するのに充分に長くなければならない、ＷＴＲ動作
は、同じアドレスに対して行なわれる読取り動作と、そ
れに続けられる読込み動作との直列の組合せ動作だから
、ＷＴＲ動作はキャッシュ・メモリの最も低い動作速度
を持っている。ＷＴＲ動作に起因する低い速度のキャッ
シュ・メモリのアクセス・サイクルにより、与えられた
時間内でＣＰＵによって遂行されるインストラクション
の数が減少し、その結果、コンピュータ・システムの性
能が低下することになる。
キャッシュ・メモリのアクセス時間は、キャッシュ・メ
モリに関連した論理回路を通してｃＰＵのサイクル時間
にリンクされる。この論理回路はＣＰＵとキャッシュ・
メモリとの間のタイミングを維持する。ＣＰＵは、マシ
ン・サイクル期間の決められた時間の間、有効なアドレ
スをキャッシュ・メモリに送るだけである。マシン・サ
イクルは、コンピュータ・システムの部分の間でデータ
を転送することが出来る間の時間間隔を決める位相クロ
ックから取り出される。１つ、またはそれ以上の位相ク
ロックがあるけれども、通常、２つの位相クロックがあ
り、各位相回路は、夫々のクロックの状態に従ってデー
タを出力する。このことは、第１のクロックが第１の状
態（高位状態、または低位状態）にある時、第１のクロ
ックによってデータが出力されるような１つの論理回路
を必要とすることを意味する。第２のクロックは、第１
のクロックに対して直接に位相外れにあり（即ち、第２
のクロックが高位にある時、第１のクロックは低位にあ
り、第２のクロックが低位にある時、第１のクロックは
高位にある）、そして、第２のクロックと関連した論理
回路は、第２のクロックが第１の状態（高位、または低
位）にある時、データを出力する。従って、データが第
２のグループの論理回路から第１のグループの論理回路
へデータがシフトされない時にだけ、第１の論理回路グ
ループからのデータが、第２の論理回路のグループ（第
２のクロックに関連した）にシフトされる。この転送の
タイミングは、ＣＰＬＩのすべての論理回路によって受
は取られたデータが、その論理回路により受は取られる
ことを意味するデータであることを保証する。
モリに関連した論理回路を通してｃＰＵのサイクル時間
にリンクされる。この論理回路はＣＰＵとキャッシュ・
メモリとの間のタイミングを維持する。ＣＰＵは、マシ
ン・サイクル期間の決められた時間の間、有効なアドレ
スをキャッシュ・メモリに送るだけである。マシン・サ
イクルは、コンピュータ・システムの部分の間でデータ
を転送することが出来る間の時間間隔を決める位相クロ
ックから取り出される。１つ、またはそれ以上の位相ク
ロックがあるけれども、通常、２つの位相クロックがあ
り、各位相回路は、夫々のクロックの状態に従ってデー
タを出力する。このことは、第１のクロックが第１の状
態（高位状態、または低位状態）にある時、第１のクロ
ックによってデータが出力されるような１つの論理回路
を必要とすることを意味する。第２のクロックは、第１
のクロックに対して直接に位相外れにあり（即ち、第２
のクロックが高位にある時、第１のクロックは低位にあ
り、第２のクロックが低位にある時、第１のクロックは
高位にある）、そして、第２のクロックと関連した論理
回路は、第２のクロックが第１の状態（高位、または低
位）にある時、データを出力する。従って、データが第
２のグループの論理回路から第１のグループの論理回路
へデータがシフトされない時にだけ、第１の論理回路グ
ループからのデータが、第２の論理回路のグループ（第
２のクロックに関連した）にシフトされる。この転送の
タイミングは、ＣＰＬＩのすべての論理回路によって受
は取られたデータが、その論理回路により受は取られる
ことを意味するデータであることを保証する。
キャッシュ・メモリの論理回路は一方のクロックの第２
位相の間で、エンコードされたアドレス・ビットを受取
り且つ保持（ラッチ）する。受取り論理回路は、そのク
ロックの第１の位相の間でデータを８カするから、デー
タは、第２位相の間でラッチされる。一方のクロック（
第１クロツク）の第２位相が終了した時、第１クロツク
の第１位相が開始し、そして、エンコードされたアドレ
ス・ビットをデコード回路に送る。デコード回路の結果
はキャッシュ・メモリのメモリ・セルをアドレスするの
に用いられる。第１クロツクも第２位相の間で、データ
がラッチされるのを待つ時間は、無駄な時間である。こ
の無駄な時間は、書込み動作に比較した場合、読取り動
作の間のＣＰＬＩの性能に特に悪影響を与える。これは
、読取り動作がデータ・フローの丁度開始点にあること
が原因である。データがメモリ・セルから読取られた後
は、そのデータがＣＰＬＩで使用可能になる前に、デー
タは幾つかの動作くパリティ・チエツク、テーブル・ル
ックアップ等）を経て送られねばならない。
位相の間で、エンコードされたアドレス・ビットを受取
り且つ保持（ラッチ）する。受取り論理回路は、そのク
ロックの第１の位相の間でデータを８カするから、デー
タは、第２位相の間でラッチされる。一方のクロック（
第１クロツク）の第２位相が終了した時、第１クロツク
の第１位相が開始し、そして、エンコードされたアドレ
ス・ビットをデコード回路に送る。デコード回路の結果
はキャッシュ・メモリのメモリ・セルをアドレスするの
に用いられる。第１クロツクも第２位相の間で、データ
がラッチされるのを待つ時間は、無駄な時間である。こ
の無駄な時間は、書込み動作に比較した場合、読取り動
作の間のＣＰＬＩの性能に特に悪影響を与える。これは
、読取り動作がデータ・フローの丁度開始点にあること
が原因である。データがメモリ・セルから読取られた後
は、そのデータがＣＰＬＩで使用可能になる前に、デー
タは幾つかの動作くパリティ・チエツク、テーブル・ル
ックアップ等）を経て送られねばならない。
これらのすべての動作は時間を必要とし、そして、第１
クロツクの第２位相が終了する前に完了されなければな
らない。このことは、第１クロツクの第２位相が終了さ
れる前に、データを単に書込まねばならない書込み動作
の場合と比較される。デコード動作は、データが書込ま
れる前に必要とされる最後の動作なので、書込み動作を
完了するサイクル内に充分な時間が残されている。従っ
て、読取り時間を減少することは、ＣＰＵの性能を工場
させるのに重要な要素である。
クロツクの第２位相が終了する前に完了されなければな
らない。このことは、第１クロツクの第２位相が終了さ
れる前に、データを単に書込まねばならない書込み動作
の場合と比較される。デコード動作は、データが書込ま
れる前に必要とされる最後の動作なので、書込み動作を
完了するサイクル内に充分な時間が残されている。従っ
て、読取り時間を減少することは、ＣＰＵの性能を工場
させるのに重要な要素である。
読取り動作における無駄な時間を除去することによって
、キャッシュ・メモリのアクセス時間中の読取り時間を
減少させることは、ＷＴＲ動作が直列的に行なわれるの
で、ＷＴＲ動作時間を減少する。読取り時間を減少する
ことは、非オーバーラツプ読取り及び書込み動作を行な
う動作時間を減少する。然しながら、ＷＴＲ動作は、キ
ャッシュ・メモリのアクセスに開運して依然として長い
動作時間であり、従って、キャッシュ・メモリのアクセ
ス時間を限定する。直列的に行なわれる動作の性質は、
キャッシュ・メモリのアクセス全体の時間に関して読取
り及び書込み動作の改善の効果を制限する。
、キャッシュ・メモリのアクセス時間中の読取り時間を
減少させることは、ＷＴＲ動作が直列的に行なわれるの
で、ＷＴＲ動作時間を減少する。読取り時間を減少する
ことは、非オーバーラツプ読取り及び書込み動作を行な
う動作時間を減少する。然しながら、ＷＴＲ動作は、キ
ャッシュ・メモリのアクセスに開運して依然として長い
動作時間であり、従って、キャッシュ・メモリのアクセ
ス時間を限定する。直列的に行なわれる動作の性質は、
キャッシュ・メモリのアクセス全体の時間に関して読取
り及び書込み動作の改善の効果を制限する。
Ｃ０発明が解決しようとする課題
本発明の目的はキャッシュ・メモリのアクセス・システ
ムを改良することにある。
ムを改良することにある。
本発明の他の目的は、マシン・サイクル時間が減少され
るように、キャッシュ・メモリのアクセス・システムを
改良することにある。
るように、キャッシュ・メモリのアクセス・システムを
改良することにある。
本発明の他の目的は、読取り動作を遂行する時間が減少
されるように、キャッシュ・メモリのアクセス・システ
ムを改良することにある。
されるように、キャッシュ・メモリのアクセス・システ
ムを改良することにある。
本発明の他の目的は、読取り中に書込みを遂行する時間
が減少されるように、キャッシュ・メモリのアクセス・
システムを改良することにある。
が減少されるように、キャッシュ・メモリのアクセス・
システムを改良することにある。
本発明の他の目的は、書込み動作中の読取り動作がグリ
ッチしないように、キャッシュ・メモリのアクセス・シ
ステムを改良することにある。
ッチしないように、キャッシュ・メモリのアクセス・シ
ステムを改良することにある。
０６課題を解決するための手段
本発明は読取り中の書込み（ＷＴＲ）動作の間に書込み
及び読取り動作を並列的に行なわせるバイパス回路を使
用する。このバイパス回路は、ＷＴＲ動作が生じた時、
キャッシュ・メモリの読取り及び書込みのデコードの計
画中に送られるエンコードされたアドレスを比較するこ
とによって感知する。また、バイパス回路はキャッシュ
・メモリの出力に直接にデータを送り、新しく送られる
データがメモリ・セル中にストアされ、そしてメモリ・
セルから読取りが出来るまで待つ必要をなくす。データ
がストアされたセルから読取られなくとも、セルは読取
リアドレス回路を通してアドレスされる。これは、バイ
パス回路が減勢された時に、キャッシュ・メモリの８力
にグリッチが発生するのを回避するのに必要である。バ
イパス回路の使用は２つの点でキャッシュ・メモリのア
クセス時間を改良する。第１の点として、ＷＴＲ動作に
対して必要な時間を減少することである。第２の点とし
て、ＷＴＲの時間が減少されるので、読取り動作がより
効率的になることである。
及び読取り動作を並列的に行なわせるバイパス回路を使
用する。このバイパス回路は、ＷＴＲ動作が生じた時、
キャッシュ・メモリの読取り及び書込みのデコードの計
画中に送られるエンコードされたアドレスを比較するこ
とによって感知する。また、バイパス回路はキャッシュ
・メモリの出力に直接にデータを送り、新しく送られる
データがメモリ・セル中にストアされ、そしてメモリ・
セルから読取りが出来るまで待つ必要をなくす。データ
がストアされたセルから読取られなくとも、セルは読取
リアドレス回路を通してアドレスされる。これは、バイ
パス回路が減勢された時に、キャッシュ・メモリの８力
にグリッチが発生するのを回避するのに必要である。バ
イパス回路の使用は２つの点でキャッシュ・メモリのア
クセス時間を改良する。第１の点として、ＷＴＲ動作に
対して必要な時間を減少することである。第２の点とし
て、ＷＴＲの時間が減少されるので、読取り動作がより
効率的になることである。
Ｅ、実施例
ストレージにアクセスを必要とする中央処理装置（ＣＰ
Ｕ）は、コンピュータ・メモリ中のデータ・ストレージ
のアドレス・ロケーションを発生することによってその
アクセスが得られる。メモリは種々の容量のものでよく
、本発明に従った速度を持ち、ＣＰＵにデータを与える
が、またはＣＰＵにデータをストアさせるかの何れかの
キャッシュ・メモリか、あるいは、その両方でもよいキ
ャッシュ・メモリである。第１図は本発明を適用するこ
との出来るコンピュータ・システムを示す。
Ｕ）は、コンピュータ・メモリ中のデータ・ストレージ
のアドレス・ロケーションを発生することによってその
アクセスが得られる。メモリは種々の容量のものでよく
、本発明に従った速度を持ち、ＣＰＵにデータを与える
が、またはＣＰＵにデータをストアさせるかの何れかの
キャッシュ・メモリか、あるいは、その両方でもよいキ
ャッシュ・メモリである。第１図は本発明を適用するこ
との出来るコンピュータ・システムを示す。
ＣＰＵ２００は必要なキャッシュ・メモリ・アドレスを
発生し、論理回路４００はアドレス要求と、キャッシュ
・メモリ３００にアクセスするアドレスとの間のタイミ
ングを与える。論理回路４００は、ＣＰＵ２００、キャ
ッシュ・メモリ３００の一部か、または図示されたよう
な独立した装置の一部であってよい。ＣＰＵ２００は、
アドレスを発生し、そのアドレスを論理回路４００に転
送する。アドレスが読取られる場合には、そのアドレス
はキャッシュ・メモリ３００に直接に送られ、アドレス
は読取られ、そしてデータはキャッシュ・メモリ３００
から論理回路４００に送られ、続いてＣＰＵ２００に送
り返される。アドレスが書き込まれる場合には、アドレ
ス及びデータは論理回路４００に送られ、論理回路４０
０はアドレス及びデータの両方をキャッシュ・メモリ３
００に送り、そして、データは書込まれる。最後に、キ
ャッシュ・メモリによって遂行される動作がＷＴＲ動作
の場合には、アドレスは論理回路４００に送られる。デ
ータ及びアドレスは書込まれるべきキャッシュ・メモリ
３００に送られる。キャッシュ・メモリから読取られる
べきデータは、書込みのためにキャッシュ・メモリに送
られるデータと同じデータである。次に、このデータは
論理回路４００からＣＰＵ２００に送られ、そしてキャ
ッシュ・メモリ３００をバイパスする。
発生し、論理回路４００はアドレス要求と、キャッシュ
・メモリ３００にアクセスするアドレスとの間のタイミ
ングを与える。論理回路４００は、ＣＰＵ２００、キャ
ッシュ・メモリ３００の一部か、または図示されたよう
な独立した装置の一部であってよい。ＣＰＵ２００は、
アドレスを発生し、そのアドレスを論理回路４００に転
送する。アドレスが読取られる場合には、そのアドレス
はキャッシュ・メモリ３００に直接に送られ、アドレス
は読取られ、そしてデータはキャッシュ・メモリ３００
から論理回路４００に送られ、続いてＣＰＵ２００に送
り返される。アドレスが書き込まれる場合には、アドレ
ス及びデータは論理回路４００に送られ、論理回路４０
０はアドレス及びデータの両方をキャッシュ・メモリ３
００に送り、そして、データは書込まれる。最後に、キ
ャッシュ・メモリによって遂行される動作がＷＴＲ動作
の場合には、アドレスは論理回路４００に送られる。デ
ータ及びアドレスは書込まれるべきキャッシュ・メモリ
３００に送られる。キャッシュ・メモリから読取られる
べきデータは、書込みのためにキャッシュ・メモリに送
られるデータと同じデータである。次に、このデータは
論理回路４００からＣＰＵ２００に送られ、そしてキャ
ッシュ・メモリ３００をバイパスする。
キャッシュ・メモリ３００は、１ワードがＭ個のビット
でＮ個のワードとして組織されている、即ち、この実施
例においては、Ｎは１６であり、Ｍは３２であるように
組織されている。第２図は、キャッシュ・メモリ中の各
ワードがＭピット毎に繰り返される０ビツトの読取り及
び書込みアクセス・システムを示している。キャッシュ
・メモリ３００のベース・セル３１０中に書込むために
、書込み選択ライン（ＷＳ）が、ビット０の特定のワー
ドに対して補正されなければならない。キャッシュ・メ
モリ３００のベース・セル３１０に書込むために、書込
みライン（ＷＳ ）はビットＯの特定のワードに対して
付勢されなければならない。
でＮ個のワードとして組織されている、即ち、この実施
例においては、Ｎは１６であり、Ｍは３２であるように
組織されている。第２図は、キャッシュ・メモリ中の各
ワードがＭピット毎に繰り返される０ビツトの読取り及
び書込みアクセス・システムを示している。キャッシュ
・メモリ３００のベース・セル３１０中に書込むために
、書込み選択ライン（ＷＳ）が、ビット０の特定のワー
ドに対して補正されなければならない。キャッシュ・メ
モリ３００のベース・セル３１０に書込むために、書込
みライン（ＷＳ ）はビットＯの特定のワードに対して
付勢されなければならない。
記号ＷＳＯ１３２０で示されているワードＯのＷＳライ
ン（ワードＮ−１までのすべてのＷＳラインと共に）は
、デコードされたワード０のアドレス信号（ＷＡＯ）と
、書込み付勢信号（Ｗｅ）と、第２位相クロック信号（
Ｃ２）とのアンドの組合せである。これらのアンドのプ
ールの組合せが「１」である時、データはデータ入力ラ
インを通ってベース・セル３１０に送られて、そこにス
トアされる。第２位相クロック信号Ｃ２と、Ｗｅ倍信号
、キャッシュ・メモリに書込みアクセス信号をゲートす
る。同様に、ワード０ （Ｒ５Ｏ）３２２のビット０に
対する読取り信号は第１位相クロック信号Ｃ２によって
ゲートされる。ワード０の読取り選択ライン（ＦＬＡＯ
）（そして、ワードＮ−１までのすべてのワードと共に
）はベース・セル３１０に読取りアクセスを与えるため
に第２位相クロック信号Ｃ２によってアンド・ゲートさ
れる。
ン（ワードＮ−１までのすべてのＷＳラインと共に）は
、デコードされたワード０のアドレス信号（ＷＡＯ）と
、書込み付勢信号（Ｗｅ）と、第２位相クロック信号（
Ｃ２）とのアンドの組合せである。これらのアンドのプ
ールの組合せが「１」である時、データはデータ入力ラ
インを通ってベース・セル３１０に送られて、そこにス
トアされる。第２位相クロック信号Ｃ２と、Ｗｅ倍信号
、キャッシュ・メモリに書込みアクセス信号をゲートす
る。同様に、ワード０ （Ｒ５Ｏ）３２２のビット０に
対する読取り信号は第１位相クロック信号Ｃ２によって
ゲートされる。ワード０の読取り選択ライン（ＦＬＡＯ
）（そして、ワードＮ−１までのすべてのワードと共に
）はベース・セル３１０に読取りアクセスを与えるため
に第２位相クロック信号Ｃ２によってアンド・ゲートさ
れる。
第３図はキャッシュ・メモリ３００のベース・セル３１
０を示している。ベース・セル３１０はメモリ・セル３
１２と、Ｎ／Ｐ転送ゲート３１４と、４デバイス・スタ
ック３２６を持っている。
０を示している。ベース・セル３１０はメモリ・セル３
１２と、Ｎ／Ｐ転送ゲート３１４と、４デバイス・スタ
ック３２６を持っている。
メモリ・セル３１２は月並な交差結合インバータである
。Ｎ／Ｐ転送ゲート３１４は、夫々のソース及びドレイ
ンを接続したＮ型トランジスタ（ＮＭ ＯＳ ）及びＰ
型トランジスタ（ＰＭＯ５）の並列接続である。ＰＭＯ
Ｓトランジスタのゲート信号はＮＭＯＳトランジスタの
ゲートに印加された信号の反転信号（補数信号）である
。このタイプの転送ゲートは、トランジスタのソースか
らドレインへの転送遅延が、通常のＮＭＯ５、またはＰ
ＭＯ５の単一トランジスタの転送ゲートの持つ遅延より
も小さな遅延（従って、動作が速い）を持っており、論
理回路のフル・レベル、例えば、ＧＮＤ（設置電位）及
びＶＤＤ （供給電位）を与える。転送ゲート３１４の
ゲート信号は、ライン３２２上のビットＯに対する読取
り選択信号Ｒ５０（同様に、ビットＭ−１までの信号Ｒ
５Ｉ、Ｒ５２等と共に）と、その補数信号Ｒ５Ｏ’であ
る。
。Ｎ／Ｐ転送ゲート３１４は、夫々のソース及びドレイ
ンを接続したＮ型トランジスタ（ＮＭ ＯＳ ）及びＰ
型トランジスタ（ＰＭＯ５）の並列接続である。ＰＭＯ
Ｓトランジスタのゲート信号はＮＭＯＳトランジスタの
ゲートに印加された信号の反転信号（補数信号）である
。このタイプの転送ゲートは、トランジスタのソースか
らドレインへの転送遅延が、通常のＮＭＯ５、またはＰ
ＭＯ５の単一トランジスタの転送ゲートの持つ遅延より
も小さな遅延（従って、動作が速い）を持っており、論
理回路のフル・レベル、例えば、ＧＮＤ（設置電位）及
びＶＤＤ （供給電位）を与える。転送ゲート３１４の
ゲート信号は、ライン３２２上のビットＯに対する読取
り選択信号Ｒ５０（同様に、ビットＭ−１までの信号Ｒ
５Ｉ、Ｒ５２等と共に）と、その補数信号Ｒ５Ｏ’であ
る。
読取り選択信号の両方の位相は読取りビットを選択する
時に必要である。転送ゲート３１４はメモリ・セルの出
力に接続されており、ストアされたデータの読取りは専
用の読取り選択ラインを付勢するだけである。４デバイ
ス・スタック３１６はメモリ・セル３１２に書込み能力
を与える。それは、直列に接続された２個のＮＭＯＳデ
バイスに対して、２個のＰＭＯＳデバイスの直列の組合
せ（ソースからドレイン）を直列に接続したものである
。このデバイス・スタックは高電位（通常、キャッシュ
・メモリの供給電位）と、低電位（通常、チップの接地
電位）との間に接続される。最低位のＮ Ｍ ＯＳデバ
イスのゲートはワード選択信号（ワード０に対してライ
ン３２０上の信号ＷＳＯと、同様に、ワードｎ−１まで
の信号、ＷＳｌ、ＷＳ２等を持っている）に接続されて
いる。ＷＳＯ′は、読取り信号（そして他のワード選択
信号）と同様に、ＷＳＯの補数信号であり、最上位のＰ
ＭＯＳゲート信号のために用いられる。中間の２ＭＯ５
及びＮＭＯＳゲートは夫々データ入力ライン８２５に接
続されている。４デバイス・スタック３１６の出力はス
タック中のＰＭＯＳ及びＮＭＯＳデバイスの間のソース
／ドレイン接続である。
時に必要である。転送ゲート３１４はメモリ・セルの出
力に接続されており、ストアされたデータの読取りは専
用の読取り選択ラインを付勢するだけである。４デバイ
ス・スタック３１６はメモリ・セル３１２に書込み能力
を与える。それは、直列に接続された２個のＮＭＯＳデ
バイスに対して、２個のＰＭＯＳデバイスの直列の組合
せ（ソースからドレイン）を直列に接続したものである
。このデバイス・スタックは高電位（通常、キャッシュ
・メモリの供給電位）と、低電位（通常、チップの接地
電位）との間に接続される。最低位のＮ Ｍ ＯＳデバ
イスのゲートはワード選択信号（ワード０に対してライ
ン３２０上の信号ＷＳＯと、同様に、ワードｎ−１まで
の信号、ＷＳｌ、ＷＳ２等を持っている）に接続されて
いる。ＷＳＯ′は、読取り信号（そして他のワード選択
信号）と同様に、ＷＳＯの補数信号であり、最上位のＰ
ＭＯＳゲート信号のために用いられる。中間の２ＭＯ５
及びＮＭＯＳゲートは夫々データ入力ライン８２５に接
続されている。４デバイス・スタック３１６の出力はス
タック中のＰＭＯＳ及びＮＭＯＳデバイスの間のソース
／ドレイン接続である。
ＷＳＯ，３２０が選択された時、ゲート・スタックは、
データ入力ライン３２５上の信号をメモリ・セル３１２
に転送する。
データ入力ライン３２５上の信号をメモリ・セル３１２
に転送する。
第４図は読取り選択信号３２２等がどのようにして発生
されるかを示している。ＣＰＵ２００は第ルベルの論理
回路Ｌ１．３３０中にストアされているエンコードされ
たアドレスを発生する。
されるかを示している。ＣＰＵ２００は第ルベルの論理
回路Ｌ１．３３０中にストアされているエンコードされ
たアドレスを発生する。
この第ルベルの論理回路Ｌ１．３３０は、ライン３４０
上の第１位相クロック信号Ｃ１と関連している。論理回
路Ｌ１．３３０は、第１位相クロック信号Ｃ１の間で、
エンコードされたアドレスを受取り、ラッチし、そして
、読取リアドレス・デコーダ３３５に送る。読取リアド
レス・デコーダ３３５はエンコードされたアドレスをデ
コードし、そして読取リアドレス・ラッチＲＡＬ ３３
７にデコードされたアドレスを送る。アドレス・ラッチ
ＲＡＬ３３７は、第２位相クロックＣ２が状態を変化し
た時に、ライン３４２の第２位相クロック信号Ｃ２によ
って駆動され、データはラッチ中に保持される。第１位
相クロック信号Ｃ１が終了する前（これはまた、第２位
相クロック信号Ｃ２の状態が変更する前）に、デコード
されたアドレスは、ラッチＲＡＬ３３７に送られる。第
２位相クロック信号Ｃ２の状態の変化時間は、読取りの
遅延が測定される開始時間である。全体のデコードを完
成するために、ライン３４０上の第１位相クロック信号
Ｃ１信号の前に充分な時間がないとしても、回ＭＬＩ、
３３０の前に読取りデコード回路を置くのではなく、回
路Ｌ１．３３０とラッチＲＡＬ３３７との間に読取りデ
コード回路を置くことは、部分的なデコードが可能とな
る。従来のシステムは、第１位相クロック信号Ｃ１によ
りエンコードされたアドレスをラッチＬ１中にラッチし
、そして、デコードされるべきエンコードされたアドレ
スを送る前に、第２位相クロック信号Ｃ２が第２レベル
の論理回路Ｌ２の状態を変化した時に、捕獲されたデー
タを通過する。ＲＡＬ ３３７中にデータをラッチする
前に、データをデコードすることは、第２位相クロック
信号Ｃ２の微妙な時間中のデコード動作に対して待ち時
間の浪費を避けるばかりでなく、無効なアドレスのデコ
ードを回避する。
上の第１位相クロック信号Ｃ１と関連している。論理回
路Ｌ１．３３０は、第１位相クロック信号Ｃ１の間で、
エンコードされたアドレスを受取り、ラッチし、そして
、読取リアドレス・デコーダ３３５に送る。読取リアド
レス・デコーダ３３５はエンコードされたアドレスをデ
コードし、そして読取リアドレス・ラッチＲＡＬ ３３
７にデコードされたアドレスを送る。アドレス・ラッチ
ＲＡＬ３３７は、第２位相クロックＣ２が状態を変化し
た時に、ライン３４２の第２位相クロック信号Ｃ２によ
って駆動され、データはラッチ中に保持される。第１位
相クロック信号Ｃ１が終了する前（これはまた、第２位
相クロック信号Ｃ２の状態が変更する前）に、デコード
されたアドレスは、ラッチＲＡＬ３３７に送られる。第
２位相クロック信号Ｃ２の状態の変化時間は、読取りの
遅延が測定される開始時間である。全体のデコードを完
成するために、ライン３４０上の第１位相クロック信号
Ｃ１信号の前に充分な時間がないとしても、回ＭＬＩ、
３３０の前に読取りデコード回路を置くのではなく、回
路Ｌ１．３３０とラッチＲＡＬ３３７との間に読取りデ
コード回路を置くことは、部分的なデコードが可能とな
る。従来のシステムは、第１位相クロック信号Ｃ１によ
りエンコードされたアドレスをラッチＬ１中にラッチし
、そして、デコードされるべきエンコードされたアドレ
スを送る前に、第２位相クロック信号Ｃ２が第２レベル
の論理回路Ｌ２の状態を変化した時に、捕獲されたデー
タを通過する。ＲＡＬ ３３７中にデータをラッチする
前に、データをデコードすることは、第２位相クロック
信号Ｃ２の微妙な時間中のデコード動作に対して待ち時
間の浪費を避けるばかりでなく、無効なアドレスのデコ
ードを回避する。
ＲＡＬ３３７中の読取リアドレスのデコード出力をラッ
チすることはそのラッチの出力が第２位相クロック信号
Ｃ２の状態が変化した後に一定に保たれるので、第２位
相クロック信号Ｃ２によって読取り選択信号をゲートす
る。読取り選択信号は補数化され、そしてキャッシュ・
メモリ・アレー中の夫々のセルに送られる。付加的な時
間を節約するために、付加的なチップの領域を使用する
という犠牲を払うことによって、デコーダは、両方の位
相が０２の時間でラッチされなければならない読取り選
択信号の両方の位相を与えることが出来る。書込み選択
信号は、第５図に示された読取り選択信号と同じように
発生される。Ｌｌ、４３０はエンコードされたアドレス
を書込みアドレス・デコーダ３４５に送り、このアドレ
ス・デコーダ３４５はエンコードされたアドレスをデコ
ードする。デコードされたアドレスはＮ／Ｐ転送ゲート
３６０によってインバータ・バッファ３５４にゲートさ
れる。転送ゲート３６０のゲート入力は書込み付勢信号
３５２と、第２位相クロック信号Ｃ２のライン３４２と
の「アンド」の組合せ（両方の信号及び補数）である。
チすることはそのラッチの出力が第２位相クロック信号
Ｃ２の状態が変化した後に一定に保たれるので、第２位
相クロック信号Ｃ２によって読取り選択信号をゲートす
る。読取り選択信号は補数化され、そしてキャッシュ・
メモリ・アレー中の夫々のセルに送られる。付加的な時
間を節約するために、付加的なチップの領域を使用する
という犠牲を払うことによって、デコーダは、両方の位
相が０２の時間でラッチされなければならない読取り選
択信号の両方の位相を与えることが出来る。書込み選択
信号は、第５図に示された読取り選択信号と同じように
発生される。Ｌｌ、４３０はエンコードされたアドレス
を書込みアドレス・デコーダ３４５に送り、このアドレ
ス・デコーダ３４５はエンコードされたアドレスをデコ
ードする。デコードされたアドレスはＮ／Ｐ転送ゲート
３６０によってインバータ・バッファ３５４にゲートさ
れる。転送ゲート３６０のゲート入力は書込み付勢信号
３５２と、第２位相クロック信号Ｃ２のライン３４２と
の「アンド」の組合せ（両方の信号及び補数）である。
インバータ・バッファ３５４の出力及びその関連した補
数は、キャッシュ・メモリに送られる書込み選択信号で
ある。第２位相クロック信号Ｃ２によってゲートされた
転送トランジスタ３６０は、決められた０２時間の間、
有効なデータを持つＲＡＬ３３７と同じ機能を与える。
数は、キャッシュ・メモリに送られる書込み選択信号で
ある。第２位相クロック信号Ｃ２によってゲートされた
転送トランジスタ３６０は、決められた０２時間の間、
有効なデータを持つＲＡＬ３３７と同じ機能を与える。
第６図は本発明のバイパス回路を示している。
４デバイス・スタック３５５はキャッシュ・メモリの（
ビット０しか図示していない）各ビットに対するデータ
入力ライン３２５に接続されている。
ビット０しか図示していない）各ビットに対するデータ
入力ライン３２５に接続されている。
４デバイス・スタック３５５の出力はキャッシュ・メモ
リの出力バッファ３５０に接続されている。
リの出力バッファ３５０に接続されている。
すべてのワードのすべてのビットを含むすべてのベース
・セルのＮ／Ｐ転送ゲート３１４の出力はＮ／Ｐ転送ゲ
ート３６５の入力に接続されている。
・セルのＮ／Ｐ転送ゲート３１４の出力はＮ／Ｐ転送ゲ
ート３６５の入力に接続されている。
最後に、このＮ／Ｐ転送ゲート３６５の出力はキャッシ
ュ・メモリの出力バッファ３５０に接続されている。４
デバイス・スタック３５５とＮ／Ｐ転送ゲート３６５と
の両方へのゲート入力は、ライン３４２上の第２位相ク
ロック信号Ｃ２の指定されたＸｎ３５９（Ｏビットに対
してｎ＝ｏ、１ビツトに対してｎ＝１、等々）と、書込
み付勢信号と、ＷＴＲ信号３５７とのアンドの組合せ（
真数及び補数の両方）である。ＷＴＲ信号３５７は、エ
ンコードされた読取り信号が特定のワードに対するエン
コードされた書込みアドレスと等しい時を表示する論理
信号である。この信号はエンコードされた読取り及び書
込みアドレスを比較する排他的オア・トリーのような論
理的比較機能により発生される。読取り及び書込みアド
レスの両方はラッチＬ１中にストアされるので、Ｘｎ信
号３５９は第２位相クロック信号やＣ２の前に発生され
、そして第２位相クロック信号Ｃ２の期間の間、有効に
保たれる。
ュ・メモリの出力バッファ３５０に接続されている。４
デバイス・スタック３５５とＮ／Ｐ転送ゲート３６５と
の両方へのゲート入力は、ライン３４２上の第２位相ク
ロック信号Ｃ２の指定されたＸｎ３５９（Ｏビットに対
してｎ＝ｏ、１ビツトに対してｎ＝１、等々）と、書込
み付勢信号と、ＷＴＲ信号３５７とのアンドの組合せ（
真数及び補数の両方）である。ＷＴＲ信号３５７は、エ
ンコードされた読取り信号が特定のワードに対するエン
コードされた書込みアドレスと等しい時を表示する論理
信号である。この信号はエンコードされた読取り及び書
込みアドレスを比較する排他的オア・トリーのような論
理的比較機能により発生される。読取り及び書込みアド
レスの両方はラッチＬ１中にストアされるので、Ｘｎ信
号３５９は第２位相クロック信号やＣ２の前に発生され
、そして第２位相クロック信号Ｃ２の期間の間、有効に
保たれる。
１つの０２クロツク・サイクルの間で同じアドレスを書
込み及び読取ることは、何時、読取り中の書込みが行な
われるかを決める。Ｘｎ３５９が低位にある時、４デバ
イス・スタック３５５の上部のＰＭＯＳデバイス及び下
部のＮＭＯＳデバイスはオフである。また、Ｎ／Ｐ転送
ゲート３６５はオンのままである。実際、システムはバ
イパス回路からの干渉を受けることなく、書込み及び読
取りを行なう、然しながら、Ｘｎが高位にある時、４デ
バイス・スタック３５５の上部ＰＭＯＳデバイス及び下
部ＮＭＯＳデバイスはオンに転じ、そしてＮ／Ｐ転送ゲ
ート３６５は、キャッシュ・メモリ・アレーをキャッシ
ュ・メモリの出力バッファ３５０から切り離す。従って
、書込みに続いて読取られるデータは書込まれ、そして
同時に読取られる。
込み及び読取ることは、何時、読取り中の書込みが行な
われるかを決める。Ｘｎ３５９が低位にある時、４デバ
イス・スタック３５５の上部のＰＭＯＳデバイス及び下
部のＮＭＯＳデバイスはオフである。また、Ｎ／Ｐ転送
ゲート３６５はオンのままである。実際、システムはバ
イパス回路からの干渉を受けることなく、書込み及び読
取りを行なう、然しながら、Ｘｎが高位にある時、４デ
バイス・スタック３５５の上部ＰＭＯＳデバイス及び下
部ＮＭＯＳデバイスはオンに転じ、そしてＮ／Ｐ転送ゲ
ート３６５は、キャッシュ・メモリ・アレーをキャッシ
ュ・メモリの出力バッファ３５０から切り離す。従って
、書込みに続いて読取られるデータは書込まれ、そして
同時に読取られる。
バイパス回路は、同じストレージ・アドレスに対して、
書込み、及び読取り動作の直列的な組合せを取り除く。
書込み、及び読取り動作の直列的な組合せを取り除く。
然しながら、本発明のバイパス回路は、ＷＴＲ動作の間
において、読取りデコードを取り除かない。これは、読
取りデコードを遂行することが、Ｎ／Ｐ転送ゲート３１
４の出力を４デバイス・スタック３５５の出力と同じ電
位に到達させるからである。Ｘｎ３５９が降下した時、
Ｎ／Ｐ転送ゲート３６５はオンに転じ、そして、Ｎ／Ｐ
転送ゲート３６５の両端の電位が同電位なので、キャッ
シュ・メモリの出力３５０には電圧スパイクとか、「グ
リッチ」は生じない。従って、読取リテコーダをバイパ
ス回路と共に設けることによって、メモリの信頼性が維
持されるばかりでなく、ＷＴＲ動作に要する時間が顕著
に減少される。
において、読取りデコードを取り除かない。これは、読
取りデコードを遂行することが、Ｎ／Ｐ転送ゲート３１
４の出力を４デバイス・スタック３５５の出力と同じ電
位に到達させるからである。Ｘｎ３５９が降下した時、
Ｎ／Ｐ転送ゲート３６５はオンに転じ、そして、Ｎ／Ｐ
転送ゲート３６５の両端の電位が同電位なので、キャッ
シュ・メモリの出力３５０には電圧スパイクとか、「グ
リッチ」は生じない。従って、読取リテコーダをバイパ
ス回路と共に設けることによって、メモリの信頼性が維
持されるばかりでなく、ＷＴＲ動作に要する時間が顕著
に減少される。
本発明のバイパス回路は２つの点で、全体のマシン・サ
イクル時間を減少する。第１の点とじては、ＷＴＲ動作
は書込みみ、読取り動作が直列的でないから、この動作
はキャッシュ・メモリによって必要とされる最長の時間
の動作ではなく、また、この動作時間はキャッシュ・メ
モリの最も短いマシン・サイクルを決めるものではない
と言う点である６本発明においてマシン・サイクルを決
める動作は読取り動作である。第２の点としては、本発
明に従ったバイパス回路を用いた読取り動作時間を減少
する効果的な手段は、Ｌ２論理回路中にエンコードされ
た「読取り」アドレスをラッチするのではなく、Ｌ１論
理回路中にエンコードされた「読取り」アドレスをラッ
チさせて、Ｌ２論理回路の動作の前に読取りデコードを
遂行していると言う点である。本発明のバイパス論理回
路はキャッシュ・メモリの性能を顕著に向上させる。
イクル時間を減少する。第１の点とじては、ＷＴＲ動作
は書込みみ、読取り動作が直列的でないから、この動作
はキャッシュ・メモリによって必要とされる最長の時間
の動作ではなく、また、この動作時間はキャッシュ・メ
モリの最も短いマシン・サイクルを決めるものではない
と言う点である６本発明においてマシン・サイクルを決
める動作は読取り動作である。第２の点としては、本発
明に従ったバイパス回路を用いた読取り動作時間を減少
する効果的な手段は、Ｌ２論理回路中にエンコードされ
た「読取り」アドレスをラッチするのではなく、Ｌ１論
理回路中にエンコードされた「読取り」アドレスをラッ
チさせて、Ｌ２論理回路の動作の前に読取りデコードを
遂行していると言う点である。本発明のバイパス論理回
路はキャッシュ・メモリの性能を顕著に向上させる。
キャッシュ・メモリは、ＣＰＵの性能のクリチカル・パ
スの一部なので、改善された性能はＣＰ［Ｊの全体の性
能を向上することになる。
スの一部なので、改善された性能はＣＰ［Ｊの全体の性
能を向上することになる。
Ｆ０発明の効果
本発明は従来の装置におけるキャッシュ・メモリのアク
セスを改善することによって、メモリの信頼性を維持す
ると共に、ＣＰＵ全体の性能を向上させることが出来、
特に、ＷＴＲ動作に要する時間を顕著に減少することが
出来る。
セスを改善することによって、メモリの信頼性を維持す
ると共に、ＣＰＵ全体の性能を向上させることが出来、
特に、ＷＴＲ動作に要する時間を顕著に減少することが
出来る。
第１図は本発明を適用するためのコンピュータ・システ
ムを説明するための図、第２図は本発明を適用するため
のＭビットのキャッシュ・メモリの１つのビットの読取
り及び書込みのアクセス・システムを説明するための図
、第３図は本発明に使ったキャッシュ・メモリのベース
・セルを示す図、第４図は本発明に従ったキャッシュ・
メモリの読取リアドレスのデコード方法を説明するため
の図、第５図は本発明に従ったキャッシュ・メモリの書
込みアドレスのデコード方法を説明するための図、第６
図は本発明に従ったキャッシュ・メモリのバイパス回路
を示す図である。 １００・・・・コンピュータ・システム、２００・・・
・中央処理装置（ＣＰＵ）、３００・・・・キャッシュ
・メモリ、３１０・・・・ベース・セル、３１２・・・
・メモリ・セル、３１４．３６０．３６５・・・・Ｎ／
Ｐ転送ゲート、３１６．３５０・・・・出力バッファ、
３５５・・・・４デバイス・スタック、３２０・・・・
ワード・ライン（ＷＳ）、３２２・・・・読取り選択信
号、３２５・・・・データ入力ライン、３３０（Ｌｌ）
・・・・第ルベルの論理回路、３３５・・・・読取リア
ドレス・デコーダ、３３７・・・・アドレス・ラッチ（
ＦｔＡＬ）、３４０・・・・第１の位相のクロック回路
、３４５・・・・書込みアドレス・デコーダ、４００・
・・・論理回路、ｃｌ・・・・第１の位相のクロック信
号、Ｃ２・・・・第２の位相のクロック信号、ＲＡＱ・
・・・ワード０の読取り選択信号、ＷＡＯ・・・・ワー
ドＯのアドレス信号、Ｗｅ・・・・書込み付勢信号。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗（外１
名）
ムを説明するための図、第２図は本発明を適用するため
のＭビットのキャッシュ・メモリの１つのビットの読取
り及び書込みのアクセス・システムを説明するための図
、第３図は本発明に使ったキャッシュ・メモリのベース
・セルを示す図、第４図は本発明に従ったキャッシュ・
メモリの読取リアドレスのデコード方法を説明するため
の図、第５図は本発明に従ったキャッシュ・メモリの書
込みアドレスのデコード方法を説明するための図、第６
図は本発明に従ったキャッシュ・メモリのバイパス回路
を示す図である。 １００・・・・コンピュータ・システム、２００・・・
・中央処理装置（ＣＰＵ）、３００・・・・キャッシュ
・メモリ、３１０・・・・ベース・セル、３１２・・・
・メモリ・セル、３１４．３６０．３６５・・・・Ｎ／
Ｐ転送ゲート、３１６．３５０・・・・出力バッファ、
３５５・・・・４デバイス・スタック、３２０・・・・
ワード・ライン（ＷＳ）、３２２・・・・読取り選択信
号、３２５・・・・データ入力ライン、３３０（Ｌｌ）
・・・・第ルベルの論理回路、３３５・・・・読取リア
ドレス・デコーダ、３３７・・・・アドレス・ラッチ（
ＦｔＡＬ）、３４０・・・・第１の位相のクロック回路
、３４５・・・・書込みアドレス・デコーダ、４００・
・・・論理回路、ｃｌ・・・・第１の位相のクロック信
号、Ｃ２・・・・第２の位相のクロック信号、ＲＡＱ・
・・・ワード０の読取り選択信号、ＷＡＯ・・・・ワー
ドＯのアドレス信号、Ｗｅ・・・・書込み付勢信号。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗（外１
名）
Claims (20)
- （１）アドレス信号を発生する処理装置と、データ入力
手段とデータ出力手段とに接続され、ストレージ・セル
を有し、データをストアするストレージ手段と、 上記ストレージ手段に接続されており、上記処理装置か
らのアドレス信号をデコードし、且つ、上記ストレージ
手段内のアドレスにアクセスを与え、読取りアドレスに
は読取りアクセスを与え、書込みアドレスには書込みア
クセスを与えるデコード手段と、 上記デコード手段と関連しており、上記読取りアドレス
が上記書込みアドレスと同じである時、制御パルスを発
生する論理回路手段と、 上記ストレージ手段に接続され、上記制御パルスに応答
して上記ストレージ手段中のデータ・フローを制御し、
上記書込みアドレスが上記読取りアドレスと等しい時に
、データを上記ストレージ手段に書込むと同時に、上記
ストレージ手段から読取ることが出来るように、上記デ
ータ入力手段からのデータを、上記ストレージ・セル及
び上記データ出力手段に転送するバイパス回路手段とか
らなるメモリ・システム。 - （２）上記制御パルスは第１の状態及び第２の状態を有
することと、 上記制御パルスが上記第１の状態にある時に、上記バイ
パス回路手段は上記データ出力手段を上記ストレージ・
セルに結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ出力手段を上記ストレージ・セ
ルに減結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ入力手段を上記データ出力手段
に結合することと を特徴とする請求項（１）に記載のメモリ・システム。 - （３）上記バイパス回路手段は、 高電位及び第２ＰＭＯＳデバイスの間に接続された第１
ＰＭＯＳデバイスを有する４デバイス・スタックを含む
ことと、上記第１ＰＭＯＳデバイスは上記制御パルスの
補数パルスに接続されたゲートを持ち、上記第２ＰＭＯ
Ｓデバイスは上記第１ＰＭＯＳデバイス及び第１ＮＭＯ
Ｓデバイスとの間に接続されており、上記第２ＰＭＯＳ
デバイスは上記データ入力手段に接続されたゲートを持
つており、上記第１ＮＭＯＳデバイスは上記第２ＮＭＯ
Ｓデバイス及び第２ＮＭＬＳデバイスの間に接続されて
おり、上記第１ＮＭＯＳデバイスは上記データ入力手段
に接続されているゲートを持つており、上記第２ＮＭＯ
Ｓデバイスは上記第１ＮＭＯＳデバイス及び低電位との
間に接続されており、上記第１ＮＭＯＳデバイスは上記
制御パルスに接続されたゲートを持つていることと、 上記第２ＰＭＯＳデバイス及び上記第１ＮＭＯＳデバイ
スの間の上記接続線は上記データ出力手段に接続されて
いることと、 上記ストレージ・セル及び上記データ出力手段Ｓデバイ
スの間の上記接続線は上記データ出力手段に接続されて
いることと、 上記ストレージ・セル及び上記データ出力手段との間の
接続されたＮ／Ｐ転送ゲート手段を含むことと、上記Ｎ
／Ｐ転送ゲート手段は第３ＮＭＯＳデバイスに対して第
３ＰＭＯＳデバイスの並列接続綿を有し、上記第３ＰＭ
ＯＳデバイスは上記制御パルスに接続されたゲートを有
し、上記第３ＮＭＯＳデバイスは上記制御パルスの上記
補数パルスに接続されたゲートを有することと を特徴とする請求項（１）に記載のメモリ・システム。 - （４）上記制御パルスは第１の状態及び第２の状態をも
つことと、 上記バイパス回路手段は、上記制御パルスが上記第１の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに結合することと、 上記バイパス回路手段は、上記制御パルスが上記第２の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに減結合することと、上記バイパス回路手段は上
記制御パルスが上記第２の状態にある時、上記データ入
力手段を上記出力手段に結合することと を特徴とする請求項（３）に記載のメモリ・システム。 - （５）アドレス信号を発生する処理装置と、データ入力
手段とデータ出力手段とに接続され、ストレージ・セル
を有し、データをストアするストレージ手段と、 処理装置からのアドレス信号をラッチするためのラッチ
手段と、 上記ストレージ手段及び上記ラッチ手段に接続され、上
記ラッチ手段が上記アドレス信号をラッチする前に、上
記ラッチ手段から上記アドレス信号を受取つて上記アド
レス信号をデコードし、且つ上記ストレージ手段中のア
ドレスにアクセスを与え、読取りアドレスに対して読取
りアクセスを与え、書込みアドレスに対して書込みアク
セスを与えるデコード手段と、 上記デコード手段と関連しており、上記読取りアドレス
が上記書込みアドレスと同じである時、制御パルスを発
生する論理回路手段と、 上記ストレージ手段に接続され、上記制御パルスに応答
して、上記ストレージ手段中の上記データのフローを制
御し、上記書込みアドレスが上記読取りアドレスと等し
い時に、データを上記ストレージ手段に書込むと同時に
上記ストレージ手段から読取ることが出来るように、上
記データ入力手段からのデータを、上記ストレージ・セ
ル及び上記データ出力手段に転送するバイパス回路とか
らなるメモリ・システム。 - （６）上記制御パルスは第１の状態及び第２の状態を有
することと、 上記制御パルスが上記第１の状態にある時に、上記バイ
パス回路手段は上記データ出力手段を上記ストレージ・
セルに結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ出力手段を上記ストレージ・セ
ルに減結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ入力手段を上記ストレージ・セ
ルに結合することと を特徴とする請求項（５）に記載のメモリ・システム。 - （７）上記バイパス回路手段は、 高電位及び第２ＰＭＯＳデバイスの間に接続された第１
ＰＭＯＳデバイスを有する４デバイス・スタックを含む
ことと、上記第１ＰＭＯＳデバイスは上記制御パルスの
補数パルスに接続されたゲートを持ち、上記第２ＰＭＯ
Ｓデバイスは上記第１ＰＭＯＳデバイス及び第１ＮＭＯ
Ｓデバイスとの間に接続されており、上記第２ＰＭＯＳ
デバイスは上記データ入力手段に接続されたゲートを持
つており、上記第１ＮＭＯＳデバイスは上記第２ＮＭＯ
Ｓデバイス及び第２ＮＭＬＳデバイスの間に接続されて
おり、上記第１ＮＭＯＳデバイスは上記データ入力手段
に接続されているゲートを持つており、上記第２ＮＭＯ
Ｓデバイスは上記第１ＮＭＯＳデバイス及び低電位との
間に接続されており、上記第１ＮＭＯＳデバイスは上記
制御パルスに接続されたゲートを持つていることと、 上記第２ＰＭＯＳデバイス及び上記第１ＮＭＯＳデバイ
スの間の上記接続線は上記データ出力手段に接続されて
いることと、 上記ストレージ・セル及び上記データ出力手段の間に接
続されたＮ／Ｐ転送ゲートを含むことと、上記Ｎ／Ｐ転
送ゲートは第３ＮＭＯＳデバイスに対して第３ＰＭＯＳ
デバイスの並列接続線を持ち、上記第３ＰＭＯＳデバイ
スは上記制御パルスに接続されたゲートを持ち、上記第
３ＮＭＯＳデバイスは上記制御パルスの上記補数パルス
に接続されたゲートを持つていることと を特徴とする請求項（５）に記載のメモリ・システム。 - （８）上記制御パルスは第１の状態及び第２の状態を持
つことと、 上記バイパス回路手段は、上記制御パルスが上記第１の
状態にある時に、上記データ出力手段をストレージ・セ
ルに結合することと、 上記バイパス回路手段は、上記制御パルスが上記第２の
状態にある時に、上記データ上記データ出力手段をスト
レージ・セルに減結合することと、上記バイパス回路手
段は上記制御パルスが上記第２の状態にある時に、上記
データ出力手段のストレージ・セルに結合することと を特徴とする請求項（７）に記載のメモリ・システム。 - （９）データ入力手段とデータ出力手段とに接続され、
ストレージ・セルを有し、データをストアするストレー
ジ手段と、 上記ストレージ手段に接続されており、アドレス信号を
デコードし、且つ、上記ストレージ手段中のアドレスに
アクセスを与え、読取りアドレスには読取りアクセスを
与え、書込みアドレスには書込みアクセスを与えるデコ
ード手段と、 上記デコード手段と関連されており、読取りアドレスが
上記書込みアドレスと等しい時、制御パルスを発生する
論理回路手段と、 上記ストレージ手段に接続され、上記制御パルスに応答
して、上記ストレージ手段中の上記データのフローを制
御し、上記書込みアドレスが上記読取りアドレスと等し
い時に、データを上記ストレージ手段に書込むと同時に
上記ストレージ手段から読取ることが出来るように、上
記データ入力手段からのデータを、上記ストレージ・セ
ル及び上記データ出力手段に転送するバイパス回路手段
と からなるデータ信号及びアドレス信号と共に使用するメ
モリ装置。 - （１０）上記制御パルスは第１の状態及び第２の状態を
有することと、 上記制御パルスが上記第１の状態にある時に、上記バイ
パス回路手段は上記データ出力手段を上記ストレージ・
セルに結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ出力手段を上記ストレージ・セ
ルに減結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ入力手段を上記ストレージ・セ
ルに結合することと を特徴とする請求項（９）に記載のメモリ装置。 - （１１）上記バイパス回路手段は、 高電位及び第２ＰＭＯＳデバイスの間に接続された第１
ＰＭＯＳデバイスを有する４デバイス・スタックを含む
ことと、上記第１ＰＭＯＳデバイスは上記制御パルスの
補数パルスに接続されたゲートを持ち、上記第２ＰＭＯ
Ｓデバイスは上記第１ＰＭＯＳデバイス及び第１ＮＭＯ
Ｓデバイスとの間に接続されており、上記第２ＰＭＯＳ
デバイスは上記データ入力手段に接続されたゲートを持
つており、上記第１ＮＭＯＳデバイスは上記第２ＮＭＯ
Ｓデバイス及び第２ＮＭＯＳデバイスの間に接続されて
おり、上記第１ＮＭＯＳデバイスは上記データ入力手段
に接続されているゲートを持つており、上記第２ＮＭＯ
Ｓデバイスは上記第１ＮＭＯＳデバイス及び低電位との
間に接続されており、上記第２ＮＭＯＳデバイスは上記
制御パルスに接続されたゲートを持つていることと、 上記第２ＰＭＯＳデバイス及び上記第１ＮＭＯＳデバイ
スの間の上記接続線は上記データ出力手段に接続されて
いることと、 上記ストレージ・セル及び上記データ出力手段との間の
接続されたＮ／Ｐ転送ゲート手段を含むことと、上記Ｎ
／Ｐ転送ゲート手段は第３ＮＭＯＳデバイスに対して第
３ＰＭＯＳデバイスの並列接続線を有し、上記第３ＰＭ
ＯＳデバイスは上記制御パルスに接続されたゲートを有
し、上記第３ＮＭＯＳデバイスは上記制御パルスの上記
補数パルスに接続されたゲートを有することと を特徴とする請求項（９）に記載のメモリ装置。 - （１２）上記制御パルスは第１の状態及び第２の状態を
有することと、 上記バイパス回路手段は、上記制御パルスが上記第１の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに結合することと、 上記バイパス回路手段は、上記制御パルスが上記第２の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに減結合することと、上記バイパス回路手段は上
記制御パルスが上記第２の状態にある時、上記データ入
力手段を上記データ出力手段に結合することと を特徴とする請求項（１１）に記載のメモリ装置。 - （１３）データ入力手段とデータ出力手段とに接続され
、ストレージ・セルを有し、データをストアするストレ
ージ手段と、 アドレス信号をラッチするラッチ手段と、 上記ストレージ手段及び上記ラッチ手段に接続され、上
記ラッチ手段が上記アドレス信号をラッチする前に、上
記ラッチ手段から上記アドレス信号を受取つて上記アド
レス手段をデコードし、且つ上記ストレージ手段中のア
ドレスにアクセスを与え、読取りアドレスに対して読取
りアクセスを与え、書込アドレスに対して書込みアクセ
スを与えるデコード手段と、 上記デコード手段と関連しており、上記読取りアドレス
が上記書込みアドレスと同じである時、制御パルスを発
生する論理回路手段と、 上記ストレージ手段に接続され、上記制御パルスに応答
して、上記ストレージ手段中の上記データのフローを制
御し、上記書込みアドレスが上記読取りアドレスと等し
い時に、データを上記ストレージ手段に書込むと同時に
上記ストレージ手段から読取ることが出来るように、上
記データ入力手段からのデータを、上記ストレージ・セ
ル及び上記データ出力手段に転送するバイパス回路手段
と からなるデータ信号とアドレス信号と共に使用するメモ
リ装置。 - （１４）上記制御パルスは第１の状態及び第２の状態を
有することと、 上記制御パルスが上記第１の状態にある時に、上記バイ
パス回路手段は上記データ出力手段を上記ストレージ・
セルに結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ出力手段を上記ストレージ・セ
ルに減結合することと、 上記バイパス回路手段は上記制御パルスが上記第２の状
態にある時、上記データ入力手段を上記データ出力手段
に結合することと を特徴とする請求項（１３）に記載のメモリ装置。 - （１５）上記バイパス回路手段は、 高電位及び第２ＰＭＯＳデバイスの問に接続された第１
ＰＭＯＳデバイスを有する４デバイス・スタックを含む
ことと、上記第１ＰＭＯＳデバイスは上記制御パルスの
補数パルスに接続されたゲートを持ち、上記第２ＰＭＯ
Ｓデバイスは上記第１ＰＭＯＳデバイス及び第１ＮＭＯ
Ｓデバイスとの間に接続されており、上記第２ＰＭＯＳ
デバイスは上記データ入力手段に接続されたゲートを持
つており、上記第１ＮＭＯＳデバイスは上記第２ＮＭＯ
Ｓデバイス及び第２ＮＭＬＳデバイスの間に接続されて
おり、上記第１ＮＭＯＳデバイスは上記データ入力手段
に接続されているゲートを持つており、上記第２ＮＭＯ
Ｓデバイスは上記第１ＮＭＯＳデバイス及び低電位との
間に接続されており、上記第２ＮＭＯＳデバイスは上記
制御パルスに接続されたゲートを持つていることと、 上記第２ＰＭＯＳデバイス及び上記第１ＮＭＯＳデバイ
スの間の上記接続線は上記データ出力手段に接続されて
いることと、 上記ストレージ・セル及び上記データ出力手段の間の接
続されたＮ／Ｐ転送ゲートを含むことと、上記Ｎ／Ｐ転
送ゲートは第３ＮＭＯＳデバイスに対して第３ＰＭＯＳ
デバイスの並列接続線を持ち、上記第３ＰＭＯＳデバイ
スは上記制御パルスに接続されたゲートを持ち、上記第
３ＮＭＯＳデバイスは上記制御パルスの上記補数パルス
に接続されたゲートを持つていることと を特徴とする請求項（１３）に記載のメモリ装置。 - （１６）上記制御パルスは第１の状態及び第２の状態を
持つことと、 上記バイパス回路手段は、上記制御パルスが上記第１の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに結合することと、 上記バイパス回路手段は、上記制御パルスが上記第２の
状態にある時に、上記データ出力手段を上記ストレージ
・セルに減結合することと、上記バイパス回路手段は上
記制御パルスが上記第２の状態にある時に、上記データ
入力手段を上記ストレージ・セルに結合することと を特徴とする請求項（１５）に記載のメモリ装置。 - （１７）処理装置を持つメモリ・システム内のデータ・
ストレージをアクセスする方法において、処理装置にお
いてアドレス信号を発生することと、 データ入力手段及びデータ出力手段を有するストレージ
手段中のデータ・ストレージ・セルを特定する、上記ア
ドレス信号からの読取りアドレス及び書込みアドレスを
デコードすることと、上記読取りアドレスが上記書込み
アドレスと同じである時、第１及び第２の状態を持つ制
御パルスを発生することと、 上記書込みアドレスがデコードされた後、マシン・サイ
クルの間に上記書込みアドレス・ストレージ・セルにデ
ータを書込むことと、 上記制御パルスが上記第１の状態にある時、上記読取り
アドレスがデコードされた後、上記マシン・サイクルの
間に上記読取りアドレス・ストレージからデータを読取
ることと、 上記書込みアドレスが上記読取りアドレスと同じ時、デ
ータが上記ストレージ手段に書込まれると同時に、上記
ストレージ手段から読取ることが出来るように、上記制
御パルスが上記第２の状態にある時に上記データ入力手
段からデータを読取ることと からなるデータ・ストレージのアクセス方法。 - （１８）上記制御パルスが上記第２の状態にある時、上
記データ・ストレージ・セルから上記データ出力手段を
遮断することと、 上記出力手段に転送される電圧スパイクを阻止するため
に、上記制御パルスが上記第２の状態にある時、上記読
取りアドレスがデコードされた後に、上記マシン・サイ
クルの間に上記読取りアドレス・ストレージ・セルをア
クセスすることと、上記制御パルスが上記第１の状態に
ある時、上記データ出力手段を上記ストレージ・セルに
接続することと を含む請求項（１７）に記載のデータ・ストレージのア
クセス方法。 - （１９）処理装置を持つメモリ・システム内のデータ・
ストレージをアクセスする方法において、処理装置中に
アドレス信号を発生することと、上記アドレス信号をラ
ッチすることと、 データ入力手段及びデータ出力手段を有するストレージ
手段中のデータ・ストレージ・セルを特定する、上記ア
ドレス信号からの読取りアドレス及び書込みアドレスを
、上記アドレス信号をラッチする前に、デコードするこ
とと、 上記読取りアドレスが上記書込みアドレスと同じである
時、第１及び第２の状態を持つ制御パルスを発生するこ
とと、 上記書込みアドレスがデコードされた後、マシン・サイ
クルの間に上記書込みアドレス・ストレージ・セルにデ
ータを書込むことと、 上記制御パルスが上記第１の状態にある時、上記読取り
アドレスがデコードされた後、上記マシン・サイクルの
間に上記読取りアドレス・ストレージからデータを読取
ることと、 上記書込みアドレスが上記読取りアドレスと同じ時、デ
ータが上記ストレージ手段に書込まれたと同時に、上記
ストレージ手段から読取ることが出来るように、上記制
御パルスが上記第２の状態にある時に上記データ入力手
段からデータを読取ることと からなるデータ・ストレージのアクセス方法。 - （２０）上記制御パルスが上記第２の状態にある時、上
記データ・ストレレージ・セルから上記データ出力手段
を遮断することと、 上記出力手段に転送される電圧スパイクを阻止するため
に、上記制御パルスが上記第２の状態にある時、上記読
取りアドレスがデコードされた後に、上記マシン・サイ
クルの間に上記読取りアドレス・ストレージ・セルをア
クセスすることと、上記制御パルスが上記第１の状態に
ある時、上記データ出力手段を上記ストレージ・セルに
接続することと を含む請求項（１９）に記載のデータ・ストレージのア
クセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US429670 | 1989-10-31 | ||
| US07/429,670 US4998221A (en) | 1989-10-31 | 1989-10-31 | Memory by-pass for write through read operations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147152A true JPH03147152A (ja) | 1991-06-24 |
| JPH0670778B2 JPH0670778B2 (ja) | 1994-09-07 |
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ID=23704241
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US4998221A (ja) |
| EP (1) | EP0426592A3 (ja) |
| JP (1) | JPH0670778B2 (ja) |
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