JPH0738170B2 - ランダム・アクセス・メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はランダム・アクセス・メ
モリ（ＲＡＭ）に係り、更に詳細に説明すれば、ビット
・バウンダリ（ビット境界）でデータ・ワードを格納し
たり、取出すことができるランダム・アクセス・メモリ
に係る。

【０００２】

【従来の技術】データ処理装置内の殆どのＲＡＭは、デ
ータ・パッキングの際の効率が低下するにも拘わらず、
データの処理を容易にするために、ワード・バウンダリ
でデータを格納するように編成されているのが普通であ
る。

【０００３】しかしながら、データ転送アプリケーショ
ンのように直列データ・ストリームを処理する場合に
は、ワード・バウンダリではなく、ビット・バウンダリ
で、ＲＡＭに直列データを格納したり、ＲＡＭからデー
タを取出すとともに、ＲＡＭの内部ではワード長のデー
タ・グループを並列に格納しておくという特性を維持す
ることが望ましい。

【０００４】１９８４年５月に刊行された「ＩＢＭテク
ニカル・デイスクロージヤ・ブレテイン」、第２６巻、
１２号の６４７３頁乃至６４７５頁には、シフト・レジ
スタ及び行選択ラインを使用して、ビット・バウンダリ
のアクセスを行うようにしたメモリが記載されている。
しかしながら、この文献は、２つの相次ぐ奇数−偶数ワ
ードをメモリに格納するために、２つのメモリ・サイク
ルを利用することを提案している。

【０００５】米国特許第４５２０４３９号は、ワード編
成ＲＡＭのビット・バウンダリでデータを格納するため
の手段を示している。しかしながら、この手段は、隣接
する２つのワードから既存データを読取り、ＲＡＭの外
部にある論理回路によって既存データ（修正すべきでな
いデータ）と新しいデータとを併合するとともに、かか
る併合済みのデータをＲＡＭ中に再格納することを必要
とする。

【０００６】米国特許第４０９９２５３号は、各々がＮ
個のアドレス端子を介してアドレスされる複数（２のＮ
乗）の位置の各々に１ビットを格納することができる、
複数の半導体チップから構成されたメモリを開示してい
る。これらのチップは、チップ選択信号に応じて、複数
ビット・ワードの並列的な読取り／書込みのためにアク
セスされるか、又は単一ビットの個別的な読取り／書込
みのためにアクセスされるように構成されている。

【０００７】

【発明が解決しようとする課題】前掲の従来技術及び他
の公知技術のいずれにも、１メモリ・サイクルの間に、
選択された任意のビット・バウンダリで、１つのワード
位置又は隣接する２つのワード位置へ１ワード全体を書
込んだり、かかる１つのワード位置又は隣接する２つの
ワード位置から１ワード全体を取出すことができ、しか
もワード・アドレスのデコード回路がメモリ・ビット・
セルを含むチップ中に実現されている通常の型のＲＡＭ
については、全く開示されていない。

【０００８】従って、本発明の目的は、１メモリ・サイ
クルの間に、選択された任意のビット・バウンダリで、
１つのワード位置又は隣接する２つのワード位置に１ワ
ードのデータを格納したり、かかる１つのワード位置又
は隣接する２つのワード位置から１ワードのデータを取
出すことができる、新規なメモリ回路を提供することに
ある。

【０００９】

【課題を解決するための手段】本発明の目的を達成する
ため、好ましい実施例は、偶数アレイ及び奇数アレイと
呼ばれる少なくとも１対の同一の半導体チップを使用す
る。各メモリ・サイクルの間、これらの偶数及び奇数ア
レイは、アドレス・ビットＡ１乃至Ａｎによって同時に
アクセスされる。追加のアドレス・ビットＡ０（最下位
のビット）は、各アレイ中の対応するワード位置が選択
されるのか、又は２つのアレイの隣接するワード位置が
同時に選択されるのかを決定する。ビット・バウンダリ
選択コードに応答する論理回路は、選択された各ワード
のどのビットがアクセスされるかを決定するが、当該２
つのワードの他のビット位置は影響されない。マルチプ
レクサ（ＭＵＸ）手段は、データを、適切なビット順序
で整列させる。

【００１０】本発明の第２の実施例では、前述と同じ結
果を得るように、標準的な半導体メモリ・チップの構造
が変更される。好ましい形態は次の通りである。 １．各「ワード選択ライン」は、そのアドレスが指定す
るワードを選択するとともに、次の上位の（又は次の下
位の）アドレスが指定するワード、つまり「隣接する」
ワードを選択するように作られる。 ２．各ビット・メモリ・セルは、ビット・バウンダリ選
択信号に応答して、選択された２つのワードの各々のど
のビット・セルがアクセスされるのかを決定するための
論理回路を含むように変更される。アクセスされない他
のセルは、読取り及び書込みサイクルの間、影響を受け
ない。 ３．ビット・バウンダリ選択信号は、チップ構造に追加
された列ラインによって、各ビット・メモリ・セルの論
理回路に印加される。

【００１１】

【実施例】図１及び図２には、従来技術の半導体ＲＡＭ
が示されている。かかる半導体ＲＡＭの詳細は、John W
iley and Sons 社から１９８７年に刊行された F. J. H
ill 外の著書である「Digital Systems, Hardware Orga
nization and Design」の第３版に記載されている。説
明を簡単にするため、図１及び図２に示したＲＡＭの実
現形態を使用して、本発明の好ましい実施例を以下で説
明する。

【００１２】簡術すると、図１のメモリ・アレイ１０
は、１６個のｎビット・ワード（セル１−１乃至１−
Ｎ．．．．．セル１６−１乃至１６−Ｎ）と、入力アド
レス・ラインＡ０乃至Ａ３及びチップ選択ラインＣＳを
受け取るアドレス・デコーダ２２とから構成されてい
る。

【００１３】もし、書込みラインＷＲ＝０（読取り動
作）で、チップ選択ラインＣＳ＝１であれば、アドレス
されたｎビット・ワードが、出力ラインＳ１乃至Ｓｎ上
に現われる。３状態バッファ２３−１乃至２３−ｎは、
データ・ラインＤ１乃至Ｄｎ上に現われるすべての信号
レベルが、列ビット・ライン２４−１乃至２４−ｎに印
加されないことを保証している。列ビット・ラインのバ
イアス回路２５は、選択されたセルの状態を変化するこ
となく、当該選択されたセルからのデータをセンス増幅
器２６−１乃至２６−ｎを介して読取るための、適当な
レベルの電圧を印加する。

【００１４】もし、書込みラインＷＲ＝１で、当該書込
みライン上に書込みイネーブル信号が印加され（書込み
動作）、そしてチップ選択ラインＣＳ＝１であれば、デ
ータ・ラインＤ１乃至Ｄｎ上の入力データが、アドレス
された位置に書込まれる。

【００１５】メモリ・アレイ１０のセル１−１乃至１６
−Ｎの各々は、図２に示す型のものであることが望まし
い。図２において、トランジスタＴ１及びＴ２は互いに
交差接続され、双安定動作を行なうようにバイアスされ
ている。当該セルの通常の状態において、即ち当該セル
が読取り又は書込み動作のために選択されていない場
合、ワード選択ラインＷＳ１は０．３ボルトの電圧にあ
り、エミッタ電極「ｂ」は０．５ボルトの電圧に維持さ
れている。トランジスタＴ１及びＴ２のうち、一方が導
通状態にあり、他方は非導通状態にある。トランジスタ
Ｔ１が導通状態にあると、これは、当該セル中に論理値
１が格納されていることを表わす。他方、トランジスタ
Ｔ２が導通状態にあると、これは、当該セル中に論理値
０が格納されていることを表わす。

【００１６】読取り動作の間、ワード選択ラインＷＳ１
は３ボルトに上昇されて、エミッタ「ａ」に電流が流れ
るのを阻止する。もし、トランジスタＴ１が導通状態に
あれば、その電流はエミッタ「ｂ」から列ビット・ライ
ン２４−１に流れ、センス増幅器２６−１（図１）によ
り検出されて、論理値１のレベルにある対応する出力信
号を発生する。もし、トランジスタＴ１がオフに転ぜら
れるならば、エミッタ「ｂ」から列ビット・ライン２４
−１へ電流は流れず、センス増幅器２６−１が信号を検
出することもない。かくて、センス増幅器２６−１の出
力は、ワード選択ラインＷＳ１＝３ボルトである限り、
セル１−１中に格納された論理値に対応する。

【００１７】この読取り動作の間、列ビット・ライン２
４−１には如何なる外部電圧も印加されない。即ち、書
込みラインＷＲが論理値０のレベルにあるために、デー
タ・ラインＤ１からの電圧は、３状態バッファ２３−１
によって列ビット・ライン２４−１から隔離されるので
ある。

【００１８】書込みラインＷＲ＝１である書込み動作の
間、３状態バッファ２３−１は、データ・ラインＤ１の
論理レベルの電圧を列ビット・ライン２４−１に印加
し、次にワード選択ラインＷＳ１が３ボルトに上昇され
る。もし、エミッタ「ｂ」が３状態バッファ２３−１に
よって０ボルトに維持されていれば、トランジスタＴ１
はオンに転じ、トランジスタＴ２はオフに転じる（論理
値１の状態）。もし、エミッタ「ｂ」が１．５ボルトよ
り高い電圧に維持されていれば、トランジスタＴ１はオ
フに転じ、Ｔ２はオンに転じる（論理値０の状態）。ワ
ード選択ラインＷＳ１が０．３ボルトに復帰した後、こ
の回路は、新しい状態に留まる。

【００１９】エミッタ「ｂ」をセル１−１の入力及び出
力の両方に使用するには、列ビット・ライン上に３種類
の電圧、即ちバッファ２３−１からの０ボルトの電圧及
び１．５ボルトより高い電圧と、バイアス回路２５から
の中間レベルの電圧とを印加するための回路を必要とす
る。

【００２０】本発明の第１の実施例は、標準的なメモリ
・アレイの入力データ制御回路を修正する。図３には、
第１の実施例を構成する１対のアレイ３０及び３１が示
されており、その各々は図１及び図２に示す型のアレイ
であることが望ましい。かくて、アレイ３０及び３１
は、３２ワードのＲＡＭを与え、そして３２ワードのア
クセスを制御するためにアドレス・ラインＡ４（最下位
アドレス・ビット）が設けられている。図１及び図２に
示すものと同じ素子は、同じ参照番号を付されている。

【００２１】アレイ３０及び３１を同時にアクセスする
ため、当該アレイの各々には、アドレス・ラインＡ０乃
至Ａ３とチップ選択ラインＣＳとが共通に接続されてい
る。所望のワード及びそれに続く次のワードを同時にア
ドレスするため、アドレス・ラインＡ４の値は、加算回
路３２によってアドレス・ラインＡ０乃至Ａ３の値へ加
算される。もし、偶数アドレスが印加されていれば（Ａ
４＝０）、アレイ３０及び３１中の対応するワード位置
を選択するために、即ち連続的にアドレスされたワード
を選択するために、アドレス・ラインＡ０乃至Ａ３の同
じ値がアレイ３０及び３１の両方に印加される。もし、
奇数アドレスが印加されていれば（Ａ４＝１）、偶数ア
レイ３０に印加されるアドレス・ラインＡ０乃至Ａ３の
値は、１つ上位のアドレスを有するワードをアクセスす
るために１だけ増加される。いずれの場合においても、
アドレスされたワード及びその１つ上位のアドレスを有
するワードが同時に選択される。偶数アレイ３０の１６
個のワード・アドレスは、偶数で、０から３０までの間
の値を有し、奇数アレイ３１のアドレスは、奇数で、１
から３１までの間の値を有する。

【００２２】ビット・バウンダリ選択回路３３は、シス
テム・レジスタ（図示せず）に格納されているビット・
バウンダリ選択コードに応答して、読取り又は書込み動
作の間にアクセスされるべき偶数アレイ３０中のビット
位置に対応するビット・バウンダリ・ラインＢ１乃至Ｂ
ｎに論理「１」信号を印加する。これらのビット・バウ
ンダリ・ラインＢ１乃至Ｂｎは、ＡＮＤゲート３４−１
乃至３４−ｎと、ＡＮＤゲート３５−１乃至３５−ｎと
に結合されている。

【００２３】書込みラインＷＲ上の書込み信号は、ＡＮ
Ｄゲート３４−１乃至３４−ｎの第２の入力に印加さ
れ、一方、データ入力Ｄ１乃至Ｄｎは、書込みレジスタ
３７から、マルチプレクサ３８及び３状態バッファ３６
−１乃至３６−ｎを介して取出される。

【００２４】メモリ・アレイ出力Ｓ１乃至Ｓｎ（読取り
動作）は、ＡＮＤゲート３５−１乃至３５−ｎの第２の
入力を形成し、当該ＡＮＤゲートの出力は、ＯＲゲート
４５−１乃至４５−ｎ及びマルチプレクサ４０を介して
読取りレジスタ３９に印加される。マルチプレクサ３８
及び４０は、必要に応じて、データの再順序付けを行
う。

【００２５】ビット・バウンダリ・ラインＢ１乃至Ｂｎ
は、インバータ４３−１乃至４３−ｎを介して、ＡＮＤ
ゲート４１−１乃至４１−ｎと、ＡＮＤゲート４２−１
乃至４２−ｎとに結合されている。書込みラインＷＲ
は、ＡＮＤゲート４１−１乃至４１−ｎの第２の入力を
形成し、奇数アレイ３１のデータ入力Ｄ１乃至Ｄｎは、
書込みレジスタ３７から、マルチプレクサ３８及び３状
態バッファ４４−１乃至４４−ｎを介して取出される。

【００２６】奇数アレイ３１のメモリ・アレイ出力Ｓ１
乃至Ｓｎは、ＡＮＤゲート４２−１乃至４２−ｎの第２
の入力を形成する。これらのＡＮＤゲートの出力は、Ｏ
Ｒゲート４５−１乃至４５−ｎ及びマルチプレクサ４０
を介して、読取りレジスタ３９に接続されている。

【００２７】ビット・バウンダリ・ラインＢ１乃至Ｂｎ
上の論理１信号に対応する偶数アレイ３０中のビット位
置がアクセスされるのに対し、インバータ４３−１乃至
４３−ｎが設けられているために、ビット・バウンダリ
・ラインＢ１乃至Ｂｎ上の論理０信号に対応する奇数ア
レイ３１中のビット位置がアクセスされるようになって
いる。かくて、メモリの１ワード全体を、一方のアレイ
又は両方のアレイの各部分においてアクセスすることが
できる。マルチプレクサ３８及び４０は、適切な態様で
データの再順序付けを行うために、同一のビット・バウ
ンダリ・コードに応答する。

【００２８】図４のＡ及び図４のＢは、複数の１６ビッ
ト・ワードを格納するアレイ３０及び３１に関連して、
「偶数」アドレス及び「奇数」アドレスが与えられた場
合の前述の動作を示している。図４のＡに示す例の場
合、ビット・バウンダリ選択回路３３（図３）に印加さ
れるビット・バウンダリ・コードは、アドレス・ライン
Ａ０乃至Ａ４が指定するワード・アドレスにおける偶数
アレイ３０中の位置７乃至１６のビット・セルをアクセ
スするためにビット・バウンダリ・ラインＢ７乃至Ｂ１
６上に論理１信号を置くとともに、アドレス・ラインＡ
０乃至Ａ４が指定するワード・アドレスにおける奇数ア
レイ３１中の位置１乃至６のビット・セルをアクセスす
るためにビット・バウンダリ・ラインＢ１乃至Ｂ６上に
論理０信号を置く。マルチプレクサ３８は、書込みレジ
スタ３７の位置１乃至１０中のビットを偶数アレイ３０
の位置７乃至１６に転送するように、書込みレジスタ３
７からのデータの再順序付けを行う。書込みレジスタ３
７の位置１１乃至１６中のビットは奇数アレイ３１の位
置１乃至６に転送される。ビット位置１から開始するの
ではなく、ビット位置７から開始するデータを格納する
ことは、マルチプレクサ３８を適宜に構成することによ
り達成することができる。

【００２９】図４のＢに示す例の場合は、アドレス・ラ
インＡ０乃至Ａ３の値を偶数アレイ３０に印加する前に
１だけ増加させて、アドレス・ラインＡ０乃至Ａ４が指
定するアドレスにおける奇数アレイ３１中のワードに続
いて、偶数アレイ３０中の次の順次ワードをアクセスす
ることを除けば、図４のＡに示す例と同じ動作が行われ
る。これに加えて、ビット・バウンダリ選択回路３３
は、図４のＡに示す例のビット・バウンダリ・ラインＢ
１乃至Ｂｎ上の信号を反転する、即ちＢ１乃至Ｂ６＝１
とし、Ｂ７乃至Ｂ１６＝０とするために、アドレス・ラ
インＡ４の奇数アドレス値「１」に応答する。

【００３０】ここで、図１に示す３状態バッファ２３−
１乃至２３−ｎは、外部の電圧が列ビット・ライン２４
−１乃至２４−ｎに印加されるのを阻止して、「読取り
サイクル」が妨害されるのを回避するためのものであ
る。

【００３１】同様に、図３に示す３状態バッファ３６−
１乃至３６−ｎと、４４−１乃至４４−ｎとは、当該バ
ッファに対応するＡＮＤゲートが論理値１の入力を供給
しないときに、即ちそれらのビット・セルがアクセスさ
れるべきでないとき、「書込み」サイクル（ＷＲ＝１）
の間に対応する列ビット・ライン上に外部の電圧が印加
されるのを阻止する。こうすることにより、「書込み」
サイクルの間にアクセスのために選択された「ワード」
中の、選択されていない「セル」の状態が変更されるの
を阻止することができる。図１に示すメモリ・アレイ１
０と同様に、これらの３状態バッファは「読取り」サイ
クルの間に、セルの状態が変更されるのを阻止する。

【００３２】図５は、メモリ・セルを変更して特別に作
られたアレイ・チップで、メモリ・セルの選択を行うよ
うにした本発明の第２の実施例を示す。メモリ・アレイ
５０は、（後述するように修正されている点を除き）図
１のメモリ・アレイ１０と同様であることが望ましい。
即ち、複数のメモリ・セルは複数の行及び列に配設され
ていて、各行が３２ビット・ワードを格納するようにな
っている。図面を簡潔にするため、図５には、最初の２
つの行のセル５１−１、５１−３２及び５２−１、５２
−３２と、最後の２つの行のセル５３−１、５３−３２
及び５４−１、５４−３２だけが示されている。アドレ
ス・デコーダ５５は、アドレス・ラインＡ０乃至Ａｎ上
の入力アドレス・ビットに応答して、ワード選択ライン
ＷＳ１乃至ＷＳｎのうちの選択された１つのラインを付
勢する。データ・ビット・ライン５６−１乃至５６−３
２は、メモリ・アレイ５０上のセンス増幅器（図示せ
ず）及びシフト／スワップ／マスク論理回路５８を介し
て、読取りレジスタ５７に結合されている。データ入力
ライン６０−１乃至６０−３２は、３状態バッファ６１
−１乃至６１−３２を介して、データ・ビット・ライン
５６−１乃至５６−３２に結合されている。書込みライ
ン（ＷＲ）６２は、３状態バッファ６１−１乃至６１−
３２の第２の入力を形成している。マルチプレクサ（図
示せず）は、図３に示すものと同様のデータ整列機能を
与える。

【００３３】ビット・バウンダリ選択論理回路６３は、
バウンダリ選択コードに応答して、バス６５中の行バウ
ンダリ選択ライン６５−１乃至６５−３２を、論理値
「１」又は「０」に選択的に固定する。インバータ６６
−１乃至６６−３２（図７）は、バス６７中の隣接する
行のビット選択ライン６７−１乃至６７−３２を、それ
らに対応する行バウンダリ選択ライン６５−１乃至６５
−３２の論理レベルと反対の論理レベルに固定する。

【００３４】メモリ・アレイ５０の中の各メモリ・セル
は、図６に示すメモリ・セル５１−１のように、それぞ
れ変更されている。望ましくは図２のメモリ・セル１−
１と同じメモリ素子７０に加えて、メモリ・セル５１−
１は、ＯＲゲート７３に接続された出力を持つＡＮＤゲ
ート７１及び７２を有するバウンダリ選択論理回路を含
んでいる。ＯＲゲート７３の出力は、図２においてＷＳ
１として示されたワード選択ラインに接続されている。
図６において、各メモリ・セルのラインＷＳ１（図２）
は、ワード・アドレス選択ラインには接続されておら
ず、その代わりに、各ラインは、ＯＲゲート７３のよう
な、それぞれのバウンダリ選択論理回路のＯＲゲートの
出力に接続されている。

【００３５】図５を参照すると、ワード選択ラインＷＳ
１乃至ＷＳｎの各々は、次に隣接するワード選択ライン
ＷＳ２−Ａ乃至ＷＳ１−Ａにそれぞれ結合されている。
かくて、アドレス・デコーダ５５によりデコードされる
各アドレスは、そのアドレスに対応するワードと、次の
１つ上位のアドレス（但し、ＷＳｎの行からＷＳ１の行
に循環するワード選択ラインＷＳ１−Ａを除く）のワー
ドとの２つのワードを選択することになる。本発明の実
施例では、「隣接する」ワードは、「次の１つ上位」の
アドレスにあるワードを意味しているけれども、この
「隣接する」ワードを、「次の１つ下位」のアドレスに
あるワードとすることもできるし、又は他の関係に従っ
て決定されるワードとすることもできる。ＷＳ１（図
６）のような各ワード選択ラインと、ＷＳ１−Ａのよう
なそれに隣接するワード選択ラインとは、ＡＮＤゲート
７１及び７２のような関連するＡＮＤゲートの入力に結
合されている。６５−１のような行バウンダリ選択ライ
ン及び６７−１のような隣接する行バウンダリ選択ライ
ンは、７１及び７２のようなＡＮＤゲートの第２の入力
を形成する。もし、６５−１のような行バウンダリ選択
ラインが論理「１」であれば、デコード済みのアドレス
（ＷＳ１）が定義する行中のセル（例えば、５１−１）
は、ＡＮＤゲート７１及びＯＲゲート７３を介してアク
セスされることになる。もし、６７−１のような隣接す
る行バウンダリ選択ラインが論理「１」にあれば、デコ
ード済みのアドレス（ＷＳｎ）が定義する処の、隣接す
る行（ＷＳ１−Ａ）中のセル（例えば、５１−１）がＡ
ＮＤゲート７２及びＯＲゲート７３を介してアクセスさ
れることになる。

【００３６】図７は、ビット・バウンダリ選択回路６３
の１つの例を示している。デコーダ７５は、入力ビット
・バウンダリ選択コードに応答して、その３２本の出力
ラインの内の１本を論理１状態に付勢する。ＯＲゲート
７６−１乃至７６−３１は、付勢されたライン６５−ｉ
と、これに後続する全てのライン６５−ｉ＋１乃至６５
−３２とを論理「１」状態に上昇させる。例えば、ライ
ン６５−１が付勢されたならば、それに後続するすべて
のライン６５−２乃至６５−３２が付勢され、ライン６
５−２が付勢されたならば、ライン６５−３乃至６５−
３２が付勢され、以下同様である。

【００３７】ここで注意すべきは、図３に示すビット・
バウンダリ選択回路３３のように、図５のビット・バウ
ンダリ選択回路６３は、奇数アドレス及び偶数アドレス
について異なった１組の信号を発生する必要がない、と
いうことである。なぜなら、図３においては、ビット・
バウンダリ・ラインＢ１乃至Ｂｎ上の信号が偶数アレイ
３０のみに印加され、ビット・バウンダリ・ラインＢ１
乃至Ｂｎ上の信号の反転信号が奇数アレイ３１のみに印
加されているからである。もし、全てのライン６５−１
乃至６５−３２が論理「１」状態にあれば、これに対応
する全てのライン６７−１乃至６７−３２は、インバー
タ６６−１乃至６６−３２によって論理「０」状態に強
制される。もし、デコーダ７５がライン６５−２を論理
「１」状態に上昇させたならば、ライン６５−３乃至６
５−３２が論理「１」状態に上昇されるのに対し、ライ
ン６５−１は論理「０」状態にある。従って、ライン６
７−２乃至６７−３２は論理「０」状態となり、ライン
６７−１は論理「１」状態となる。かくて、ビット・バ
ウンダリ選択コードをデコードすると、アドレスされた
行（例えばＷＳ１）においてデコード済みのビット・バ
ウンダリ及びそれに続くセル（例えば、セル５１−ｉ乃
至５１−３２）のアクセスが行われ、そして次の隣接す
る行においてデコード済みのビット・バウンダリよりも
前にあるセル（５２−１乃至５２−ｉ−１）のアクセス
が行われるのである。

【００３８】もし、デコード済みのビット・バウンダリ
がワード・バウンダリであれば、アドレスされたワード
における全てのセル（例えば、前述の実施例におけるセ
ル５１−１乃至５１−３２）がアクセスされるが、隣接
するワード中の如何なるセルもアクセスされない。

【００３９】図４のＡ及び図４のＢに示されている図３
の実施例に関連する動作の結果は、図５乃至図７で説明
した実施例によっても達成することができる。前述の各
実施例において、「隣接する」２つのワード（通常、連
続するアドレスでアクセスされる）が、アクセスのため
に１つのアドレスによって同時に選択される場合、ビッ
ト・バウンダリ選択論理回路は、２つの隣接するワード
のうちどのビット・セルが、読取り又は書込み動作のた
めに実際に「アクセス」されるのか、ということを決定
する。

【００４０】この動作は、１メモリ・サイクル内で生じ
る。図３の実施例では、「ビット・バウンダリ選択論理
回路」及び「隣接するワード」の選択論理回路は、デー
タ入力回路中に設けられているから、メモリ・セルを図
２のものから変更する必要はない。選択論理回路の全体
又はその一部分を、特別に設計されたアレイ・チップに
組み入れることができるのは明らかである。

【００４１】図５乃至図７で説明した実施例では、「ビ
ット・バウンダリ選択論理回路」の一部分及び「隣接す
るワード」の選択論理回路の全体は、メモリ・セルの内
部に設けられているから、図２のセルとは異なった、特
別に設計されたメモリ・セルが必要である。

【００４２】図３及び図５乃至図７に示す実施例につい
ては、種々の変更を容易に施すことができる。例えば、
メモリを構成する複数の半導体チツプの各々がワードの
各ビツト位置のセルを含んでいるような、米国特許第４
０９９２５３号に開示されているメモリ装置を含む種々
のメモリ装置において、本発明を適用することができ
る。

【００４３】

【発明の効果】本発明によれば、１メモリ・サイクルの
間に、任意のビット・バウンダリのワードをアクセスす
ることができる。

【図面の簡単な説明】

【図１】従来の半導体メモリ・アレイを示す図である。

【図２】従来のメモリ・セルを示す回路図である。

【図３】図１及び図２の従来のメモリ構造を利用した本
発明の第１の実施例を示すブロック図である。

【図４】図３に示す第１の実施例によって行われるデー
タの再順序付け動作を説明するための図である。

【図５】変更されたメモリ・チップ及びそれに関連する
外部論理回路を有する本発明の第２の実施例を示すブロ
ック図である。

【図６】第２の実施例の変更されたメモリ・セルを示す
ブロック図である。

【図７】第２の実施例のビット・バウンダリ・デコーダ
の１つの例を示すブロック図である。

【符号の説明】

１０ メモリ・アレイ １−１、１６−ｎ メモリ・セル ２２ アドレス・デコーダ ２３−１、２３−ｎ、３６−１、３６−ｎ ３状態バッ
ファ ２４−１、２４−ｎ 列ビット・ライン ２５ バイアス回路 ２６−１、２６−ｎ センス増幅器 ３０ 偶数アレイ ３１ 奇数アレイ ３２ 加算回路 ３３ ビット・バウンダリ選択回路 ３７ 書込みレジスタ ３８、４０ マルチプレクサ ３９ 読取りレジスタ Ａ０乃至Ａ４ アドレス・ライン ＣＳ チップ選択ライン Ｄ１、Ｄｎ データ・ライン Ｓ１、Ｓｎ メモリ・アレイの出力 ＷＲ 書込みライン ＷＳ１、ＷＳ１６ ワード選択ライン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 受け取られたアドレス信号及びビット・
   バウンダリ選択信号に応答してビット・バウンダリでア
   ドレス可能なランダム・アクセス・メモリ装置であっ
   て、 （ａ）各々が行及び列に配設された複数のメモリ・セル
   を有し、各行がそれぞれのアドレス・デコーダによって
   アドレス可能な一のメモリ・ワードを定義する第１及び
   第２のメモリ・アレイと、 （ｂ）偶数及び奇数アドレス信号のうち選択された一方
   の形式のアドレス信号が受け取られる場合は、当該アド
   レス信号を前記第１及び第２のメモリ・アレイのアドレ
   ス・デコーダにそれぞれ同時に供給して、前記第１及び
   第２のメモリ・アレイの各々から対応する１行のメモリ
   ・セルをそれぞれ選択し、他方の形式のアドレス信号が
   受け取られる場合は、当該アドレス信号を前記第１及び
   第２のメモリ・アレイのうち一方のメモリ・アレイのア
   ドレス・デコーダに供給するとともに、次の隣接する行
   に対応する前記一方の形式のアドレス信号を他方のメモ
   リ・アレイのアドレス・デコーダに供給して、前記第１
   及び第２のメモリ・アレイから互いに隣接する２つの行
   のメモリ・セルを選択する論理手段と、 （ｃ）任意のビット・バウンダリで一のメモリ・ワード
   をアクセスするために、前記ビット・バウンダリ選択信
   号に応答して、前記論理手段によって同時的に選択され
   た２つの行の一方又は両方からメモリ・セルを選択する
   ためのビット・バウンダリ論理手段と、 （ｄ）前記第１及び第２のメモリ・アレイ中の前記選択
   されたメモリ・セルへ１メモリ・サイクル内にデータを
   書き込むか、又は当該選択されたメモリ・セルから１メ
   モリ・サイクル内にデータを読み取るための手段と、 （ｅ）前記ビット・バウンダリ選択信号に応答して、前
   記メモリ・アレイ中の前記選択されたメモリ・セルへ書
   き込まれるべきデータ、又は当該選択されたメモリ・セ
   ルから読み取られたデータを適切なビット位置の順序に
   配列するためのマルチプレクサ手段と、 を備えてなるランダム・アクセス・メモリ装置。
2. 【請求項２】 （ａ）行及び列に配設された複数のメモ
   リ・セルを有し、各行が単一のメモリ・ワードとしてア
   ドレス可能な１組のメモリ・セルを定義する半導体チツ
   プと、 （ｂ）前記半導体チップ中に設けられ、各ワード選択ラ
   インを介して各行のメモリ・セルにそれぞれ結合された
   アドレス・デコード論理手段と、 （ｃ）前記アドレス・デコード論理手段が一のワード選
   択ラインに対応するアドレス信号を受け取ってこれをデ
   コードするとき、当該一のワード選択ライン及びこれに
   隣接するワード選択ラインに結合された２つの行のメモ
   リ・セルが同時に選択されるように、各ワード選択ライ
   ンをこれに隣接するワード選択ラインにそれぞれ結合す
   るための手段と、 （ｄ）各行のメモリ・セルに結合された行バウンダリ選
   択ラインと、 （ｅ）バウンダリ選択コード信号に応答して、ビット・
   バウンダリ選択信号を前記行バウンダリ選択ラインに印
   加するための第２のデコード論理手段と、 （ｆ）各メモリ・セルに設けられ、前記ワード選択ライ
   ン及び前記行バウンダリ選択ライン上の信号に応答し
   て、前記同時に選択された２つの行の一方又は両方のメ
   モリ・セルを選択するための第３の論理手段と、 を備えてなるランダム・アクセス・メモリ装置。