JP2892216B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリに係わ
り、特に動作速度を改善した半導体メモリに関する。
り、特に動作速度を改善した半導体メモリに関する。
【０００２】
【従来の技術】コンピュ−タの世界においては、中央演
算処理装置（ＣＰＵ）の動作速度にメモリの動作速度の
向上が追いつけず、両者の動作速度の差が年々開いてゆ
く傾向にある。そこで、デ−タアクセスタイムの速いメ
モリが望まれている。
算処理装置（ＣＰＵ）の動作速度にメモリの動作速度の
向上が追いつけず、両者の動作速度の差が年々開いてゆ
く傾向にある。そこで、デ−タアクセスタイムの速いメ
モリが望まれている。
【０００３】動作の高速化を狙った動作モ−ドとして、
ペ−ジモ−ドとよばれるモ−ドがある。ペ−ジモ−ドと
は、一つのロウ・アドレスを一定としたまま、カラム・
アドレスを指定する方法である。この方法であると、一
つのロウを選択状態にしておくので、カラム・アドレス
を指定するだけでデ−タを読み出すことができ、ロウを
選択するのに要する時間が節約され、デ−タのアクセス
タイムを速くできる。しかしながら、ペ−ジモ−ドでは
選択されるロウは一つだけであり、常にそのロウにデ−
タアクセス要求がくるとは限らない。このため、異なる
ロウが選択される度に、その選択からデ−タをメモリか
ら出力するまでに時間を要している。
ペ−ジモ−ドとよばれるモ−ドがある。ペ−ジモ−ドと
は、一つのロウ・アドレスを一定としたまま、カラム・
アドレスを指定する方法である。この方法であると、一
つのロウを選択状態にしておくので、カラム・アドレス
を指定するだけでデ−タを読み出すことができ、ロウを
選択するのに要する時間が節約され、デ−タのアクセス
タイムを速くできる。しかしながら、ペ−ジモ−ドでは
選択されるロウは一つだけであり、常にそのロウにデ−
タアクセス要求がくるとは限らない。このため、異なる
ロウが選択される度に、その選択からデ−タをメモリか
ら出力するまでに時間を要している。
【０００４】
【発明が解決しようとする課題】以上のように、ペ−ジ
・モ−ドでは、選択状態にあるロウへデ−タアクセス要
求がくる（これを以下“ヒット”と称す）確率（ヒット
レ−ト）が悪い。このため、選択状態にあるロウへデ−
タアクセス要求がこない（これを以下“ミス”と称す）
場合とヒットした場合との平均値、すなわち、デ−タア
クセスタイム全体の平均値は悪くなり、結果として、デ
−タのアクセスタイムの短縮の効果は、さほど上がらな
い、という欠点がある。
・モ−ドでは、選択状態にあるロウへデ−タアクセス要
求がくる（これを以下“ヒット”と称す）確率（ヒット
レ−ト）が悪い。このため、選択状態にあるロウへデ−
タアクセス要求がこない（これを以下“ミス”と称す）
場合とヒットした場合との平均値、すなわち、デ−タア
クセスタイム全体の平均値は悪くなり、結果として、デ
−タのアクセスタイムの短縮の効果は、さほど上がらな
い、という欠点がある。
【０００５】この発明は、上記のような点に鑑み為され
たもので、その目的は、ヒットレ−トを向上できるとと
もに、デ−タアクセスタイムを短縮できる半導体メモリ
を提供することにある。
たもので、その目的は、ヒットレ−トを向上できるとと
もに、デ−タアクセスタイムを短縮できる半導体メモリ
を提供することにある。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
メモリは、メモリ領域と、ビット線に接続され、このビ
ット線に流れる信号を増幅する増幅器とにより構成され
たサブアレイを複数有する。そして、増幅器がサブアレ
イ毎に、互いに異なるアドレスに対応するロウから抽出
されたセルデ−タを保持できるように構成されているこ
とを特徴としている。
メモリは、メモリ領域と、ビット線に接続され、このビ
ット線に流れる信号を増幅する増幅器とにより構成され
たサブアレイを複数有する。そして、増幅器がサブアレ
イ毎に、互いに異なるアドレスに対応するロウから抽出
されたセルデ−タを保持できるように構成されているこ
とを特徴としている。
【０００７】
【作用】上記半導体メモリにあっては、複数のサブアレ
イ毎に、増幅器が互いに異なるアドレスに対応するロウ
から抽出されたデ−タを保持できるので、選択状態にあ
るロウへデ−タアクセス要求がくる確率、すなわち、ヒ
ットレ−トを向上できる。従って、ヒット、ミスの両者
を含むデ−タアクセスタイム全体の平均値を小さくでき
る。
イ毎に、増幅器が互いに異なるアドレスに対応するロウ
から抽出されたデ−タを保持できるので、選択状態にあ
るロウへデ−タアクセス要求がくる確率、すなわち、ヒ
ットレ−トを向上できる。従って、ヒット、ミスの両者
を含むデ−タアクセスタイム全体の平均値を小さくでき
る。
【０００８】さらに、ロウから抽出されたセルデ−タが
増幅器に保持され、読み出されるべきデ−タが増幅器に
て待機された状態となっている。このため、アクセス要
求があってからメモリからデ−タを読み出して出力する
方式に比べ、デ−タを出力するまでの時間（デ−タアク
セスタイム）を大幅に短縮することができる。
増幅器に保持され、読み出されるべきデ−タが増幅器に
て待機された状態となっている。このため、アクセス要
求があってからメモリからデ−タを読み出して出力する
方式に比べ、デ−タを出力するまでの時間（デ−タアク
セスタイム）を大幅に短縮することができる。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において、全図に渡り同一の部分
には同一の参照符号を付すことにより、重複する説明は
避けることにする。図１〜図２はそれぞれ、この発明の
第１の実施例に関わるＤＲＡＭのフロアプランを示す図
である。
り説明する。この説明において、全図に渡り同一の部分
には同一の参照符号を付すことにより、重複する説明は
避けることにする。図１〜図２はそれぞれ、この発明の
第１の実施例に関わるＤＲＡＭのフロアプランを示す図
である。
【００１０】まず、図２に示すように、メモリセル(11)
〜(nn)が行列状に配置されたメモリセルアレイ１０があ
り、ワ−ド線ＷＬ1 〜ＷＬn は、同一行のセル(11)〜(1
n)、(21)〜(2n)および(31)〜(3n)にそれぞれ共通に接続
され、ビット線ＢＬ1 〜ＢＬn は、同一列のセル(11)〜
(n1)、(12)〜(n2)および(13)〜(n3)にそれぞれ共通に接
続されている。ワ−ド線ＷＬ1 〜ＷＬn はロウデコ−ダ
１２に接続され、ビット線ＢＬ1 〜ＢＬn は増幅器群１
４に接続されている。増幅器群１４は、ビット線ＢＬ1
〜ＢＬn 毎に、セル(11)〜(nn)より取り出したセルデ−
タを増幅する増幅器１６1 〜１６n から成る。ビット線
ＢＬ1 〜ＢＬn はそれぞれ、増幅器１６1 〜１６n を介
してカラムデコ−ダ１８に接続されている。ロウデコ−
ダ１２には所定のロウアドレスを記憶できるレジスタ８
０が接続されている。レジスタ８０にはロウアドレスが
取り込まれるとともに、比較器１００に接続されてい
る。
〜(nn)が行列状に配置されたメモリセルアレイ１０があ
り、ワ−ド線ＷＬ1 〜ＷＬn は、同一行のセル(11)〜(1
n)、(21)〜(2n)および(31)〜(3n)にそれぞれ共通に接続
され、ビット線ＢＬ1 〜ＢＬn は、同一列のセル(11)〜
(n1)、(12)〜(n2)および(13)〜(n3)にそれぞれ共通に接
続されている。ワ−ド線ＷＬ1 〜ＷＬn はロウデコ−ダ
１２に接続され、ビット線ＢＬ1 〜ＢＬn は増幅器群１
４に接続されている。増幅器群１４は、ビット線ＢＬ1
〜ＢＬn 毎に、セル(11)〜(nn)より取り出したセルデ−
タを増幅する増幅器１６1 〜１６n から成る。ビット線
ＢＬ1 〜ＢＬn はそれぞれ、増幅器１６1 〜１６n を介
してカラムデコ−ダ１８に接続されている。ロウデコ−
ダ１２には所定のロウアドレスを記憶できるレジスタ８
０が接続されている。レジスタ８０にはロウアドレスが
取り込まれるとともに、比較器１００に接続されてい
る。
【００１１】この発明に係わる半導体メモリは、所望の
ロウ（ワ−ド線）を選択（図中では、ＷＬ２が選択され
ている）し、この選択されたロウに接続されているセル
（図中では、セル(21)、 (22) 、(2n)に保持されていた
セルデ−タをそれぞれ、増幅器１６1 〜１６n に保持さ
せ、増幅器群１４を出力待機状態とする。選択されてい
るロウに対応したロウアドレスはレジスタ８０に記憶さ
れており、アクセス要求がメモリに来た時、比較器１０
０は、アクセス要求が含んでいるロウアドレスと、レジ
スタ８０に記憶されているロウアドレスとを比較して、
互いのロウアドレスが一致した場合にはヒットした旨を
知らせるヒット信号を出力し、不一致の場合にはミスし
た旨を知らせるミス信号を出力する。比較器１００か
ら、ヒット信号が出力された時にはロウの選択を行わず
に、カラムアドレスによるカラムの選択のみでデ−タを
出力する。また、比較器１００から、ミス信号が出力さ
れた時には、レジスタ８０に記憶されているロウアドレ
スを、アクセス要求が含むロウアドレスに書き替え、こ
の書き替えられたロウアドレスによるロウの選択と、カ
ラムアドレスによるカラムの選択とを行ってデ−タを出
力する。
ロウ（ワ−ド線）を選択（図中では、ＷＬ２が選択され
ている）し、この選択されたロウに接続されているセル
（図中では、セル(21)、 (22) 、(2n)に保持されていた
セルデ−タをそれぞれ、増幅器１６1 〜１６n に保持さ
せ、増幅器群１４を出力待機状態とする。選択されてい
るロウに対応したロウアドレスはレジスタ８０に記憶さ
れており、アクセス要求がメモリに来た時、比較器１０
０は、アクセス要求が含んでいるロウアドレスと、レジ
スタ８０に記憶されているロウアドレスとを比較して、
互いのロウアドレスが一致した場合にはヒットした旨を
知らせるヒット信号を出力し、不一致の場合にはミスし
た旨を知らせるミス信号を出力する。比較器１００か
ら、ヒット信号が出力された時にはロウの選択を行わず
に、カラムアドレスによるカラムの選択のみでデ−タを
出力する。また、比較器１００から、ミス信号が出力さ
れた時には、レジスタ８０に記憶されているロウアドレ
スを、アクセス要求が含むロウアドレスに書き替え、こ
の書き替えられたロウアドレスによるロウの選択と、カ
ラムアドレスによるカラムの選択とを行ってデ−タを出
力する。
【００１２】このような動作方式であると、デ−タのア
クセス要求があってから、ロウを選択して、さらにカラ
ムを選択してデ−タを出力するような方式に比べ、ロウ
を選択するのに必要な時間を節約することができ、アク
セス要求があってからデ−タを出力するまでの時間（ア
クセスタイム）を短縮できる。上記のように、必ずしも
選択状態のロウにアクセス要求が来る（ヒット）とは限
らないが、メモリでは一つのロウに連続してアクセス要
求が来る確率が非常に高く、非選択状態のロウにアクセ
ス要求が来た（ミス）ことを考慮しても、ヒット・ミス
の両者を含んだメモリ全体のアクセスタイムの平均値は
短縮される。さらに、レジスタ８０を設け、このレジス
タ８０に選択されているロウのロウアドレスを記憶させ
ておくことにより、増幅器群１４が、どのロウアドレス
のデ−タを保持しているかを瞬時に知ることができ、更
なるアクセスタイムの高速化を実現できる。
クセス要求があってから、ロウを選択して、さらにカラ
ムを選択してデ−タを出力するような方式に比べ、ロウ
を選択するのに必要な時間を節約することができ、アク
セス要求があってからデ−タを出力するまでの時間（ア
クセスタイム）を短縮できる。上記のように、必ずしも
選択状態のロウにアクセス要求が来る（ヒット）とは限
らないが、メモリでは一つのロウに連続してアクセス要
求が来る確率が非常に高く、非選択状態のロウにアクセ
ス要求が来た（ミス）ことを考慮しても、ヒット・ミス
の両者を含んだメモリ全体のアクセスタイムの平均値は
短縮される。さらに、レジスタ８０を設け、このレジス
タ８０に選択されているロウのロウアドレスを記憶させ
ておくことにより、増幅器群１４が、どのロウアドレス
のデ−タを保持しているかを瞬時に知ることができ、更
なるアクセスタイムの高速化を実現できる。
【００１３】尚、ミスとなった場合には、新たにロウを
選択し直すことになるが、次回のアクセス要求を考慮し
て、選択し直したロウに接続されている各セルのセルデ
−タをそれぞれ増幅器１６1 〜１６n に保持させて、増
幅器１４を出力待機状態としておく。また、新たなロウ
アドレスはそのままレジスタ８０に記憶しておく。これ
により、次回のアクセス要求が、ヒットとなる確率を高
めることができる。
選択し直すことになるが、次回のアクセス要求を考慮し
て、選択し直したロウに接続されている各セルのセルデ
−タをそれぞれ増幅器１６1 〜１６n に保持させて、増
幅器１４を出力待機状態としておく。また、新たなロウ
アドレスはそのままレジスタ８０に記憶しておく。これ
により、次回のアクセス要求が、ヒットとなる確率を高
めることができる。
【００１４】さらに、この発明では、ヒットする確率を
高めるために、図２に示すようなメモリ部を、図１に示
すように１チップに複数設け、サブアレイという概念を
取り入れている。サブアレイＡとサブアレイＢとではそ
れぞれ、異なるアドレスに対応したロウのセルデ−タを
増幅器１６1 Ａ〜１６n Ａ、１６1 Ｂ〜１６n Ｂに保持
させておくことが可能である。これにより増幅器群１４
Ａ、１４Ｂはそれぞれ、異なるアドレスに対応したロウ
のセルデ−タを出力待機状態とできる。図中に示すよう
に、サブアレイＡではワ−ド線ＷＬ2 Ａが選択状態にあ
り、ワ−ド線ＷＬ2 Ａに接続されているセルのデ−タが
増幅器１６1 Ａ〜１６n Ａに保持され、サブアレイＢで
はワ−ド線ＷＬ1 Ｂが選択状態にあり、ワ−ド線ＷＬ1
Ｂに接続されているセルのデ−タが増幅器１６1 Ｂ〜１
６n Ｂに保持されている。このように、選択状態のロウ
を複数設けるとともに、かつこれらが同時に互いに異な
るアドレスに対応するロウを選択状態とすることによっ
て、選択状態のロウにアクセス要求がヒットする確率を
高めることができる。尚、選択状態のロウのロウアドレ
スを記憶しておくレジスタも、各サブアレイ毎にレジス
タ８０Ａ、８０Ｂを設けておく。また、比較器も、各サ
ブアレイ毎に比較器１００Ａ、１００Ｂを設けておく。
高めるために、図２に示すようなメモリ部を、図１に示
すように１チップに複数設け、サブアレイという概念を
取り入れている。サブアレイＡとサブアレイＢとではそ
れぞれ、異なるアドレスに対応したロウのセルデ−タを
増幅器１６1 Ａ〜１６n Ａ、１６1 Ｂ〜１６n Ｂに保持
させておくことが可能である。これにより増幅器群１４
Ａ、１４Ｂはそれぞれ、異なるアドレスに対応したロウ
のセルデ−タを出力待機状態とできる。図中に示すよう
に、サブアレイＡではワ−ド線ＷＬ2 Ａが選択状態にあ
り、ワ−ド線ＷＬ2 Ａに接続されているセルのデ−タが
増幅器１６1 Ａ〜１６n Ａに保持され、サブアレイＢで
はワ−ド線ＷＬ1 Ｂが選択状態にあり、ワ−ド線ＷＬ1
Ｂに接続されているセルのデ−タが増幅器１６1 Ｂ〜１
６n Ｂに保持されている。このように、選択状態のロウ
を複数設けるとともに、かつこれらが同時に互いに異な
るアドレスに対応するロウを選択状態とすることによっ
て、選択状態のロウにアクセス要求がヒットする確率を
高めることができる。尚、選択状態のロウのロウアドレ
スを記憶しておくレジスタも、各サブアレイ毎にレジス
タ８０Ａ、８０Ｂを設けておく。また、比較器も、各サ
ブアレイ毎に比較器１００Ａ、１００Ｂを設けておく。
【００１５】さらに、図１に示す構成であれば、ミスと
なった場合に、ミスとなったロウのみを選択し直すこと
が可能である。これによれば、ミスの度に全てのロウを
再選択する必要がなく、また、全てのロウを選択し直す
よりも、増幅器１６1 Ｂ〜１６n Ｂのデ−タ保持状態に
様々なバリエ−ションを持たせることができ、アクセス
要求がヒットする確率を高めることができる。
なった場合に、ミスとなったロウのみを選択し直すこと
が可能である。これによれば、ミスの度に全てのロウを
再選択する必要がなく、また、全てのロウを選択し直す
よりも、増幅器１６1 Ｂ〜１６n Ｂのデ−タ保持状態に
様々なバリエ−ションを持たせることができ、アクセス
要求がヒットする確率を高めることができる。
【００１６】また、図３に示すように、複数設けられた
サブアレイでは、ロウのセルデ−タの保持を行わないサ
ブアレイＣが設けられても構わない。この時、レジスタ
８０Ａ〜８０Ｃとロウデコ−ダ１２Ａ〜１２Ｃとの間に
ゲ−ト１０２Ａ〜１０２Ｃを設け、これらのゲ−トを、
レジスタ〜デコ−ダ間接続許可信号、許可Ａ〜許可Ｃに
よって制御する。これらのゲ−ト１０２Ａ〜１０２Ｃを
使用して、レジスタとデコ−ダとを電気的に接続した
り、または切断したりすることによって、サブアレイ群
中に、デ−タの保持を行わないサブアレイを設けること
ができる。
サブアレイでは、ロウのセルデ−タの保持を行わないサ
ブアレイＣが設けられても構わない。この時、レジスタ
８０Ａ〜８０Ｃとロウデコ−ダ１２Ａ〜１２Ｃとの間に
ゲ−ト１０２Ａ〜１０２Ｃを設け、これらのゲ−トを、
レジスタ〜デコ−ダ間接続許可信号、許可Ａ〜許可Ｃに
よって制御する。これらのゲ−ト１０２Ａ〜１０２Ｃを
使用して、レジスタとデコ−ダとを電気的に接続した
り、または切断したりすることによって、サブアレイ群
中に、デ−タの保持を行わないサブアレイを設けること
ができる。
【００１７】次に、図３〜図５を参照して、この発明の
実施例に係わるＤＲＡＭの動作について説明する。図４
は図３に示すメモリの動作を示すタイミング波形図で、
図５（ａ）〜（ｈ）はそれぞれ図４に示すタイミング毎
の装置の状態を模式的に示した図である。図５では、斜
線が引かれたブロックは活性化状態、斜線が引かれてい
ないブロックは非活性あるいはプリチャ−ジ状態にある
ことを示すものとする。また、ワ−ド線については選択
状態にあるもののみを図示することにする。
実施例に係わるＤＲＡＭの動作について説明する。図４
は図３に示すメモリの動作を示すタイミング波形図で、
図５（ａ）〜（ｈ）はそれぞれ図４に示すタイミング毎
の装置の状態を模式的に示した図である。図５では、斜
線が引かれたブロックは活性化状態、斜線が引かれてい
ないブロックは非活性あるいはプリチャ−ジ状態にある
ことを示すものとする。また、ワ−ド線については選択
状態にあるもののみを図示することにする。
【００１８】図４において、時刻ｔ１〜ｔ４の期間は、
初期設定動作の期間を示している。即ち、電源投入時に
アドレスレジスタに書かれているアドレスＡ１に基いて
所望のロウを選択し、このロウに属するセルからのデ−
タを増幅器群に保持させ、サブアレイ毎にそれぞれ初期
状態を設定する。まず、サブアレイＡでは時刻ｔ１にお
いて、アドレスレジスタに書かれているアドレスＡ１に
基き、アドレスＡ１に対応したロウ（ワ−ド線ＷＬ
1 Ａ）が立ち上がり、時刻ｔ２において増幅器群１４Ａ
が活性化され、ロウ（ＷＬ1 Ａ）に属するセルのデ−タ
がそれぞれ増幅器群１４Ａに保持されて出力待機状態と
なる。サブアレイＢにおいても時刻ｔ３〜ｔ４に示され
るように、時刻ｔ１〜ｔ２と同様な動作が行われ、アド
レスＢ１のロウ（ＷＬ1 Ｂ）に属するセルのデ−タがそ
れぞれ増幅器群１４Ｂに保持されて出力待機状態とな
る。尚、サブアレイＣの増幅器群１４Ｃでは、アドレス
レジスタにアドレスＣ１が書き込まれているいるが、レ
ジスタ〜デコ−ダ間の電気的接続を許可する信号（許可
Ｃ）を“Ｌ”レベルとし、ゲ−ト１０２Ｃをオフさせて
おくことにより、増幅器群１４Ｃへのデ−タの保持が行
なわれないようにしている。
初期設定動作の期間を示している。即ち、電源投入時に
アドレスレジスタに書かれているアドレスＡ１に基いて
所望のロウを選択し、このロウに属するセルからのデ−
タを増幅器群に保持させ、サブアレイ毎にそれぞれ初期
状態を設定する。まず、サブアレイＡでは時刻ｔ１にお
いて、アドレスレジスタに書かれているアドレスＡ１に
基き、アドレスＡ１に対応したロウ（ワ−ド線ＷＬ
1 Ａ）が立ち上がり、時刻ｔ２において増幅器群１４Ａ
が活性化され、ロウ（ＷＬ1 Ａ）に属するセルのデ−タ
がそれぞれ増幅器群１４Ａに保持されて出力待機状態と
なる。サブアレイＢにおいても時刻ｔ３〜ｔ４に示され
るように、時刻ｔ１〜ｔ２と同様な動作が行われ、アド
レスＢ１のロウ（ＷＬ1 Ｂ）に属するセルのデ−タがそ
れぞれ増幅器群１４Ｂに保持されて出力待機状態とな
る。尚、サブアレイＣの増幅器群１４Ｃでは、アドレス
レジスタにアドレスＣ１が書き込まれているいるが、レ
ジスタ〜デコ−ダ間の電気的接続を許可する信号（許可
Ｃ）を“Ｌ”レベルとし、ゲ−ト１０２Ｃをオフさせて
おくことにより、増幅器群１４Ｃへのデ−タの保持が行
なわれないようにしている。
【００１９】図４において、時刻ｔ５〜ｔ７の期間はデ
−タの読み出し動作の期間を示している。時刻ｔ５にお
ける装置の状態を図５（ａ）に示す。時刻ｔ６において
サブアレイＡにロウアドレスＡ１を含むアクセス要求が
来たとする。比較器１００Ａは、このロウアドレスＡ１
とレジスタ８０Ａに書き込まれているロウアドレスとを
比較し、一致していることを認識してから、ヒットとな
った旨を知らせる信号を出力する。このヒット信号を受
けて、アクセス要求が含むカラムデ−タに基き、カラム
デコ−ダで所望のカラムを選択する動作のみで、時刻ｔ
７において出力Ｄout Ａ１を出力する（図５（ｂ））。
これらの動作が行われている時、増幅器群１４Ｂが保持
しているセルのデ−タは、増幅器群１４Ａの動作に関係
なく保持されたままである。
−タの読み出し動作の期間を示している。時刻ｔ５にお
ける装置の状態を図５（ａ）に示す。時刻ｔ６において
サブアレイＡにロウアドレスＡ１を含むアクセス要求が
来たとする。比較器１００Ａは、このロウアドレスＡ１
とレジスタ８０Ａに書き込まれているロウアドレスとを
比較し、一致していることを認識してから、ヒットとな
った旨を知らせる信号を出力する。このヒット信号を受
けて、アクセス要求が含むカラムデ−タに基き、カラム
デコ−ダで所望のカラムを選択する動作のみで、時刻ｔ
７において出力Ｄout Ａ１を出力する（図５（ｂ））。
これらの動作が行われている時、増幅器群１４Ｂが保持
しているセルのデ−タは、増幅器群１４Ａの動作に関係
なく保持されたままである。
【００２０】さらに、時刻ｔ８においてサブアレイＢに
アドレスＢ２を含むアクセス要求が来たとする。比較器
１００Ｂは、このロウアドレスＢ２とレジスタ８０Ｂに
書き込まれているロウアドレスとを比較する。レジスタ
８０ＢにはロウアドレスＢ１が書き込まれているため不
一致である。比較器１００Ｂはこの不一致であることを
認識し、ミスとなった旨を知らせる信号を出力する。こ
のミス信号を受けて、レジスタ８０Ｂはプリチャ−ジさ
れ、時刻ｔ10においてレジスタ８０Ｂには新たなロウア
ドレスＢ２が書き込まれ、記憶される。この間の時刻ｔ
９においてワ−ド線ＷＬ1 Ｂは立ち下がる。さらにワ−
ド線ＷＬ1 Ｂの立ち下がりを受け、時刻ｔ11において増
幅器群１４Ｂがプリチャ−ジされる（図５（ｃ））。そ
して、時刻ｔ12においてロウアドレスＢ２に対応したロ
ウ（ワ−ド線ＷＬ2 Ｂ）を立ち上げ、時刻ｔ13において
増幅器群１４Ｂを再度活性化させる（図５（ｄ））。こ
の後、時刻ｔ14においてロウアドレスＢ２を含むアクセ
ス要求が再度来る。比較器１００Ｂは、このロウアドレ
スＢ２とレジスタ８０Ｂに書き込まれているロウアドレ
スとを比較し、一致していることを認識してから、ヒッ
トとなった旨を知らせる信号を出力する。このヒット信
号を受けて、アクセス要求が含むカラムデ−タに基き、
カラムデコ−ダで所望のカラムを選択して、時刻ｔ15に
おいて出力Ｄout Ｂ２を出力する（図５（ｅ））。これ
らの動作が行われている時、増幅器群１４Ａが保持して
いるセルのデ−タは、増幅器群１４Ｂの動作に関係なく
保持されたままである。また、新たに立ち上げられたロ
ウ（ＷＬ2 Ｂ）に属するデ−タはそれぞれ、増幅器群１
４Ｂに保持され、次回のアクセス要求に備えて待機状態
とされる。
アドレスＢ２を含むアクセス要求が来たとする。比較器
１００Ｂは、このロウアドレスＢ２とレジスタ８０Ｂに
書き込まれているロウアドレスとを比較する。レジスタ
８０ＢにはロウアドレスＢ１が書き込まれているため不
一致である。比較器１００Ｂはこの不一致であることを
認識し、ミスとなった旨を知らせる信号を出力する。こ
のミス信号を受けて、レジスタ８０Ｂはプリチャ−ジさ
れ、時刻ｔ10においてレジスタ８０Ｂには新たなロウア
ドレスＢ２が書き込まれ、記憶される。この間の時刻ｔ
９においてワ−ド線ＷＬ1 Ｂは立ち下がる。さらにワ−
ド線ＷＬ1 Ｂの立ち下がりを受け、時刻ｔ11において増
幅器群１４Ｂがプリチャ−ジされる（図５（ｃ））。そ
して、時刻ｔ12においてロウアドレスＢ２に対応したロ
ウ（ワ−ド線ＷＬ2 Ｂ）を立ち上げ、時刻ｔ13において
増幅器群１４Ｂを再度活性化させる（図５（ｄ））。こ
の後、時刻ｔ14においてロウアドレスＢ２を含むアクセ
ス要求が再度来る。比較器１００Ｂは、このロウアドレ
スＢ２とレジスタ８０Ｂに書き込まれているロウアドレ
スとを比較し、一致していることを認識してから、ヒッ
トとなった旨を知らせる信号を出力する。このヒット信
号を受けて、アクセス要求が含むカラムデ−タに基き、
カラムデコ−ダで所望のカラムを選択して、時刻ｔ15に
おいて出力Ｄout Ｂ２を出力する（図５（ｅ））。これ
らの動作が行われている時、増幅器群１４Ａが保持して
いるセルのデ−タは、増幅器群１４Ｂの動作に関係なく
保持されたままである。また、新たに立ち上げられたロ
ウ（ＷＬ2 Ｂ）に属するデ−タはそれぞれ、増幅器群１
４Ｂに保持され、次回のアクセス要求に備えて待機状態
とされる。
【００２１】さらに、時刻ｔ16においてサブアレイＣに
アドレスＣ１を含むアクセス要求が来たとする。比較器
１００Ｃは、このロウアドレスＣ１とレジスタ８０Ｃに
書き込まれているロウアドレスとを比較し、一致してい
ることを認識してから、ヒットとなった旨を知らせる信
号を出力する。さらに、レジスタ８０Ｃとデコ−ダ１２
Ｃとの電気的な接続を許可する信号（許可Ｃ）が立ち上
がることにより、デコ−ダ１２Ｃとレジスタ８０Ｃとが
電気的に接続され、レジスタ８０Ｃよりロウアドレスが
デコ−ダ１２Ｃに取り込まれる。これにより、時刻ｔ17
においてアドレスＣ１に対応したロウが立ち上がり、時
刻ｔ18において増幅器群１４Ｃが活性化される（図５
（ｆ））。この後、アドレス要求が含むカラムデ−タに
基いてカラムを選択し、時刻ｔ19において出力Ｄout Ｃ
１を出力する（図５（ｇ））。上記一連の動作を終えた
時刻ｔ２０における装置の状態を図５（ｈ）に示す。以
上のようなタイミングで、この発明の実施例に係わるＤ
ＲＡＭは動作する。
アドレスＣ１を含むアクセス要求が来たとする。比較器
１００Ｃは、このロウアドレスＣ１とレジスタ８０Ｃに
書き込まれているロウアドレスとを比較し、一致してい
ることを認識してから、ヒットとなった旨を知らせる信
号を出力する。さらに、レジスタ８０Ｃとデコ−ダ１２
Ｃとの電気的な接続を許可する信号（許可Ｃ）が立ち上
がることにより、デコ−ダ１２Ｃとレジスタ８０Ｃとが
電気的に接続され、レジスタ８０Ｃよりロウアドレスが
デコ−ダ１２Ｃに取り込まれる。これにより、時刻ｔ17
においてアドレスＣ１に対応したロウが立ち上がり、時
刻ｔ18において増幅器群１４Ｃが活性化される（図５
（ｆ））。この後、アドレス要求が含むカラムデ−タに
基いてカラムを選択し、時刻ｔ19において出力Ｄout Ｃ
１を出力する（図５（ｇ））。上記一連の動作を終えた
時刻ｔ２０における装置の状態を図５（ｈ）に示す。以
上のようなタイミングで、この発明の実施例に係わるＤ
ＲＡＭは動作する。
【００２２】次に、上記実施例の変形例について説明す
る。図６（ａ）〜（ｈ）はそれぞれ、上記実施例の変形
例に関わる装置のフロアプランを、図４に示すタイミン
グ毎に示した図である。
る。図６（ａ）〜（ｈ）はそれぞれ、上記実施例の変形
例に関わる装置のフロアプランを、図４に示すタイミン
グ毎に示した図である。
【００２３】上記実施例で一つのメモリセルアレイ１０
Ａ〜１０Ｃがそれぞれ、一つの増幅器群１４Ａ〜１４Ｃ
に接続されているが、これを二つのメモリセルアレイ１
０1Ａ、１０2 Ａ〜１０1 Ｃ、１０2 Ｃでそれぞれ、一
つの増幅器群１４Ａ〜１４Ｃを共有する形であっても良
い。図６（ａ）〜（ｈ）それぞれにおいては、図５
（ａ）〜（ｈ）と同一の部分に同一の参照符号を付する
ことにより、その説明は省略する。図７は増幅器群１４
の具体的な一構成を示すブロック図、図８は図７に示す
増幅器群の回路図である。
Ａ〜１０Ｃがそれぞれ、一つの増幅器群１４Ａ〜１４Ｃ
に接続されているが、これを二つのメモリセルアレイ１
０1Ａ、１０2 Ａ〜１０1 Ｃ、１０2 Ｃでそれぞれ、一
つの増幅器群１４Ａ〜１４Ｃを共有する形であっても良
い。図６（ａ）〜（ｈ）それぞれにおいては、図５
（ａ）〜（ｈ）と同一の部分に同一の参照符号を付する
ことにより、その説明は省略する。図７は増幅器群１４
の具体的な一構成を示すブロック図、図８は図７に示す
増幅器群の回路図である。
【００２４】図７に示すように増幅器１６1 Ａ…、１６
1 Ｂ…はセンスアンプであり、セルアレイから、ビット
線ＢＬ1 Ａ…、ＢＬ1 Ｂおよび反転信号ビット線ＢＢＬ
1 Ａ…、ＢＢＬ1 Ｂによって伝達されてきたセルデ−タ
を差動増幅し、この差動増幅されたデ−タを、カラムデ
コ−ダによって所望のカラムを選択して出力するもので
ある。増幅器１６1 Ａ…、１６1 Ｂ…はそれぞれ、ビッ
ト線対ＢＬ、ＢＢＬに接続されたセンス回路２０1 Ａ
…、２０1 Ｂ…と、これらのセンス回路２０1 Ａ…、２
０1 Ｂ…に高電位、低電位の電源を供給し、かつこれら
の電位を保持する電位保持／供給回路２２1 Ａ…、２２
1 Ｂ…と、高電位および低電位の電位をイコライズして
増幅器１６1 Ａ…、１６1 Ｂ…をプリチャ−ジするプリ
チャ−ジ回路２４1 Ａ…、２４1 Ｂ…と、で構成されて
いる。このような構成の増幅器１６1 Ａ…、１６1 Ｂ…
の集まりで増幅器群１４Ａおよび１４Ｂが構成されてい
る。
1 Ｂ…はセンスアンプであり、セルアレイから、ビット
線ＢＬ1 Ａ…、ＢＬ1 Ｂおよび反転信号ビット線ＢＢＬ
1 Ａ…、ＢＢＬ1 Ｂによって伝達されてきたセルデ−タ
を差動増幅し、この差動増幅されたデ−タを、カラムデ
コ−ダによって所望のカラムを選択して出力するもので
ある。増幅器１６1 Ａ…、１６1 Ｂ…はそれぞれ、ビッ
ト線対ＢＬ、ＢＢＬに接続されたセンス回路２０1 Ａ
…、２０1 Ｂ…と、これらのセンス回路２０1 Ａ…、２
０1 Ｂ…に高電位、低電位の電源を供給し、かつこれら
の電位を保持する電位保持／供給回路２２1 Ａ…、２２
1 Ｂ…と、高電位および低電位の電位をイコライズして
増幅器１６1 Ａ…、１６1 Ｂ…をプリチャ−ジするプリ
チャ−ジ回路２４1 Ａ…、２４1 Ｂ…と、で構成されて
いる。このような構成の増幅器１６1 Ａ…、１６1 Ｂ…
の集まりで増幅器群１４Ａおよび１４Ｂが構成されてい
る。
【００２５】電位供給／保持回路２２1 Ａ…、２２1 Ｂ
…には、活性化させる増幅器群を選択する信号BLKSELA
(BLKSELB)、この信号BLKSELA(BLKSELB)を受け入れるタ
イミングを決定する信号RBACPA（RBACPB）、および増幅
器１６1 Ａ…、１６1 Ｂ…をプリチャ−ジする信号RSTA
（RSTB）がそれぞれ供給される。また、信号RSTA（RST
B）はプリチャ−ジ回路２４1 Ａ…、２４1 Ｂ…にもそ
れぞれ供給される。
…には、活性化させる増幅器群を選択する信号BLKSELA
(BLKSELB)、この信号BLKSELA(BLKSELB)を受け入れるタ
イミングを決定する信号RBACPA（RBACPB）、および増幅
器１６1 Ａ…、１６1 Ｂ…をプリチャ−ジする信号RSTA
（RSTB）がそれぞれ供給される。また、信号RSTA（RST
B）はプリチャ−ジ回路２４1 Ａ…、２４1 Ｂ…にもそ
れぞれ供給される。
【００２６】図８に示すように、センス回路２０1 Ａ
は、ビット線ＢＬ1 Ａ、反転信号ビットＢＢＬ1 Ａとの
間に直列に接続されたＮチャネル型ＭＯＳＦＥＴ（以下
ＮＭＯＳと称す）３０Ａ、３１Ａと、Ｐチャネル型ＭＯ
ＳＦＥＴ（以下ＰＭＯＳと称す）３２Ａ、３３Ａとによ
り構成されている。ビット線ＢＬ1 Ａに一端を接続した
ＮＭＯＳ３０Ａのゲ−トはビット線ＢＢＬ1 Ａに接続さ
れ、ビット線ＢＢＬ1 Ａに一端を接続したＮＭＯＳ３１
Ａのゲ−トはビット線ＢＬ1 Ａに接続されている。ビッ
ト線ＢＬ1 Ａに一端を接続したＰＭＯＳ３２Ａのゲ−ト
はビット線無ＢＢＬ1 Ａに接続され、ビット線ＢＢＬ1
Ａに一端を接続したＰＭＯＳ３３Ａのゲ−トはビット線
ＢＬ1 Ａに接続されている。ＮＭＯＳ３０Ａ、３１Ａの
相互接続点は電源線ＢＳＡＮ1 Ａに接続され、ＰＭＯＳ
３２Ａ、３３Ａの相互接続点は電源線ＳＡＰ1 Ａに接続
されている。ビット線ＢＬ1 Ａ、ＢＢＬ1 Ａの一端は、
図示せぬメモリセルアレイに接続されている。ビット線
ＢＬ1 Ａ、ＢＢＬ1 Ａの他端はＮＭＯＳで成るカラム選
択ゲ−ト２８1 Ａ、２８2 Ａを介してデ−タ線ＤＡＴＡ
１に接続されている。尚、センス回路２０1 Ｂの構成
は、センス回路２０1 Ａと略同一構成であり、対応する
素子および信号線にはそれぞれ、同一の参照符号でその
末尾にＢの符号を付すことにより、その説明は省略す
る。
は、ビット線ＢＬ1 Ａ、反転信号ビットＢＢＬ1 Ａとの
間に直列に接続されたＮチャネル型ＭＯＳＦＥＴ（以下
ＮＭＯＳと称す）３０Ａ、３１Ａと、Ｐチャネル型ＭＯ
ＳＦＥＴ（以下ＰＭＯＳと称す）３２Ａ、３３Ａとによ
り構成されている。ビット線ＢＬ1 Ａに一端を接続した
ＮＭＯＳ３０Ａのゲ−トはビット線ＢＢＬ1 Ａに接続さ
れ、ビット線ＢＢＬ1 Ａに一端を接続したＮＭＯＳ３１
Ａのゲ−トはビット線ＢＬ1 Ａに接続されている。ビッ
ト線ＢＬ1 Ａに一端を接続したＰＭＯＳ３２Ａのゲ−ト
はビット線無ＢＢＬ1 Ａに接続され、ビット線ＢＢＬ1
Ａに一端を接続したＰＭＯＳ３３Ａのゲ−トはビット線
ＢＬ1 Ａに接続されている。ＮＭＯＳ３０Ａ、３１Ａの
相互接続点は電源線ＢＳＡＮ1 Ａに接続され、ＰＭＯＳ
３２Ａ、３３Ａの相互接続点は電源線ＳＡＰ1 Ａに接続
されている。ビット線ＢＬ1 Ａ、ＢＢＬ1 Ａの一端は、
図示せぬメモリセルアレイに接続されている。ビット線
ＢＬ1 Ａ、ＢＢＬ1 Ａの他端はＮＭＯＳで成るカラム選
択ゲ−ト２８1 Ａ、２８2 Ａを介してデ−タ線ＤＡＴＡ
１に接続されている。尚、センス回路２０1 Ｂの構成
は、センス回路２０1 Ａと略同一構成であり、対応する
素子および信号線にはそれぞれ、同一の参照符号でその
末尾にＢの符号を付すことにより、その説明は省略す
る。
【００２７】電位保持／供給回路２２1 Ａの入力部は、
活性化させるセンスアンプ群を選択する信号BLKSELA が
供給されるインバ−タ３４Ａと、高電位〜低電位（例え
ば接地）間に直列に接続されたＰＭＯＳ３５Ａ，３６
Ａ、ＮＭＯＳ３７Ａ、３８Ａと、信号BLKSELA を受け入
れるタイミング信号RBACPAが供給されるインバ−タ３９
Ａとにより構成されている。インバ−タ３４Ａの出力は
ＰＭＯＳ３５Ａ、ＮＭＯＳ３８Ａのゲ−トに接続され、
インバ−タ３９Ａの出力はＰＭＯＳ３６Ａのゲ−トに接
続されている。また、信号RBACPAはＰＭＯＳ３７Ａのゲ
−トに供給される。ＰＭＯＳ３６ＡとＮＭＯＳ３７Ａと
の相互接続点はインバ−タ４０Ａの出力とインバ−タ４
１Ａの入力との相互接続点に接続されている。インバ−
タ４０Ａの出力と、インバ−タ４１Ａの入力との相互接
続点にはＮＭＯＳ４２Ａの一端が接続されている。ＮＭ
ＯＳ４２Ａのゲ−トにはリセット信号RSTAが供給され、
ＮＭＯＳ４２Ａの他端は低電位（例えば接地）に接続さ
れている。インバ−タ４１Ａの出力とインバ−タ４０Ａ
の入力との相互接続点はＰＭＯＳ４３Ａのゲ−ト、およ
びインバ−タ４４Ａを介してＰＭＯＳ４５Ａのゲ−トに
接続されている。ＰＭＯＳ４３Ａの一端は高電位に接続
され、その他端は電源線ＳＡＰ1 Ａに接続されている。
ＰＭＯＳ４５Ａの一端は低電位（例えば接地）に接続さ
れ、その他端は電源線ＢＳＡＮ1 Ａに接続されている。
尚、電位保持／供給回路２２1 Ｂの構成は、電位保持／
供給回路２２1 Ａと略同一構成であり、対応する素子お
よび信号線には同一の参照符号で末尾にＢの符号を付す
ことにより、その説明は省略する。
活性化させるセンスアンプ群を選択する信号BLKSELA が
供給されるインバ−タ３４Ａと、高電位〜低電位（例え
ば接地）間に直列に接続されたＰＭＯＳ３５Ａ，３６
Ａ、ＮＭＯＳ３７Ａ、３８Ａと、信号BLKSELA を受け入
れるタイミング信号RBACPAが供給されるインバ−タ３９
Ａとにより構成されている。インバ−タ３４Ａの出力は
ＰＭＯＳ３５Ａ、ＮＭＯＳ３８Ａのゲ−トに接続され、
インバ−タ３９Ａの出力はＰＭＯＳ３６Ａのゲ−トに接
続されている。また、信号RBACPAはＰＭＯＳ３７Ａのゲ
−トに供給される。ＰＭＯＳ３６ＡとＮＭＯＳ３７Ａと
の相互接続点はインバ−タ４０Ａの出力とインバ−タ４
１Ａの入力との相互接続点に接続されている。インバ−
タ４０Ａの出力と、インバ−タ４１Ａの入力との相互接
続点にはＮＭＯＳ４２Ａの一端が接続されている。ＮＭ
ＯＳ４２Ａのゲ−トにはリセット信号RSTAが供給され、
ＮＭＯＳ４２Ａの他端は低電位（例えば接地）に接続さ
れている。インバ−タ４１Ａの出力とインバ−タ４０Ａ
の入力との相互接続点はＰＭＯＳ４３Ａのゲ−ト、およ
びインバ−タ４４Ａを介してＰＭＯＳ４５Ａのゲ−トに
接続されている。ＰＭＯＳ４３Ａの一端は高電位に接続
され、その他端は電源線ＳＡＰ1 Ａに接続されている。
ＰＭＯＳ４５Ａの一端は低電位（例えば接地）に接続さ
れ、その他端は電源線ＢＳＡＮ1 Ａに接続されている。
尚、電位保持／供給回路２２1 Ｂの構成は、電位保持／
供給回路２２1 Ａと略同一構成であり、対応する素子お
よび信号線には同一の参照符号で末尾にＢの符号を付す
ことにより、その説明は省略する。
【００２８】プリチャ−ジ回路２４1 Ａは、電源線ＳＡ
Ｐ1 Ａと電源線ＢＳＡＮ1 Ａとの間に接続されたＮＭＯ
Ｓ４６Ａと、ＮＭＯＳ４６Ａと電源線ＳＡＰ1 Ａとの相
互接続点に一端を接続し他端を電源線ＶＢＬに接続した
ＮＭＯＳ４７Ａと、ＮＭＯＳ４６Ａと電源線ＢＳＡＮ1
Ａとの相互接続点に一端を接続し他端を電源線ＶＢＬに
接続したＮＭＯＳ４８Ａと、により構成されている。Ｎ
ＭＯＳ４６Ａ、４７Ａ、４８Ａのゲ−トにはそれぞれ、
リセット信号RSTAが供給される。尚、プリチャ−ジ回路
２４1 Ｂの構成は、プリチャ−ジ回路２４1 Ｂと略同一
構成であり、対応する素子および信号線には同一の参照
符号で末尾にＢの符号を付すことにより、その説明は省
略する。図９は、この発明の第２の実施例に関わるＤＲ
ＡＭのフロアプランを示す図である。
Ｐ1 Ａと電源線ＢＳＡＮ1 Ａとの間に接続されたＮＭＯ
Ｓ４６Ａと、ＮＭＯＳ４６Ａと電源線ＳＡＰ1 Ａとの相
互接続点に一端を接続し他端を電源線ＶＢＬに接続した
ＮＭＯＳ４７Ａと、ＮＭＯＳ４６Ａと電源線ＢＳＡＮ1
Ａとの相互接続点に一端を接続し他端を電源線ＶＢＬに
接続したＮＭＯＳ４８Ａと、により構成されている。Ｎ
ＭＯＳ４６Ａ、４７Ａ、４８Ａのゲ−トにはそれぞれ、
リセット信号RSTAが供給される。尚、プリチャ−ジ回路
２４1 Ｂの構成は、プリチャ−ジ回路２４1 Ｂと略同一
構成であり、対応する素子および信号線には同一の参照
符号で末尾にＢの符号を付すことにより、その説明は省
略する。図９は、この発明の第２の実施例に関わるＤＲ
ＡＭのフロアプランを示す図である。
【００２９】図９に示すように、第２の実施例に関わる
ＤＲＡＭは、所望のロウが選択されている状態を継続さ
せる一つの手段として、サブアレイＡ、Ｂ毎にワ−ド線
の電位を保持するワ−ド線電位保持回路５０Ａ、５０Ｂ
を備えたものである。ワ−ド線電位５０Ａ、５０Ｂはワ
−ド線の一端に接続され、このワ−ド線の他端はロウデ
コ−ダ１２Ａ、１２Ｂに接続される。図１０は、図９に
示すワ−ド線電位保持回路の回路図である。
ＤＲＡＭは、所望のロウが選択されている状態を継続さ
せる一つの手段として、サブアレイＡ、Ｂ毎にワ−ド線
の電位を保持するワ−ド線電位保持回路５０Ａ、５０Ｂ
を備えたものである。ワ−ド線電位５０Ａ、５０Ｂはワ
−ド線の一端に接続され、このワ−ド線の他端はロウデ
コ−ダ１２Ａ、１２Ｂに接続される。図１０は、図９に
示すワ−ド線電位保持回路の回路図である。
【００３０】図１０に示すように、ワ−ド線駆動電位WD
RVN0〜低電位（例えば接地）間にはＮＭＯＳ５２0 、５
４0 が直列に接続されており、ＮＭＯＳ５２0 とＮＭＯ
Ｓ５４0 との相互接続点にはワ−ド線ＷＬ0 が接続され
ている。ＮＭＯＳ５２0 のゲ−トはインバ−タ５６の出
力とインバ−タ５８の入力との相互接続点に接続され、
ＮＭＯＳ５４0 のゲ−トはインバ−タ５８の出力とイン
バ−タ５６の入力との相互接続点に接続されている。イ
ンバ−タ５６とインバ−タ５８とは、互いに入力を出力
に接続することによってラッチ回路６０を構成してい
る。ワ−ド線の電位は、このラッチ回路６０のデ−タ保
持状態により決定される。ワ−ド線電位保持回路には、
アドレス信号Ad0 〜Ad2 およびワ−ド線ラッチ信号WLT
C、BWLTC （WLTCの反転信号）に基づいてラッチ回路６
０にラッチデ−タを転送する入力部６２が設けられてい
る。入力部６２は、高電位〜低電位（例えば接地）間に
直列に接続されたＰＭＯＳ６４、６５、ＮＭＯＳ６６、
ＮＭＯＳ６７、ＮＭＯＳ６８、ＮＭＯＳ６９で成る。Ｐ
ＭＯＳ６４のゲ−トにはワ−ド線ラッチ信号BWLTC が供
給され、ＰＭＯＳ６５のゲ−トにはプリチャ−ジ信号PR
CHが供給され、ＮＭＯＳ６６〜６８のゲ−トにはそれぞ
れ、アドレス信号Ad0 〜Ad2 が供給され、ＮＭＯＳ６９
のゲ−トにはワ−ド線ラッチ信号WLTCが供給される。図
１１は、この発明の第３の実施例に関わるＤＲＡＭのフ
ロアプランを示す図である。
RVN0〜低電位（例えば接地）間にはＮＭＯＳ５２0 、５
４0 が直列に接続されており、ＮＭＯＳ５２0 とＮＭＯ
Ｓ５４0 との相互接続点にはワ−ド線ＷＬ0 が接続され
ている。ＮＭＯＳ５２0 のゲ−トはインバ−タ５６の出
力とインバ−タ５８の入力との相互接続点に接続され、
ＮＭＯＳ５４0 のゲ−トはインバ−タ５８の出力とイン
バ−タ５６の入力との相互接続点に接続されている。イ
ンバ−タ５６とインバ−タ５８とは、互いに入力を出力
に接続することによってラッチ回路６０を構成してい
る。ワ−ド線の電位は、このラッチ回路６０のデ−タ保
持状態により決定される。ワ−ド線電位保持回路には、
アドレス信号Ad0 〜Ad2 およびワ−ド線ラッチ信号WLT
C、BWLTC （WLTCの反転信号）に基づいてラッチ回路６
０にラッチデ−タを転送する入力部６２が設けられてい
る。入力部６２は、高電位〜低電位（例えば接地）間に
直列に接続されたＰＭＯＳ６４、６５、ＮＭＯＳ６６、
ＮＭＯＳ６７、ＮＭＯＳ６８、ＮＭＯＳ６９で成る。Ｐ
ＭＯＳ６４のゲ−トにはワ−ド線ラッチ信号BWLTC が供
給され、ＰＭＯＳ６５のゲ−トにはプリチャ−ジ信号PR
CHが供給され、ＮＭＯＳ６６〜６８のゲ−トにはそれぞ
れ、アドレス信号Ad0 〜Ad2 が供給され、ＮＭＯＳ６９
のゲ−トにはワ−ド線ラッチ信号WLTCが供給される。図
１１は、この発明の第３の実施例に関わるＤＲＡＭのフ
ロアプランを示す図である。
【００３１】図１１に示すように、第３の実施例に関わ
るＤＲＡＭは、増幅器の動作を、ビット線に電位等に関
わらず独立して行えるように、ビット線と増幅器との間
にビット線ゲ−ト群７０Ａ、７０Ｂを備えたものであ
る。増幅器群１４Ａ、１４Ｂ一つに対して一つのセルア
レイ１０Ａ、１０Ｂが設けられる場合には、図１０
（ａ）に示すように、これらの間に一つのビット線ゲ−
ト群７０Ａ、７０Ｂが設けられる。また、一つの増幅器
群１４Ａ、１４Ｂに対して複数のセルアレイ１０1 Ａ、
１０2 Ａ、および１０1 Ｂ、１０2 Ｂが設けられる場合
には、図１０（ｂ）に示すように、セルアレイ１０1 Ａ
と増幅器群１４Ａとの間、並びにセルアレイ１０2 Ａと
増幅器群１４Ａとの間というように複数設けられる。ビ
ット線ゲ−ト群７０Ａ、７０Ｂは、各ビット線毎に接続
されたゲ−ト７２1 Ａ〜７２n Ａ、ゲ−ト７２1 Ｂ〜７
２n Ｂで構成される。ゲ−ト７２1 Ａ〜７２n Ａにはビ
ット線と増幅器群１４Ａとを電気的に切り離す制御信号
BLGAが供給され、ゲ−ト７２1 Ｂ〜７２n Ｂにはビット
線と増幅器群１４Ｂとを電気的に切り離す制御信号BLGB
が供給される。図１２は、図１１に示すビット線ゲ−ト
の回路図である。
るＤＲＡＭは、増幅器の動作を、ビット線に電位等に関
わらず独立して行えるように、ビット線と増幅器との間
にビット線ゲ−ト群７０Ａ、７０Ｂを備えたものであ
る。増幅器群１４Ａ、１４Ｂ一つに対して一つのセルア
レイ１０Ａ、１０Ｂが設けられる場合には、図１０
（ａ）に示すように、これらの間に一つのビット線ゲ−
ト群７０Ａ、７０Ｂが設けられる。また、一つの増幅器
群１４Ａ、１４Ｂに対して複数のセルアレイ１０1 Ａ、
１０2 Ａ、および１０1 Ｂ、１０2 Ｂが設けられる場合
には、図１０（ｂ）に示すように、セルアレイ１０1 Ａ
と増幅器群１４Ａとの間、並びにセルアレイ１０2 Ａと
増幅器群１４Ａとの間というように複数設けられる。ビ
ット線ゲ−ト群７０Ａ、７０Ｂは、各ビット線毎に接続
されたゲ−ト７２1 Ａ〜７２n Ａ、ゲ−ト７２1 Ｂ〜７
２n Ｂで構成される。ゲ−ト７２1 Ａ〜７２n Ａにはビ
ット線と増幅器群１４Ａとを電気的に切り離す制御信号
BLGAが供給され、ゲ−ト７２1 Ｂ〜７２n Ｂにはビット
線と増幅器群１４Ｂとを電気的に切り離す制御信号BLGB
が供給される。図１２は、図１１に示すビット線ゲ−ト
の回路図である。
【００３２】図１２に示すように、ゲ−ト群７０Ａはゲ
−ト７２1 Ａ〜７２n Ａで成る。特にゲ−ト７２1 Ａに
着目して説明すると、ビット線対ＢＬ1 Ａ、ＢＢＬ1 Ａ
にそれぞれ接続されたＮＭＯＳ７４1 Ａ、７４2 Ａで構
成される。その他のゲ−トも同様の構成であり、ゲ−ト
７２2 Ａはビット線対ＢＬ2 Ａ、ＢＢＬ2 Ａにそれぞれ
接続されたＮＭＯＳ７４3 Ａ、７４4 Ａで構成され、ゲ
−ト７２n Ａはビット線対ＢＬn Ａ、ＢＢＬn Ａにそれ
ぞれ接続されたＮＭＯＳ７４5 Ａ、７４6 Ａで構成され
る。ＮＭＯＳ７４1 Ａ〜７４6 Ａのゲ−トにはそれぞれ
共通に、ビット線と増幅器群とを電気的に切り離す制御
信号BLGAが供給される。尚、ゲ−ト群７０Ｂの構成は、
ゲ−ト群７０Ａと略同一構成であり、対応する素子およ
び信号線には同一の参照符号で末尾にＢの符号を付すこ
とにより、その説明は省略する。図１３は、この発明の
第４の実施例に関わるＤＲＡＭのフロアプランを示す図
である。
−ト７２1 Ａ〜７２n Ａで成る。特にゲ−ト７２1 Ａに
着目して説明すると、ビット線対ＢＬ1 Ａ、ＢＢＬ1 Ａ
にそれぞれ接続されたＮＭＯＳ７４1 Ａ、７４2 Ａで構
成される。その他のゲ−トも同様の構成であり、ゲ−ト
７２2 Ａはビット線対ＢＬ2 Ａ、ＢＢＬ2 Ａにそれぞれ
接続されたＮＭＯＳ７４3 Ａ、７４4 Ａで構成され、ゲ
−ト７２n Ａはビット線対ＢＬn Ａ、ＢＢＬn Ａにそれ
ぞれ接続されたＮＭＯＳ７４5 Ａ、７４6 Ａで構成され
る。ＮＭＯＳ７４1 Ａ〜７４6 Ａのゲ−トにはそれぞれ
共通に、ビット線と増幅器群とを電気的に切り離す制御
信号BLGAが供給される。尚、ゲ−ト群７０Ｂの構成は、
ゲ−ト群７０Ａと略同一構成であり、対応する素子およ
び信号線には同一の参照符号で末尾にＢの符号を付すこ
とにより、その説明は省略する。図１３は、この発明の
第４の実施例に関わるＤＲＡＭのフロアプランを示す図
である。
【００３３】図１３に示すように、第４の実施例に関わ
るＤＲＡＭは、ワ−ド線電位保持回路５０Ａ、５０Ｂ、
およびビット線ゲ−ト群７０Ａ、７０Ｂをそれぞれ備え
たものである。以下、図１３に示すＤＲＡＭのＤＲＡＭ
の動作について説明する。尚、図１３に示す装置の増幅
器群１４Ａ、１４Ｂはセンスアンプの集まりであるの
で、動作の説明においては増幅器群という名称に代えて
センスアンプ群と称することにする。
るＤＲＡＭは、ワ−ド線電位保持回路５０Ａ、５０Ｂ、
およびビット線ゲ−ト群７０Ａ、７０Ｂをそれぞれ備え
たものである。以下、図１３に示すＤＲＡＭのＤＲＡＭ
の動作について説明する。尚、図１３に示す装置の増幅
器群１４Ａ、１４Ｂはセンスアンプの集まりであるの
で、動作の説明においては増幅器群という名称に代えて
センスアンプ群と称することにする。
【００３４】図１３に示すＤＲＡＭでは、比較器１００
Ａおよび１００Ｂから出力されるヒット信号、ミス信号
がそれぞれ、異なる配線を介して出力されるように構成
されている。ヒット信号、ミス信号は、比較器１００Ａ
から異なる配線を使用して、ヒット信号、ミス信号をそ
れぞれ分離して出力されることも可能で、また、図１に
示したＤＲＡＭのように、同一の配線を使用して、ヒッ
ト信号、ミス信号を出力することも可能である。同一の
配線を使用してヒット信号、ミス信号を出力する場合に
は、複数本の配線層、例えば４本の配線を使い、ヒット
信号ならば、各配線に順に“１，０，１，０”の信号を
流し、ミス信号ならば、各配線に順に“０，１，０，
１”の信号を流すようにして、ヒット信号とミス信号と
を、信号レベルの違いを利用して判断する。図１４〜図
１８はそれぞれ、動作を示すタイミング波形図である。
図１４〜図１８はそれぞれ、時間的に連続しているもの
とする。
Ａおよび１００Ｂから出力されるヒット信号、ミス信号
がそれぞれ、異なる配線を介して出力されるように構成
されている。ヒット信号、ミス信号は、比較器１００Ａ
から異なる配線を使用して、ヒット信号、ミス信号をそ
れぞれ分離して出力されることも可能で、また、図１に
示したＤＲＡＭのように、同一の配線を使用して、ヒッ
ト信号、ミス信号を出力することも可能である。同一の
配線を使用してヒット信号、ミス信号を出力する場合に
は、複数本の配線層、例えば４本の配線を使い、ヒット
信号ならば、各配線に順に“１，０，１，０”の信号を
流し、ミス信号ならば、各配線に順に“０，１，０，
１”の信号を流すようにして、ヒット信号とミス信号と
を、信号レベルの違いを利用して判断する。図１４〜図
１８はそれぞれ、動作を示すタイミング波形図である。
図１４〜図１８はそれぞれ、時間的に連続しているもの
とする。
【００３５】図１４に示す時刻ｔ１〜ｔ６の期間は、初
期設定動作の期間を示している。まず、時刻ｔ１におい
て、電源投入時にレジスタ８０Ａに書き込まれているロ
ウアドレスＡ１に基いて、ワ−ド線ラッチ信号WLTCA が
立ち上がり、この立ち上がりを受けてワ−ド線ＷＬ1 Ａ
が立ち上がる。さらに時刻ｔ２においてセンスアンプ群
を選択する信号BLKSELA が立ち上がり、この立ち上がり
を受けて時刻ｔ３においてセンスアンプ群の電源線SAP1
A およびSAN1A の電位がそれぞれ所定の電源電位にセッ
トされる。このようにしてサブアレイＡでは、ロウアド
レスＡ１に対応したワ−ド線ＷＬ1 Ａが活性化され、ワ
−ド線ＷＬ1 Ａに属したロウのセルデ−タがセンスアン
プ群１４Ａに保持されて出力待機状態とされる。サブア
レイＢにおいても時刻ｔ１〜ｔ３と同様な動作が、時刻
ｔ４〜ｔ６にて行なわれ、レジスタ８０Ｂに書き込まれ
ていたロウアドレスＢ１に基いて、ロウアドレスＢ１に
対応したワ−ド線ＷＬ1 Ｂが活性化される。これによ
り、ワ−ド線ＷＬ1 Ｂに属したロウのセルデ−タがセン
スアンプ群１４Ｂに保持されて出力待機状態とされる。
期設定動作の期間を示している。まず、時刻ｔ１におい
て、電源投入時にレジスタ８０Ａに書き込まれているロ
ウアドレスＡ１に基いて、ワ−ド線ラッチ信号WLTCA が
立ち上がり、この立ち上がりを受けてワ−ド線ＷＬ1 Ａ
が立ち上がる。さらに時刻ｔ２においてセンスアンプ群
を選択する信号BLKSELA が立ち上がり、この立ち上がり
を受けて時刻ｔ３においてセンスアンプ群の電源線SAP1
A およびSAN1A の電位がそれぞれ所定の電源電位にセッ
トされる。このようにしてサブアレイＡでは、ロウアド
レスＡ１に対応したワ−ド線ＷＬ1 Ａが活性化され、ワ
−ド線ＷＬ1 Ａに属したロウのセルデ−タがセンスアン
プ群１４Ａに保持されて出力待機状態とされる。サブア
レイＢにおいても時刻ｔ１〜ｔ３と同様な動作が、時刻
ｔ４〜ｔ６にて行なわれ、レジスタ８０Ｂに書き込まれ
ていたロウアドレスＢ１に基いて、ロウアドレスＢ１に
対応したワ−ド線ＷＬ1 Ｂが活性化される。これによ
り、ワ−ド線ＷＬ1 Ｂに属したロウのセルデ−タがセン
スアンプ群１４Ｂに保持されて出力待機状態とされる。
【００３６】図１４に示す時刻ｔ７〜ｔ８の期間は、デ
−タ読み出しの期間を示している。時刻ｔ７においてサ
ブアレイＡに、カラムアドレスＣＡ１、ロウアドレスＡ
１を含むアドレス要求が来たとする。比較器１００Ａ
は、ロウアドレスＡ１とレジスタ８０Ａに書き込まれて
いるロウアドレスとを比較し、一致していることを認識
してから、ヒット信号を出力する。このヒット信号を受
けて、アクセス要求が含むカラムアドレスＣＡ１に基
き、カラムデコ−ダ１８ＡでこのカラムアドレスＣＡ１
に対応したカラムを選択する。これにより時刻ｔ８にお
いてデ−タＤout ＣＡ１，Ａ１が出力される。
−タ読み出しの期間を示している。時刻ｔ７においてサ
ブアレイＡに、カラムアドレスＣＡ１、ロウアドレスＡ
１を含むアドレス要求が来たとする。比較器１００Ａ
は、ロウアドレスＡ１とレジスタ８０Ａに書き込まれて
いるロウアドレスとを比較し、一致していることを認識
してから、ヒット信号を出力する。このヒット信号を受
けて、アクセス要求が含むカラムアドレスＣＡ１に基
き、カラムデコ−ダ１８ＡでこのカラムアドレスＣＡ１
に対応したカラムを選択する。これにより時刻ｔ８にお
いてデ−タＤout ＣＡ１，Ａ１が出力される。
【００３７】図１５に示す時刻ｔ９〜ｔ19の期間は、ワ
−ド線再ラッチの期間を示している。時刻ｔ９において
サブアレイＢに、ロウアドレスＢ２を含む要求が来たと
する。これはミスとなった状態であり、このため、ワ−
ド線の再ラッチが行なわれる。再ラッチについて以下に
説明する。まず、比較器１００Ｂは、このロウアドレス
Ｂ２とレジスタ８０Ｂに書き込まれているロウアドレス
とを比較する。レジスタ８０ＢにはロウアドレスＢ１が
書き込まれているため不一致である。比較器１００Ｂは
この不一致であることを認識し、ミス信号を出力する。
このミス信号を受けて、レジスタ８０Ｂはプリチャ−ジ
される。時刻ｔ10においてワ−ド線プリチャ−ジ反転信
号BPRCHBが立ち下がり、反転信号BPRCHBが立ち下がった
状態で時刻ｔ10において信号WLTCB を立ち上げ、ワ−ド
線ＷＬ1 Ｂを立ち下げる。次いで、ワ−ド線ＷＬ1 Ｂが
立ち下がった状態で時刻ｔ12において、レジスタ８０Ｂ
にロウアドレスＢ２を取り込む。これにより、レジスタ
８０ＢにはロウアドレスＢ１に代わり、ロウアドレスＢ
２が書き込まれる。次いで、時刻ｔ14において反転信号
BPRCHBを立ち上げる。次いで、時刻ｔ15においてリセッ
ト信号RSTBを立ち上げ、電源線SAP1B およびSAN1B の電
位をプリチャ−ジ電位にリセットする。次いで、時刻ｔ
16においてリセット信号RSTBを立ち上げる。次いで、時
刻ｔ17において信号WLTCB を立ち上げ、レジスタ８０Ｂ
に書き込まれているロウアドレスＢ２に対応したワ−ド
線ＷＬ2 Ｂを立ち上げる。次いで、時刻ｔ18において信
号BLKSELB を立ち上げ、時刻ｔ19において、タイミング
信号RBACPBを立ち上げることにより、電源線SAP1B およ
びSAN1B の電位がそれぞれ所定の電源電位にセットされ
る。このようにして、新しいロウアドレスＢ２に基いた
ワ−ド線の再ラッチが行なわれる。
−ド線再ラッチの期間を示している。時刻ｔ９において
サブアレイＢに、ロウアドレスＢ２を含む要求が来たと
する。これはミスとなった状態であり、このため、ワ−
ド線の再ラッチが行なわれる。再ラッチについて以下に
説明する。まず、比較器１００Ｂは、このロウアドレス
Ｂ２とレジスタ８０Ｂに書き込まれているロウアドレス
とを比較する。レジスタ８０ＢにはロウアドレスＢ１が
書き込まれているため不一致である。比較器１００Ｂは
この不一致であることを認識し、ミス信号を出力する。
このミス信号を受けて、レジスタ８０Ｂはプリチャ−ジ
される。時刻ｔ10においてワ−ド線プリチャ−ジ反転信
号BPRCHBが立ち下がり、反転信号BPRCHBが立ち下がった
状態で時刻ｔ10において信号WLTCB を立ち上げ、ワ−ド
線ＷＬ1 Ｂを立ち下げる。次いで、ワ−ド線ＷＬ1 Ｂが
立ち下がった状態で時刻ｔ12において、レジスタ８０Ｂ
にロウアドレスＢ２を取り込む。これにより、レジスタ
８０ＢにはロウアドレスＢ１に代わり、ロウアドレスＢ
２が書き込まれる。次いで、時刻ｔ14において反転信号
BPRCHBを立ち上げる。次いで、時刻ｔ15においてリセッ
ト信号RSTBを立ち上げ、電源線SAP1B およびSAN1B の電
位をプリチャ−ジ電位にリセットする。次いで、時刻ｔ
16においてリセット信号RSTBを立ち上げる。次いで、時
刻ｔ17において信号WLTCB を立ち上げ、レジスタ８０Ｂ
に書き込まれているロウアドレスＢ２に対応したワ−ド
線ＷＬ2 Ｂを立ち上げる。次いで、時刻ｔ18において信
号BLKSELB を立ち上げ、時刻ｔ19において、タイミング
信号RBACPBを立ち上げることにより、電源線SAP1B およ
びSAN1B の電位がそれぞれ所定の電源電位にセットされ
る。このようにして、新しいロウアドレスＢ２に基いた
ワ−ド線の再ラッチが行なわれる。
【００３８】図１６に示す時刻ｔ20〜ｔ25の期間は、そ
の他の方法によったワ−ド線再ラッチの期間を示してい
る。時刻ｔ20においてサブアレイＡに、ロウアドレスＡ
２を含む要求が来たとする。これはミスとなった状態で
あり、このため、ワ−ド線の再ラッチが行なわれる。ま
ず、比較器１００Ａは、このロウアドレスＡ２とレジス
タ８０Ａに書き込まれているロウアドレスとを比較す
る。レジスタ８０ＡにはロウアドレスＡ１が書き込まれ
ているため不一致である。比較器１００Ａはこの不一致
であることを認識し、ミス信号を出力する。このミス信
号を受けて、レジスタ８０Ａはプリチャ−ジされる。時
刻ｔ21においてサブアレイＡで、ワ−ド線プリチャ−ジ
反転信号BPRCHAが立ち下がり、反転信号BPRCHAが立ち下
がった状態で時刻ｔ22において信号WLTCA を立ち上げ、
ワ−ド線ＷＬ1 Ａを立ち下げる。次いで、ワ−ド線ＷＬ
1 Ａが立ち下がった状態で時刻ｔ23において、レジスタ
８０ＡにロウアドレスＡ２を取り込む。これにより、レ
ジスタ８０ＡにはロウアドレスＡ１に代わり、ロウアド
レスＡ２が書き込まれる。次いで、時刻ｔ24において反
転信号BPRCHAを立ち上げる。次いで、ワ−ド線ＷＬ1 Ａ
が立ち下がった状態で時刻ｔ25においてビット線ゲ−ト
制御信号BLGAを立ち下げ、センスアンプ群とビット線と
を電気的に切り離す。次いで、センスアンプ群とビット
線とが電気的に切り離された状態で時刻ｔ26において、
信号WLTCA を立ち上げ、レジスタ８０Ａに書き込まれて
いるロウアドレスＡ２に対応したワ−ド線ＷＬ2 Ａを立
ち上げる。この状態では、ラッチされているワ−ド線
と、センスアンプ群が保持しているロウのデ−タとは別
個のものとなっている。このようにビット線ゲ−ト７０
Ａを設けることにより、ラッチされているワ−ド線に属
するデ−タと、センスアンプ群が保持しているデ−タと
をそれぞれ、別個のロウのデ−タとすることが可能であ
る。これによれば、センスアンプ群１４Ａがデ−タ出力
動作等の途中で、センスアンプ群１４Ａをプリチャ−ジ
状態とできない場合でも、センスアンプ群１４Ａがプリ
チャ−ジされる前に、次のデ−タをビット線まで読み出
すことができ、より素早いデ−タアクセスが可能とな
る。また、その他の効果として、ミスとなった場合、即
座にデ−タを保持し直すのではなく、ミスとなった前回
のロウのデ−タをセンスアンプ群に保持したままとし、
ワ−ド線のみを新たなロウに保持し直す、という方法も
可能となり、デ−タの読み出しかたに様々なバリエ−シ
ョンを持たせることも可能である。
の他の方法によったワ−ド線再ラッチの期間を示してい
る。時刻ｔ20においてサブアレイＡに、ロウアドレスＡ
２を含む要求が来たとする。これはミスとなった状態で
あり、このため、ワ−ド線の再ラッチが行なわれる。ま
ず、比較器１００Ａは、このロウアドレスＡ２とレジス
タ８０Ａに書き込まれているロウアドレスとを比較す
る。レジスタ８０ＡにはロウアドレスＡ１が書き込まれ
ているため不一致である。比較器１００Ａはこの不一致
であることを認識し、ミス信号を出力する。このミス信
号を受けて、レジスタ８０Ａはプリチャ−ジされる。時
刻ｔ21においてサブアレイＡで、ワ−ド線プリチャ−ジ
反転信号BPRCHAが立ち下がり、反転信号BPRCHAが立ち下
がった状態で時刻ｔ22において信号WLTCA を立ち上げ、
ワ−ド線ＷＬ1 Ａを立ち下げる。次いで、ワ−ド線ＷＬ
1 Ａが立ち下がった状態で時刻ｔ23において、レジスタ
８０ＡにロウアドレスＡ２を取り込む。これにより、レ
ジスタ８０ＡにはロウアドレスＡ１に代わり、ロウアド
レスＡ２が書き込まれる。次いで、時刻ｔ24において反
転信号BPRCHAを立ち上げる。次いで、ワ−ド線ＷＬ1 Ａ
が立ち下がった状態で時刻ｔ25においてビット線ゲ−ト
制御信号BLGAを立ち下げ、センスアンプ群とビット線と
を電気的に切り離す。次いで、センスアンプ群とビット
線とが電気的に切り離された状態で時刻ｔ26において、
信号WLTCA を立ち上げ、レジスタ８０Ａに書き込まれて
いるロウアドレスＡ２に対応したワ−ド線ＷＬ2 Ａを立
ち上げる。この状態では、ラッチされているワ−ド線
と、センスアンプ群が保持しているロウのデ−タとは別
個のものとなっている。このようにビット線ゲ−ト７０
Ａを設けることにより、ラッチされているワ−ド線に属
するデ−タと、センスアンプ群が保持しているデ−タと
をそれぞれ、別個のロウのデ−タとすることが可能であ
る。これによれば、センスアンプ群１４Ａがデ−タ出力
動作等の途中で、センスアンプ群１４Ａをプリチャ−ジ
状態とできない場合でも、センスアンプ群１４Ａがプリ
チャ−ジされる前に、次のデ−タをビット線まで読み出
すことができ、より素早いデ−タアクセスが可能とな
る。また、その他の効果として、ミスとなった場合、即
座にデ−タを保持し直すのではなく、ミスとなった前回
のロウのデ−タをセンスアンプ群に保持したままとし、
ワ−ド線のみを新たなロウに保持し直す、という方法も
可能となり、デ−タの読み出しかたに様々なバリエ−シ
ョンを持たせることも可能である。
【００３９】図１７に示す時刻ｔ27〜ｔ30の期間は、セ
ンスアンプ群再ラッチの期間を示している。ビット線ゲ
−ト制御信号BLGAが立ち下がることにより、センスアン
プ群１４Ａとビット線とが電気的に切り離されている状
態の時刻ｔ27において、リセット信号RSTAを立ち上げ、
電源線SAP1A およびSAN1A の電位をプリチャ−ジ電位に
リセットする。次いで、電源線SAP1A およびSAN1A の電
位がプリチャ−ジ電位にリセットされた状態で、時刻ｔ
28においてビット線ゲ−ト制御信号BLGAを立ち上げ、セ
ンスアンプ群１４Ａとビット線とを電気的に接続する。
次いで、センスアンプ群１４Ａとビット線とが電気的に
接続された状態で時刻ｔ28において信号BLKSELA を立ち
上げ、この立ち上がりを受けて時刻ｔ30において電源線
SAP1A およびSAN1A の電位がそれぞれ所定の電源電位に
セットされる。このようにして、ビット線ゲ−トをオン
させてセンスアンプ群１４Ａとビット線とを電気的に接
続することによって、ワ−ド線ＷＬ2 Ａに接続されたセ
ルのデ−タがセンスアンプ群１４Ａにラッチされる。
ンスアンプ群再ラッチの期間を示している。ビット線ゲ
−ト制御信号BLGAが立ち下がることにより、センスアン
プ群１４Ａとビット線とが電気的に切り離されている状
態の時刻ｔ27において、リセット信号RSTAを立ち上げ、
電源線SAP1A およびSAN1A の電位をプリチャ−ジ電位に
リセットする。次いで、電源線SAP1A およびSAN1A の電
位がプリチャ−ジ電位にリセットされた状態で、時刻ｔ
28においてビット線ゲ−ト制御信号BLGAを立ち上げ、セ
ンスアンプ群１４Ａとビット線とを電気的に接続する。
次いで、センスアンプ群１４Ａとビット線とが電気的に
接続された状態で時刻ｔ28において信号BLKSELA を立ち
上げ、この立ち上がりを受けて時刻ｔ30において電源線
SAP1A およびSAN1A の電位がそれぞれ所定の電源電位に
セットされる。このようにして、ビット線ゲ−トをオン
させてセンスアンプ群１４Ａとビット線とを電気的に接
続することによって、ワ−ド線ＷＬ2 Ａに接続されたセ
ルのデ−タがセンスアンプ群１４Ａにラッチされる。
【００４０】図１８に示す時刻ｔ31〜ｔ36の期間は、そ
の他の方法によったデ−タの読み出しの期間を示してい
る。時刻ｔ31においてサブアレイＡで、ワ−ド線プリチ
ャ−ジ反転信号BPRCHAが立ち下がり、これと同時に許可
信号（許可Ａ）を立ち下げ、レジスタ８０Ａに書き込ま
れるロウアドレスをワ−ド線に読み込む動作を禁止す
る。次いで、反転信号BPRCHAおよび許可Ａが立ち下がっ
た状態で時刻ｔ32において信号WLTCA を立ち上げ、ワ−
ド線ＷＬ2 Ａを立ち下げる。次いで、ワ−ド線ＷＬ2 Ａ
が立ち下がった状態で時刻ｔ33において反転信号BPRCHA
を立ち上げる。次いで、反転信号BPRCHAが立ち上がった
状態で時刻ｔ33においてリセット信号RSTAを立ち上げ、
電源線SAP1A およびSAN1A の電位をプリチャ−ジ電位に
リセットする。このようにサブアレイＡのセンスアンプ
群がリセット状態となっている時刻ｔ35において、サブ
アレイＢに、カラムアドレスＣＢ２、ロウアドレスＢ２
を含むアクセス要求が来たとする。これはロウアドレス
がヒットした状態であり、ヒット信号が立ち上り、ワ−
ド線の選択なしに、カラムアドレスＣＢ２によって一つ
のカラムが選ばれ、時刻ｔ36においてデ−タＤout ＣＢ
２，Ｂ２が出力される。このようにサブアレイＡのセン
スアンプ群１４Ａがプリチャ−ジ状態となっていても、
サブアレイＢではデ−タの読み出しを行うことができ
る。このように、サブアレイＡとＢとではそれぞれ、同
時に異なる動作を並列して行うことが可能であり、並列
処理による動作の高速化も実現することができる。以
下、この発明の実施に有用な各種の変形例について説明
する。図１９は、第１の変形例の概略的なフロアプラン
を示す図であり、（ａ）、（ｂ）はそれぞれ、異なる時
刻における状態を示している。
の他の方法によったデ−タの読み出しの期間を示してい
る。時刻ｔ31においてサブアレイＡで、ワ−ド線プリチ
ャ−ジ反転信号BPRCHAが立ち下がり、これと同時に許可
信号（許可Ａ）を立ち下げ、レジスタ８０Ａに書き込ま
れるロウアドレスをワ−ド線に読み込む動作を禁止す
る。次いで、反転信号BPRCHAおよび許可Ａが立ち下がっ
た状態で時刻ｔ32において信号WLTCA を立ち上げ、ワ−
ド線ＷＬ2 Ａを立ち下げる。次いで、ワ−ド線ＷＬ2 Ａ
が立ち下がった状態で時刻ｔ33において反転信号BPRCHA
を立ち上げる。次いで、反転信号BPRCHAが立ち上がった
状態で時刻ｔ33においてリセット信号RSTAを立ち上げ、
電源線SAP1A およびSAN1A の電位をプリチャ−ジ電位に
リセットする。このようにサブアレイＡのセンスアンプ
群がリセット状態となっている時刻ｔ35において、サブ
アレイＢに、カラムアドレスＣＢ２、ロウアドレスＢ２
を含むアクセス要求が来たとする。これはロウアドレス
がヒットした状態であり、ヒット信号が立ち上り、ワ−
ド線の選択なしに、カラムアドレスＣＢ２によって一つ
のカラムが選ばれ、時刻ｔ36においてデ−タＤout ＣＢ
２，Ｂ２が出力される。このようにサブアレイＡのセン
スアンプ群１４Ａがプリチャ−ジ状態となっていても、
サブアレイＢではデ−タの読み出しを行うことができ
る。このように、サブアレイＡとＢとではそれぞれ、同
時に異なる動作を並列して行うことが可能であり、並列
処理による動作の高速化も実現することができる。以
下、この発明の実施に有用な各種の変形例について説明
する。図１９は、第１の変形例の概略的なフロアプラン
を示す図であり、（ａ）、（ｂ）はそれぞれ、異なる時
刻における状態を示している。
【００４１】図１９（ａ）、（ｂ）に示すように、サブ
アレイＡにのみ着目して説明すると、２つのメモリセル
アレイ１０1 Ａ、１０2 Ａで共有されたセンスアンプ群
１４P Ａ、１４N1Ａ、１４N2Ａが設けられている。セン
スアンプ群１４P はセルアレイ１０1 Ａ、１０2 Ａで共
有されている。（ａ）に示すように、セルアレイ１０1
Ａに属しているワ−ド線ＷＬ1 Ａが選ばれた時には、セ
ンスアンプ群１４P と１４N1Ａとのペアが活性化され、
ワ−ド線ＷＬ1 Ａが属するロウのデ−タは、センスアン
プ群１４P と１４N1Ａとのペアに保持され、出力待機状
態となる。また、（ｂ）に示すようにセルアレイ１０2
Ａに属しているワ−ド線ＷＬ2 Ａが選ばれた時には、セ
ンスアンプ群１４P と１４N2Ａとのペアが活性化され、
ワ−ド線ＷＬ2 Ａが属するロウのデ−タは、センスアン
プ群１４P と１４N2Ａとのペアに保持され、出力待機状
態となる。このように、選択されたワ−ド線が属するセ
ルアレイによてセンスアンプ群の構成メンバ−が替わる
ようなＤＲＡＭにも、この発明は適用することができ
る。図２０は、第２の変形例の概略的なフロアプランを
示す図であり、（ａ）、（ｂ）はそれぞれ、異なる時刻
における状態を示している。
アレイＡにのみ着目して説明すると、２つのメモリセル
アレイ１０1 Ａ、１０2 Ａで共有されたセンスアンプ群
１４P Ａ、１４N1Ａ、１４N2Ａが設けられている。セン
スアンプ群１４P はセルアレイ１０1 Ａ、１０2 Ａで共
有されている。（ａ）に示すように、セルアレイ１０1
Ａに属しているワ−ド線ＷＬ1 Ａが選ばれた時には、セ
ンスアンプ群１４P と１４N1Ａとのペアが活性化され、
ワ−ド線ＷＬ1 Ａが属するロウのデ−タは、センスアン
プ群１４P と１４N1Ａとのペアに保持され、出力待機状
態となる。また、（ｂ）に示すようにセルアレイ１０2
Ａに属しているワ−ド線ＷＬ2 Ａが選ばれた時には、セ
ンスアンプ群１４P と１４N2Ａとのペアが活性化され、
ワ−ド線ＷＬ2 Ａが属するロウのデ−タは、センスアン
プ群１４P と１４N2Ａとのペアに保持され、出力待機状
態となる。このように、選択されたワ−ド線が属するセ
ルアレイによてセンスアンプ群の構成メンバ−が替わる
ようなＤＲＡＭにも、この発明は適用することができ
る。図２０は、第２の変形例の概略的なフロアプランを
示す図であり、（ａ）、（ｂ）はそれぞれ、異なる時刻
における状態を示している。
【００４２】図２０（ａ）に示すように、センスアンプ
群１４Ａ〜１４Ｅにそれぞれ、ワ−ド線ＷＬ1 Ａ、ＷＬ
1 Ｂ、ＷＬ1 Ｃ、ＷＬ1 Ｄ、ＷＬ1 Ｅに対応するロウの
デ−タが保持されている。また、センスアンプ群１４Ｆ
〜１４Ｈはそれぞれ、プリチャ−ジ状態にある。
群１４Ａ〜１４Ｅにそれぞれ、ワ−ド線ＷＬ1 Ａ、ＷＬ
1 Ｂ、ＷＬ1 Ｃ、ＷＬ1 Ｄ、ＷＬ1 Ｅに対応するロウの
デ−タが保持されている。また、センスアンプ群１４Ｆ
〜１４Ｈはそれぞれ、プリチャ−ジ状態にある。
【００４３】（ａ）に示す状態にあるセンスアンプ群が
それぞれ（ｂ）に示す状態へ移る動作が、並行してまた
は連続に前後して行われている。（ｂ）に示す状態では
センスアンプ群１４Ａに保持されていたデ−タの一部、
または全部が出力されている。また、センスアンプ群１
４Ｂ、１４Ｄではそれぞれ、ワ−ド線ＷＬ1 Ｂ、ＷＬ1
Ｄに対応するロウのデ−タが破棄されて、代わってそれ
ぞれ、ＷＬ2 Ｂ、ＷＬ2 Ｄに対応するロウのデ−タが保
持されている。また、センスアンプ群１４Ｃでは、他の
センスアンプ群の動作の影響を受けずに、ワ−ド線ＷＬ
1 Ｃに対応するロウのデ−タが保持されたままである。
また、センスアンプ群１４Ｅはワ−ド線ＷＬ1 Ｅに対応
するロウのデ−タを破棄し、プリチャ−ジ状態となって
いる。また、センスアンプ群１４Ｆ、１４Ｈではそれぞ
れ、ワ−ド線ＷＬ1 Ｆ、ＷＬ1 Ｈに対応するロウのデ−
タを新たに保持している。また、センスアンプ群Ｇで
は、他のセンスアンプ群の動作の影響を受けずに、プリ
チャ−ジ状態を保っている。このように、サブアレイが
３種類以上となっていても、サブアレイは他のサブアレ
イの動作状態とは無関係に、独自の動作を維持できる。
図２１は、第３の変形例の概略的なフロアプランを示す
図である。
それぞれ（ｂ）に示す状態へ移る動作が、並行してまた
は連続に前後して行われている。（ｂ）に示す状態では
センスアンプ群１４Ａに保持されていたデ−タの一部、
または全部が出力されている。また、センスアンプ群１
４Ｂ、１４Ｄではそれぞれ、ワ−ド線ＷＬ1 Ｂ、ＷＬ1
Ｄに対応するロウのデ−タが破棄されて、代わってそれ
ぞれ、ＷＬ2 Ｂ、ＷＬ2 Ｄに対応するロウのデ−タが保
持されている。また、センスアンプ群１４Ｃでは、他の
センスアンプ群の動作の影響を受けずに、ワ−ド線ＷＬ
1 Ｃに対応するロウのデ−タが保持されたままである。
また、センスアンプ群１４Ｅはワ−ド線ＷＬ1 Ｅに対応
するロウのデ−タを破棄し、プリチャ−ジ状態となって
いる。また、センスアンプ群１４Ｆ、１４Ｈではそれぞ
れ、ワ−ド線ＷＬ1 Ｆ、ＷＬ1 Ｈに対応するロウのデ−
タを新たに保持している。また、センスアンプ群Ｇで
は、他のセンスアンプ群の動作の影響を受けずに、プリ
チャ−ジ状態を保っている。このように、サブアレイが
３種類以上となっていても、サブアレイは他のサブアレ
イの動作状態とは無関係に、独自の動作を維持できる。
図２１は、第３の変形例の概略的なフロアプランを示す
図である。
【００４４】図２１に示すように、サブアレイＡにのみ
着目して説明すると、１つのメモリセルアレイ１０Ａに
対して、２つのセンスアンプ群１４L Ａ、１４R Ａが設
けられている。ビット線は、センスアンプ群１４L Ａあ
るいは１４R Ａのいずれかに接続されている。センスア
ンプ群１４L Ａ、１４R Ａはそれぞれ、ワ−ド線ＷＬ1
Ａが属するロウのデ−タを保持する。図２２は、第４の
変形例の概略的なフロアプランを示す図である。
着目して説明すると、１つのメモリセルアレイ１０Ａに
対して、２つのセンスアンプ群１４L Ａ、１４R Ａが設
けられている。ビット線は、センスアンプ群１４L Ａあ
るいは１４R Ａのいずれかに接続されている。センスア
ンプ群１４L Ａ、１４R Ａはそれぞれ、ワ−ド線ＷＬ1
Ａが属するロウのデ−タを保持する。図２２は、第４の
変形例の概略的なフロアプランを示す図である。
【００４５】図２２に示すように、サブアレイＡにのみ
着目して説明すると、２つのメモリセルアレイ１０
L Ａ、１０R Ａに対して一つのセンスアンプ群１４LRＡ
が設けられている。センスアンプ群１４LRＡに接続され
るビット線が２つのメモリセルアレイに入るため、１つ
のセンスアンプ群１４LRＡがセルアレイ１０L Ａ、１０
RＡで共有される形となっている。この形の装置では、
セルアレイ１０L Ａに属したワ−ド線ＷＬ1 Ａとセルア
レイ１０R Ａに属したワ−ド線ＷＬ2 との２つのロウの
デ−タを、センスアンプ群１４LRＡに同時に保持するこ
とができる。図２３は、第５の変形例の概略的なフロア
プランを示す図である。
着目して説明すると、２つのメモリセルアレイ１０
L Ａ、１０R Ａに対して一つのセンスアンプ群１４LRＡ
が設けられている。センスアンプ群１４LRＡに接続され
るビット線が２つのメモリセルアレイに入るため、１つ
のセンスアンプ群１４LRＡがセルアレイ１０L Ａ、１０
RＡで共有される形となっている。この形の装置では、
セルアレイ１０L Ａに属したワ−ド線ＷＬ1 Ａとセルア
レイ１０R Ａに属したワ−ド線ＷＬ2 との２つのロウの
デ−タを、センスアンプ群１４LRＡに同時に保持するこ
とができる。図２３は、第５の変形例の概略的なフロア
プランを示す図である。
【００４６】図２３に示すように、サブアレイＡにのみ
着目して説明すると、２つのメモリセルアレイ１０
L Ａ、１０R Ａが設けられており、セルアレイ１０L Ａ
はセンスアンプ群１４P Ａと１４NLＡとのペアに、セル
アレイ１０R Ａはセンスアンプ群１４P Ａと１４NRＡと
のペアにそれぞれ接続される形となっている。この形の
装置では、セルアレイ１０L Ａに属したワ−ド線ＷＬ1
Ａとセルアレイ１０R Ａに属したワ−ド線ＷＬ2 との２
つのロウのデ−タをそれぞれ、センスアンプ群１４P Ａ
と１４NLＡとのペア、１４P Ａと１４NRＡとのペアに同
時に保持することができる。図２４は、第６の変形例の
概略的なフロアプランを示す図である。
着目して説明すると、２つのメモリセルアレイ１０
L Ａ、１０R Ａが設けられており、セルアレイ１０L Ａ
はセンスアンプ群１４P Ａと１４NLＡとのペアに、セル
アレイ１０R Ａはセンスアンプ群１４P Ａと１４NRＡと
のペアにそれぞれ接続される形となっている。この形の
装置では、セルアレイ１０L Ａに属したワ−ド線ＷＬ1
Ａとセルアレイ１０R Ａに属したワ−ド線ＷＬ2 との２
つのロウのデ−タをそれぞれ、センスアンプ群１４P Ａ
と１４NLＡとのペア、１４P Ａと１４NRＡとのペアに同
時に保持することができる。図２４は、第６の変形例の
概略的なフロアプランを示す図である。
【００４７】図２４に示すように、サブアレイＡにのみ
着目して説明すると、一つのセンスアンプ群１４LRＡに
対して、４つのメモリセルアレイ１０L1Ａ、１０L2Ａ、
１０R1Ａ、１０R2Ａが設けられている。ワ−ド線ＷＬ1
Ａ、ＷＬ2 Ａが属するセルアレイ１０L1Ａ、１０R1Ａが
活性化される一方で、その他のセルアレイ１０L2Ａ、１
０R2Ａはプリチャ−ジ状態となっている。この形の装置
では、セルアレイ１０L1Ａ、１０L2Ａのいずれかに属し
たワ−ド線の一つと、セルアレイ１０R1Ａ、１０R2Ａの
いずれかに属したワ−ド線の一つとの合計２つのロウの
デ−タを、センスアンプ群１４LRＡに同時に保持するこ
とができる。
着目して説明すると、一つのセンスアンプ群１４LRＡに
対して、４つのメモリセルアレイ１０L1Ａ、１０L2Ａ、
１０R1Ａ、１０R2Ａが設けられている。ワ−ド線ＷＬ1
Ａ、ＷＬ2 Ａが属するセルアレイ１０L1Ａ、１０R1Ａが
活性化される一方で、その他のセルアレイ１０L2Ａ、１
０R2Ａはプリチャ−ジ状態となっている。この形の装置
では、セルアレイ１０L1Ａ、１０L2Ａのいずれかに属し
たワ−ド線の一つと、セルアレイ１０R1Ａ、１０R2Ａの
いずれかに属したワ−ド線の一つとの合計２つのロウの
デ−タを、センスアンプ群１４LRＡに同時に保持するこ
とができる。
【００４８】図２５は、第８の変形例の概略的なフロア
プランを示す図である。この例は、ビット線ゲ−トを用
いた、センスアンプ群へのデ−タ保持動作に関してお
り、図２５（ａ）〜（ｄ）はそれぞれ、動作タイミング
毎の装置の状態を示している。
プランを示す図である。この例は、ビット線ゲ−トを用
いた、センスアンプ群へのデ−タ保持動作に関してお
り、図２５（ａ）〜（ｄ）はそれぞれ、動作タイミング
毎の装置の状態を示している。
【００４９】図２５に示すように、２つのメモリセルア
レイ１０L 、１０R には一つのセンスアンプ群１４LRが
設けられている。セルアレイ１０L とセンスアンプ群１
４LRとはビット線ゲ−ト群７０1 を介して接続され、セ
ルアレイ１０R とセンスアンプ群１４LRとはビット線ゲ
−ト群７０2 を介して接続されている。まず、図２２
（ａ）に示す状態では、ワ−ド線ＷＬ1 に対応するロウ
が選択され、セルアレイ１０L が活性化され、センスア
ンプ群１４LRにワ−ド線ＷＬ1 に属するセルのデ−タが
保持される。この時、ビット線ゲ−ト群うち、ゲ−ト群
７０1 のみがオンしている。次いで、図２２（ｂ）に示
す状態のように、ゲ−ト群７０1 もオフされる。この
時、センスアンプ群１４LRはワ−ド線ＷＬ1 に属するセ
ルのデ−タを保持し続けている。次いで、図２２（ｃ）
に示すように、ゲ−ト群７０1 、７０2 をともにオフさ
せた状態で、ワ−ド線ＷＬ2 に対応するロウを選択し、
セルアレイ１０R を活性化する。この時、センスアンプ
群１４LRはワ−ド線ＷＬ1 に属するセルのデ−タを保持
し続けている。次いで、図２２（ｄ）に示すように、ビ
ット線ゲ−ト７０2 をオンさせ、センスアンプ群１４LR
にワ−ド線ＷＬ2 に属するセルのデ−タを保持させる。
このような動作によれば、センスアンプ群１４LRがプリ
チャ−ジされる前に、次のデ−タがビット線まで来てい
ることにより、より素早いデ−タアクセスが可能とな
る。図２６は、第９の変形例の概略的なフロアプランを
示す図である。この例は、デ−タ出力部に関している。
レイ１０L 、１０R には一つのセンスアンプ群１４LRが
設けられている。セルアレイ１０L とセンスアンプ群１
４LRとはビット線ゲ−ト群７０1 を介して接続され、セ
ルアレイ１０R とセンスアンプ群１４LRとはビット線ゲ
−ト群７０2 を介して接続されている。まず、図２２
（ａ）に示す状態では、ワ−ド線ＷＬ1 に対応するロウ
が選択され、セルアレイ１０L が活性化され、センスア
ンプ群１４LRにワ−ド線ＷＬ1 に属するセルのデ−タが
保持される。この時、ビット線ゲ−ト群うち、ゲ−ト群
７０1 のみがオンしている。次いで、図２２（ｂ）に示
す状態のように、ゲ−ト群７０1 もオフされる。この
時、センスアンプ群１４LRはワ−ド線ＷＬ1 に属するセ
ルのデ−タを保持し続けている。次いで、図２２（ｃ）
に示すように、ゲ−ト群７０1 、７０2 をともにオフさ
せた状態で、ワ−ド線ＷＬ2 に対応するロウを選択し、
セルアレイ１０R を活性化する。この時、センスアンプ
群１４LRはワ−ド線ＷＬ1 に属するセルのデ−タを保持
し続けている。次いで、図２２（ｄ）に示すように、ビ
ット線ゲ−ト７０2 をオンさせ、センスアンプ群１４LR
にワ−ド線ＷＬ2 に属するセルのデ−タを保持させる。
このような動作によれば、センスアンプ群１４LRがプリ
チャ−ジされる前に、次のデ−タがビット線まで来てい
ることにより、より素早いデ−タアクセスが可能とな
る。図２６は、第９の変形例の概略的なフロアプランを
示す図である。この例は、デ−タ出力部に関している。
【００５０】図２６に示すように、センスアンプ群１４
は、例えば８個ずつの組みで２つに分かれ、分割された
２つのうちの一つがデ−タ線に接続される。つまり、８
個のセンスアンプに保持されていたデ−タがデ−タ線に
パラレルに出力される。この出力されたデ−タがコンバ
−タ９０でパラレル／シリアル変換を受けて高速に外部
に出力される。これにより大きなバンドワイス（時間当
り伝送デ−タ量）を達成することができる。
は、例えば８個ずつの組みで２つに分かれ、分割された
２つのうちの一つがデ−タ線に接続される。つまり、８
個のセンスアンプに保持されていたデ−タがデ−タ線に
パラレルに出力される。この出力されたデ−タがコンバ
−タ９０でパラレル／シリアル変換を受けて高速に外部
に出力される。これにより大きなバンドワイス（時間当
り伝送デ−タ量）を達成することができる。
【００５１】以上のように上記各実施例にて説明した半
導体メモリによれば、ロウを選択し、そのロウのデ−タ
をセンスアンプに保持してデ−タアクセスの待機状態を
実現することにより、メモルのデ−タアクセスタイムを
格段に小さくすることができる。また、メモリ領域を複
数のサブアレイに分け、サブアレイ毎のセンスアンプ
に、異なる時刻で異なるアドレスに対応するロウのデ−
タを保持できるように構成することにより、より速いデ
−タアクセスが可能となる。これによりＣＰＵ等のデ−
タ処理速度にメモリのアクセス速度が追いつくことが可
能となるとともに、コンピュ−タ自体の動作速度も格段
に向上させることができる。図２７は、第１０の変形例
の概略的なフロアプランを示す図である。この例は、デ
−タ取り出し方式に関している。
導体メモリによれば、ロウを選択し、そのロウのデ−タ
をセンスアンプに保持してデ−タアクセスの待機状態を
実現することにより、メモルのデ−タアクセスタイムを
格段に小さくすることができる。また、メモリ領域を複
数のサブアレイに分け、サブアレイ毎のセンスアンプ
に、異なる時刻で異なるアドレスに対応するロウのデ−
タを保持できるように構成することにより、より速いデ
−タアクセスが可能となる。これによりＣＰＵ等のデ−
タ処理速度にメモリのアクセス速度が追いつくことが可
能となるとともに、コンピュ−タ自体の動作速度も格段
に向上させることができる。図２７は、第１０の変形例
の概略的なフロアプランを示す図である。この例は、デ
−タ取り出し方式に関している。
【００５２】図２７に示すように、複数のセンスアンプ
群１４Ａ〜１４Ｄを、等価並列的に見て、デ−タＤout
Ａ〜Ｄout Ｄを、サブアレイＡ〜Ｄ毎に並列して１ビッ
トずつ取り出すことにより、Ｉ／Ｏ数が×４といった、
複数のＩ／Ｏを備えるメモリとして構成することができ
る。
群１４Ａ〜１４Ｄを、等価並列的に見て、デ−タＤout
Ａ〜Ｄout Ｄを、サブアレイＡ〜Ｄ毎に並列して１ビッ
トずつ取り出すことにより、Ｉ／Ｏ数が×４といった、
複数のＩ／Ｏを備えるメモリとして構成することができ
る。
【００５３】このような方式によれば、複数のＩ／Ｏを
備えるメモリにおいて、パタ−ン的にメモリ領域の出力
部とＩ／Ｏとを近接させることが可能となり、デ−タ信
号のチップ内遅延を軽減できる。従って、上記実施例に
より説明したメモリのデ−タアクセスタイムが向上する
という効果に加え、デ−タ信号のチップ内遅延の軽減を
も同時に得ることができ、メモリの動作の更なる高速化
を達成できる。
備えるメモリにおいて、パタ−ン的にメモリ領域の出力
部とＩ／Ｏとを近接させることが可能となり、デ−タ信
号のチップ内遅延を軽減できる。従って、上記実施例に
より説明したメモリのデ−タアクセスタイムが向上する
という効果に加え、デ−タ信号のチップ内遅延の軽減を
も同時に得ることができ、メモリの動作の更なる高速化
を達成できる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、デ−タアクセスタイムを短縮できる半導体メモリを
提供できる。
ば、デ−タアクセスタイムを短縮できる半導体メモリを
提供できる。
【図１】図１はこの発明の第１の実施例に関わる半導体
メモリのフロアプランを示す図。
メモリのフロアプランを示す図。
【図２】図２はこの発明の第１の実施例に関わる半導体
メモリの要部を示す図。
メモリの要部を示す図。
【図３】図３はこの発明の第１の実施例に関わる半導体
メモリの変形例を示す図。
メモリの変形例を示す図。
【図４】図４は図３に示すメモリの動作を示すタイミン
グ波形図。
グ波形図。
【図５】図５（ａ）〜（ｈ）はそれぞれ図４に示すタイ
ミング毎のメモリの状態を示した図。
ミング毎のメモリの状態を示した図。
【図６】図６（ａ）〜（ｈ）はそれぞれ図４に示すタイ
ミング毎のその他の例に係わるメモリの状態を示した
図。
ミング毎のその他の例に係わるメモリの状態を示した
図。
【図７】図７は増幅器群のー構成を示すブロック図。
【図８】図８は図７に示す増幅器群の回路図。
【図９】図９はこの発明の第２の実施例に関わる半導体
メモリのフロアプランを示す図。
メモリのフロアプランを示す図。
【図１０】図１０は図９に示すワ−ド線電位保持回路の
回路図。
回路図。
【図１１】図11はこの発明の第３の実施例に関わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図１２】図12は図11に示すビット線ゲ−トの回路図。
【図１３】図13はこの発明の第４の実施例に関わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図１４】図14は図13に示す半導体メモリの動作を示す
タイミング波形図。
タイミング波形図。
【図１５】図15は図13に示す半導体メモリの動作を示す
タイミング波形図。
タイミング波形図。
【図１６】図16は図13に示す半導体メモリの動作を示す
タイミング波形図。
タイミング波形図。
【図１７】図17は図13に示す半導体メモリの動作を示す
タイミング波形図。
タイミング波形図。
【図１８】図18は図13に示す半導体メモリの動作を示す
タイミング波形図。
タイミング波形図。
【図１９】図19はこの発明の第１の変形例に係わる半導
体メモリのフロアプランを示す図で、（ａ）、（ｂ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
体メモリのフロアプランを示す図で、（ａ）、（ｂ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
【図２０】図20はこの発明の第２の変形例に係わる半導
体メモリのフロアプランを示す図で、（ａ）、（ｂ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
体メモリのフロアプランを示す図で、（ａ）、（ｂ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
【図２１】図21はこの発明の第３の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図２２】図22はこの発明の第４の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図２３】図23はこの発明の第５の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図２４】図24はこの発明の第６の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図２５】図25はこの発明の第８の変形例に係わる半導
体メモリのフロアプランを示す図で、（ａ）〜（ｄ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
体メモリのフロアプランを示す図で、（ａ）〜（ｄ）は
それぞれ異なる時刻におけるメモリの状態を示す図。
【図２６】図26はこの発明の第９の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
【図２７】図27はこの発明の第10の変形例に係わる半導
体メモリのフロアプランを示す図。
体メモリのフロアプランを示す図。
１０…メモリセルアレイ、１２…ロウデコ−ダ、１４…
増幅器群（センスアンプ群）、１６…増幅器、１８…カ
ラムデコ−ダ、２０…センス回路、２２…電位供給／保
持回路、２４…プリチャ−ジ回路、５０…ワ−ド線保持
回路、７０…ビット線ゲ−ト群、８０…アドレスレジス
タ、１００…比較器。
増幅器群（センスアンプ群）、１６…増幅器、１８…カ
ラムデコ−ダ、２０…センス回路、２２…電位供給／保
持回路、２４…プリチャ−ジ回路、５０…ワ−ド線保持
回路、７０…ビット線ゲ−ト群、８０…アドレスレジス
タ、１００…比較器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３０１Ｄ (72)発明者 ドナルド チャールズ スターク 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 古山 透 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大島 成夫 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 櫻井 清史 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 野路 宏行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭64−14795（ＪＰ，Ａ) 特開 平４−53084（ＪＰ，Ａ) 特開 平５−250867（ＪＰ，Ａ) 特開 平５−182452（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (11)
- 【請求項１】 メモリセルが行列状に配置されたメモリ
セルアレイと、 前記メモリセルアレイの同一行のメモリセルそれぞれに
共通に接続された複数のワ−ド線と、 前記メモリセルアレイの同一列のメモリセルそれぞれに
共通に接続された複数のビット線と、 所望のワ−ド線に接続された各セルのデ−タを保持して
いる状態をとることが可能な、各ビット線に流れるデ−
タを増幅する増幅器の集まりで成る増幅器群と、を含む
複数のメモリ領域を有する半導体メモリであって、 前記複数のメモリ領域毎に、前記メモリ領域のどのワー
ド線が選択されているかの情報を記憶する記憶部、この
記憶部に記憶された情報とアクセス要求とを比較し、こ
のアクセス要求が前記記憶部に記憶された情報にヒット
したかミスしたかを示す信号を出力する比較部、および
この比較部から出力された信号がヒットを示したとき、
前記ワード線を選択し続け、前記信号がミスを示したと
き、アクセス要求があった前記メモリ領域のワード線を
アクセス要求に応じた他のワード線に選択し直すワード
線電位保持部を具備し、前記複数のメモリ領域毎に、増
幅器群が同時に互いに異なるアドレスに対応するワード
線に接続された各セルのデ−タを保持している状態を少
なくともとる ことを特徴とする半導体メモリ。 - 【請求項２】 前記ビット線と前記増幅器群とを所定の
タイミングで電気的に切り離すことのできるビット線ゲ
−トをさらに具備することを特徴とする請求項１に記載
の半導体メモリ。 - 【請求項３】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも２つがそれぞれ所
定のデ−タを保持している状態から、少なくとも１つの
増幅器群のみ、デ−タを出力することが可能なように構
成されていることを特徴とする請求項１および請求項２
いずれかに記載の半導体メモリ。 - 【請求項４】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも２つがそれぞれ所
定のデ−タを保持している状態から、少なくとも１つの
増幅器群のみ、プリチャ−ジすることが可能なように構
成されていることを特徴とする請求項１乃至請求項３い
ずれかに記載の半導体メモリ。 - 【請求項５】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも２つがそれぞれ所
定のデ−タを保持している状態から、少なくとも１つの
増幅器群でプリチャ−ジが行われた後、所定のアドレス
指定に基づき、このアドレスに対応するワ−ド線に接続
された各セルのデ−タを新たに保持することが可能なよ
うに構成されていることを特徴とする請求項１乃至請求
項４いずれかに記載の半導体メモリ。 - 【請求項６】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも１つが所定のデ−
タを保持している状態から、この増幅器群以外の少なく
とも１つの増幅器群が、所定のアドレス指定に基づき、
このアドレスに対応するワ−ド線に接続された各セルの
デ−タを保持することが可能なように構成されているこ
とを特徴とする請求項１乃至請求項５いずれかに記載の
半導体メモリ。 - 【請求項７】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも２つがデ−タを保
持していない状態にあり、これらの増幅器群が所定のア
ドレス指定に基づいた、このアドレスに対応するワ−ド
線に接続された各セルのデ−タの保持動作を、並行して
または連続的に前後して行うことが可能なように構成さ
れていることを特徴とする請求項１乃至請求項６いずれ
かに記載の半導体メモリ。 - 【請求項８】 前記複数のメモリ領域それぞれに設けら
れた前記増幅器群のうち、少なくとも１つが動作状態に
あり、少なくとも１つがデ−タを保持していない状態に
あり、前記動作が行われている間、デ−タを保持してい
ない状態にある増幅器群はデ−タが保持されないままで
あることを特徴とする請求項１乃至請求項７いずれかに
記載の半導体メモリ。 - 【請求項９】 複数の前記メモリ領域のうち、少なくと
も２つ以上のメモリ領域でそれぞれ異なるアドレスに対
応するワ−ド線をラッチすることができ、これらのラッ
チされているワ−ド線のうち、１つだけをプリチャ−ジ
して他のアドレスに対応するワ−ド線に再ラッチするこ
とができ、この時、他のワ−ド線はラッチされたままで
あることを特徴とする請求項１に記載の半導体メモリ。 - 【請求項１０】 前記複数のメモリ領域それぞれに設け
られた前記増幅器群 のうち、少なくとも１つの増幅器群
がデ−タを保持している状態の時に、ワ−ド線電位を所
定の電位とすることにより新たなロウに対応するデ−タ
の選択する動作ができ、この時、前記ビット線ゲ−トに
より前記ビット線と増幅器群とを電気的に切り離すこと
により、前記増幅器群が保持しているデ−タおよび新た
なロウに対応するデ−タはともに破壊しないで上記動作
を行うことを特徴とする請求項２に記載の半導体メモ
リ。 - 【請求項１１】 前記複数のメモリ領域それぞれに設け
られた前記増幅器群のうち、少なくとも１つの増幅器群
がデ−タを保持している状態から新たなロウに対応する
デ−タに書き替える時に、前記ビット線ゲ−トにより前
記ビット線と増幅器群とを電気的に切り離し、ワ−ド線
電位を所定の電位とすることにより新たなロウに対応す
るデ−タを選択し、前記増幅器群をプリチャ−ジし、前
記ビット線ゲ−トにより前記ビット線と増幅器群とを電
気的に接続して前記新たなロウに対応するデ−タを前記
増幅器群に保持させるように構成されていることを特徴
とする請求項２に記載の半導体メモリ。
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