JP3481868B2 - データ伝送回路及び液晶表示装置 - Google Patents
データ伝送回路及び液晶表示装置Info
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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Description
【０００１】
【発明の属する技術分野】本発明は、データを伝送する
データ伝送回路及び表示データを伝送して液晶パネルに
表する液晶表示装置に関する。
データ伝送回路及び表示データを伝送して液晶パネルに
表する液晶表示装置に関する。
【０００２】
【従来の技術】従来のデータ転送回路としては、例え
ば、日経エレクトロニクス、１９９２年６月８日号（Ｎ
ｏ．５５６）日経ＢＰ社、ｐｐ．１３３−１４４に記載
されているように、ＧＴＬ（Gunning Transceiver Logi
c）やＣＴＴ（Center Tapped Termination）と言われる
入出力インタフェースを備えたデータ転送回路が知られ
ている。そして、従来の液晶表示装置は、入力される映
像信号を液晶コントローラで液晶データドライバに入力
するため表示データ信号に変換し、この表示データ信号
を上述したようなデータ転送回路を用いて液晶データド
ライバに与え、液晶データドライバでは与えられた表示
データ信号から液晶駆動電圧を生成して液晶パネルに出
力することで画像の表示を行うようにしている。例え
ば、ＲＧＢ×６４階調、２６万色表示の液晶表示装置で
は、１９９４年ＳＩＤ（SOCIETY FOR INFORMATION DISP
LAY）INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL P
APERS VOLUMEXXVの論文２３．２に記載されているよう
に、液晶コントローラで生成した表示データは、複数の
液晶データドライバにＲＧＢ×６ビット合計１８ビット
のデータバスで接続し、各液晶データドライバに表示デ
ータを転送し、表示を行っている。
ば、日経エレクトロニクス、１９９２年６月８日号（Ｎ
ｏ．５５６）日経ＢＰ社、ｐｐ．１３３−１４４に記載
されているように、ＧＴＬ（Gunning Transceiver Logi
c）やＣＴＴ（Center Tapped Termination）と言われる
入出力インタフェースを備えたデータ転送回路が知られ
ている。そして、従来の液晶表示装置は、入力される映
像信号を液晶コントローラで液晶データドライバに入力
するため表示データ信号に変換し、この表示データ信号
を上述したようなデータ転送回路を用いて液晶データド
ライバに与え、液晶データドライバでは与えられた表示
データ信号から液晶駆動電圧を生成して液晶パネルに出
力することで画像の表示を行うようにしている。例え
ば、ＲＧＢ×６４階調、２６万色表示の液晶表示装置で
は、１９９４年ＳＩＤ（SOCIETY FOR INFORMATION DISP
LAY）INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL P
APERS VOLUMEXXVの論文２３．２に記載されているよう
に、液晶コントローラで生成した表示データは、複数の
液晶データドライバにＲＧＢ×６ビット合計１８ビット
のデータバスで接続し、各液晶データドライバに表示デ
ータを転送し、表示を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
データ転送回路を用いた液晶表示装置においては、消費
電力が増大するという問題があった。即ち、データ転送
回路の出力回路としては、一般的にＣＭＯＳ回路を用い
るが、表示データの各ビットの値が変化すると駆動電流
が流れ、電力を消費する。また、線路を終端したデータ
伝送バスにおいても、定常電流が流れるため電力を消費
する。
データ転送回路を用いた液晶表示装置においては、消費
電力が増大するという問題があった。即ち、データ転送
回路の出力回路としては、一般的にＣＭＯＳ回路を用い
るが、表示データの各ビットの値が変化すると駆動電流
が流れ、電力を消費する。また、線路を終端したデータ
伝送バスにおいても、定常電流が流れるため電力を消費
する。
【０００４】近年、液晶パネルが大型化するとともに、
液晶パネルの画像解像度が高くなりつつあるが、それに
伴って単位時間に液晶パネルに伝送するべき表示データ
のデータ量が増えるため、益々、消費電力が増大すると
いう問題があった。
液晶パネルの画像解像度が高くなりつつあるが、それに
伴って単位時間に液晶パネルに伝送するべき表示データ
のデータ量が増えるため、益々、消費電力が増大すると
いう問題があった。
【０００５】本発明の目的は、消費電力を低減したデー
タ伝送回路及び液晶表示装置を提供することにある。
タ伝送回路及び液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】（１）上記目的を達成す
るために、本発明は、伝送線路により接続されたトラン
シーバ回路とレシーバ回路を有し、このトランシーバ回
路からレシーバ回路にｎビット（ｎは自然数）のパラレ
ルデータを伝送するデータ伝送回路において、上記トラ
ンシーバ回路は、２ｍ個（ｍ＜ｎの自然数）以下の複数
個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビ
ットのパラレルデータを出力する第１の出力回路と、ｍ
ビットのデータを出力する第２の出力回路とを備え、上
記保持回路に保持されたデータと異なるデータを上記伝
送線路から伝送する際には、上記第１及び第２の出力回
路を用いて、ｎビットのデータを上記伝送線路に出力
し、上記保持回路に保持されたデータと同じデータを上
記伝送線路から伝送する際には、上記保持回路の保持場
所を示すデータを上記第２の出力回路から出力するとと
もに、上記レシーバ回路は、上記第１の保持回路に保持
されたデータと同じデータを保持する第２の保持回路を
備え、上記第２の保持回路に保持場所を示すデータが伝
送されると、上記第２の保持回路に保持されたデータを
用いて伝送されたデータを復号するようにしたものであ
る。かかる構成により、出力回路の中の第１の保持回路
に保持されたデータを送る際には、ｎビットよりも少な
いｍビットのデータとして伝送できるため、消費電力を
低減し得るものとなる。
るために、本発明は、伝送線路により接続されたトラン
シーバ回路とレシーバ回路を有し、このトランシーバ回
路からレシーバ回路にｎビット（ｎは自然数）のパラレ
ルデータを伝送するデータ伝送回路において、上記トラ
ンシーバ回路は、２ｍ個（ｍ＜ｎの自然数）以下の複数
個のデータを保持する第１の保持回路と、（ｎ−ｍ）ビ
ットのパラレルデータを出力する第１の出力回路と、ｍ
ビットのデータを出力する第２の出力回路とを備え、上
記保持回路に保持されたデータと異なるデータを上記伝
送線路から伝送する際には、上記第１及び第２の出力回
路を用いて、ｎビットのデータを上記伝送線路に出力
し、上記保持回路に保持されたデータと同じデータを上
記伝送線路から伝送する際には、上記保持回路の保持場
所を示すデータを上記第２の出力回路から出力するとと
もに、上記レシーバ回路は、上記第１の保持回路に保持
されたデータと同じデータを保持する第２の保持回路を
備え、上記第２の保持回路に保持場所を示すデータが伝
送されると、上記第２の保持回路に保持されたデータを
用いて伝送されたデータを復号するようにしたものであ
る。かかる構成により、出力回路の中の第１の保持回路
に保持されたデータを送る際には、ｎビットよりも少な
いｍビットのデータとして伝送できるため、消費電力を
低減し得るものとなる。
【０００７】（２）上記（１）において、好ましくは、
上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、上記第１の出力
回路は、入力したデータを保持するラッチ回路を備えて
おり、上記保持回路に保持されたデータと同じデータを
上記伝送線路から伝送する際には、上記第１の出力回路
は、上記ラッチ回路に保持されたデータを用いて、前の
表示データを維持するようにしたものである。
上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、上記第１の出力
回路は、入力したデータを保持するラッチ回路を備えて
おり、上記保持回路に保持されたデータと同じデータを
上記伝送線路から伝送する際には、上記第１の出力回路
は、上記ラッチ回路に保持されたデータを用いて、前の
表示データを維持するようにしたものである。
【０００８】（３）上記（１）において、好ましくは、
上記第１及び第２の出力回路は、オープンドレイン回路
であり、上記伝送線路は、終端抵抗を介して終端電圧に
接続されており、上記第１の出力回路は、上記保持回路
に保持されたデータと同じデータを上記伝送線路から伝
送する際には、ハイレベルの出力を出力するようにした
ものである。
上記第１及び第２の出力回路は、オープンドレイン回路
であり、上記伝送線路は、終端抵抗を介して終端電圧に
接続されており、上記第１の出力回路は、上記保持回路
に保持されたデータと同じデータを上記伝送線路から伝
送する際には、ハイレベルの出力を出力するようにした
ものである。
【０００９】（４）上記（１）において、好ましくは、
上記第１及び第２の出力回路は、プッシュプル回路であ
り、上記伝送線路は、終端抵抗を介して終端電圧に接続
されており、上記第１の出力回路は、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、終端電圧レベルの出力を出力するようにした
ものである。
上記第１及び第２の出力回路は、プッシュプル回路であ
り、上記伝送線路は、終端抵抗を介して終端電圧に接続
されており、上記第１の出力回路は、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、終端電圧レベルの出力を出力するようにした
ものである。
【００１０】（５）また、上記目的を達成するために、
本発明は、トランシーバ回路を有する液晶コントローラ
と、この液晶コントローラと伝送線路を介して接続され
るとともに、伝送線路を介して伝送されたｎビット（ｎ
は自然数）のパラレル表示データを受信するレシーバ回
路を有するデータドライバと、このデータドライバによ
って受信された表示データを表示する液晶パネルを有す
る液晶表示装置において、上記トランシーバ回路は、２
ｍ個（ｍ＜ｎの自然数）以下の複数個のデータを保持す
る第１の保持回路と、（ｎ−ｍ）ビットのパラレルデー
タを出力する第１の出力回路と、ｍビットのデータを出
力する第２の出力回路とを備え、上記保持回路に保持さ
れたデータと異なるデータを上記伝送線路から伝送する
際には、上記第１及び第２の出力回路を用いて、ｎビッ
トのデータを上記伝送線路に出力し、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、上記保持回路の保持場所を示すデータを上記
第２の出力回路から出力するとともに、上記レシーバ回
路は、上記第１の保持回路に保持されたデータと同じデ
ータを保持する第２の保持回路を備え、上記第２の保持
回路に保持場所を示すデータが伝送されると、上記第２
の保持回路に保持されたデータを用いて伝送されたデー
タを復号するようにしたものである。かかる構成によ
り、出力回路の中の第１の保持回路に保持されたデータ
を送る際には、ｎビットよりも少ないｍビットのデータ
として伝送できるため、消費電力を低減し得るものとな
る。
本発明は、トランシーバ回路を有する液晶コントローラ
と、この液晶コントローラと伝送線路を介して接続され
るとともに、伝送線路を介して伝送されたｎビット（ｎ
は自然数）のパラレル表示データを受信するレシーバ回
路を有するデータドライバと、このデータドライバによ
って受信された表示データを表示する液晶パネルを有す
る液晶表示装置において、上記トランシーバ回路は、２
ｍ個（ｍ＜ｎの自然数）以下の複数個のデータを保持す
る第１の保持回路と、（ｎ−ｍ）ビットのパラレルデー
タを出力する第１の出力回路と、ｍビットのデータを出
力する第２の出力回路とを備え、上記保持回路に保持さ
れたデータと異なるデータを上記伝送線路から伝送する
際には、上記第１及び第２の出力回路を用いて、ｎビッ
トのデータを上記伝送線路に出力し、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、上記保持回路の保持場所を示すデータを上記
第２の出力回路から出力するとともに、上記レシーバ回
路は、上記第１の保持回路に保持されたデータと同じデ
ータを保持する第２の保持回路を備え、上記第２の保持
回路に保持場所を示すデータが伝送されると、上記第２
の保持回路に保持されたデータを用いて伝送されたデー
タを復号するようにしたものである。かかる構成によ
り、出力回路の中の第１の保持回路に保持されたデータ
を送る際には、ｎビットよりも少ないｍビットのデータ
として伝送できるため、消費電力を低減し得るものとな
る。
【００１１】（６）上記（５）において、好ましくは、
上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、上記第１の出力
回路は、入力したデータを保持するラッチ回路を備えて
おり、上記保持回路に保持されたデータと同じデータを
上記伝送線路から伝送する際には、上記第１の出力回路
は、上記ラッチ回路に保持されたデータを用いて、前の
表示データを維持するようにしたものである。
上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、上記第１の出力
回路は、入力したデータを保持するラッチ回路を備えて
おり、上記保持回路に保持されたデータと同じデータを
上記伝送線路から伝送する際には、上記第１の出力回路
は、上記ラッチ回路に保持されたデータを用いて、前の
表示データを維持するようにしたものである。
【００１２】（７）上記（５）において、好ましくは、
上記第１及び第２の出力回路は、オープンドレイン回路
であり、上記伝送線路は、終端抵抗を介して終端電圧に
接続されており、上記第１の出力回路は、上記保持回路
に保持されたデータと同じデータを上記伝送線路から伝
送する際には、ハイレベルの出力を出力するようにした
ものである。
上記第１及び第２の出力回路は、オープンドレイン回路
であり、上記伝送線路は、終端抵抗を介して終端電圧に
接続されており、上記第１の出力回路は、上記保持回路
に保持されたデータと同じデータを上記伝送線路から伝
送する際には、ハイレベルの出力を出力するようにした
ものである。
【００１３】（８）上記（５）において、好ましくは、
上記第１及び第２の出力回路は、プッシュプル回路であ
り、上記伝送線路は、終端抵抗を介して終端電圧に接続
されており、上記第１の出力回路は、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、終端電圧レベルの出力を出力するようにした
ものである。
上記第１及び第２の出力回路は、プッシュプル回路であ
り、上記伝送線路は、終端抵抗を介して終端電圧に接続
されており、上記第１の出力回路は、上記保持回路に保
持されたデータと同じデータを上記伝送線路から伝送す
る際には、終端電圧レベルの出力を出力するようにした
ものである。
【００１４】
【発明の実施の形態】以下、図１〜図８を用いて、本発
明の一実施形態によるデータ転送回路を用いた液晶表示
装置の構成について説明する。最初に、図１を用いて、
本実施形態による液晶表示装置の全体構成について説明
する。なお、本実施形態においては、２４ビット（ＲＧ
Ｂ×８ビット）（２５６階調、１６，７７７，２１６色
表示）の表示データを、１画素毎にシリアルに伝送する
場合について説明する。
明の一実施形態によるデータ転送回路を用いた液晶表示
装置の構成について説明する。最初に、図１を用いて、
本実施形態による液晶表示装置の全体構成について説明
する。なお、本実施形態においては、２４ビット（ＲＧ
Ｂ×８ビット）（２５６階調、１６，７７７，２１６色
表示）の表示データを、１画素毎にシリアルに伝送する
場合について説明する。
【００１５】本実施形態による液晶表示装置は、液晶コ
ントローラ１０００と、データドライバ２０００と、走
査ドライバ３０００と、液晶パネル４０００から構成さ
れている。液晶コントローラ１０００と、データドライ
バ２０００及び走査ドライバ３０００とは、伝送線路Ｌ
によって接続されている。
ントローラ１０００と、データドライバ２０００と、走
査ドライバ３０００と、液晶パネル４０００から構成さ
れている。液晶コントローラ１０００と、データドライ
バ２０００及び走査ドライバ３０００とは、伝送線路Ｌ
によって接続されている。
【００１６】液晶コントローラ１０００には、システム
装置から転送されてきた表示信号ＤＩＳＰが入力する。
液晶コントローラ１０００は、入力した表示信号ＤＩＳ
Ｐに基づいて、液晶パネル４０００に表示するための表
示データＤＡＴＡを生成する。トランシーバ回路１００
は、入力した表示データＩ−ＤＡＴＡに基づいて、伝送
表示データＴ−ＤＡＴＡ，表示データの伝送クロックＴ
−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，垂直同期信号Ｖ
−ＳＹＮＣ，レジスタ有効信号ＲＥを生成して、データ
ドライバ２０００及び走査ドライバ３０００に出力す
る。トランシーバ回路１００の詳細構成については、図
２を用いて後述する。伝送表示データＯ−ＤＡＴＡは、
データバス上を伝送され、データバスは、２４ビットの
パラレルバスである。水平同期信号Ｈ−ＳＹＮＣは、後
述するデータドライバ２０００のタイミングを指示する
同期信号である。垂直同期信号Ｖ−ＳＹＮＣは、後述す
る走査ドライバ３０００のタイミングを指示する同期信
号である。レジスタ有効信号ＲＥは、本実施形態におい
て新たに設けられたものであり、その詳細については、
図２を用いて後述する。
装置から転送されてきた表示信号ＤＩＳＰが入力する。
液晶コントローラ１０００は、入力した表示信号ＤＩＳ
Ｐに基づいて、液晶パネル４０００に表示するための表
示データＤＡＴＡを生成する。トランシーバ回路１００
は、入力した表示データＩ−ＤＡＴＡに基づいて、伝送
表示データＴ−ＤＡＴＡ，表示データの伝送クロックＴ
−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，垂直同期信号Ｖ
−ＳＹＮＣ，レジスタ有効信号ＲＥを生成して、データ
ドライバ２０００及び走査ドライバ３０００に出力す
る。トランシーバ回路１００の詳細構成については、図
２を用いて後述する。伝送表示データＯ−ＤＡＴＡは、
データバス上を伝送され、データバスは、２４ビットの
パラレルバスである。水平同期信号Ｈ−ＳＹＮＣは、後
述するデータドライバ２０００のタイミングを指示する
同期信号である。垂直同期信号Ｖ−ＳＹＮＣは、後述す
る走査ドライバ３０００のタイミングを指示する同期信
号である。レジスタ有効信号ＲＥは、本実施形態におい
て新たに設けられたものであり、その詳細については、
図２を用いて後述する。
【００１７】データドライバ２０００は、液晶コントロ
ーラ１０００のトランシーバ回路１００から伝送された
伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，
レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−
ＤＡＴＡを１画素毎に順次取込み、表示データに対応し
た液晶駆動電圧を生成するものである。データドライバ
２０００は、通常、液晶パネル４０００の解像度に対応
して、複数個のデータドライバ２０００Ａ，２０００
Ｂ，…，２０００Ｎで構成されている。複数個のデータ
ドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎは、
それぞれ、レシーバ回路２００Ａ，２００Ｂ，…，２０
０Ｎを備えており、伝送クロックＴ−ＣＬＫ，水平同期
信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、
伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、
出力表示データＯ−ＤＡＴＡを生成する。なお、レシー
バ回路２００Ａ，２００Ｂ，…，２００Ｎの詳細構成に
ついては、図４を用いて後述する。
ーラ１０００のトランシーバ回路１００から伝送された
伝送クロックＴ−ＣＬＫ，水平同期信号Ｈ−ＳＹＮＣ，
レジスタ有効信号ＲＥに基づいて、伝送表示データＴ−
ＤＡＴＡを１画素毎に順次取込み、表示データに対応し
た液晶駆動電圧を生成するものである。データドライバ
２０００は、通常、液晶パネル４０００の解像度に対応
して、複数個のデータドライバ２０００Ａ，２０００
Ｂ，…，２０００Ｎで構成されている。複数個のデータ
ドライバ２０００Ａ，２０００Ｂ，…，２０００Ｎは、
それぞれ、レシーバ回路２００Ａ，２００Ｂ，…，２０
０Ｎを備えており、伝送クロックＴ−ＣＬＫ，水平同期
信号Ｈ−ＳＹＮＣ，レジスタ有効信号ＲＥに基づいて、
伝送表示データＴ−ＤＡＴＡを１画素毎に順次取込み、
出力表示データＯ−ＤＡＴＡを生成する。なお、レシー
バ回路２００Ａ，２００Ｂ，…，２００Ｎの詳細構成に
ついては、図４を用いて後述する。
【００１８】走査ドライバ３０００は、入力した垂直同
期信号Ｖ−ＳＹＮＣに基づいて、液晶パネル４０００の
順次選択電圧を生成する。
期信号Ｖ−ＳＹＮＣに基づいて、液晶パネル４０００の
順次選択電圧を生成する。
【００１９】トランシーバ回路１００と、レシーバ回路
２００と、両者を接続する伝送線路Ｌによって、データ
伝送回路が構成されており、ＲＧＢ×８ビット合計２４
ビットの表示データは、トランシーバ回路１００から伝
送線路Ｌの中のデータバスを介して、１画素毎にシリア
ルに、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎ
に伝送される。
２００と、両者を接続する伝送線路Ｌによって、データ
伝送回路が構成されており、ＲＧＢ×８ビット合計２４
ビットの表示データは、トランシーバ回路１００から伝
送線路Ｌの中のデータバスを介して、１画素毎にシリア
ルに、レシーバ回路２００Ａ，２００Ｂ，…，２００Ｎ
に伝送される。
【００２０】次に、図２を用いて、本実施形態による液
晶表示装置のデータ伝送回路に用いるトランシーバ回路
１００の構成について説明する。トランシーバ回路１０
０は、保持回路１１０と、８個の比較器ＣＰ０，ＣＰ
１，…，ＣＰ７と、エンコーダ１２０と、ＯＲ回路１３
０と、ラッチ回路１４０，１４５と、選択回路１５０
と、出力回路１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄ
とから構成されている。
晶表示装置のデータ伝送回路に用いるトランシーバ回路
１００の構成について説明する。トランシーバ回路１０
０は、保持回路１１０と、８個の比較器ＣＰ０，ＣＰ
１，…，ＣＰ７と、エンコーダ１２０と、ＯＲ回路１３
０と、ラッチ回路１４０，１４５と、選択回路１５０
と、出力回路１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄ
とから構成されている。
【００２１】保持回路１１０には、データ伝送の伝送ク
ロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットの
パラレルの入力表示データＩ−ＤＡＴＡが入力する。保
持回路１１０は、伝送クロックＣＬＫのタイミングに同
期して、入力した複数の入力表示データＩ−ＤＡＴＡを
順次保持する。ここでは、保持回路１１０は、８個の入
力表示データＩ−ＤＡＴＡを保持するものとし、かつ、
後述する動作により、保持される入力表示データＩ−Ｄ
ＡＴＡは、それぞれ、異なる８種類のデータとなるよう
に構成されている。そして、保持回路１１０は、保持し
た複数の表示データを、データＲＤ０，ＲＤ１，…，Ｒ
Ｄ７として出力する。なお、保持回路１１０の詳細構成
については、図３を用いて後述する。
ロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットの
パラレルの入力表示データＩ−ＤＡＴＡが入力する。保
持回路１１０は、伝送クロックＣＬＫのタイミングに同
期して、入力した複数の入力表示データＩ−ＤＡＴＡを
順次保持する。ここでは、保持回路１１０は、８個の入
力表示データＩ−ＤＡＴＡを保持するものとし、かつ、
後述する動作により、保持される入力表示データＩ−Ｄ
ＡＴＡは、それぞれ、異なる８種類のデータとなるよう
に構成されている。そして、保持回路１１０は、保持し
た複数の表示データを、データＲＤ０，ＲＤ１，…，Ｒ
Ｄ７として出力する。なお、保持回路１１０の詳細構成
については、図３を用いて後述する。
【００２２】比較器ＣＰ０，ＣＰ１，…，ＣＰ７の一方
の入力端子には、それぞれ、保持回路１１０が出力する
データＲＤ０，ＲＤ１，…，ＲＤ７が入力し、他方の入
力端子には、入力表示データＩ−ＤＡＴＡが入力する。
比較器ＣＰ０，ＣＰ１，…，ＣＰ７は、データＲＤ０，
ＲＤ１，…，ＲＤ７と、入力表示データＩ−ＤＡＴＡを
それぞれ比較して、両者が一致するときハイレベルとな
る一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を出力する。
の入力端子には、それぞれ、保持回路１１０が出力する
データＲＤ０，ＲＤ１，…，ＲＤ７が入力し、他方の入
力端子には、入力表示データＩ−ＤＡＴＡが入力する。
比較器ＣＰ０，ＣＰ１，…，ＣＰ７は、データＲＤ０，
ＲＤ１，…，ＲＤ７と、入力表示データＩ−ＤＡＴＡを
それぞれ比較して、両者が一致するときハイレベルとな
る一致信号ＡＧ０，ＡＧ１，…，ＡＧ７を出力する。
【００２３】一致信号ＡＧ０，ＡＧ１，…，ＡＧ７は、
エンコーダ１２０及びＯＲ回路１３０に入力する。エン
コーダ１２０は、８ビットの一致信号ＡＧ０，ＡＧ１，
…，ＡＧ７を、３ビットの信号にエンコードする。例え
ば、一致信号ＡＧ０がハイレベルとなると、エンコーダ
１２０の出力信号は、「０００」の３ビット信号とな
り、一致信号ＡＧ１がハイレベルとなると、エンコーダ
１２０の出力信号は、「００１」の３ビット信号とな
り、一致信号ＡＧ２がハイレベルとなると、エンコーダ
１２０の出力信号は、「０１０」の３ビット信号とな
る。エンコードされた３ビット信号は、３ビットのラッ
チ回路１４０によってラッチされる。
エンコーダ１２０及びＯＲ回路１３０に入力する。エン
コーダ１２０は、８ビットの一致信号ＡＧ０，ＡＧ１，
…，ＡＧ７を、３ビットの信号にエンコードする。例え
ば、一致信号ＡＧ０がハイレベルとなると、エンコーダ
１２０の出力信号は、「０００」の３ビット信号とな
り、一致信号ＡＧ１がハイレベルとなると、エンコーダ
１２０の出力信号は、「００１」の３ビット信号とな
り、一致信号ＡＧ２がハイレベルとなると、エンコーダ
１２０の出力信号は、「０１０」の３ビット信号とな
る。エンコードされた３ビット信号は、３ビットのラッ
チ回路１４０によってラッチされる。
【００２４】また、ＯＲ回路１３０は、一致信号ＡＧ
０，ＡＧ１，…，ＡＧ７の論理和を演算して、一致信号
ＡＧ０，ＡＧ１，…，ＡＧ７のいずれかがハイレベルと
なると、出力される選択信号ＳＥＬもハイレベルとな
る。選択信号ＳＥＬは、保持回路１１０及びラッチ回路
１４５に入力する。ラッチ回路１４５によってラッチさ
れた選択信号ＳＥＬは、レジスタ有効信号ＲＥとして、
出力回路１６０Ａと、選択回路１５０と、出力回路１６
０Ｃに入力する。
０，ＡＧ１，…，ＡＧ７の論理和を演算して、一致信号
ＡＧ０，ＡＧ１，…，ＡＧ７のいずれかがハイレベルと
なると、出力される選択信号ＳＥＬもハイレベルとな
る。選択信号ＳＥＬは、保持回路１１０及びラッチ回路
１４５に入力する。ラッチ回路１４５によってラッチさ
れた選択信号ＳＥＬは、レジスタ有効信号ＲＥとして、
出力回路１６０Ａと、選択回路１５０と、出力回路１６
０Ｃに入力する。
【００２５】ここで、本実施形態においては、トランシ
ーバ回路１００に入力した２４ビットの入力表示データ
Ｉ−ＤＡＴＡは、例えば、上位の２１ビットの表示デー
タと下位の３ビットの表示データとに分けるようにして
いる。なお、ビット分割の方法としては、下位の２１ビ
ットと上位の３ビットに分けてもよく、また、２４ビッ
トのデータの中から任意の３ビットを取り出すようにし
てもよいものである。
ーバ回路１００に入力した２４ビットの入力表示データ
Ｉ−ＤＡＴＡは、例えば、上位の２１ビットの表示デー
タと下位の３ビットの表示データとに分けるようにして
いる。なお、ビット分割の方法としては、下位の２１ビ
ットと上位の３ビットに分けてもよく、また、２４ビッ
トのデータの中から任意の３ビットを取り出すようにし
てもよいものである。
【００２６】レジスタ一致信号ＲＥがローレベルの場
合、即ち、保持回路１１０に入力した入力表示データＩ
−ＤＡＴＡが、保持回路１１０に保持されている８種類
の表示データと一致しない場合には、出力回路１６０Ａ
は、入力した２１ビットの表示データをそのまま出力
し、また、選択回路１５０は、３ビットの表示データが
出力回路１６０Ｂに出力されるように選択する。即ち、
２４ビットの入力表示データＩ−ＤＡＴＡは、２１ビッ
トの伝送表示データＴ−ＤＡＴＡ（２１）として、出力
回路１６０Ａから出力され、また、３ビットの伝送表示
データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂか
ら出力される。
合、即ち、保持回路１１０に入力した入力表示データＩ
−ＤＡＴＡが、保持回路１１０に保持されている８種類
の表示データと一致しない場合には、出力回路１６０Ａ
は、入力した２１ビットの表示データをそのまま出力
し、また、選択回路１５０は、３ビットの表示データが
出力回路１６０Ｂに出力されるように選択する。即ち、
２４ビットの入力表示データＩ−ＤＡＴＡは、２１ビッ
トの伝送表示データＴ−ＤＡＴＡ（２１）として、出力
回路１６０Ａから出力され、また、３ビットの伝送表示
データＴ−ＤＡＴＡ（３）として、出力回路１６０Ｂか
ら出力される。
【００２７】それに対して、レジスタ一致信号ＲＥがハ
イレベルの場合、即ち、保持回路１１０に入力した入力
表示データＩ−ＤＡＴＡが、保持回路１１０に保持され
ている８種類の表示データのいずれかと一致した場合に
は、出力回路１６０Ａは、その前に入力した２１ビット
の表示データの出力を継続し、また、選択回路１５０
は、ラッチ回路１４０にラッチされたエンコーダ１２０
の出力データを出力するように選択される。即ち、３ビ
ットのエンコードされたデータのみが、データＴ−ＤＡ
ＴＡ（３）として、出力回路１６０Ｂから出力する。
イレベルの場合、即ち、保持回路１１０に入力した入力
表示データＩ−ＤＡＴＡが、保持回路１１０に保持され
ている８種類の表示データのいずれかと一致した場合に
は、出力回路１６０Ａは、その前に入力した２１ビット
の表示データの出力を継続し、また、選択回路１５０
は、ラッチ回路１４０にラッチされたエンコーダ１２０
の出力データを出力するように選択される。即ち、３ビ
ットのエンコードされたデータのみが、データＴ−ＤＡ
ＴＡ（３）として、出力回路１６０Ｂから出力する。
【００２８】また、レジスタ有効信号ＲＥは、出力回路
１６０Ｃから出力され、伝送クロックＣＬＫは、出力回
路１６０Ｄから出力される。
１６０Ｃから出力され、伝送クロックＣＬＫは、出力回
路１６０Ｄから出力される。
【００２９】なお、図示する例において、（２４），
（２１），（３）は、それぞれ、２４ビット，２１ビッ
ト，３ビットのパラレルデータであることを示してお
り、かかる表記は、図３以降においても同様である。
（２１），（３）は、それぞれ、２４ビット，２１ビッ
ト，３ビットのパラレルデータであることを示してお
り、かかる表記は、図３以降においても同様である。
【００３０】ここで、図３を用いて、本実施形態による
液晶表示装置のデータ伝送回路のトランシーバ回路１０
０に用いる保持回路１１０の構成について説明する。本
実施形態における保持回路１１０は、８個の２４ビット
のレジスタＳＲ０，ＳＲ１，…ＳＲ７と、８個の選択回
路ＳＬ０，ＳＬ１，…，ＳＬ７とから構成されている。
レジスタＳＲ０，ＳＲ１，…ＳＲ７は、８段接続されて
おり、シフトレジスタを構成している。
液晶表示装置のデータ伝送回路のトランシーバ回路１０
０に用いる保持回路１１０の構成について説明する。本
実施形態における保持回路１１０は、８個の２４ビット
のレジスタＳＲ０，ＳＲ１，…ＳＲ７と、８個の選択回
路ＳＬ０，ＳＬ１，…，ＳＬ７とから構成されている。
レジスタＳＲ０，ＳＲ１，…ＳＲ７は、８段接続されて
おり、シフトレジスタを構成している。
【００３１】選択回路ＳＬ０は、入力表示データＩ−Ｄ
ＡＴＡと、レジスタＳＲ０の出力Ｑを、選択信号ＳＥＬ
によって選択して、レジスタＳＲ０の入力端子Ｄに入力
する。選択信号ＳＥＬがローレベルの場合には、選択回
路ＳＬ０は、入力表示データＩ−ＤＡＴＡを選択して、
レジスタＳＲ０にそのデータが保持される。選択信号Ｓ
ＥＬがハイレベルの場合には、選択回路ＳＬ０は、レジ
スタＳＲ０に保持されているデータを選択して、レジス
タＳＲ０に再びそのデータを保持する。レジスタＳＲ０
に保持されたデータは、データＲＤ０として、出力され
る。
ＡＴＡと、レジスタＳＲ０の出力Ｑを、選択信号ＳＥＬ
によって選択して、レジスタＳＲ０の入力端子Ｄに入力
する。選択信号ＳＥＬがローレベルの場合には、選択回
路ＳＬ０は、入力表示データＩ−ＤＡＴＡを選択して、
レジスタＳＲ０にそのデータが保持される。選択信号Ｓ
ＥＬがハイレベルの場合には、選択回路ＳＬ０は、レジ
スタＳＲ０に保持されているデータを選択して、レジス
タＳＲ０に再びそのデータを保持する。レジスタＳＲ０
に保持されたデータは、データＲＤ０として、出力され
る。
【００３２】選択回路ＳＬ１は、レジスタＳＲ０の出力
Ｑと、レジスタＳＲ１の出力Ｑを、選択信号ＳＥＬによ
って選択して、レジスタＳＲ１の入力端子Ｄに入力す
る。選択信号ＳＥＬがローレベルの場合には、選択回路
ＳＬ１は、レジスタＳＲ０の出力Ｑを選択して、レジス
タＳＲ１にそのデータが保持される。選択信号ＳＥＬが
ハイレベルの場合には、選択回路ＳＬ１は、レジスタＳ
Ｒ１に保持されているデータを選択して、レジスタＳＲ
１に再びそのデータを保持するる。選択回路ＳＬ２，
…，ＳＬ７の動作も、選択回路ＳＬ１と同様である。
Ｑと、レジスタＳＲ１の出力Ｑを、選択信号ＳＥＬによ
って選択して、レジスタＳＲ１の入力端子Ｄに入力す
る。選択信号ＳＥＬがローレベルの場合には、選択回路
ＳＬ１は、レジスタＳＲ０の出力Ｑを選択して、レジス
タＳＲ１にそのデータが保持される。選択信号ＳＥＬが
ハイレベルの場合には、選択回路ＳＬ１は、レジスタＳ
Ｒ１に保持されているデータを選択して、レジスタＳＲ
１に再びそのデータを保持するる。選択回路ＳＬ２，
…，ＳＬ７の動作も、選択回路ＳＬ１と同様である。
【００３３】ここで、図４及び図２，図３を用いて、具
体的な入力表示データＩ−ＤＡＴＡに対する保持回路１
１０の動作について説明する。図４（Ａ）は、伝送クロ
ックＣＬＫを示しており、図４（Ｂ）は、伝送クロック
ＣＬＫに同期して入力する２４ビットの入力表示データ
Ｉ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫ
のタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…
に同期して、入力表示データＩ−ＤＡＴＡとして、「色
１」，「色１」，色１」，「色１」，「色２」，…が、
図２及び図３に示した保持回路１１０に順次入力する。
体的な入力表示データＩ−ＤＡＴＡに対する保持回路１
１０の動作について説明する。図４（Ａ）は、伝送クロ
ックＣＬＫを示しており、図４（Ｂ）は、伝送クロック
ＣＬＫに同期して入力する２４ビットの入力表示データ
Ｉ−ＤＡＴＡを示している。即ち、伝送クロックＣＬＫ
のタイミングｔ０，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，…
に同期して、入力表示データＩ−ＤＡＴＡとして、「色
１」，「色１」，色１」，「色１」，「色２」，…が、
図２及び図３に示した保持回路１１０に順次入力する。
【００３４】時刻ｔ１では、図４（Ｄ）に示すように、
レジスタＳＲ０に「色１」が保持され、図２に示したデ
ータＲＤ０は「色１」となる。次に、時刻ｔ２に、「色
１」の入力表示データが保持回路１１０に入力すると、
図２に示した比較器ＣＰ０は、データＲＤ０と入力表示
データＩ−ＤＡＴＡが一致するため、ハイレベルの一致
信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力
する選択信号ＳＥＬはハイレベルとなり、図３に示した
選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ
０，…，ＳＲ７の出力Ｑを選択する。その結果、図４
（Ｄ）の時刻２に示すように、レジスタＳＲ０の保持内
容は維持される。また、選択信号ＳＥＬがハイレベルと
なると、図４（Ｃ）に示すように、レジスタ有効信号Ｒ
Ｅがハイレベルとなる。従って、選択回路１５０は、ラ
ッチ回路１４０の出力を選択する。ここで、エンコーダ
１２０の出力は、「０００」となるため、出力回路１６
０Ｂからは「０００」出力される。このエンコードデー
タは、レジスタＳＲ０を示すものであるため、図４
（Ｊ）に示すように、「Ｒｅｇ０」を示すデータが出力
回路１６０Ｂから出力されることになる。また、レジス
タ有効信号ＲＥがハイレベルとなると、出力回路１６０
Ａはその前の出力を維持するため、図４（Ｉ）に示すよ
うに、時刻ｔ１と同じ、「色１」を出力する。時刻ｔ
３，ｔ４の動作は、時刻ｔ２と同様である。
レジスタＳＲ０に「色１」が保持され、図２に示したデ
ータＲＤ０は「色１」となる。次に、時刻ｔ２に、「色
１」の入力表示データが保持回路１１０に入力すると、
図２に示した比較器ＣＰ０は、データＲＤ０と入力表示
データＩ−ＤＡＴＡが一致するため、ハイレベルの一致
信号ＡＧ０を出力する。従って、ＯＲ回路１３０が出力
する選択信号ＳＥＬはハイレベルとなり、図３に示した
選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ
０，…，ＳＲ７の出力Ｑを選択する。その結果、図４
（Ｄ）の時刻２に示すように、レジスタＳＲ０の保持内
容は維持される。また、選択信号ＳＥＬがハイレベルと
なると、図４（Ｃ）に示すように、レジスタ有効信号Ｒ
Ｅがハイレベルとなる。従って、選択回路１５０は、ラ
ッチ回路１４０の出力を選択する。ここで、エンコーダ
１２０の出力は、「０００」となるため、出力回路１６
０Ｂからは「０００」出力される。このエンコードデー
タは、レジスタＳＲ０を示すものであるため、図４
（Ｊ）に示すように、「Ｒｅｇ０」を示すデータが出力
回路１６０Ｂから出力されることになる。また、レジス
タ有効信号ＲＥがハイレベルとなると、出力回路１６０
Ａはその前の出力を維持するため、図４（Ｉ）に示すよ
うに、時刻ｔ１と同じ、「色１」を出力する。時刻ｔ
３，ｔ４の動作は、時刻ｔ２と同様である。
【００３５】時刻ｔ５において、入力表示データＩ−Ｄ
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
４（Ｄ）に示すように、レジスタＳＲ０には「色２」が
保持され、図４（Ｅ）に示すように、レジスタＳＲ１に
は「色１」がレジスタＳＲ０からシフトして保持され
る。
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
４（Ｄ）に示すように、レジスタＳＲ０には「色２」が
保持され、図４（Ｅ）に示すように、レジスタＳＲ１に
は「色１」がレジスタＳＲ０からシフトして保持され
る。
【００３６】時刻ｔ６〜ｔ８においては、図４（Ｂ）に
示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
【００３７】次に、時刻ｔ９において、「色２」の入力
表示データが保持回路１１０に入力すると、図４（Ｇ）
に示すように、時刻ｔ９においては、レジスタＳＲ３に
「色２」が保持されている。従って、図２に示した比較
器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴ
Ａがともに「色２」で一致するため、ハイレベルの一致
信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力
する選択信号ＳＥＬはハイレベルとなり、図３に示した
選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ
０，…，ＳＲ７の出力Ｑを選択する。その結果、図４
（Ｄ）〜（Ｈ）の時刻ｔ９に示すように、時刻ｔ８にお
けるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図４
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０１１」となるため、出力回路１６０Ｂからは
「１１１」が出力される。このエンコードデータは、レ
ジスタＳＲ３を示すものであるため、図４（Ｊ）に示す
ように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、出力回路１６０Ａはその前の
出力を維持するため、図４（Ｉ）に示すように、時刻ｔ
８と同じ、「色２」を出力する。時刻ｔ１０では「色
３」が、時刻ｔ１１では「色４」というように、時刻ｔ
１４までは、既に保持回路１１０に保持されているもの
と同じ入力表示データＩ−ＤＡＴＡが入力するため、そ
のときの動作は、時刻ｔ９と同様である。但し、保持さ
れているレジスタの位置が異なるため、図４（Ｊ）に示
すように、それぞれのレジスタ位置を示す３ビットデー
タが出力される。
表示データが保持回路１１０に入力すると、図４（Ｇ）
に示すように、時刻ｔ９においては、レジスタＳＲ３に
「色２」が保持されている。従って、図２に示した比較
器ＣＰ３は、データＲＤ３と入力表示データＩ−ＤＡＴ
Ａがともに「色２」で一致するため、ハイレベルの一致
信号ＡＧ３を出力する。従って、ＯＲ回路１３０が出力
する選択信号ＳＥＬはハイレベルとなり、図３に示した
選択回路ＳＬ０，…，ＳＬ７をそれぞれレジスタＳＲ
０，…，ＳＲ７の出力Ｑを選択する。その結果、図４
（Ｄ）〜（Ｈ）の時刻ｔ９に示すように、時刻ｔ８にお
けるレジスタＳＲ０〜ＳＲ４の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図４
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０１１」となるため、出力回路１６０Ｂからは
「１１１」が出力される。このエンコードデータは、レ
ジスタＳＲ３を示すものであるため、図４（Ｊ）に示す
ように、「Ｒｅｇ３」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、出力回路１６０Ａはその前の
出力を維持するため、図４（Ｉ）に示すように、時刻ｔ
８と同じ、「色２」を出力する。時刻ｔ１０では「色
３」が、時刻ｔ１１では「色４」というように、時刻ｔ
１４までは、既に保持回路１１０に保持されているもの
と同じ入力表示データＩ−ＤＡＴＡが入力するため、そ
のときの動作は、時刻ｔ９と同様である。但し、保持さ
れているレジスタの位置が異なるため、図４（Ｊ）に示
すように、それぞれのレジスタ位置を示す３ビットデー
タが出力される。
【００３８】即ち、図４（Ｉ），（Ｊ）に示すように、
入力表示データＩ−ＤＡＴＡが保持回路１１０に保持さ
れているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ
４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）
においては、図４（Ｉ）に示す２１ビットデータはその
前のデータを保持し、３ビットデータを用いて、表示デ
ータを伝送することができる。即ち、２４ビットの表示
データの伝送を３ビットで行うものである。
入力表示データＩ−ＤＡＴＡが保持回路１１０に保持さ
れているデータと同じ場合（図４の時刻ｔ２，ｔ３，ｔ
４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４）
においては、図４（Ｉ）に示す２１ビットデータはその
前のデータを保持し、３ビットデータを用いて、表示デ
ータを伝送することができる。即ち、２４ビットの表示
データの伝送を３ビットで行うものである。
【００３９】次に、図５を用いて、本実施形態による液
晶表示装置のデータ伝送回路に用いるレシーバ回路２０
０の構成について説明する。レシーバ回路２００は、保
持回路２１０と、入力回路２２０Ａ，２２０Ｂ，２２０
Ｃ，２２０Ｄと、ラッチ回路２３０，２３５と、選択回
路２４０とから構成されている。
晶表示装置のデータ伝送回路に用いるレシーバ回路２０
０の構成について説明する。レシーバ回路２００は、保
持回路２１０と、入力回路２２０Ａ，２２０Ｂ，２２０
Ｃ，２２０Ｄと、ラッチ回路２３０，２３５と、選択回
路２４０とから構成されている。
【００４０】入力回路２２０Ａには、図２に示した出力
回路１６０Ａが出力する２１ビットの伝送表示データＴ
−ＤＡＴＡ（２１）が入力する。入力回路２２０Ｂに
は、図２に示した出力回路１６０Ｂが出力する３ビット
の伝送表示データＴ−ＤＡＴＡ（３）が入力する。伝送
表示データＴ−ＤＡＴＡ（２１）及び伝送表示データＴ
−ＤＡＴＡ（３）は、２４ビットの表示データＴ−ＤＡ
ＴＡ（２４）として、保持回路２１０に入力する。ま
た、伝送表示データＴ−ＤＡＴＡ（３）は、ラッチ回路
２３０によって保持される。
回路１６０Ａが出力する２１ビットの伝送表示データＴ
−ＤＡＴＡ（２１）が入力する。入力回路２２０Ｂに
は、図２に示した出力回路１６０Ｂが出力する３ビット
の伝送表示データＴ−ＤＡＴＡ（３）が入力する。伝送
表示データＴ−ＤＡＴＡ（２１）及び伝送表示データＴ
−ＤＡＴＡ（３）は、２４ビットの表示データＴ−ＤＡ
ＴＡ（２４）として、保持回路２１０に入力する。ま
た、伝送表示データＴ−ＤＡＴＡ（３）は、ラッチ回路
２３０によって保持される。
【００４１】入力回路２２０Ｃには、図２に示した出力
回路１６０Ｃが出力するレジスタ有効信号ＲＥが入力す
る。レジスタ有効信号ＲＥは、ラッチ回路２３５に保持
されるとともに、保持回路２１０に選択信号ＳＥＬとし
て入力する。入力回路２２０ｄには、図２に示した出力
回路１６０ｄが出力するクロックＣＬＫが入力する。ク
ロックＣＬＫは、保持回路２１０と、ラッチ回路２３
０，２３５に同期信号として入力する。
回路１６０Ｃが出力するレジスタ有効信号ＲＥが入力す
る。レジスタ有効信号ＲＥは、ラッチ回路２３５に保持
されるとともに、保持回路２１０に選択信号ＳＥＬとし
て入力する。入力回路２２０ｄには、図２に示した出力
回路１６０ｄが出力するクロックＣＬＫが入力する。ク
ロックＣＬＫは、保持回路２１０と、ラッチ回路２３
０，２３５に同期信号として入力する。
【００４２】保持回路２１０には、データ伝送の伝送ク
ロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットの
パラレルの伝送表示データＴ−ＤＡＴＡと、選択信号Ｓ
ＥＬが入力する。保持回路２１０の構成は、伝送クロッ
クＣＬＫのタイミングに同期して、入力した複数の入力
表示データＩ−ＤＡＴＡを順次保持する。ここでは、保
持回路２１０は、８個の入力表示データＩ−ＤＡＴＡを
保持するものとし、かつ、後述する動作により、保持さ
れる入力表示データＩ−ＤＡＴＡは、それぞれ、異なる
８種類のデータとなるように構成されている。そして、
保持回路２１０は、保持した複数の表示データを、デー
タＲＤ０，ＲＤ１，…，ＲＤ７として出力する。
ロックＣＬＫと、ＲＧＢ×８ビットで合計２４ビットの
パラレルの伝送表示データＴ−ＤＡＴＡと、選択信号Ｓ
ＥＬが入力する。保持回路２１０の構成は、伝送クロッ
クＣＬＫのタイミングに同期して、入力した複数の入力
表示データＩ−ＤＡＴＡを順次保持する。ここでは、保
持回路２１０は、８個の入力表示データＩ−ＤＡＴＡを
保持するものとし、かつ、後述する動作により、保持さ
れる入力表示データＩ−ＤＡＴＡは、それぞれ、異なる
８種類のデータとなるように構成されている。そして、
保持回路２１０は、保持した複数の表示データを、デー
タＲＤ０，ＲＤ１，…，ＲＤ７として出力する。
【００４３】保持回路２１０の構成は、図３に示した保
持回路１１０と同様であるため、選択信号ＳＥＬがロー
レベルのときは、入力した伝送表示データＴ−ＤＡＴＡ
を順次シフトしながら保持する８段のシフトレジスタと
して動作する。そして、選択信号ＳＥＬがハイレベルに
なると、その前のタイミングで保持している値をそのま
ま保持する。保持回路１１０と保持回路２１０は、伝送
クロックＣＬＫによって同期を取られているため、保持
回路１１０を構成する８段のレジスタＳＲ０，…，ＳＲ
７が保持するデータが、図４（Ｄ）〜（Ｈ）のように変
化すると、保持回路２１０を構成する８段のレジスタの
内容も同じく変化する。
持回路１１０と同様であるため、選択信号ＳＥＬがロー
レベルのときは、入力した伝送表示データＴ−ＤＡＴＡ
を順次シフトしながら保持する８段のシフトレジスタと
して動作する。そして、選択信号ＳＥＬがハイレベルに
なると、その前のタイミングで保持している値をそのま
ま保持する。保持回路１１０と保持回路２１０は、伝送
クロックＣＬＫによって同期を取られているため、保持
回路１１０を構成する８段のレジスタＳＲ０，…，ＳＲ
７が保持するデータが、図４（Ｄ）〜（Ｈ）のように変
化すると、保持回路２１０を構成する８段のレジスタの
内容も同じく変化する。
【００４４】選択回路２４０は、レジスタ有効信号ＲＥ
がローレベルの場合には、保持回路２１０の出力ＲＤ０
を選択して、出力表示データＯ−ＤＡＴＡとして出力す
る。出力ＲＤ０は、図３に示した出力ＲＤ０に相当する
ものであるため、レジスタＳＲ０の保持データである。
従って、図４（Ｄ）の時刻ｔ５〜ｔ８に示したように保
持回路１１０のレジスタＳＲ０のデータが、「色２」，
「色３」，「色４」，「色５」と順次変化するときは、
保持回路２１０の出力ＲＤ０も、同じく、「色２」，
「色３」，「色４」，「色５」と順次変化する。
がローレベルの場合には、保持回路２１０の出力ＲＤ０
を選択して、出力表示データＯ−ＤＡＴＡとして出力す
る。出力ＲＤ０は、図３に示した出力ＲＤ０に相当する
ものであるため、レジスタＳＲ０の保持データである。
従って、図４（Ｄ）の時刻ｔ５〜ｔ８に示したように保
持回路１１０のレジスタＳＲ０のデータが、「色２」，
「色３」，「色４」，「色５」と順次変化するときは、
保持回路２１０の出力ＲＤ０も、同じく、「色２」，
「色３」，「色４」，「色５」と順次変化する。
【００４５】また、選択回路２４０は、レジスタ有効信
号ＲＥがハイレベルの場合には、ラッチ回路２３０に保
持されている３ビットデータをデコードした値によって
示されるデータＲＤ０，…，ＲＤ７を選択して、出力表
示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０，
…，ＲＤ７は、図３に示した出力ＲＤ０，…，ＲＤ７に
相当するものであるため、レジスタＳＲ０，…，ＳＲ７
の保持データである。従って、図４（Ｊ）の時刻ｔ９に
示したようにラッチ回路２３０に保持された３ビットデ
ータが「Ｒｅｇ３」である場合には、図３のレジスタＳ
Ｒ３に保持された値、即ち、保持回路２１０の出力デー
タＲＤ３を選択して、「色２」を出力する。
号ＲＥがハイレベルの場合には、ラッチ回路２３０に保
持されている３ビットデータをデコードした値によって
示されるデータＲＤ０，…，ＲＤ７を選択して、出力表
示データＯ−ＤＡＴＡとして出力する。出力ＲＤ０，
…，ＲＤ７は、図３に示した出力ＲＤ０，…，ＲＤ７に
相当するものであるため、レジスタＳＲ０，…，ＳＲ７
の保持データである。従って、図４（Ｊ）の時刻ｔ９に
示したようにラッチ回路２３０に保持された３ビットデ
ータが「Ｒｅｇ３」である場合には、図３のレジスタＳ
Ｒ３に保持された値、即ち、保持回路２１０の出力デー
タＲＤ３を選択して、「色２」を出力する。
【００４６】以上のようにして、入力表示データＩ−Ｄ
ＡＴＡが保持回路１１０に保持されているデータと同じ
場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ
１１，ｔ１２，ｔ１３，ｔ１４）においては、図４
（Ｉ）に示す２１ビットデータはその前のデータを保持
し、３ビットデータを用いて、表示データを伝送するこ
とができる。即ち、２４ビットの表示データの伝送を３
ビットで行うことができ、それに対して、レシーバ回路
２００は、保持回路２１０に保持されているデータを用
いて伝送されてきた３ビットのデータを２４ビットデー
タに復元することができる。
ＡＴＡが保持回路１１０に保持されているデータと同じ
場合（図４の時刻ｔ２，ｔ３，ｔ４，ｔ９，ｔ１０，ｔ
１１，ｔ１２，ｔ１３，ｔ１４）においては、図４
（Ｉ）に示す２１ビットデータはその前のデータを保持
し、３ビットデータを用いて、表示データを伝送するこ
とができる。即ち、２４ビットの表示データの伝送を３
ビットで行うことができ、それに対して、レシーバ回路
２００は、保持回路２１０に保持されているデータを用
いて伝送されてきた３ビットのデータを２４ビットデー
タに復元することができる。
【００４７】次に、図６及び図７を用いて、本実施形態
による液晶表示装置のデータ伝送回路に用いる出力回路
１６０Ａと入力回路２２０Ａの構成及び動作について説
明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング
回路ＳＷ１，ＳＷ２と、選択回路１６２と、ラッチ回路
１６４とによって構成されている。スイッチング回路Ｓ
Ｗ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位
ＧＮＤの間に直列接続されているとともに、スイッチン
グ回路ＳＷ１のゲートは反転入力となっている。
による液晶表示装置のデータ伝送回路に用いる出力回路
１６０Ａと入力回路２２０Ａの構成及び動作について説
明する。出力回路１６０Ａは、ＣＭＯＳのスイッチング
回路ＳＷ１，ＳＷ２と、選択回路１６２と、ラッチ回路
１６４とによって構成されている。スイッチング回路Ｓ
Ｗ１，ＳＷ２は、それぞれ、電源電圧Ｖｃｃと接地電位
ＧＮＤの間に直列接続されているとともに、スイッチン
グ回路ＳＷ１のゲートは反転入力となっている。
【００４８】入力データＩ−ＤＡＴＡは、選択回路１６
２及びラッチ回路１６４に入力する。ラッチ回路１６４
は、入力データＩ−ＤＡＴＡを保持して、選択回路１６
２に出力する。選択回路１６２は、レジスタ有効信号Ｒ
Ｅによって入力を選択する。レジスタ有効信号ＲＥがロ
ーレベルのときは、選択回路１６２は、入力データＩ−
ＤＡＴＡをそのままスイッチング回路ＳＷ１，ＳＷ２に
出力する。レジスタ有効信号ＲＥがハイレベルのとき
は、選択回路１６２は、ラッチ回路１６４に保持された
入力データＩ−ＤＡＴＡをスイッチング回路ＳＷ１，Ｓ
Ｗ２に出力する。かかる構成によって、図４（Ｉ）に示
したように、例えば、時刻ｔ２，ｔ３，ｔ４において
は、その前の表示データ「色１」を維持したまま出力す
る。
２及びラッチ回路１６４に入力する。ラッチ回路１６４
は、入力データＩ−ＤＡＴＡを保持して、選択回路１６
２に出力する。選択回路１６２は、レジスタ有効信号Ｒ
Ｅによって入力を選択する。レジスタ有効信号ＲＥがロ
ーレベルのときは、選択回路１６２は、入力データＩ−
ＤＡＴＡをそのままスイッチング回路ＳＷ１，ＳＷ２に
出力する。レジスタ有効信号ＲＥがハイレベルのとき
は、選択回路１６２は、ラッチ回路１６４に保持された
入力データＩ−ＤＡＴＡをスイッチング回路ＳＷ１，Ｓ
Ｗ２に出力する。かかる構成によって、図４（Ｉ）に示
したように、例えば、時刻ｔ２，ｔ３，ｔ４において
は、その前の表示データ「色１」を維持したまま出力す
る。
【００４９】入力データＩ−ＤＡＴＡがローレベルのと
きは、スイッチング回路ＳＷ１はオンとなり、スイッチ
ング回路ＳＷ２がオフとなるので、図７に示すように、
出力回路１６０Ａから伝送線路Ｌに出力される伝送デー
タＴ−ＤＡＴＡは、時刻ｔｍにおいて電源電圧Ｖｃｃの
ハイレベルとなる。また、入力データＩ−ＤＡＴＡがハ
イレベルのときは、スイッチング回路ＳＷ１はオフとな
り、スイッチング回路ＳＷ２がオンとなるので、図７に
示すように、出力回路１６０Ａから出力される伝送デー
タＴ−ＤＡＴＡは、時刻ｔｍ＋１において接地電位ＧＮ
Ｄのローレベルとなる。
きは、スイッチング回路ＳＷ１はオンとなり、スイッチ
ング回路ＳＷ２がオフとなるので、図７に示すように、
出力回路１６０Ａから伝送線路Ｌに出力される伝送デー
タＴ−ＤＡＴＡは、時刻ｔｍにおいて電源電圧Ｖｃｃの
ハイレベルとなる。また、入力データＩ−ＤＡＴＡがハ
イレベルのときは、スイッチング回路ＳＷ１はオフとな
り、スイッチング回路ＳＷ２がオンとなるので、図７に
示すように、出力回路１６０Ａから出力される伝送デー
タＴ−ＤＡＴＡは、時刻ｔｍ＋１において接地電位ＧＮ
Ｄのローレベルとなる。
【００５０】そして、本実施形態においては、図４
（Ｉ）の時刻ｔ８，ｔ９に示したように、保持回路１１
０に保持されているデータを送る場合には、前のデータ
を維持するようにしている。即ち、図７の時刻ｔ８，ｔ
９に示すように、例えば、時刻ｔ８においてハイレベル
のとき、従来の方式では、時刻ｔ９に波線で示すように
データがローレベルになる場合でも、本実施形態では、
実線で示すように前のデータ（ハイレベル）を保持して
いる。ＣＭＯＳ回路からなる出力回路では、表示データ
のビット値が変化するデータの変化点において駆動電流
が流れて、消費電力が増加するが、本実施形態のように
ビット値が変化しないようにすることにより、駆動電流
が流れず、消費電力も増大しないものである。
（Ｉ）の時刻ｔ８，ｔ９に示したように、保持回路１１
０に保持されているデータを送る場合には、前のデータ
を維持するようにしている。即ち、図７の時刻ｔ８，ｔ
９に示すように、例えば、時刻ｔ８においてハイレベル
のとき、従来の方式では、時刻ｔ９に波線で示すように
データがローレベルになる場合でも、本実施形態では、
実線で示すように前のデータ（ハイレベル）を保持して
いる。ＣＭＯＳ回路からなる出力回路では、表示データ
のビット値が変化するデータの変化点において駆動電流
が流れて、消費電力が増加するが、本実施形態のように
ビット値が変化しないようにすることにより、駆動電流
が流れず、消費電力も増大しないものである。
【００５１】次に、図６に示すように、入力回路２２０
Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とに
よって構成されている。スイッチング回路ＳＷ３，ＳＷ
４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間
に直列接続されているとともに、スイッチング回路ＳＷ
３のゲートは反転入力となっている。
Ａは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４とに
よって構成されている。スイッチング回路ＳＷ３，ＳＷ
４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの間
に直列接続されているとともに、スイッチング回路ＳＷ
３のゲートは反転入力となっている。
【００５２】伝送線路Ｌを介して入力する伝送データＴ
−ＤＡＴＡがローレベルのときは、スイッチング回路Ｓ
Ｗ３はオンとなり、スイッチング回路ＳＷ４がオフとな
るので、入力回路２２０Ａから出力される伝送データＴ
−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。ま
た、伝送データＩ−ＤＡＴＡがハイレベルのときは、ス
イッチング回路ＳＷ３はオフとなり、スイッチング回路
ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、
接地電位ＧＮＤのローレベルとなる。
−ＤＡＴＡがローレベルのときは、スイッチング回路Ｓ
Ｗ３はオンとなり、スイッチング回路ＳＷ４がオフとな
るので、入力回路２２０Ａから出力される伝送データＴ
−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとなる。ま
た、伝送データＩ−ＤＡＴＡがハイレベルのときは、ス
イッチング回路ＳＷ３はオフとなり、スイッチング回路
ＳＷ４がオンとなるので、伝送データＴ−ＤＡＴＡは、
接地電位ＧＮＤのローレベルとなる。
【００５３】次に、図８を用いて、本実施形態による液
晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ，２２０
Ｃ，２２０Ｄの構成及び動作について説明する。出力回
路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッ
チング回路ＳＷ１，ＳＷ２とによって構成されている。
スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電
圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されていると
ともに、スイッチング回路ＳＷ１のゲートは反転入力と
なっている。
晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ，２２０
Ｃ，２２０Ｄの構成及び動作について説明する。出力回
路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッ
チング回路ＳＷ１，ＳＷ２とによって構成されている。
スイッチング回路ＳＷ１，ＳＷ２は、それぞれ、電源電
圧Ｖｃｃと接地電位ＧＮＤの間に直列接続されていると
ともに、スイッチング回路ＳＷ１のゲートは反転入力と
なっている。
【００５４】入力データＩ−ＤＡＴＡがローレベルのと
きは、スイッチング回路ＳＷ１はオンとなり、スイッチ
ング回路ＳＷ２がオフとなるので、出力回路１６０Ｂ，
１６０Ｃ，１６０Ｄから伝送線路Ｌに出力される伝送デ
ータＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとな
る。また、入力データＩ−ＤＡＴＡがハイレベルのとき
は、スイッチング回路ＳＷ１はオフとなり、スイッチン
グ回路ＳＷ２がオンとなるので、出力回路１６０Ｂ，１
６０Ｃ，１６０Ｄから出力される伝送データＴ−ＤＡＴ
Ａは、接地電位ＧＮＤのローレベルとなる。
きは、スイッチング回路ＳＷ１はオンとなり、スイッチ
ング回路ＳＷ２がオフとなるので、出力回路１６０Ｂ，
１６０Ｃ，１６０Ｄから伝送線路Ｌに出力される伝送デ
ータＴ−ＤＡＴＡは、電源電圧Ｖｃｃのハイレベルとな
る。また、入力データＩ−ＤＡＴＡがハイレベルのとき
は、スイッチング回路ＳＷ１はオフとなり、スイッチン
グ回路ＳＷ２がオンとなるので、出力回路１６０Ｂ，１
６０Ｃ，１６０Ｄから出力される伝送データＴ−ＤＡＴ
Ａは、接地電位ＧＮＤのローレベルとなる。
【００５５】次に、入力回路２２０Ｂ，２２０Ｃ，２２
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４と
によって構成されている。スイッチング回路ＳＷ３，Ｓ
Ｗ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの
間に直列接続されているとともに、スイッチング回路Ｓ
Ｗ３のゲートは反転入力となっている。
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４と
によって構成されている。スイッチング回路ＳＷ３，Ｓ
Ｗ４は、それぞれ、電源電圧Ｖｃｃと接地電位ＧＮＤの
間に直列接続されているとともに、スイッチング回路Ｓ
Ｗ３のゲートは反転入力となっている。
【００５６】伝送線路Ｌを介して入力する伝送データＴ
−ＤＡＴＡがローレベルのときは、スイッチング回路Ｓ
Ｗ３はオンとなり、スイッチング回路ＳＷ４がオフとな
るので、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄから出
力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃの
ハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハ
イレベルのときは、スイッチング回路ＳＷ３はオフとな
り、スイッチング回路ＳＷ４がオンとなるので、伝送デ
ータＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとな
る。
−ＤＡＴＡがローレベルのときは、スイッチング回路Ｓ
Ｗ３はオンとなり、スイッチング回路ＳＷ４がオフとな
るので、入力回路２２０Ｂ，２２０Ｃ，２２０Ｄから出
力される伝送データＴ−ＤＡＴＡは、電源電圧Ｖｃｃの
ハイレベルとなる。また、伝送データＩ−ＤＡＴＡがハ
イレベルのときは、スイッチング回路ＳＷ３はオフとな
り、スイッチング回路ＳＷ４がオンとなるので、伝送デ
ータＴ−ＤＡＴＡは、接地電位ＧＮＤのローレベルとな
る。
【００５７】以上説明したように、２４ビットの表示デ
ータを伝送する際に、保持回路２１０に保持されている
データと同じデータを伝送する場合（例えば、図４の時
刻ｔ２，ｔ３，ｔ４，ｔ９，…，ｔ１４）は、２１ビッ
トデータは、図４（Ｉ）に示すように、前のデータを保
持するようにするため、出力回路の表示データのビット
値が変化しないようにしているので、駆動電流が流れ
ず、消費電力も増大しないものである。そして、３ビッ
トのエンコードされたデータを用いて、保持回路１１０
に保持された表示データの情報を、レシーバ回路２００
に伝送するため、レシーバ回路２００の保持回路２１０
に保持された表示データを復元して、２４ビットデータ
を３ビットで伝送することができる。
ータを伝送する際に、保持回路２１０に保持されている
データと同じデータを伝送する場合（例えば、図４の時
刻ｔ２，ｔ３，ｔ４，ｔ９，…，ｔ１４）は、２１ビッ
トデータは、図４（Ｉ）に示すように、前のデータを保
持するようにするため、出力回路の表示データのビット
値が変化しないようにしているので、駆動電流が流れ
ず、消費電力も増大しないものである。そして、３ビッ
トのエンコードされたデータを用いて、保持回路１１０
に保持された表示データの情報を、レシーバ回路２００
に伝送するため、レシーバ回路２００の保持回路２１０
に保持された表示データを復元して、２４ビットデータ
を３ビットで伝送することができる。
【００５８】なお、本実施形態においては、レジスタ有
効信号として新たに１ビット伝送信号を追加しており、
この分の消費電力は増加することになるが、２１ビット
分の消費電力を低減できるため、総体的には、消費電力
を低減することができる。
効信号として新たに１ビット伝送信号を追加しており、
この分の消費電力は増加することになるが、２１ビット
分の消費電力を低減できるため、総体的には、消費電力
を低減することができる。
【００５９】ＲＧＢ各８ビットの２４ビットの表示デー
タを用いる液晶表示装置においても、一般的なＯＡ用途
のアプリケーションソフトであるワードプロセッサや表
計算ソフトを液晶パネルに表示する場合には、表示色数
は２５６色モードであり、実際に表示に使用する色数は
１０色〜２０色程度である。このようなＯＡ用途のアプ
リケーションソフトの表示では、前の表示データと同じ
表示データが伝送され、保持回路２１０を３段のシフト
レジスタで構成した場合（即ち、保持する表示データが
３種類の場合）でも、ヒット率が９０％以上であること
が判明した。即ち、図３に示した例では、保持回路２１
０を８段のシフトレジスタにより構成したが、表示デー
タに対応して、シフトレジスタの段数を削減して構成し
ても消費電力を低減することができる。
タを用いる液晶表示装置においても、一般的なＯＡ用途
のアプリケーションソフトであるワードプロセッサや表
計算ソフトを液晶パネルに表示する場合には、表示色数
は２５６色モードであり、実際に表示に使用する色数は
１０色〜２０色程度である。このようなＯＡ用途のアプ
リケーションソフトの表示では、前の表示データと同じ
表示データが伝送され、保持回路２１０を３段のシフト
レジスタで構成した場合（即ち、保持する表示データが
３種類の場合）でも、ヒット率が９０％以上であること
が判明した。即ち、図３に示した例では、保持回路２１
０を８段のシフトレジスタにより構成したが、表示デー
タに対応して、シフトレジスタの段数を削減して構成し
ても消費電力を低減することができる。
【００６０】以上説明したように、本実施形態によれ
ば、データ伝送回路及び液晶表示装置の消費電力を低減
することができる。
ば、データ伝送回路及び液晶表示装置の消費電力を低減
することができる。
【００６１】次に、図９〜図１２を用いて、本発明の第
２の実施形態データ転送回路を用いた液晶表示装置の構
成及び動作について説明する。なお、本実施形態による
液晶表示装置の全体構成は、図１に示したものと同様で
あり、液晶表示装置のデータ伝送回路に用いるトランシ
ーバ回路１００の構成は、図２に示したものと同様であ
り、トランシーバ回路１００に用いる保持回路１１０の
構成についても、図３に示したものと同様である。ま
た、本実施形態による液晶表示装置のデータ伝送回路に
用いるレシーバ回路２００の構成についても、図５に示
したものと同様である。
２の実施形態データ転送回路を用いた液晶表示装置の構
成及び動作について説明する。なお、本実施形態による
液晶表示装置の全体構成は、図１に示したものと同様で
あり、液晶表示装置のデータ伝送回路に用いるトランシ
ーバ回路１００の構成は、図２に示したものと同様であ
り、トランシーバ回路１００に用いる保持回路１１０の
構成についても、図３に示したものと同様である。ま
た、本実施形態による液晶表示装置のデータ伝送回路に
用いるレシーバ回路２００の構成についても、図５に示
したものと同様である。
【００６２】本実施形態においては、特に、出力回路１
６０及び入力回路２２０の構成が異なるものとであり、
この点について、図９〜図１２を用いて説明する。本実
施形態においては、出力回路として、オープンドレイン
回路とし、線路は終端抵抗により終端し、入力回路とし
ては差動回路を用いている。
６０及び入力回路２２０の構成が異なるものとであり、
この点について、図９〜図１２を用いて説明する。本実
施形態においては、出力回路として、オープンドレイン
回路とし、線路は終端抵抗により終端し、入力回路とし
ては差動回路を用いている。
【００６３】ここで、図９及び図１０を用いて、本実施
形態による液晶表示装置のデータ伝送回路に用いる出力
回路１６０Ａと入力回路２２０Ａの構成及び動作につい
て説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチ
ング回路ＳＷ１と、反転回路ＩＮＶと、ノア回路ＮＯＲ
とによって構成されている。スイッチング回路ＳＷ１の
ドレインは、伝送線路ＬのインピーダンスＺ０及び終端
抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは
接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔ
は、電源電圧Ｖｃｃよりも低い電圧である。
形態による液晶表示装置のデータ伝送回路に用いる出力
回路１６０Ａと入力回路２２０Ａの構成及び動作につい
て説明する。出力回路１６０Ａは、ＣＭＯＳのスイッチ
ング回路ＳＷ１と、反転回路ＩＮＶと、ノア回路ＮＯＲ
とによって構成されている。スイッチング回路ＳＷ１の
ドレインは、伝送線路ＬのインピーダンスＺ０及び終端
抵抗Ｒｔを介して、終端電圧Ｖｔに接続され、ソースは
接地電位ＧＮＤに接続されている。なお、終端電圧Ｖｔ
は、電源電圧Ｖｃｃよりも低い電圧である。
【００６４】また、入力回路２２０Ａは、ＣＭＯＳのス
イッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定
電流源Ｉによって構成されている。スイッチング回路Ｓ
Ｗ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮ
Ｄの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ
６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直
列接続されている。スイッチング回路ＳＷ３のゲートの
反転入力には伝送表示データＴ−ＤＡＴＡが入力し、ス
イッチング回路ＳＷ５のゲートの反転入力には参照電圧
Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，Ｓ
Ｗ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差
動回路を構成している。
イッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定
電流源Ｉによって構成されている。スイッチング回路Ｓ
Ｗ３，ＳＷ４は、それぞれ、定電流源Ｉと接地電位ＧＮ
Ｄの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ
６は、それぞれ、定電流源Ｉと接地電位ＧＮＤの間に直
列接続されている。スイッチング回路ＳＷ３のゲートの
反転入力には伝送表示データＴ−ＤＡＴＡが入力し、ス
イッチング回路ＳＷ５のゲートの反転入力には参照電圧
Ｖｒｅｆが入力しており、スイッチング回路ＳＷ３，Ｓ
Ｗ４と、スイッチング回路ＳＷ５，ＳＷ６とによって差
動回路を構成している。
【００６５】スイッチング回路ＳＷ１のゲート入力が、
ローレベルのとき、スイッチング回路ＳＷ１はオフとな
り、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、
図１０の時刻ｔｍに示すように、終端電圧Ｖｔに等しく
なる。また、スイッチング回路ＳＷ１のゲート入力が、
ハイレベルになると、スイッチング回路ＳＷ１はオンし
て、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、図
１０の時刻ｔｍ＋１に示すように、終端電圧Ｖｔから終
端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
ローレベルのとき、スイッチング回路ＳＷ１はオフとな
り、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、
図１０の時刻ｔｍに示すように、終端電圧Ｖｔに等しく
なる。また、スイッチング回路ＳＷ１のゲート入力が、
ハイレベルになると、スイッチング回路ＳＷ１はオンし
て、伝送線路Ｌに電流が流れ、伝送線路Ｌの電位は、図
１０の時刻ｔｍ＋１に示すように、終端電圧Ｖｔから終
端抵抗Ｒｔの電圧ドロップ分低い電圧となる。
【００６６】図９において、レジスタ有効信号ＲＥがロ
ーレベルのときは、入力表示データＩ−ＤＡＴＡは、反
転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転さ
れるため、そのままスイッチング回路ＳＷ１のゲートに
入力する。それに対して、レジスタ有効信号ＲＥがハイ
レベルとなると、ノア回路ＮＯＲの出力は、入力表示デ
ータＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベ
ルとなる。
ーレベルのときは、入力表示データＩ−ＤＡＴＡは、反
転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転さ
れるため、そのままスイッチング回路ＳＷ１のゲートに
入力する。それに対して、レジスタ有効信号ＲＥがハイ
レベルとなると、ノア回路ＮＯＲの出力は、入力表示デ
ータＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベ
ルとなる。
【００６７】従って、図１０に示すように、例えば、時
刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電
圧Ｖｔに等しいハイレベルＨとする。時刻ｔ９におい
て、従来は、波線で示すように、入力表示データが変化
したとすると、本実施形態においては、そのとき、レジ
スタ有効信号ＲＥをハイレベルとすることにより、実線
で示すように、終端電圧Ｖｔに等しいハイレベルＨを維
持するようにしている。スイッチング回路ＳＷ１がオフ
のときは、伝送線路Ｌに駆動電流が流れないため、消費
電力を低減することができる。
刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電
圧Ｖｔに等しいハイレベルＨとする。時刻ｔ９におい
て、従来は、波線で示すように、入力表示データが変化
したとすると、本実施形態においては、そのとき、レジ
スタ有効信号ＲＥをハイレベルとすることにより、実線
で示すように、終端電圧Ｖｔに等しいハイレベルＨを維
持するようにしている。スイッチング回路ＳＷ１がオフ
のときは、伝送線路Ｌに駆動電流が流れないため、消費
電力を低減することができる。
【００６８】ここで、図１１を用いて、本実施形態によ
り伝送される表示データの一例について説明する。図１
１（Ａ）は、伝送クロックＣＬＫを示しており、図１１
（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４
ビットの入力表示データＩ−ＤＡＴＡを示している。即
ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ
２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データ
Ｉ−ＤＡＴＡとして、「色１」，「色１」，色１」，
「色１」，「色２」，…が、図２及び図３に示した保持
回路１１０に順次入力する。
り伝送される表示データの一例について説明する。図１
１（Ａ）は、伝送クロックＣＬＫを示しており、図１１
（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４
ビットの入力表示データＩ−ＤＡＴＡを示している。即
ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ
２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データ
Ｉ−ＤＡＴＡとして、「色１」，「色１」，色１」，
「色１」，「色２」，…が、図２及び図３に示した保持
回路１１０に順次入力する。
【００６９】時刻ｔ１では、図１１（Ｄ）に示すよう
に、図３のレジスタＳＲ０に「色１」が保持され、図２
に示したデータＲＤ０は「色１」となる。
に、図３のレジスタＳＲ０に「色１」が保持され、図２
に示したデータＲＤ０は「色１」となる。
【００７０】次に、時刻ｔ２に、「色１」の入力表示デ
ータが保持回路１１０に入力すると、図２に示した比較
器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴ
Ａが一致するため、ハイレベルの一致信号ＡＧ０を出力
する。従って、ＯＲ回路１３０が出力する選択信号ＳＥ
Ｌはハイレベルとなり、図３に示した選択回路ＳＬ０，
…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出
力Ｑを選択する。その結果、図１１（Ｄ）の時刻ｔ２に
示すように、レジスタＳＲ０の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図１１
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０００」となるため、出力回路１６０Ｂからは
「０００」出力される。このエンコードデータは、レジ
スタＳＲ０を示すものであるため、図１１（Ｅ）に示す
ように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、図９に示した出力回路１６０
Ａのスイッチング回路ＳＷ１はオフとなるため、図１１
（Ｄ）に示すように、ハイレベルＨを出力する。時刻ｔ
３，ｔ４の動作は、時刻ｔ２と同様である。
ータが保持回路１１０に入力すると、図２に示した比較
器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴ
Ａが一致するため、ハイレベルの一致信号ＡＧ０を出力
する。従って、ＯＲ回路１３０が出力する選択信号ＳＥ
Ｌはハイレベルとなり、図３に示した選択回路ＳＬ０，
…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出
力Ｑを選択する。その結果、図１１（Ｄ）の時刻ｔ２に
示すように、レジスタＳＲ０の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図１１
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０００」となるため、出力回路１６０Ｂからは
「０００」出力される。このエンコードデータは、レジ
スタＳＲ０を示すものであるため、図１１（Ｅ）に示す
ように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、図９に示した出力回路１６０
Ａのスイッチング回路ＳＷ１はオフとなるため、図１１
（Ｄ）に示すように、ハイレベルＨを出力する。時刻ｔ
３，ｔ４の動作は、時刻ｔ２と同様である。
【００７１】時刻ｔ５において、入力表示データＩ−Ｄ
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
１１（Ｄ）に示すように、レジスタＳＲ０には「色２」
が保持され、図１１（Ｅ）に示すように、レジスタＳＲ
１には「色１」がレジスタＳＲ０からシフトして保持さ
れる。
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
１１（Ｄ）に示すように、レジスタＳＲ０には「色２」
が保持され、図１１（Ｅ）に示すように、レジスタＳＲ
１には「色１」がレジスタＳＲ０からシフトして保持さ
れる。
【００７２】時刻ｔ６〜ｔ８においては、図１１（Ｂ）
に示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
に示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
【００７３】次に、時刻ｔ９において、「色２」の入力
表示データが保持回路１１０に入力すると、時刻ｔ９に
おいては、レジスタＳＲ３に「色２」が保持されてい
る。従って、図２に示した比較器ＣＰ３は、データＲＤ
３と入力表示データＩ−ＤＡＴＡがともに「色２」で一
致するため、ハイレベルの一致信号ＡＧ３を出力する。
従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハ
イレベルとなり、図３に示した選択回路ＳＬ０，…，Ｓ
Ｌ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを
選択する。その結果、時刻ｔ８におけるレジスタＳＲ０
〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥ
Ｌがハイレベルとなると、図１１（Ｃ）に示すように、
レジスタ有効信号ＲＥがハイレベルとなる。従って、選
択回路１５０は、ラッチ回路１４０の出力を選択する。
ここで、エンコーダ１２０の出力は、「０１１」となる
ため、出力回路１６０Ｂからは「１１１」が出力され
る。このエンコードデータは、レジスタＳＲ３を示すも
のであるため、図１１（Ｅ）に示すように、「Ｒｅｇ
３」を示すデータが出力回路１６０Ｂから出力されるこ
とになる。また、レジスタ有効信号ＲＥがハイレベルと
なると、出力回路１６０Ａのスイッチング回路ＳＷ１は
オフとなるため、図１１（Ｄ）に示すように、ハイレベ
ルＨを出力する。
表示データが保持回路１１０に入力すると、時刻ｔ９に
おいては、レジスタＳＲ３に「色２」が保持されてい
る。従って、図２に示した比較器ＣＰ３は、データＲＤ
３と入力表示データＩ−ＤＡＴＡがともに「色２」で一
致するため、ハイレベルの一致信号ＡＧ３を出力する。
従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハ
イレベルとなり、図３に示した選択回路ＳＬ０，…，Ｓ
Ｌ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを
選択する。その結果、時刻ｔ８におけるレジスタＳＲ０
〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥ
Ｌがハイレベルとなると、図１１（Ｃ）に示すように、
レジスタ有効信号ＲＥがハイレベルとなる。従って、選
択回路１５０は、ラッチ回路１４０の出力を選択する。
ここで、エンコーダ１２０の出力は、「０１１」となる
ため、出力回路１６０Ｂからは「１１１」が出力され
る。このエンコードデータは、レジスタＳＲ３を示すも
のであるため、図１１（Ｅ）に示すように、「Ｒｅｇ
３」を示すデータが出力回路１６０Ｂから出力されるこ
とになる。また、レジスタ有効信号ＲＥがハイレベルと
なると、出力回路１６０Ａのスイッチング回路ＳＷ１は
オフとなるため、図１１（Ｄ）に示すように、ハイレベ
ルＨを出力する。
【００７４】時刻ｔ１０では「色３」が、時刻ｔ１１で
は「色４」というように、時刻ｔ１４までは、既に保持
回路１１０に保持されているものと同じ入力表示データ
Ｉ−ＤＡＴＡが入力するため、そのときの動作は、時刻
ｔ９と同様である。但し、保持されているレジスタの位
置が異なるため、図１１（Ｅ）に示すように、それぞれ
のレジスタ位置を示す３ビットデータが出力される。
は「色４」というように、時刻ｔ１４までは、既に保持
回路１１０に保持されているものと同じ入力表示データ
Ｉ−ＤＡＴＡが入力するため、そのときの動作は、時刻
ｔ９と同様である。但し、保持されているレジスタの位
置が異なるため、図１１（Ｅ）に示すように、それぞれ
のレジスタ位置を示す３ビットデータが出力される。
【００７５】即ち、図１１（Ｄ），（Ｅ）に示すよう
に、入力表示データＩ−ＤＡＴＡが保持回路１１０に保
持されているデータと同じ場合（図１１の時刻ｔ２，ｔ
３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ
１４）においては、図１１（Ｄ）に示す２１ビットデー
タはハイレベルの出力となり、３ビットデータを用い
て、表示データを伝送することができる。即ち、２４ビ
ットの表示データの伝送を３ビットで行うものである。
に、入力表示データＩ−ＤＡＴＡが保持回路１１０に保
持されているデータと同じ場合（図１１の時刻ｔ２，ｔ
３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ
１４）においては、図１１（Ｄ）に示す２１ビットデー
タはハイレベルの出力となり、３ビットデータを用い
て、表示データを伝送することができる。即ち、２４ビ
ットの表示データの伝送を３ビットで行うものである。
【００７６】次に、図１２を用いて、本実施形態による
液晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０
Ｃ，２２０Ｄの構成及び動作について説明する。出力回
路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッ
チング回路ＳＷ１から構成されている。スイッチング回
路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ
０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続さ
れ、ソースは接地電位ＧＮＤに接続されている。なお、
終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧であ
る。
液晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０
Ｃ，２２０Ｄの構成及び動作について説明する。出力回
路１６０Ｂ，１６０Ｃ，１６０Ｄは、ＣＭＯＳのスイッ
チング回路ＳＷ１から構成されている。スイッチング回
路ＳＷ１のドレインは、伝送線路ＬのインピーダンスＺ
０及び終端抵抗Ｒｔを介して、終端電圧Ｖｔに接続さ
れ、ソースは接地電位ＧＮＤに接続されている。なお、
終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧であ
る。
【００７７】また、入力回路２２０Ｂ、２２０Ｃ，２２
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，
ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されてい
る。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定
電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッ
チング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと
接地電位ＧＮＤの間に直列接続されている。スイッチン
グ回路ＳＷ３のゲートの反転入力には伝送表示データＴ
−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲート
の反転入力には参照電圧Ｖｒｅｆが入力しており、スイ
ッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ
５，ＳＷ６とによって差動回路を構成している。
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，
ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されてい
る。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、定
電流源Ｉと接地電位ＧＮＤの間に直列接続され、スイッ
チング回路ＳＷ５，ＳＷ６は、それぞれ、定電流源Ｉと
接地電位ＧＮＤの間に直列接続されている。スイッチン
グ回路ＳＷ３のゲートの反転入力には伝送表示データＴ
−ＤＡＴＡが入力し、スイッチング回路ＳＷ５のゲート
の反転入力には参照電圧Ｖｒｅｆが入力しており、スイ
ッチング回路ＳＷ３，ＳＷ４と、スイッチング回路ＳＷ
５，ＳＷ６とによって差動回路を構成している。
【００７８】スイッチング回路ＳＷ１のゲート入力が、
ローレベルのとき、スイッチング回路ＳＷ１はオフとな
り、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、
終端電圧Ｖｔに等しくなる。また、スイッチング回路Ｓ
Ｗ１のゲート入力が、ハイレベルになると、スイッチン
グ回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝
送線路Ｌの電位は、終端電圧Ｖｔから終端抵抗Ｒｔの電
圧ドロップ分低い電圧となる。
ローレベルのとき、スイッチング回路ＳＷ１はオフとな
り、伝送線路Ｌに電流は流れず、伝送線路Ｌの電位は、
終端電圧Ｖｔに等しくなる。また、スイッチング回路Ｓ
Ｗ１のゲート入力が、ハイレベルになると、スイッチン
グ回路ＳＷ１はオンして、伝送線路Ｌに電流が流れ、伝
送線路Ｌの電位は、終端電圧Ｖｔから終端抵抗Ｒｔの電
圧ドロップ分低い電圧となる。
【００７９】以上説明したように、本実施形態によれ
ば、出力回路としてオープンドレイン回路を用い、線路
は終端抵抗により終端し、入力回路としては差動回路を
用いる構成として、入力表示データがローレベルとなる
ことにより、伝送線路に駆動電流が流れて電力消費する
ような場合でも、前と同じ表示データを伝送する際に、
２１ビットはハイレベルとして、３ビットを用いてエン
コードされた表示データの情報を伝送するようにするこ
とにより、データ伝送回路及び液晶表示装置の消費電力
を低減することができる。
ば、出力回路としてオープンドレイン回路を用い、線路
は終端抵抗により終端し、入力回路としては差動回路を
用いる構成として、入力表示データがローレベルとなる
ことにより、伝送線路に駆動電流が流れて電力消費する
ような場合でも、前と同じ表示データを伝送する際に、
２１ビットはハイレベルとして、３ビットを用いてエン
コードされた表示データの情報を伝送するようにするこ
とにより、データ伝送回路及び液晶表示装置の消費電力
を低減することができる。
【００８０】次に、図１３〜図１６を用いて、本発明の
第３の実施形態データ転送回路を用いた液晶表示装置の
構成及び動作について説明する。なお、本実施形態によ
る液晶表示装置の全体構成は、図１に示したものと同様
であり、液晶表示装置のデータ伝送回路に用いるトラン
シーバ回路１００の構成は、図２に示したものと同様で
あり、トランシーバ回路１００に用いる保持回路１１０
の構成についても、図３に示したものと同様である。ま
た、本実施形態による液晶表示装置のデータ伝送回路に
用いるレシーバ回路２００の構成についても、図５に示
したものと同様である。
第３の実施形態データ転送回路を用いた液晶表示装置の
構成及び動作について説明する。なお、本実施形態によ
る液晶表示装置の全体構成は、図１に示したものと同様
であり、液晶表示装置のデータ伝送回路に用いるトラン
シーバ回路１００の構成は、図２に示したものと同様で
あり、トランシーバ回路１００に用いる保持回路１１０
の構成についても、図３に示したものと同様である。ま
た、本実施形態による液晶表示装置のデータ伝送回路に
用いるレシーバ回路２００の構成についても、図５に示
したものと同様である。
【００８１】本実施形態においては、特に、出力回路１
６０及び入力回路２２０の構成が異なるものとであり、
この点について、図１３〜図１６を用いて説明する。本
実施形態においては、出力回路として、プッシュプル回
路とし、線路は終端抵抗により終端し、入力回路として
は差動回路を用いていることにより、高速動作を可能に
している。
６０及び入力回路２２０の構成が異なるものとであり、
この点について、図１３〜図１６を用いて説明する。本
実施形態においては、出力回路として、プッシュプル回
路とし、線路は終端抵抗により終端し、入力回路として
は差動回路を用いていることにより、高速動作を可能に
している。
【００８２】ここで、図１３及び図１４を用いて、本実
施形態による液晶表示装置のデータ伝送回路に用いる出
力回路１６０Ａと入力回路２２０Ａの構成及び動作につ
いて説明する。出力回路１６０Ａは、ＣＭＯＳのスイッ
チング回路ＳＷ１，ＳＷ２と、反転回路ＩＮＶと、ノア
回路ＮＯＲと、オア回路ＯＲによって構成されている。
スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと
接地電位ＧＮＤの間に直列接続されている。入力表示デ
ータＩ−ＤＡＴＡは、反転回路ＩＮＶを介してノア回路
ＮＯＲの一方の入力端子に入力するとともに、オア回路
ＯＲの一方の入力端子に入力する。レジスタ有効信号Ｒ
Ｅは、ノア回路ＮＯＲ及びオア回路ＯＲの他方の入力端
子に入力している。ノア回路ＮＯＲの出力は、スイッチ
ング回路ＳＷ２のゲートに入力し、オア回路ＯＲの出力
は、スイッチング回路ＳＷ１のゲートに入力する。
施形態による液晶表示装置のデータ伝送回路に用いる出
力回路１６０Ａと入力回路２２０Ａの構成及び動作につ
いて説明する。出力回路１６０Ａは、ＣＭＯＳのスイッ
チング回路ＳＷ１，ＳＷ２と、反転回路ＩＮＶと、ノア
回路ＮＯＲと、オア回路ＯＲによって構成されている。
スイッチング回路ＳＷ１，ＳＷ２は、電源電圧Ｖｃｃと
接地電位ＧＮＤの間に直列接続されている。入力表示デ
ータＩ−ＤＡＴＡは、反転回路ＩＮＶを介してノア回路
ＮＯＲの一方の入力端子に入力するとともに、オア回路
ＯＲの一方の入力端子に入力する。レジスタ有効信号Ｒ
Ｅは、ノア回路ＮＯＲ及びオア回路ＯＲの他方の入力端
子に入力している。ノア回路ＮＯＲの出力は、スイッチ
ング回路ＳＷ２のゲートに入力し、オア回路ＯＲの出力
は、スイッチング回路ＳＷ１のゲートに入力する。
【００８３】伝送線路Ｌは、終端抵抗Ｒｔを介して、終
端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、
電源電圧Ｖｃｃよりも低い電圧である。
端電圧Ｖｔに接続されている。なお、終端電圧Ｖｔは、
電源電圧Ｖｃｃよりも低い電圧である。
【００８４】また、入力回路２２０Ａは、ＣＭＯＳのス
イッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定
電流源Ｉによって構成されている。スイッチング回路Ｓ
Ｗ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源
Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ
６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直
列接続されている。スイッチング回路ＳＷ４のゲートに
は伝送表示データＴ−ＤＡＴＡが入力し、スイッチング
回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、
スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路
ＳＷ５，ＳＷ６とによって差動回路を構成している。
イッチング回路ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６と、定
電流源Ｉによって構成されている。スイッチング回路Ｓ
Ｗ３，ＳＷ４は、それぞれ、電源電圧Ｖｃｃと定電流源
Ｉの間に直列接続され、スイッチング回路ＳＷ５，ＳＷ
６は、それぞれ、電源電圧Ｖｃｃと定電流源Ｉの間に直
列接続されている。スイッチング回路ＳＷ４のゲートに
は伝送表示データＴ−ＤＡＴＡが入力し、スイッチング
回路ＳＷ６のゲートには終端電圧Ｖｔが入力しており、
スイッチング回路ＳＷ３，ＳＷ４と、スイッチング回路
ＳＷ５，ＳＷ６とによって差動回路を構成している。
【００８５】スイッチング回路ＳＷ１がオンで、スイッ
チング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝
送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に
電流が流れるため、伝送線路Ｌの電位は、図１４の時刻
ｔｍに示すように、終端電圧Ｖｔより終端抵抗分高い電
圧となる。また、スイッチング回路ＳＷ１がオフで、ス
イッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから
終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方
向に電流が流れるため、伝送線路Ｌの電位は、図１４の
時刻ｔｍ＋１に示すように、終端電圧Ｖｔより終端抵抗
分低い電圧となる。
チング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝
送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に
電流が流れるため、伝送線路Ｌの電位は、図１４の時刻
ｔｍに示すように、終端電圧Ｖｔより終端抵抗分高い電
圧となる。また、スイッチング回路ＳＷ１がオフで、ス
イッチング回路ＳＷ２がオンすると、終端電圧Ｖｔから
終端抵抗Ｒｔ及び伝送線路Ｌを介して接地電位ＧＮＤ方
向に電流が流れるため、伝送線路Ｌの電位は、図１４の
時刻ｔｍ＋１に示すように、終端電圧Ｖｔより終端抵抗
分低い電圧となる。
【００８６】さらに、本実施形態においては、スイッチ
ング回路ＳＷ１及びスイッチング回路ＳＷ２が共にオフ
するようにしており、このとき、伝送線路Ｌには電流が
流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔと等し
くなるようにしている。
ング回路ＳＷ１及びスイッチング回路ＳＷ２が共にオフ
するようにしており、このとき、伝送線路Ｌには電流が
流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔと等し
くなるようにしている。
【００８７】図９において、レジスタ有効信号ＲＥがロ
ーレベルのときは、入力表示データＩ−ＤＡＴＡは、反
転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転さ
れるため、そのままスイッチング回路ＳＷ２のゲートに
入力するとともに、スイッチング回路ＳＷ１には、反転
入力する。それに対して、レジスタ有効信号ＲＥがハイ
レベルとなると、ノア回路ＮＯＲの出力は、入力表示デ
ータＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベ
ルとなり、オア回路ＯＲの出力はハイレベルとなるた
め、スイッチング回路ＳＷ１，ＳＷ２は、ともにオフと
なる。
ーレベルのときは、入力表示データＩ−ＤＡＴＡは、反
転回路ＩＮＶで反転された後、ノア回路ＮＯＲで反転さ
れるため、そのままスイッチング回路ＳＷ２のゲートに
入力するとともに、スイッチング回路ＳＷ１には、反転
入力する。それに対して、レジスタ有効信号ＲＥがハイ
レベルとなると、ノア回路ＮＯＲの出力は、入力表示デ
ータＩ−ＤＡＴＡのレベルに拘わらず、常に、ローレベ
ルとなり、オア回路ＯＲの出力はハイレベルとなるた
め、スイッチング回路ＳＷ１，ＳＷ２は、ともにオフと
なる。
【００８８】従って、図１４に示すように、例えば、時
刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電
圧Ｖｔよりも高いハイレベルＨとする。時刻ｔ９におい
て、従来は、波線で示すように、入力表示データが変化
したとすると、本実施形態においては、そのとき、レジ
スタ有効信号ＲＥをハイレベルとすることにより、実線
で示すように、終端電圧Ｖｔに等しい電圧とするように
している。スイッチング回路ＳＷ１，ＳＷ２がオフのと
きは、伝送線路Ｌに駆動電流が流れないため、消費電力
を低減することができる。
刻ｔ８において、伝送表示データＴ−ＤＡＴＡが終端電
圧Ｖｔよりも高いハイレベルＨとする。時刻ｔ９におい
て、従来は、波線で示すように、入力表示データが変化
したとすると、本実施形態においては、そのとき、レジ
スタ有効信号ＲＥをハイレベルとすることにより、実線
で示すように、終端電圧Ｖｔに等しい電圧とするように
している。スイッチング回路ＳＷ１，ＳＷ２がオフのと
きは、伝送線路Ｌに駆動電流が流れないため、消費電力
を低減することができる。
【００８９】ここで、図１５を用いて、本実施形態によ
り伝送される表示データの一例について説明する。図１
５（Ａ）は、伝送クロックＣＬＫを示しており、図１５
（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４
ビットの入力表示データＩ−ＤＡＴＡを示している。即
ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ
２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データ
Ｉ−ＤＡＴＡとして、「色１」，「色１」，色１」，
「色１」，「色２」，…が、図２及び図３に示した保持
回路１１０に順次入力する。
り伝送される表示データの一例について説明する。図１
５（Ａ）は、伝送クロックＣＬＫを示しており、図１５
（Ｂ）は、伝送クロックＣＬＫに同期して入力する２４
ビットの入力表示データＩ−ＤＡＴＡを示している。即
ち、伝送クロックＣＬＫのタイミングｔ０，ｔ１，ｔ
２，ｔ３，ｔ４，ｔ５，…に同期して、入力表示データ
Ｉ−ＤＡＴＡとして、「色１」，「色１」，色１」，
「色１」，「色２」，…が、図２及び図３に示した保持
回路１１０に順次入力する。
【００９０】時刻ｔ１では、図１５（Ｄ）に示すよう
に、図３のレジスタＳＲ０に「色１」が保持され、図２
に示したデータＲＤ０は「色１」となる。
に、図３のレジスタＳＲ０に「色１」が保持され、図２
に示したデータＲＤ０は「色１」となる。
【００９１】次に、時刻ｔ２に、「色１」の入力表示デ
ータが保持回路１１０に入力すると、図２に示した比較
器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴ
Ａが一致するため、ハイレベルの一致信号ＡＧ０を出力
する。従って、ＯＲ回路１３０が出力する選択信号ＳＥ
Ｌはハイレベルとなり、図３に示した選択回路ＳＬ０，
…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出
力Ｑを選択する。その結果、図１５（Ｄ）の時刻ｔ２に
示すように、レジスタＳＲ０の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図１５
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０００」となるため、出力回路１６０Ｂからは
「０００」出力される。このエンコードデータは、レジ
スタＳＲ０を示すものであるため、図１５（Ｅ）に示す
ように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、図１３に示した出力回路１６
０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるた
め、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終
端電圧Ｖｔとなる。時刻ｔ３，ｔ４の動作は、時刻ｔ２
と同様である。
ータが保持回路１１０に入力すると、図２に示した比較
器ＣＰ０は、データＲＤ０と入力表示データＩ−ＤＡＴ
Ａが一致するため、ハイレベルの一致信号ＡＧ０を出力
する。従って、ＯＲ回路１３０が出力する選択信号ＳＥ
Ｌはハイレベルとなり、図３に示した選択回路ＳＬ０，
…，ＳＬ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出
力Ｑを選択する。その結果、図１５（Ｄ）の時刻ｔ２に
示すように、レジスタＳＲ０の保持内容は維持される。
また、選択信号ＳＥＬがハイレベルとなると、図１５
（Ｃ）に示すように、レジスタ有効信号ＲＥがハイレベ
ルとなる。従って、選択回路１５０は、ラッチ回路１４
０の出力を選択する。ここで、エンコーダ１２０の出力
は、「０００」となるため、出力回路１６０Ｂからは
「０００」出力される。このエンコードデータは、レジ
スタＳＲ０を示すものであるため、図１５（Ｅ）に示す
ように、「Ｒｅｇ０」を示すデータが出力回路１６０Ｂ
から出力されることになる。また、レジスタ有効信号Ｒ
Ｅがハイレベルとなると、図１３に示した出力回路１６
０Ａのスイッチング回路ＳＷ１，ＳＷ２はオフとなるた
め、図１５（Ｄ）に示すように、伝送線路Ｌの電圧は終
端電圧Ｖｔとなる。時刻ｔ３，ｔ４の動作は、時刻ｔ２
と同様である。
【００９２】時刻ｔ５において、入力表示データＩ−Ｄ
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
１５（Ｄ）に示すように、レジスタＳＲ０には「色２」
が保持され、図１５（Ｅ）に示すように、レジスタＳＲ
１には「色１」がレジスタＳＲ０からシフトして保持さ
れる。
ＡＴＡとして、「色２」が保持回路１１０に入力する
と、図２に示した比較器ＣＰ０の出力はローレベルとな
るため、ＯＲ回路１３０が出力する選択信号ＳＥＬは、
ローレベルとなる。従って、図３に示した選択回路ＳＬ
０は、入力データＩ−ＤＡＴＡを選択し、また、選択回
路ＳＬ１は、レジスタＳＲ０の出力を選択するため、図
１５（Ｄ）に示すように、レジスタＳＲ０には「色２」
が保持され、図１５（Ｅ）に示すように、レジスタＳＲ
１には「色１」がレジスタＳＲ０からシフトして保持さ
れる。
【００９３】時刻ｔ６〜ｔ８においては、図１５（Ｂ）
に示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
に示すように、入力表示データＩ−ＤＡＴＡは、順次、
「色３」，「色４」，「色５」と変化するため、時刻ｔ
５に説明した動作と同様にして、レジスタＳＲ０，ＳＲ
１，ＳＲ２，ＳＲ３，ＳＲ４は順次シフトレジスタとし
て動作して、時刻ｔ８においては、それぞれ、「色
５」，「色４」，「色３」，「色２」，「色１」が保持
される。
【００９４】次に、時刻ｔ９において、「色２」の入力
表示データが保持回路１１０に入力すると、時刻ｔ９に
おいては、レジスタＳＲ３に「色２」が保持されてい
る。従って、図２に示した比較器ＣＰ３は、データＲＤ
３と入力表示データＩ−ＤＡＴＡがともに「色２」で一
致するため、ハイレベルの一致信号ＡＧ３を出力する。
従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハ
イレベルとなり、図３に示した選択回路ＳＬ０，…，Ｓ
Ｌ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを
選択する。その結果、時刻ｔ８におけるレジスタＳＲ０
〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥ
Ｌがハイレベルとなると、図１５（Ｃ）に示すように、
レジスタ有効信号ＲＥがハイレベルとなる。従って、選
択回路１５０は、ラッチ回路１４０の出力を選択する。
ここで、エンコーダ１２０の出力は、「０１１」となる
ため、出力回路１６０Ｂからは「１１１」が出力され
る。このエンコードデータは、レジスタＳＲ３を示すも
のであるため、図１５（Ｅ）に示すように、「Ｒｅｇ
３」を示すデータが出力回路１６０Ｂから出力されるこ
とになる。また、レジスタ有効信号ＲＥがハイレベルと
なると、図１３に示した出力回路１６０Ａのスイッチン
グ回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）
に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとな
る。
表示データが保持回路１１０に入力すると、時刻ｔ９に
おいては、レジスタＳＲ３に「色２」が保持されてい
る。従って、図２に示した比較器ＣＰ３は、データＲＤ
３と入力表示データＩ−ＤＡＴＡがともに「色２」で一
致するため、ハイレベルの一致信号ＡＧ３を出力する。
従って、ＯＲ回路１３０が出力する選択信号ＳＥＬはハ
イレベルとなり、図３に示した選択回路ＳＬ０，…，Ｓ
Ｌ７をそれぞれレジスタＳＲ０，…，ＳＲ７の出力Ｑを
選択する。その結果、時刻ｔ８におけるレジスタＳＲ０
〜ＳＲ４の保持内容は維持される。また、選択信号ＳＥ
Ｌがハイレベルとなると、図１５（Ｃ）に示すように、
レジスタ有効信号ＲＥがハイレベルとなる。従って、選
択回路１５０は、ラッチ回路１４０の出力を選択する。
ここで、エンコーダ１２０の出力は、「０１１」となる
ため、出力回路１６０Ｂからは「１１１」が出力され
る。このエンコードデータは、レジスタＳＲ３を示すも
のであるため、図１５（Ｅ）に示すように、「Ｒｅｇ
３」を示すデータが出力回路１６０Ｂから出力されるこ
とになる。また、レジスタ有効信号ＲＥがハイレベルと
なると、図１３に示した出力回路１６０Ａのスイッチン
グ回路ＳＷ１，ＳＷ２はオフとなるため、図１５（Ｄ）
に示すように、伝送線路Ｌの電圧は終端電圧Ｖｔとな
る。
【００９５】時刻ｔ１０では「色３」が、時刻ｔ１１で
は「色４」というように、時刻ｔ１４までは、既に保持
回路１１０に保持されているものと同じ入力表示データ
Ｉ−ＤＡＴＡが入力するため、そのときの動作は、時刻
ｔ９と同様である。但し、保持されているレジスタの位
置が異なるため、図１５（Ｅ）に示すように、それぞれ
のレジスタ位置を示す３ビットデータが出力される。
は「色４」というように、時刻ｔ１４までは、既に保持
回路１１０に保持されているものと同じ入力表示データ
Ｉ−ＤＡＴＡが入力するため、そのときの動作は、時刻
ｔ９と同様である。但し、保持されているレジスタの位
置が異なるため、図１５（Ｅ）に示すように、それぞれ
のレジスタ位置を示す３ビットデータが出力される。
【００９６】即ち、図１５（Ｄ），（Ｅ）に示すよう
に、入力表示データＩ−ＤＡＴＡが保持回路１１０に保
持されているデータと同じ場合（図１５の時刻ｔ２，ｔ
３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ
１４）においては、図１５（Ｄ）に示す２１ビットデー
タは終端電圧ＶＴの出力となり、３ビットデータを用い
て、表示データを伝送することができる。即ち、２４ビ
ットの表示データの伝送を３ビットで行うものである。
に、入力表示データＩ−ＤＡＴＡが保持回路１１０に保
持されているデータと同じ場合（図１５の時刻ｔ２，ｔ
３，ｔ４，ｔ９，ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ
１４）においては、図１５（Ｄ）に示す２１ビットデー
タは終端電圧ＶＴの出力となり、３ビットデータを用い
て、表示データを伝送することができる。即ち、２４ビ
ットの表示データの伝送を３ビットで行うものである。
【００９７】次に、図１６を用いて、本実施形態による
液晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０
Ｃ，２２０Ｄの構成及び動作について説明する。
液晶表示装置のデータ伝送回路に用いる出力回路１６０
Ｂ，１６０Ｃ，１６０Ｄと入力回路２２０Ｂ、２２０
Ｃ，２２０Ｄの構成及び動作について説明する。
【００９８】出力回路１６０Ａ，１６０Ｃ，１６０Ｄ
は、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２によっ
て構成されている。スイッチング回路ＳＷ１，ＳＷ２
は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続さ
れている。入力表示データＩ−ＤＡＴＡは、スイッチン
グ回路ＳＷ２のゲート及び、スイッチング回路ＳＷ１の
ゲートの反転入力に入力する。伝送線路Ｌは、終端抵抗
Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、
終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧であ
る。
は、ＣＭＯＳのスイッチング回路ＳＷ１，ＳＷ２によっ
て構成されている。スイッチング回路ＳＷ１，ＳＷ２
は、電源電圧Ｖｃｃと接地電位ＧＮＤの間に直列接続さ
れている。入力表示データＩ−ＤＡＴＡは、スイッチン
グ回路ＳＷ２のゲート及び、スイッチング回路ＳＷ１の
ゲートの反転入力に入力する。伝送線路Ｌは、終端抵抗
Ｒｔを介して、終端電圧Ｖｔに接続されている。なお、
終端電圧Ｖｔは、電源電圧Ｖｃｃよりも低い電圧であ
る。
【００９９】また、入力回路２２０Ｂ、２２０Ｃ，２２
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，
ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されてい
る。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電
源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッ
チング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃ
ｃと定電流源Ｉの間に直列接続されている。スイッチン
グ回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡ
が入力し、スイッチング回路ＳＷ６のゲートには終端電
圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ
４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動
回路を構成している。
０Ｄは、ＣＭＯＳのスイッチング回路ＳＷ３，ＳＷ４，
ＳＷ５，ＳＷ６と、定電流源Ｉによって構成されてい
る。スイッチング回路ＳＷ３，ＳＷ４は、それぞれ、電
源電圧Ｖｃｃと定電流源Ｉの間に直列接続され、スイッ
チング回路ＳＷ５，ＳＷ６は、それぞれ、電源電圧Ｖｃ
ｃと定電流源Ｉの間に直列接続されている。スイッチン
グ回路ＳＷ４のゲートには伝送表示データＴ−ＤＡＴＡ
が入力し、スイッチング回路ＳＷ６のゲートには終端電
圧Ｖｔが入力しており、スイッチング回路ＳＷ３，ＳＷ
４と、スイッチング回路ＳＷ５，ＳＷ６とによって差動
回路を構成している。
【０１００】スイッチング回路ＳＷ１がオンで、スイッ
チング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝
送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に
電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔ
より終端抵抗分高い電圧となる。また、スイッチング回
路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンする
と、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介
して接地電位ＧＮＤ方向に電流が流れるため、伝送線路
Ｌの電位は、終端電圧Ｖｔより終端抵抗分低い電圧とな
る。
チング回路ＳＷ２がオフすると、電源電圧Ｖｃｃから伝
送線路Ｌ及び終端抵抗Ｒｔを介して終端電圧Ｖｔ方向に
電流が流れるため、伝送線路Ｌの電位は、終端電圧Ｖｔ
より終端抵抗分高い電圧となる。また、スイッチング回
路ＳＷ１がオフで、スイッチング回路ＳＷ２がオンする
と、終端電圧Ｖｔから終端抵抗Ｒｔ及び伝送線路Ｌを介
して接地電位ＧＮＤ方向に電流が流れるため、伝送線路
Ｌの電位は、終端電圧Ｖｔより終端抵抗分低い電圧とな
る。
【０１０１】以上説明したように、本実施形態によれ
ば、出力回路としてプッシュプル回路を用い、線路は終
端抵抗により終端し、入力回路としては差動回路を用い
る構成として、入力表示データがハイレベル若しくはロ
ーレベルとなることにより、伝送線路に駆動電流が流れ
て電力消費するような場合でも、前と同じ表示データを
伝送する際に、２１ビットは終端電圧レベルとして、３
ビットを用いてエンコードされた表示データの情報を伝
送するようにすることにより、データ伝送回路及び液晶
表示装置の消費電力を低減することができる。
ば、出力回路としてプッシュプル回路を用い、線路は終
端抵抗により終端し、入力回路としては差動回路を用い
る構成として、入力表示データがハイレベル若しくはロ
ーレベルとなることにより、伝送線路に駆動電流が流れ
て電力消費するような場合でも、前と同じ表示データを
伝送する際に、２１ビットは終端電圧レベルとして、３
ビットを用いてエンコードされた表示データの情報を伝
送するようにすることにより、データ伝送回路及び液晶
表示装置の消費電力を低減することができる。
【０１０２】なお、以上の各実施形態では、シフトレジ
スタの段数を８段にして説明を行ったが、段数はこの限
りではなく消費電力が最小となるよう設定可能である。
また、以上の各実施形態では、液晶コントローラと液晶
ドライバ間のデータ伝送について説明を行ったが、この
限りではなく、表示データをシリアルに伝送するトラン
シーバ回路、レシーバ回路に適応可能である。
スタの段数を８段にして説明を行ったが、段数はこの限
りではなく消費電力が最小となるよう設定可能である。
また、以上の各実施形態では、液晶コントローラと液晶
ドライバ間のデータ伝送について説明を行ったが、この
限りではなく、表示データをシリアルに伝送するトラン
シーバ回路、レシーバ回路に適応可能である。
【０１０３】
【発明の効果】本発明によれば、データ伝送回路及び液
晶表示装置の消費電力を低減することができる。
晶表示装置の消費電力を低減することができる。
【図１】本発明の一実施形態による液晶表示装置の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の一実施形態による液晶表示装置のデー
タ伝送回路に用いるトランシーバ回路の構成を示す回路
図である。
タ伝送回路に用いるトランシーバ回路の構成を示す回路
図である。
【図３】本発明の一実施形態による液晶表示装置のデー
タ伝送回路のトランシーバ回路に用いる保持回路の構成
を示す回路図である。
タ伝送回路のトランシーバ回路に用いる保持回路の構成
を示す回路図である。
【図４】本発明の一実施形態による液晶表示装置のデー
タ伝送回路のトランシーバ回路に用いる保持回路の動作
の説明図である。
タ伝送回路のトランシーバ回路に用いる保持回路の動作
の説明図である。
【図５】本発明の一実施形態による液晶表示装置のデー
タ伝送回路に用いるレシーバ回路の構成を示す回路図で
ある。
タ伝送回路に用いるレシーバ回路の構成を示す回路図で
ある。
【図６】本発明の一実施形態による液晶表示装置のデー
タ伝送回路に用いる出力回路と入力回路の構成を示す回
路図である。
タ伝送回路に用いる出力回路と入力回路の構成を示す回
路図である。
【図７】本発明の一実施形態による液晶表示装置のデー
タ伝送回路に用いる出力回路と入力回路の動作説明図で
ある。
タ伝送回路に用いる出力回路と入力回路の動作説明図で
ある。
【図８】本発明の一実施形態による液晶表示装置のデー
タ伝送回路に用いる出力回路と入力回路の構成を示す回
路図である。
タ伝送回路に用いる出力回路と入力回路の構成を示す回
路図である。
【図９】本発明の第２の実施形態による液晶表示装置の
データ伝送回路に用いる出力回路と入力回路の構成を示
す回路図である。
データ伝送回路に用いる出力回路と入力回路の構成を示
す回路図である。
【図１０】本発明の第２の実施形態による液晶表示装置
のデータ伝送回路に用いる出力回路と入力回路の動作説
明図である。
のデータ伝送回路に用いる出力回路と入力回路の動作説
明図である。
【図１１】本発明の第２の実施形態による液晶表示装置
のデータ伝送回路のトランシーバ回路に用いる保持回路
の動作の説明図である。
のデータ伝送回路のトランシーバ回路に用いる保持回路
の動作の説明図である。
【図１２】本発明の第２の実施形態による液晶表示装置
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
【図１３】本発明の第３の実施形態による液晶表示装置
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
【図１４】本発明の第３の実施形態による液晶表示装置
のデータ伝送回路に用いる出力回路と入力回路の動作説
明図である。
のデータ伝送回路に用いる出力回路と入力回路の動作説
明図である。
【図１５】本発明の第３の実施形態による液晶表示装置
のデータ伝送回路のトランシーバ回路に用いる保持回路
の動作の説明図である。
のデータ伝送回路のトランシーバ回路に用いる保持回路
の動作の説明図である。
【図１６】本発明の第３の実施形態による液晶表示装置
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
のデータ伝送回路に用いる出力回路と入力回路の構成を
示す回路図である。
１００…トランシーバ回路
１１０，２１０…保持回路
１６０…出力回路
２００…レシーバ回路
２２０…入力回路
１０００…液晶コントローラ
２０００…データドライバ
３０００…走査ドライバ
４０００…液晶パネル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 恒川 悟
東京都小平市上水本町五丁目20番地１号
株式会社 日立製作所 半導体事業部
内
(72)発明者 輿 博文
千葉県茂原市早野3300番地 株式会社
日立製作所 電子デバイス事業部内
(72)発明者 比嘉 淳裕
神奈川県横浜市戸塚区吉田町292番地
株式会社 日立画像情報システム内
(56)参考文献 特開 平８−179740（ＪＰ，Ａ)
特開 平８−95686（ＪＰ，Ａ)
特開 平11−327712（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G06F 3/00
H04N 5/66 - 5/74
Claims (8)
- 【請求項１】伝送線路により接続されたトランシーバ回
路とレシーバ回路を有し、このトランシーバ回路からレ
シーバ回路にｎビット（ｎは自然数）のパラレルデータ
を伝送するデータ伝送回路において、 上記トランシーバ回路は、２ｍ個（ｍ＜ｎの自然数）以
下の複数個のデータを保持する第１の保持回路と、 （ｎ−ｍ）ビットのパラレルデータを出力する第１の出
力回路と、 ｍビットのデータを出力する第２の出力回路とを備え、 上記保持回路に保持されたデータと異なるデータを上記
伝送線路から伝送する際には、上記第１及び第２の出力
回路を用いて、ｎビットのデータを上記伝送線路に出力
し、 上記保持回路に保持されたデータと同じデータを上記伝
送線路から伝送する際には、上記保持回路の保持場所を
示すデータを上記第２の出力回路から出力するととも
に、 上記レシーバ回路は、上記第１の保持回路に保持された
データと同じデータを保持する第２の保持回路を備え、 上記第２の保持回路に保持場所を示すデータが伝送され
ると、上記第２の保持回路に保持されたデータを用いて
伝送されたデータを復号することを特徴とするデータ伝
送回路。 - 【請求項２】請求項１記載のデータ伝送回路において、 上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、 上記第１の出力回路は、入力したデータを保持するラッ
チ回路を備えており、上記保持回路に保持されたデータ
と同じデータを上記伝送線路から伝送する際には、上記
第１の出力回路は、上記ラッチ回路に保持されたデータ
を用いて、前の表示データを維持することを特徴とする
データ伝送回路。 - 【請求項３】請求項１記載のデータ伝送回路において、 上記第１及び第２の出力回路は、オープンドレイン回路
であり、 上記伝送線路は、終端抵抗を介して終端電圧に接続され
ており、 上記第１の出力回路は、上記保持回路に保持されたデー
タと同じデータを上記伝送線路から伝送する際には、ハ
イレベルの出力を出力することを特徴とするデータ伝送
回路。 - 【請求項４】請求項１記載のデータ伝送回路において、 上記第１及び第２の出力回路は、プッシュプル回路であ
り、 上記伝送線路は、終端抵抗を介して終端電圧に接続され
ており、 上記第１の出力回路は、上記保持回路に保持されたデー
タと同じデータを上記伝送線路から伝送する際には、終
端電圧レベルの出力を出力することを特徴とするデータ
伝送回路。 - 【請求項５】トランシーバ回路を有する液晶コントロー
ラと、 この液晶コントローラと伝送線路を介して接続されると
ともに、伝送線路を介して伝送されたｎビット（ｎは自
然数）のパラレル表示データを受信するレシーバ回路を
有するデータドライバと、 このデータドライバによって受信された表示データを表
示する液晶パネルを有する液晶表示装置において、 上記トランシーバ回路は、２ｍ個（ｍ＜ｎの自然数）以
下の複数個のデータを保持する第１の保持回路と、 （ｎ−ｍ）ビットのパラレルデータを出力する第１の出
力回路と、 ｍビットのデータを出力する第２の出力回路とを備え、 上記保持回路に保持されたデータと異なるデータを上記
伝送線路から伝送する際には、上記第１及び第２の出力
回路を用いて、ｎビットのデータを上記伝送線路に出力
し、 上記保持回路に保持されたデータと同じデータを上記伝
送線路から伝送する際には、上記保持回路の保持場所を
示すデータを上記第２の出力回路から出力するととも
に、 上記レシーバ回路は、上記第１の保持回路に保持された
データと同じデータを保持する第２の保持回路を備え、 上記第２の保持回路に保持場所を示すデータが伝送され
ると、上記第２の保持回路に保持されたデータを用いて
伝送されたデータを復号することを特徴とする液晶表示
装置。 - 【請求項６】請求項５記載の液晶表示装置において、 上記第１及び第２の出力回路は、電源電圧の電圧振幅に
よりデータを伝送する出力回路であり、 上記第１の出力回路は、入力したデータを保持するラッ
チ回路を備えており、上記保持回路に保持されたデータ
と同じデータを上記伝送線路から伝送する際には、上記
第１の出力回路は、上記ラッチ回路に保持されたデータ
を用いて、前の表示データを維持することを特徴とする
液晶表示装置。 - 【請求項７】請求項５記載の液晶表示装置において、 上記第１及び第２の出力回路は、オープンドレイン回路
であり、 上記伝送線路は、終端抵抗を介して終端電圧に接続され
ており、 上記第１の出力回路は、上記保持回路に保持されたデー
タと同じデータを上記伝送線路から伝送する際には、ハ
イレベルの出力を出力することを特徴とする液晶表示装
置。 - 【請求項８】請求項５記載の液晶表示装置において、 上記第１及び第２の出力回路は、プッシュプル回路であ
り、 上記伝送線路は、終端抵抗を介して終端電圧に接続され
ており、 上記第１の出力回路は、上記保持回路に保持されたデー
タと同じデータを上記伝送線路から伝送する際には、終
端電圧レベルの出力を出力することを特徴とする液晶表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28026298A JP3481868B2 (ja) | 1998-10-01 | 1998-10-01 | データ伝送回路及び液晶表示装置 |
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