JPH09139075A

JPH09139075A - Ｄｒａｍアレイ

Info

Publication number: JPH09139075A
Application number: JP7283849A
Authority: JP
Inventors: Toshio Sunanaga; 登志男砂永; Koji Hosokawa; 浩二細川
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1997-05-27
Anticipated expiration: 2015-10-31
Also published as: JP3277108B2; KR100247723B1; KR970023401A; US5732042A; TW297899B

Abstract

(57)【要約】【課題】ＤＲＡＭの高速化のためにＲＡＳアクセス時間
及びデータ転送速度を同時に高速化する。【解決の手段】セルマトリクス部１のワードライン、ビ
ットラインにそれぞれに接続される行デコーダ手段２と
列デコーダ手段３とを有し、列デコーダ手段３は所定の
ビットラインを出力バスに接続する複数のビットスイッ
チ４４、４６と、所定数のビットラインの単位であるビ
ットラインのグループ３２毎に一つ設けられたデータビ
ットを格納するためのローカルラッチ３６とを具備する
ＤＲＡＭアレイからなる。ビットスイッチは階層構造を
有し、ビットラインと出力バスとの接続は直列に接続さ
れた二つのビットスイッチを介してなされるからデータ
ライン５２、５６の負荷容量低減できる。それぞれのロ
ーカルラッチ３６内のデータは所定の順序でローカルバ
ッファ７４に直列的に格納され速いバースト転送が可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明はダイナミックラン
ダムアクセスメモリ（以下ＤＲＡＭという）においてデ
ータアクセス速度を向上するための技術に係わる。

【０００２】

【従来技術】ＤＲＡＭセルは一つのスイッチングトラン
ジスタと一つの容量で構成されており、その構成の簡単
さゆえにチップ上の消費面積が少なく、安価なメモリセ
ルとして多方面で活用されている。

【０００３】複数のＤＲＡＭセルで構成されたアレイを
以下ＤＲＡＭアレイというが、ＤＲＡＭアレイの欠点は
アクセス速度が速くないという点である。特に、メイン
メモリに使用される場合、マイクロプロセッサの演算速
度の上昇に対してＤＲＡＭアレイのアクセス速度が比較
的小さいことによるミスマッチ（両者の速度の格差）が
大きな問題となっている。このミスマッチを埋めるため
に様々な方法が考案されてきた。

【０００４】これらの方法は大きく以下の二つに分類す
ることができる。（１）ＤＲＡＭアレイはメモリセルの行列で構成されて
いるが、最初に特定の行全体をアクセスする（ＲＡＳア
クセス）。このＲＡＳアクセス時間は数サイクルという
比較的長時間を従来要していたが、このＲＡＳアクセス
時間を短縮する。（２）ページモードのようにデータの
出力を連続して行うようにしてデータ出力速度を向上す
る。

【０００５】前者の例としてはハイスピードＤＲＡＭ
（ＨＳＤＲＡＭ）と呼ばれるものがある。これはＲＡＳ
アクセス時間を２０ｎｓレベルに向上するものである
が、これを達成するために従来の仕様のＤＲＡＭとの互
換性を失したり、ダイ寸法の大型化を余儀なくされたり
している。さらに、ＨＳＤＲＡＭはＢｉＣＭＯＳテクノ
ロジーを用いているためプロセスコストが高い等の欠点
がある。

【０００６】一方、後者の例としてはシンクロノスＤＲ
ＡＭなどがある。これはマイクロプロセッサを制御する
ためのクロックと同一のクロックをデータバーストに際
して利用することによって最小のコストの増大で最大の
データ転送速度を得るものである。ＲＡＭＢＵＳＤＲ
ＡＭ（ＲＤＲＡＭ）はこれをより積極的に導入し、２５
０ＭＨｚクロックの昇端と降端との両方を利用して５０
０ＭＨｚのデータ転送を可能ならしめる。しかし、この
方式では消費電力が大きく、ダイ寸法が大きく、回路設
計が複雑となる。

【０００７】このように、前者を改善する例は後者につ
いて何等注意を払わず、また、後者を改善する例は前者
については何等注意を払わないというのが従来の技術の
動向であった。すなわち、（１）ＲＡＳアクセスの高速
化と（２）データ転送速度の高速化とを両立する試みは
ほとんどなされていない。これは、これらの方式の開発
が独自に進められた結果、これらの方式が相互に相容れ
ない設計によってその目的を追求しているためである。

【０００８】前述したようにＤＲＡＭにおいてはその消
費面積が小さいことによる低コストが大きな魅力であ
る。製品の改良についてはこの低消費面積であるという
点を維持しなければいくら高いアクセス速度を実現して
も実用的ではない。ＨＳＤＲＡＭにおいてはパイプライ
ン方式の導入、２ビットプリフェッチなどの方法により
これを維持してきた。しかし、パイプライン方式におい
ては列アドレスデコーダからＩ／Ｏバッファまでのすべ
ての回路ブロックがクロックの動作に応じてオンになる
ので、その消費電力は極めて大きい。また、２ビットプ
リフェッチ方式においてはかかる問題は少ないが、その
代わりに、バースト転送を行っている間は２クロックご
とにしか、インタラプトを受け付けることができない。
このことは使用上の柔軟性に欠け、結果的に動作の遅延
につながる。

【０００９】図１に従来技術によるＤＲＡＭのメモリセ
ルアレイ、センス回路等を示す。メモリセルアレイ１は
典型的には２５６ｘ２５６のセルマトリックス状をなし
ており、行アドレスをデコードするための行アドレスデ
コーダ２と列アドレスをデコードするための列アドレス
デコーダ９とがセンスアンプ３を介して接続される。行
アドレスデコーダ２によって特定の行アドレスが指定さ
れると、指定された行に含まれる全てのビット信号がセ
ンスアンプで増幅を受け保持される。列アドレスデコー
ダ９は２５６本のビットセレクトライン１０に接続され
ており、ビットセレクトライン１０がオンされるとスイ
ッチ５を介してビットライン６とデータライン７が接続
される。これによって、センスアンプ３に保持された特
定の行に係わるデータのうち、列アドレスデコーダ９で
デコードされた特定の列アドレスに係わるデータがデー
タライン７を介してＩ／Ｏセンスアンプ８に転送されて
増幅を受ける。このように２段に渡って増幅を受けるの
は、センスアンプ３だけでは駆動力不足であるという理
由である。

【００１０】ところで、データライン７には示すように
２５６個のスイッチの作用をなすＭＯＳＦＥＴが接続さ
れているから、データライン７は通常１．８ｐＦ程度の
大きな負荷容量を有する。従って、ビットスイッチ５を
オンした瞬間にデータライン７の大きな負荷によって電
位が反転する現象が生じる。この負荷をドライブするの
はセンスアンプ３の小さなトランジスタだから、この反
転現象によって誤動作を生じさせないためにはビットラ
イン６が完全にＶｄｄまたはＧｎｄ側にスイングした後
であることが必要となる。

【００１１】図２にこの様子を示す。ビットライン６は
概略１０ｎｓの時点１６でスイングを開始しており、そ
の後、約１５ｎｓかけてＶｄｄまたはＧｎｄ側に振れて
いる。略２７ｎｓの時点１８でセンスアンプ３により増
幅を受けた後に、ビットスイッチを４２ｎｓの時点１９
でオンにすると、４０〜４５ｎｓで観察されるようにビ
ットラインの反転現象２０が生じる。この反転現象は上
述したようにデータライン７に接続された２５６個のＭ
ＯＳＦＥＴによる大きな負荷容量に基づくものである。
図２においてはビットラインが十分にＧｎｄ側に振れた
後でビットスイッチをオンにしているからデータ読み取
りの誤動作は生じていない。しかし、このように大きな
反転現象２０によりデータの誤動作を生じる可能性は十
分にある。このような誤動作は、例えば、反転により電
位がプレチャージ電圧を越えた瞬間にデータＩ／Ｏライ
ンを読めば０データを１と誤認識することによって生じ
る。従って、ビットスイッチ５のオンはセンスアンプ３
がビットライン上の電位を完全にラッチしてビットライ
ン６が十分にＶｄｄまたはＧｎｄ側にスイングした後で
ないとできない。このことはＲＡＳアクセスに時間がか
かることを意味する。

【００１２】もう一つの問題はビットライン６がスイン
グを開始した時点１６とセンスアンプ３がラッチを始め
る時点１８との間の時間差である。この間の時間は現在
では１５ｎｓ程度必要とされているが、この時間もＲＡ
Ｓアクセスの遅延に対して無視できない影響がある。し
かし、ビットライン６が十分にスイングしないうちにセ
ンスアンプ３による増幅を開始することはできない。こ
れは、センスアンプにはトランジスタ、ビットライン、
などの構成部品のバラツキに伴うオフセットがあり、こ
のオフセットによる電圧よりもさらに大きな電位差がビ
ットライン間に発生してからでないとセンスアンプは誤
動作してしまうことがあるためである。正常に動作する
ためにはビットラインがプリチャージ電圧から１５０ｍ
Ｖくらいの変動を生じことが必要である。

【００１３】

【発明が解決しようとする課題】ＤＲＡＭの高速化を図
るためには従来のようにＲＡＳアクセス時間の高速化、
または、データ転送速度の高速化を別々に企画していた
のでは限界がある。本願発明では、この両者を融合し、
一つのデザインで実現をすることを可能ならしめ、もっ
て、ＤＲＡＭの一層の高速化を図ることを目的とする。

【００１４】ＲＡＳアクセスの短縮を図るには上述した
ようになるべく早いタイミングでビットスイッチをオン
できるようにする必要がある。そして、これを妨げる一
つの要因はデータラインに付加された大きな容量によ
る、ビットスイッチをオンにした瞬間のデータラインの
反転であった。従って、データラインの反転を最小限に
抑えるべくデータラインに接続されるＭＯＳＦＥＴの数
を減少させる必要がある。

【００１５】また、ＲＡＳアクセスの遅延に対して影響
するもう一つの要素はビットラインのスイングが始まっ
てからセンス増幅を開始できるまでの時間である。セン
スアンプによる増幅はスイングの電圧幅が一定値以上に
ならないとできないから、短時間でビットラインが一定
の電圧幅をスイングするようなプリチャージ方式を検討
すべきである。

【００１６】さらに、これらの課題を解決することによ
って速いＲＡＳアクセスによって得られたデータビット
を高速でバースト転送するための方式を確立する必要が
ある。このバースト転送のための方式は速いＲＡＳアク
セスを得るための方式と整合的でなければならない。

【００１７】

【課題を解決するための手段】本願発明のこれらの課題
は、直交するワードラインとビットラインとの交点に一
つづつのＤＲＡＭセルが接続されるセルマトリクス部を
有するＤＲＡＭセルであって、ワードラインに接続され
る行デコーダ手段と、ビットライン毎に接続されるセン
スアンプと、センスアンプに接続される列デコーダ手段
とを含んでおり、列デコーダ手段が供給された列アドレ
スに係わる所定のビットラインを出力バスに接続する複
数のビットスイッチと、所定数のビットラインの単位で
あるビットラインのグループ毎（一つのマトリクスに二
つ以上存在する）に一つ設けられたデータビットを格納
するためのローカルラッチとを具備するＤＲＡＭアレイ
によって解決できる。特に、ビットスイッチは階層構造
を有しており、この結果、ビットラインと出力バスとの
接続は直列に接続された二つ以上のビットスイッチを介
してなされることが本願発明の特徴である。このような
ビットスイッチの構造をとることによってデータライン
の負荷容量が従来に比べて著しく低減できるから、ビッ
トスイッチによるデータラインとビットラインとの接続
の際に反転現象を防止できる。

【００１８】また、各ビットラインのグループに係わる
それぞれのローカルラッチに格納されたデータは所定の
順序をもってローカルバッファ内に直列的に転送・格納
される。ローカルバッファにデータを所定の順序によっ
て直列に格納した後はローカルバッファからの速いバー
スト転送が保障される。

【００１９】さらに、予めデータライン及びビットライ
ンを最高電位又は最低電位のいずれかに保持したままで
ビットライン上に現れるデータに基づく電位の変動をセ
ンスアンプで増幅することが本願発明に係わるＤＲＡＭ
アレイの動作方法における特徴である。例えば、ビット
スイッチがＮＭＯＳで構成されているときはデータライ
ンとビットラインを最高電位であるＶｄｄにプリチャー
ジしておく。すると、データに基づくビットライン上の
電位の変動が速く、また、ビットスイッチのゲートがＶ
ｄｄに保持されていてもビットライン上の電位が一定値
以上の間はスイッチは導通しないからセンスアンプの動
作とビットスイッチの開けるタイミングに対して細かい
配慮が不要となる。そのために、上述した反転現象の防
止と相まって一層速いＲＡＳアクセスが可能となる。

【００２０】

【発明の実施の形態】図３に本願発明によるＤＲＡＭセ
ルアレイのブロック図を示す。ここで、図１と同一の要
素については同一の番号で示す。メモリアレイは例えば
２５６ｘ２５６個のセルマトリクス１で構成されており
行アドレスデコーダ２がワードラインに、列アドレスデ
コーダ（図示せず）がセンスアンプ３と回路群３０を介
してビットラインに接続されている。２５６本のビット
ラインはそれぞれ３２本づつのグループに分割され、一
つのブロック３２（斜線部）を構成するから合計８つの
ブロックが存在することになる。好ましい実施例によれ
ば一つのブロック３２に含まれる３２本のビットライン
は列アドレスの最後の５桁でアドレスすることができ
る。それぞれの回路群３０はビットスイッチ３４、ロー
カルラッチ３６、及び、選択スイッチ３８が直列に連結
されて構成されている。一つのビットスイッチ３４はそ
れぞれのブロック３２の３２本のビットライン（図示せ
ず）の各々に接続されている。このビットスイッチ３４
の機能はビットラインを導通／遮断することによってビ
ットラインを介してセンスアンプ３とデータラインとを
接続する機能を有するという点で従来技術と同様であ
る。ローカルラッチ３６はそれぞれのブロック３２毎に
好ましくは一つ設けられている。ローカルラッチ３６に
は各ブロック３２からの出力データ一つが格納される。
このように、ビットライン上に表れたデータはそのまま
データラインに接続されるのではなく、各ブロックに一
つづつ設けられたローカルラッチ３６に一旦格納された
後、各ローカルラッチ３６を選択する選択スイッチ３８
によって選択されて読み出しバス７０上に表れる。従っ
て、データラインに接続される負荷は８個のＭＯＳＦＥ
Ｔのみとなるから、従来技術（データライン上に２５６
個のＭＯＳＦＥＴが接続される）に比べて負荷容量が大
幅に軽減可能となる。データラインの負荷容量を低減す
ることが本願発明の目的の一つであり、これによって、
ＲＡＳアクセス時間を大幅に短縮できる可能性について
はすでに述べたところである。

【００２１】図４に本願発明の要部である一つのブロッ
ク３２についての回路群３０を中心とした部分をより詳
細に示す。なお、図４には図３には示しきれなかった要
素が付加されていることに注意すべきである。ビットス
イッチ３４はメモリセル側にセンスアンプ３が接続さ
れ、もう一方の側にローカルラッチ３６が接続されてい
る。そして、センスアンプ３側から順に、第一のデコー
ドライン４３、これに対応する第一のビットスイッチ群
４４、それぞれのビットラインに対応する第一のデータ
ライン５２、プリチャージ電圧を供給するかどうかを制
御するプリチャージ選択線４０、プリチャージ選択用ス
イッチ５４、プリチャージ電圧を供給するプリチャージ
線４８、第二のデコードライン４５、これに対応する第
二のビットスイッチ群４６、第二のデータライン５６と
接続され、書込バス６０に至る。センスアンプ３はそれ
ぞれのビットライン毎に接続されている。従って、一つ
のブロック３２中には３２個のセンスアンプが並列に接
続されている。好ましい実施例では、一つのブロックは
さらに４つのサブブロック４２に分割される。従って、
この実施例では一つのサブブロック４２は８本のビット
ラインの束として構成されている。

【００２２】ビットスイッチは直列的に２段階から構成
される。第一のビットスイッチ群４４はそれぞれのビッ
トライン毎に設けられるから一つのサブブロック４２に
は第一のビットスイッチ群に含まれるビットスイッチが
８つ存在する。一つのサブブロック４２に含まれる８つ
のビットスイッチは第一のデコードライン４３によって
選択すべきかどうかが決定される。第一のデコードライ
ン４３に供給されるデコードアドレスは本実施例では列
アドレスＣＡの最後の３ビット（ビット５、６、７）を
用いる。ビットスイッチは実際はＭＯＳＦＥＴで構成さ
れ、８本のデコードラインのうちのそれぞれに一つづつ
接続されることによって、常に、列アドレスのビット
５、６、７に対応する一つのビットスイッチの選択が可
能となる。第二のビットスイッチ群４６と第二のデコー
ドライン４５の関係も第一のビットスイッチ群４４と第
一のデコードライン４３の関係と同じである。ただし、
第二のビットスイッチ群４６は一つのブロック３２に合
計４個しかないので、列アドレスビットの中位の２桁
（ビット３、４）を用いてアドレスされる。４つの第二
のビットスイッチ群はそれぞれのサブブロック４２に一
つづつ割り当てられる。従って、列アドレスビットの下
位５ビット（ビット３〜７）によって、第一のビットス
イッチ群、第二のビットスイッチ群とを介して一つのビ
ットラインが選択される。選択された結果、書き込みバ
ス６０上のデータは第一のデータライン５２及び第二の
データライン５６を介して所望のビットライン上にの
り、所望のセルに書き込まれる。また、読み出しの場合
は後に述べるように、セルから取り出されたデータはロ
ーカルラッチ３６に格納される。

【００２３】データの書込、読み出しを行うにはデータ
ラインとビットラインをプリチャージする必要がある。
本願発明ではＶｇｎｄとＶｄｄとの中間電位ではなく、
最高電位であるＶｄｄにデータラインとビットラインと
をプリチャージすることが一つの特徴である。プリチャ
ージ電圧Ｖｄｄはプリチャージ線４８に供給される。プ
リチャージ線４８の電位Ｖｄｄはプリチャージ選択用ス
イッチ５４を介して第一のデータライン５２に供給され
る。プリチャージ選択用スイッチ５４はプリチャージ選
択線４０によって駆動される。プリチャージは第二のデ
ータライン５６にも必要であるから、同時に、プリチャ
ージ選択線４０は第二のデータライン５６にプリチャー
ジ電圧Ｖｄｄを付与するスイッチとなる、別のプリチャ
ージ選択用スイッチ５８にも供給される。ビットライン
のプリチャージについては特に図示しないが、周知の回
路接続によって可能である。

【００２４】本願発明では以上のような原理でビットス
イッチを直列に２段に渡って構成し、特定の列アドレス
を選択する。書き込みにおいては、データは書き込みバ
ス６０上にあり、列アドレスを選択後書き込みイネーブ
ル６２をオンにすることによって、データがセルに書き
込まれる。

【００２５】次に読み出しの場合はデータは一旦ローカ
ルラッチ３６に格納される。ローカルラッチ３６はそれ
ぞれのブロック３２に一つづつ設けられる。ローカルラ
ッチ３６に格納されたデータは読み出しバス７０によっ
て出力される。読み出しイネーブル７２は書き込みイネ
ーブル６２にリンクしており、読み出し／書き込みいず
れか一つの状態を選択するようになる。また、読み出し
イネーブル７２は列アドレスの上位３ビット（ビット
０、１、２）によって活動するようになっており、これ
によって、ブロック間の選択が可能となる。

【００２６】なお、データの出力は読み出しバス７０に
ローカルバッファ７４をさらに設けて、一旦バッファ中
にデータを格納してからこれを行うことも可能である。
ローカルバッファ７４ではバースト転送を行うためにデ
ータのシリアル化がなされる。

【００２７】さて、本願発明ではデータラインの負荷容
量を低減することが一つの目的であった。この観点で、
本願発明を概観すると、図４に示したようにデータライ
ンは２段のゲートを含むデータラインを介してローカル
ラッチ３６に接続される。第１段では列アドレスのうち
の下位ビット５、６、７を用い８つのビットスイッチの
うちの一を指定し、第２段では列アドレスのうちの中位
ビット３、４を用い４つのビットスイッチのうちの一を
指定する。この方式によると、最終的に選択されたビッ
トラインがつながるデータラインの負荷は８ノード＋４
ノードの１２ノードとなる。これは、従来技術に係わる
２５６ノードはおろか、列アドレスによる選択を多段化
しないで直接３２このノードのうちの一つを選択する方
式を採用するよりも負荷をさらに低くできる。従来技術
では１．８ｐＦ程度と考えられるデータラインの負荷は
この方式によって０．０９ｐＦ程度になる。これは、ビ
ットライン自体の負荷よりもさらに低い値である。この
ように、データラインの負荷容量を極端に低減すること
によって、ビットスイッチをオンした瞬間のビットライ
ンの電圧の変化を最小限に抑え、早い時点でセンシング
を開始することを可能ならしめるものである。そして、
このことは本願発明がビットスイッチを複数のグループ
に分け、かつ、これを階層化したことによるものであ
る。

【００２８】本願発明の一つの特徴は最大値であるＶｄ
ｄにデータラインをプリチャージする点である。プリチ
ャージを行うための回路構成についての一例は図４にす
でに示した。Ｖｄｄにプリチャージを行うと、ビットス
イッチをオンにしたときのビットラインの電圧の初期変
動が中間電位にプリチャージしたときよりも速く、大き
くなる。これは、ＰＭＯＳに大きなオーバードライブ｜
Ｖｇｓ−Ｖｔ｜がかかるからである（但し、Ｖｇｓ：ゲ
ート・ソース間電圧、Ｖｔ：しきい値電圧とする）。つ
まり、ゲート電圧はＶｄｄから下がる方向にドライブさ
れるから、ソース電圧がＶｄｄに近いほどＶｇｓが大き
くなりより強力なオーバードライブになる。このソース
電圧がセルの読みだし時にはビットライン電圧になって
いるため、ビットラインのプリチャージがＶｄｄに近づ
くほどオーバードライブが大きくなる結果として大きな
電流が流せるとともに早くなる。プリチャージ線４８に
Ｖｄｄを付与して、プリチャージ選択線４０をオンにす
ると、各プリチャージ選択スイッチ５４、５８がオンと
なり、第一のデータライン５２及び第二のデータライン
５６がＶｄｄにプリチャージされる。この状態でセンス
アンプ３をオンにすると、第一のデコードライン４３及
び第二のデコードライン４５によって選択されたＭＯＳ
ＦＥＴに係わるビットラインのみがＶｄｄにチャージさ
れたデータラインとつながる。

【００２９】図５にこの動作を行ったときのビットライ
ン、ビットスイッチ、及び、読み出しバスに現れる電位
の挙動を時間との相関で表したものである。０〜１０ｎ
ｓの間ではビットラインはＶｄｄにチャージされてい
る。ビットライン上にはその後の時点８０よりデータに
応じて電位の変化が現れる。０状態と１状態でビットラ
イン上に現れる電位は異なるが、この差が一般には１５
０ｍｖ程度にならないとセンスアンプをオンすることは
できない。従来技術を示した図２において時点１８まで
センスアンプをオンしないのはこのためである。図５に
おいても、センスアンプをオンするに必要な電位差１５
０ｍＶについては同様であるが、この電位差に到達する
までに中間電位にプリチャージされた従来技術では略１
５ｎｓ程度かかっているのに対して、Ｖｄｄにプリチャ
ージされた本願発明では１０ｎｓ程度で十分である。従
って、それだけ早くセンスアンプをオンすることが可能
となる。

【００３０】アドレスに対応してデコードラインに電位
を付与してビットスイッチをオンにするとデータライン
とビットラインは接続される。しかし、図２に見るとお
り従来技術においてはこの際にデータラインの大きな負
荷により反転現象２０が生じるので、このデータライン
とビットラインの接続のタイミングはセンスアンプによ
って十分に電位の増幅が終了してから行う必要があっ
た。そのために従来技術においては時点１９までビット
スイッチをオンにすることができない結果、ビットライ
ンの最初の電位変動からデータラインとビットラインと
を接続するまでに３０ｎｓもの時間を要している。一
方、本願発明によればビットラインの負荷容量を著しく
低減しているので、ビットスイッチをオンにして、デー
タラインとビットラインとを接続しても電位の反転現象
を生じない。このことは図５に示されるように、センス
アンプをオンにした時点８２とほぼ同じタイミングでビ
ットスイッチをオンにできるということになる。ビット
スイッチをオンにした結果、データライン上にはビット
ライン上のデータに対応した電位の変動が観察される。
従来技術においてデータライン上の電位の変動までにビ
ットラインの電位変動が開始してから３５ｎｓかかるの
に対して、本願発明ではその約半分の１７ｎｓで読み出
しバス上の電位変動となって現れている。

【００３１】このように、本願発明の方式によれば極め
て高速でＤＲＡＭからデータの読み出しが可能となる。

【００３２】次にかかる本願発明の構成によるＤＲＡＭ
システムの動作について説明する。図４を参照すると読
み出し時においては書き込みイネーブル６２は低位に保
持され、書き込みバス６０がデータライン５６から切り
離される。このときに、読み出しイネーブル７２が高位
に保持され、かつ、全てのブロックセレクト信号９０が
初期的には低位に保持される結果、ローカルラッチ３６
を選択するスイッチ９２はｏｆｆとなる。第一のデータ
ライン５２、第二のデータライン５６、ビットラインは
センシングに先立ってプリチャージ線４０によってＶｄ
ｄにチャージされる（ビットラインについては図示しな
いが周知の方法によってセンスアンプ等によってプリチ
ャージされる）。しかし、このプリチャージはセンシン
グの前に行われるので、ビットスイッチ群４４、４６を
構成するＮＭＯＳはそのゲートがＶｄｄに保持されたと
しても導通しない。この非導通状態はビットラインの電
位がＶｄｄ−Ｖｔｈ（ＶｔｈはＮＭＯＳで構成されてい
るビットスイッチの閾値電位）以上である限り継続す
る。このことはＲＡＳアクセスを高速化するという本願
発明の目的を達成する上で重要である。なぜならば、ビ
ットライン上に読み出すべき信号が現れたとしてもビッ
トラインはセンスアンプが作動後その電位がＶｄｄ−Ｖ
ｔｈ以下にシフトしない限りデータラインと接続されな
いからである。

【００３３】第一のデータライン５２と第二のデータラ
イン５６との負荷容量は０．０９ｐＦでありビットライ
ンの負荷容量の０．３ｐＦに比べても小さいので、これ
らのデータラインは負荷容量の影響を受けることなく動
作することが可能である。その後、ローカルラッチ３６
に接続されたＰＭＯＳのゲート電圧が低位になり、ビッ
トライン上に現れたデータはローカルラッチ３６に格納
される。このローカルラッチ３６に対する格納までの動
作は一つのブロック３２に含まれる８つのローカルラッ
チ３６に対してすべて同時に、並列的に行われる。その
後、８つのローカルラッチ３６に格納されたデータはブ
ロックセレクト信号９０が指定されることによって、あ
らかじめ定められた順序でローカルバッファ７４に転送
される。この格納の順序はブロックセレクト信号９０を
供給するＣＰＵ等によって定められる。ローカルバッフ
ァ７４に所定の順序で格納されたデータはバースト転送
によって外部に出力される。

【００３４】この一連の動作によって本願発明によれば
（１）ＲＡＳアクセスの時間を短縮することが可能であ
り、かつ、（２）バースト転送による高速の連続データ
出力も可能となる。つまり、従来技術によって両立し得
なかった二つの高速化の手法を一つのシステムに統合す
ることに成功したのである。

【００３５】実際の読み出し動作においてはローカルラ
ッチ３６のＰＭＯＳのゲート電位はセンスアンプ３が活
動を開始し、かつ、これによってビットラインがＶｄｄ
−ＶｔｈになるまでＶｄｄに維持されているから、ビッ
トスイッチは読み出されるべき信号がビットライン上に
現れる前にはオンにされる必要がない。しかし、Ｖｔｈ
近傍におけるわずかなリーク電流を懸念してビットスイ
ッチはセンスアンプ３活動した直後（好ましくは５ｎｓ
以内）にオンになる。このように、基本的には従来技術
のようにビットスイッチをオンにするタイミングについ
て神経質になる必要がない、というのが本願発明の一つ
の特長である。（従来技術におけるＤＲＡＭにおいては
センスアンプが十分に作動してデータラインの負荷容量
に基づく反転現象が影響しない程度電位が駆動された後
でないとビットスイッチをオンにすることができなかっ
た。）

【００３６】このように、Ｖｄｄ電位にプリチャージを
行うという点、及び、データラインの負荷容量が低減さ
れたという点に基づいてＲＡＳアクセス時間は二つの理
由で短縮された。つまり、Ｖｄｄにプリチャージされた
ことによって、読み出されるべき信号によるビットライ
ン上の電位の変化が急峻になったこと、及び、この電位
の変化はセンスアンプが駆動された後にすぐにローカル
ラッチに伝達することが可能となったこと、である。

【００３７】なお、この実施例ではＰＭＯＳを用いたＤ
ＲＡＭセルについて説明を行った。しかし、当業者なら
ば本願発明の思想をＮＭＯＳを用いたＤＲＡＭセルに転
用することは容易である。たとえば、ビットスイッチを
ＰＭＯＳで構成し、ローカルラッチのスイッチをＮＭＯ
Ｓで構成し、ビットライン、データラインに係わるプリ
チャージ電位をＶｇｎｄにすればよい。

【００３８】本願発明に係わるＤＲＡＭシステムは半導
体ウエハ上の消費面積という点でも従来技術に係わるも
のに比べて優れたものである。従来技術におけるＤＲＡ
Ｍの列デコーダは２５６個のセルから一つを選択するも
のである。従って、これに必要とするＮＡＮＤトリーや
ビットスイッチドライバの消費面積は大きい。一方、本
願発明はデコードを２段階で行うので、最大のものでも
３２個のうちの一つを選択するという形式となる。本願
発明特有の構成要素として、ローカルラッチ、ローカル
ラッチのドライバ、ローカルバッファのブロックセレク
ト用の配線等となるが、ローカルラッチはそれぞれのブ
ロックに８つしかなく、ローカルバッファはそれぞれの
ブロックに一つしかない。さらに、これらの付加的な要
素はカラムのピッチに対して拘束されない。従って、こ
れらの付加的な要素がウエハの消費面積に大きな影響を
与えることはない。その結果、従来技術に係わるＤＲＡ
Ｍアレイに比べて８０〜９０％程度の消費面積で本願発
明に係わるＤＲＡＭアレイはインプリメント可能とな
る。このことは、コスト上大きな特長である。

【００３９】

【効果】２５６個のビットラインは３２個づつの８ブロ
ックに区分されており、それぞれのブロックごとにロー
カルラッチが設けられる。一つのブロックに含まれる８
つのローカルラッチに格納されたデータはその後のバー
スト転送の順序に整合する所定の順序でローカルバッフ
ァに転送される。この結果、バースト転送によってデー
タをきわめて高速に連続出力することが可能である。

【００４０】また、ビットラインは階層的なビットスイ
ッチによってデータラインに接続される。従って、一つ
のデータラインの接続されているビットスイッチ（ＭＯ
ＳＦＥＴ）の数が従来技術におけるビットスイッチの数
よりも大幅に減少している。従って、データラインの負
荷容量がきわめて小さく、ビットスイッチをオンした瞬
間のデータラインに現れる電位の反転現象がない。その
結果、早い段階でビットスイッチをオンにしてデータラ
インと接続して読み出すべきデータを得ることが可能で
あり、速いＲＡＳアクセスが可能となる。

【００４１】さらに、ビットラインがＶｄｄにチャージ
されている。この結果、読み出されるべきデータによる
ビットラインの電位変化が急峻となり、早いタイミング
でセンスアンプの動作を開始できる。なぜならば、デー
タラインもＶｄｄにプリチャージされているから、ビッ
トスイッチを構成するＮＭＯＳがビットラインとデータ
ラインとを接続するのはセンスアンプが動作を始め、か
つ、これによってビットラインの電位がＶｄｄ−Ｖｔｈ
以下になった以降だからである。この点も、速いＲＡＳ
アクセスを実現するに寄与する。

【００４２】また、本願発明によればウエハの消費面積
が小さくてすむ。従って、従来技術に係わるＤＲＡＭア
レイに比べても低価格で実現できる可能性が高い。

【００４３】以上のように、本願発明は従来技術に係わ
るＤＲＡＭアレイのコストを全く損なうことなく、
（１）ＲＡＳアクセスの高速化を達成し、（２）データ
転送の高速化を達成する。（１）と（２）との両立は従
来技術ではなし得なかったところである。その結果、き
わめて高速なＤＲＡＭアレイを提供することが可能とな
り、マイクロプロセッサの演算速度にも追従可能なＤＲ
ＡＭによるメインメモリの提供を実現するものである。

【図面の簡単な説明】

【図１】従来技術に係わるＤＲＡＭアレイである。

【図２】従来技術に係わるＤＲＡＭアレイのビットライ
ン等の電位の遷移図である。

【図３】本願発明によるＤＲＡＭアレイの概観図であ
る。

【図４】本願発明によるＤＲＡＭアレイの詳細な説明図
である。

【図５】本願発明によるＤＲＡＭアレイのビットライン
等の電位の遷移図である。

【符号の説明】

１ＤＲＡＭセルアレイ３センスアンプ２０反転現象３２ブロック３６ローカルラッチ４２サブブロック４３、４５デコードライン４４、４６ビットスイッチ群５２、５６データライン７０読み出しバス７４ローカルバッファ９０ブロックセレクト信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者細川浩二滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭアレイであって、直交するワードラインとビットラインとの交点に一つづ
つのＤＲＡＭセルが接続されるセルマトリクス部と、前記ワードラインに接続され、アクセスすべき行を選択
する行アドレスを供給する行デコーダ手段と、前記ビットライン毎に接続されるセンスアンプと、前記センスアンプに接続され、アクセスすべき列を選択
する列アドレスを供給する列デコーダ手段であって、供
給された前記列アドレスに係わる所定の前記ビットライ
ンを出力バスに接続する複数のビットスイッチを含む列
デコーダ手段と、を含み、前記ビットラインは二つ以上の、前記ビットラインの束
であるビットライングループで構成され、前記所定のビットラインと前記出力バスとの接続が直列
に接続された二つ以上の前記ビットスイッチを介してな
されることを特徴とするＤＲＡＭアレイ。
【請求項２】前記列デコーダ手段は前記ビットライング
ループ毎に一つ設けられたデータビットを格納するため
のローカルラッチに接続されていることを特徴とする、
請求項１のＤＲＡＭアレイ。
【請求項３】前記二つ以上の前記ビットライングループ
は前記ビットスイッチと前記ローカルラッチとを接続す
る少なくとも一つの第一のデータラインを共有すること
を特徴とする、請求項２のＤＲＡＭアレイ。
【請求項４】前記ビットライングループは複数のビット
ラインサブグループから構成され、前記複数のビットラ
インサブグループは前記ビットスイッチ同士を接続する
少なくとも一つの第二のデータラインを共有することを
特徴とする請求項３のＤＲＡＭアレイ。
【請求項５】前記第一のデータライン及び前記第二のデ
ータラインには前記ビットライングループ中に含まれる
前記ビットラインサブグループの数及び前記ビットライ
ンサブグループに含まれるビットラインの数のＭＯＳト
ランジスタスイッチがそれぞれ接続されている、請求項
４のＤＲＡＭアレイ。
【請求項６】前記ＭＯＳトランジスタスイッチはＮＭＯ
Ｓから構成されている、請求項５のＤＲＡＭアレイ。
【請求項７】前記第一のデータライン、前記第二のデー
タライン、前記ビットラインはこれらを最高電位にプリ
チャージするためのプリチャージ手段に接続されている
ことを特徴とする請求項６のＤＲＡＭアレイ。
【請求項８】前記ＭＯＳトランジスタスイッチはＰＭＯ
Ｓから構成されている、請求項５のＤＲＡＭアレイ。
【請求項９】前記第一のデータライン、前記第二のデー
タライン、前記ビットラインはこれらを最低電位にプリ
チャージするためのプリチャージ手段に接続されている
ことを特徴とする請求項８のＤＲＡＭアレイ。
【請求項１０】前記第一のデータラインには第一の数の
ビットスイッチが接続されており、前記第二のデータラ
インには第二の数のビットスイッチが接続されており、
それぞれのビットスイッチは供給された前記列アドレス
のビット列の一部を用いて特定される請求項４のＤＲＡ
Ｍアレイ。
【請求項１１】前記第一の数は４であり、前記第二の数
が８であることを特徴とする請求項１０のＤＲＡＭアレ
イ。
【請求項１２】前記第二の数のビットスイッチは供給さ
れた前記列アドレスの下位３ビットを用い、前記第一の
数のビットスイッチは前記下位３ビットに続く次の２ビ
ットを用いて特定される請求項１１のＤＲＡＭアレイ。
【請求項１３】前記ローカルラッチに格納されたそれぞ
れの前記ビットライングループに係わるデータ群を所定
の順序で直列的に格納するためのローカルバッファを具
備する請求項２のＤＲＡＭアレイ。
【請求項１４】前記出力バスは前記ローカルバッファに
格納されたデータをバースト出力する請求項１３のＤＲ
ＡＭアレイ。
【請求項１５】請求項４に係わるＤＲＡＭアレイの動作
方法であって、予め前記第一のデータライン、前記第二のデータライ
ン、前記ビットラインを最高電位又は最低電位のいずれ
かに保持したままで前記ビットライン上の電位の変動を
前記センスアンプで増幅することを特徴とするＤＲＡＭ
アレイの動作方法。
【請求項１６】前記ビットスイッチを前記センスアンプ
の動作開始後５ｎｓ以前にオンすることを特徴とする、
請求項１５のＤＲＡＭアレイの動作方法。
【請求項１７】前記ビットライン上の電位の変動開始
後、前記出力バス上にデータが現れるまでの時間が２０
ｎｓ以下である、請求項１５のＤＲＡＭアレイの動作方
法。