JP3084801B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Dram (AREA)
Description
し、特に複数のメモリセルに対する同時書き込みを半導
体メモリ装置内部で実現する技術に関する。
うに平行に配置された複数のワード線WL0〜WL3及び
これらと直交するように配列された複数のデジット線D
L1a,DL1b,DL2a,DL2bを含み、各々の交点には
1つおきにメモリセル503a〜503hが配置されてい
る。
用され、任意に選択された1本のワード線に接続された
メモリセルの情報が2本一組デジット線DL1a〜DL2b
のいずれか片方に現れ、メモリセルの情報に応じてデジ
ット線の電位が上昇もしくは下降する。この電位の上
昇、下降の度合はメモリセル503a〜503hの情報量
(この場合、蓄積されている電荷量)とデジット線DL
1a〜DL2bの浮遊容量により変化する。現在の製品では
電源電圧Sボルトに対して300〜600ミリボルト程
度である。この微少な電位変化を増幅してデジタル情報
として取り出すために正帰還型の差動増幅器(センスア
ンプ)504a〜504bを使用する。さらに差電位増幅
時に増幅速度の遅れ要因となるデジット線DL1a〜DL
2bの浮遊容量を切り離すための転送ゲート505、メモ
リセル503a〜503hへの情報のリストア時のピーク
電流を削減するためのフィードバック回路506が設け
られている。
ルの情報量の悪化がデジット電位の上昇時と下降時で異
なることにより生じる動作マージンのアンバランスを補
正するための基準電位補正容量507も設けられてい
る。
タイミング図である。まず待機状態ではワード線はすべ
て非選択状態で、デジット線DL1a〜DL2bはプリチャ
ージ電源線PGと接続されて、プリチャージ電位となっ
ている(t600)。ここでリフレッシュを行いたいワー
ド線のアドレス信号ADDが与えられて外部信号(RA
S(オーハ゛ーライン))をロウレベルにすることでリフレッシュ
動作が開始する(t601)。
し、デジット線DL1a〜DL2bをプリチャージ電源線と
切り離しフローティング状態とする(t602)。
レス情報に対応したワード線WL1が選択されると(t6
03)、メモリセル503C,503dがデジット線DL1
b,DL2bに接続されてデジット線の電位が上昇(図中
点線)、あるいは下降(同実線)する。このとき組とな
っている相手方のデジット線DL1a,DL2aの電位は変
化しないので、デジット線DL1aとDL1b、DL2aとD
L2b間に電位差を生じる(t604)。このときデジット
線DL1a〜DL2bとセンスアンプ504a,501bは転
送ゲート505を介して接続されており、差電位はその
ままセンスアンプ504a,504bに伝達される。また
差電位は前述した理由により電位が上昇する側の動作マ
ージンが悪化する傾向が強いので、メモリセル503
C,503dと接続されなかった相手方のデジット線DL
1a,DL2aの電位を基準電位制御線CLB,CLAで基
準電位補正容量507を制御して若干下げることで調整
する(t605)。
504bで増幅するが、この途中で転送ゲート505を
閉じ、デジット線DL1a〜DL2bをセンスアンプ504
a,504bから切り離すことにより、増幅動作を高速化
すると共に、フィードバック回路506により、メモリ
セル503C,503dへのリストアを開始する(t60
6)。
505と再び開き、センスアンプ504a,504bもメ
モリセル503C,503dへのリストアを行う(t60
7)。メモリセルのリストアが充分行われた時点で外部
信号(RAS(オーハ゛ーライン))をハイレベルに戻すと(t60
8)、ワード線WL1を非選択状態に戻してメモリセル5
03C,503dとデジット線DL1a〜DL2bを切り離し
(t609)、デジットのプリチャージを行い(t610)、
再び待機状態となる(t611)。
ト線容量を300fF、センスアンプ容量を100f
F、基準電位補正容量を3fFとすれば、時刻t204で
の電位差は電源電圧5Vで最大約170mV時刻t205
での基準電位補正量は約40mVである。
リ装置に対して計算機やその他のデジタル情報を処理す
る装置の情報処理量の増加に伴い、メモリ容量を増加す
る努力が続けられ、現時点で100万ないし400万程
度のメモリセルを有するものが製造されている。しかし
ながら半導体メモリ装置の処理速度の向上の度合はメモ
リ容量の増加の度合に比して低いのが一般的であり、こ
の結果、全メモリセルに対して書き込みを行うような場
合、例えば、メモリ装置製造時の信頼性評価、あるいは
デジタル情報処理装置に組み込まれた状態での電源投入
時の初期化処理等の時間が増大するため、製造コストの
増大やシステム性能の低下を招くという問題点があっ
た。
ルアレイと、該メモリセルアレイの複数の行にそれぞれ
接続された複数のワ−ド線と、メモリセルアレイの複数
の列にそれぞれ接続された複数のビット線対と、ビット
線対上の電圧差を増幅する複数のセンスアンプと、ビッ
ト線対とセンスアンプとの間に接続された転送ゲ−トと
転送ゲ−トとセンスアンプとの間に設けた各ビット線対
のうちの一方のビット線の電圧を変更する基準電位補正
回路とを備えた半導体メモリ装置において、上記基準電
位補正回路は基準電位制御回路で制御され、該基準電位
制御回路は半導体メモリ装置が所定のモ−ドに入ったこ
とを判別するモ−ド判定回路と、モ−ド判定回路から出
力されるフラグ信号の有無に応じて所定の制御情報また
はアドレス情報を出力する選択回路と、所定の制御情報
の出力されたときは上記基準電位補正回路をデ−タ設定
手段として機能させる制御部とを有することである。
御され、該基準電位制御回路は半導体メモリ装置が所定
のモードに入ったことを判別するモード判定回路と、モ
ード判定回路から出力されるフラグ信号の有無に応じて
所定の制御情報またはアドレス情報を出力する選択回路
と、所定の制御情報の出力されたときは上記基準電位補
正回路をデータ設定手段として機能させる制御部とを有
するようにしてもよい。
ゲートを閉にした状態で、基準電圧補正回路でビット線
対の一方のビット線の電圧を変更し、このようにして生
じた電圧差をセンスアンプで増幅すると、データ設定手
段として機能させられる。その後、転送ゲートを開にす
ると、差動増幅された電圧差はビット線対を介してワー
ド線で選択されたメモリセルに書き込まれる。
る。図1は本発明の一実施例に係る半導体メモリ装置を
示す回路図である。説明を簡単にするために前述した従
来例と同一構成部分には同一符号のみ付し、従来例との
相違点について説明する。図1において基準電位補正回
路107は転送ゲート505よりもセンスアンプ504
a,504b側に配置している。
波形図を図2に示す。本実施例では、転送ゲート505
を閉じる時刻(t201)がワード線WL1を選択する時刻
(t202)よりも早く、従来例とは順序が逆である。し
たがって選択されたメモリセル503C,503dの情報
はセンスアンプ504a,504bへは伝達されない。
補正回路107を動作させると(t203)、デジット線
容量が見えない分だけ補正作用が大きく効果を奏し、セ
ンスアンプ504a,504bが動作するのに充分な差電
位を得られる(t204)。
30fF、デジット線容量を300fF、センスアンプ
容量を100fF、基準電位補正容量を3fFとすれ
ば、時刻t204でのセンスアンプに与えられる電位差は
電源電圧5Vで約140mVになる。この基準電位補正
回路107で得られた大きな差電位もセンスアンプで増
幅し、フィードバック回路506を動作させた(t20
5)後に転送ゲート505を開き(t206)、メモリセル
503C,503dに情報をリストアする。したがって基
準電圧補正回路107は所定モード時にデータ設定手段
として機能する。
と同じく2系統に分かれており、メモリセル503a〜
503hにリストアしたい情報に応じて、センスアンプ
504a,504bに差電位を与えるように動作し、選択
されたワード線のアドレス情報とは無関係である。
規準電位制御回路300のブロック図である。従来と同
様の規準電位制御回路301のアドレス入力線302の
途中に選択回路303を挿入し、これを特定の入力信号
条件でフラグ信号MODEを出力するモード判定回路3
04により制御し、フラグ信号MODEが出力されてい
るときはアドレス以外のデータ(DIN)を規準電位制御
回路301に入力する。また、フラグ信号MODEが出
力されていないときは従来通りアドレス(ADD)が規準
電位制御回路(301)に入力する。
ート制御回路400のブロック図である。従来と同様の
転送ゲート制御回路401とは別に前述した前記フラグ
信号MODEが出力された時の転送制御信号波形を発生
する転送ゲート制御回路402と、これら回路401,
402をフラグ信号で切り換える選択回路403を用意
し、前述した新規及び従来の制御信号波形を出力できる
ようにしている。これにより、モード判定回路304が
フラグ信号MODEを出力しない限り従来と全く同じ動
作となる。しかしながら、フラグ信号MODEが出力さ
れると、規準電位補正回路107の回路の発生する差電
位をセンスアンプ504a,504bで増幅し、メモリセ
ル503a〜503hに供給することができる。
ジット線の規準電位補正回路を転送ゲートよりもセンス
アンプ側に配置し、第2に特定の信号入力条件でフラグ
信号を出力するモード判定回路及び該フラグ信号を受け
てアドレス以外の情報にしたがい規準電位補正回路を制
御する規準電位制御回路を設け、第3に前記フラグ信号
を受けて、前記転送ゲートの制御タイミングを変化させ
る転送ゲート制御回路を設けたことにより、選択ワード
線上のメモリセルに対して一度に書き込みができるの
で、約100万のメモリセルを有するメモリ装置では選
択ワード線上のメモリ線が約2000あり、数百倍以上
の書き込み性能を得られるという効果を有する。
ル周辺の回路規模は従来と変わらないので、本発明によ
る半導体メモリ装置のチップサイズへはほとんど影響が
ない。
ロック図である。
図である。
Claims (2)
- 【請求項1】メモリセルアレイと、該メモリセルアレイ
の複数の行にそれぞれ接続された複数のワ−ド線と、メ
モリセルアレイの複数の列にそれぞれ接続された複数の
ビット線対と、ビット線対上の電圧差を増幅する複数の
センスアンプと、ビット線対とセンスアンプとの間に接
続された転送ゲ−トと転送ゲ−トとセンスアンプとの間
に設けた各ビット線対のうちの一方のビット線の電圧を
変更する基準電位補正回路とを備えた半導体メモリ装置
において、上記基準電位補正回路は基準電位制御回路で
制御され、該基準電位制御回路は半導体メモリ装置が所
定のモ−ドに入ったことを判別するモ−ド判定回路と、
モ−ド判定回路から出力されるフラグ信号の有無に応じ
て所定の制御情報またはアドレス情報を出力する選択回
路と、所定の制御情報の出力されたときは上記基準電位
補正回路をデ−タ設定手段として機能させる制御部とを
有することを特徴とする半導体メモリ装置。 - 【請求項2】上記転送ゲ−トは転送ゲ−ト制御回路で選
択的に開閉し、転送ゲ−ト制御回路は上記フラグ信号の
有無に応じて転送ゲ−トを異なるタイミングで開閉させ
る請求項1記載の半導体メモリ装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03183104A JP3084801B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
EP92110737A EP0520450B1 (en) | 1991-06-27 | 1992-06-25 | Semiconductor memory device |
DE69223857T DE69223857T2 (de) | 1991-06-27 | 1992-06-25 | Halbleiterspeicher |
KR1019920011178A KR960013840B1 (ko) | 1991-06-27 | 1992-06-26 | 반도체 메모리 장치 |
US07/905,418 US5317539A (en) | 1991-06-27 | 1992-06-29 | Dynamic random access memory for video |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03183104A JP3084801B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH056655A JPH056655A (ja) | 1993-01-14 |
JP3084801B2 true JP3084801B2 (ja) | 2000-09-04 |
Family
ID=16129848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03183104A Expired - Lifetime JP3084801B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5317539A (ja) |
EP (1) | EP0520450B1 (ja) |
JP (1) | JP3084801B2 (ja) |
KR (1) | KR960013840B1 (ja) |
DE (1) | DE69223857T2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3277108B2 (ja) * | 1995-10-31 | 2002-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Dramアレイ |
KR100434552B1 (ko) * | 1997-08-21 | 2004-07-16 | 삼성전자주식회사 | 백금/탄소분말과그제조방법,및이를이용하여형성된촉매층을갖는연료전지 |
JP4000001B2 (ja) * | 2002-04-22 | 2007-10-31 | 松下電器産業株式会社 | クロック制御装置およびクロック制御方法 |
JP2006164183A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体信号処理装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3850483T2 (de) * | 1987-12-21 | 1994-10-20 | Toshiba Kawasaki Kk | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
DE69025284T2 (de) * | 1989-12-01 | 1996-06-27 | Matsushita Electronics Corp | Halbleiterspeicher dynamischen Typs |
-
1991
- 1991-06-27 JP JP03183104A patent/JP3084801B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-25 EP EP92110737A patent/EP0520450B1/en not_active Expired - Lifetime
- 1992-06-25 DE DE69223857T patent/DE69223857T2/de not_active Expired - Fee Related
- 1992-06-26 KR KR1019920011178A patent/KR960013840B1/ko not_active IP Right Cessation
- 1992-06-29 US US07/905,418 patent/US5317539A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR930001421A (ko) | 1993-01-16 |
DE69223857T2 (de) | 1998-06-18 |
US5317539A (en) | 1994-05-31 |
EP0520450A3 (en) | 1995-03-22 |
DE69223857D1 (de) | 1998-02-12 |
EP0520450A2 (en) | 1992-12-30 |
KR960013840B1 (ko) | 1996-10-10 |
EP0520450B1 (en) | 1998-01-07 |
JPH056655A (ja) | 1993-01-14 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070707 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |