JPH0283892A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0283892A
JPH0283892A JP63235696A JP23569688A JPH0283892A JP H0283892 A JPH0283892 A JP H0283892A JP 63235696 A JP63235696 A JP 63235696A JP 23569688 A JP23569688 A JP 23569688A JP H0283892 A JPH0283892 A JP H0283892A
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data
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signal
word
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Shigeki Goto
茂樹 後藤
Koji Kato
好治 加藤
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の詳細説明 本発明の第２実施例 本発明の第３実施例 発明の効果 （第１図） （第２〜８図） （第９、１０図） （第１１図） 〔概要〕 半導体記憶装置に関し、 外部アドレス信号に依らずに、フラッシュライトを行う
ことのできる半導体記憶装置を提供することを目的とし
、 交差状に配列された多数のワード線およびビット線と、
該ワード線とビット線との各交差点に接続された多数の
メモリセルと、外部制御信号に従ってフラジシュライト
モードを指定する指定手段と、フランシュライトモード
時に起動され、ワードアドレス信号を順次発生していく
アドレス発生手段と、該アドレス発生手段からのワード
アドレス信号に従ってワード線を順次選択していく選択
手段と、プリセットデータを発生するデータ発生手段と
、フラッシュライトモード時に起動され、前記選択手段
で選択されたワード線に交差接続する全てのメモリセル
に、データ発生手段からのブタを書き込む書込手段と、
を備えて構成している。
〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にフラッシュライ
ト機能を備えた半導体記憶装置に関する。
システムに組込まれたＲＡＭメモリでは、初期設定等に
おいて、その全てのビット内容を′０″または“′１′
にリセットすることが行われている。
リセットの方法としては、各ビットを順次指定してプリ
セットデータを書き込む方法が一般的であるが、ビット
毎にアドレス指定を要し、リセット時間が長いといった
欠点がある。特に、大容量のＲＡＭメモリではその問題
は大きい。そこで、ワード単位にプリセットデータを書
込む、いわゆるフラッシュライト方式が提案されている
。
〔従来の技術〕
従来のフラッシュライト機能を備えた半導体記憶装置と
しては、例えば、外部アドレス信号によって１つのワー
ド線を指定し、この１つのワード線に接続された複数の
メモリビットに、−括してプリセットデータを書き込む
ものがある。このものでは、例えば、１Ｍビット容量の
ダイナミックＲＡＭを例にとると、１ワ一ド単位のメモ
リビットは２０４８ビツトなので、リセット期間は５１
２サイクル（５１２サイクルＸ　２０４８ビット−１Ｍ
ビット）で済む。すなわち、リセット期間を短縮するこ
とができる。
〔発明が解決しようとする課題〕
しかしながら、このような従来の半導体記憶装置にあっ
ては、外部アドレス信号に従って、順次ワード線を選択
する構成となっていたため、半導体記憶装置外部にフラ
ッシュライト用のアドレス発生回路を必要とし、外部回
路が複雑化するといった問題点があった。
そこで本発明は、外部アドレス信号に依らずに、フラッ
シュライトを行うことのできる半導体記憶装置を提供す
ることを目的としている。
〔課題を解決するための手段〕
本発明は、上記目的を達成するため、交差状に配列され
た多数のワード線およびビット線と、該ワード線とビッ
ト線との各交差点に接続された多数のメモリセルと、外
部制御信号に従ってフラッシュライトモードを指定する
指定手段と、フラッシュライトモード時に起動され、ワ
ードアドレス信号を順次発生していくアドレス発生手段
と、該アドレス発生手段からのワードアドレス信号に従
ってワード線を順次選択していく選択手段と、ブリセン
トデータを発生するデータ発生手段と、フランシュライ
トモード時に起動され、前記選択手段で選択されたワー
ド線に交差接続する全てのメモリセルに、データ発生手
段からのデータを書き込む書込手段と、を備えて構成し
ている。
〔作用〕
本発明では、外部から制御信号が入力されると、装置の
内部でワードアドレス信号が発生し、このワードアドレ
ス信号に従って選択されたワード線単位に、複数のメモ
リセルにプリセットデータが書込まれる。
したがって、外部回路にはフラッシュライト用のアドレ
ス発生回路を設ける必要がなく、外部回路の簡素化が図
られる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
血埋設所 第１図は、本発明の原理説明図であり、（ａ）は外部ア
ドレス信号を増幅する行アドレスバッファ、（ｂ）は内
部アドレスを発生するフラッシュライト用アドレスカウ
ンタ、　（Ｃ）は外部アドレスと内部アドレスとを切換
える切換回路、（ｄ）は行デコーダ、（ｅ）はフラッシ
ュライトモード時の制御回路である。
このような構成によれば、フラッシュライトモード時、
切換回路（Ｃ）によって切換えられた内部アドレスが行
デコーダ（ｄ）に加えられるので、内部アドレスで指定
されたメモリセルの行番地がフラッシュライトされるこ
ととなる。このようにすると、外部からのフラッシュラ
イト用アドレスが不要になり、したがって２、外部回路
を簡素化できる。なお、フラッシュライト用アドレスカ
ウンタ（ｂ）は、次のフラッシュライト動作に備えて、
カウント値をインクリメント若しくはデクリメントし、
この操作は制御回路＜ｅ＞によって行われる。
第２〜８図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ダイナミックＲＡＭに適用した例である
。
１の 第２図は、一実施例の原理構成図であり、第１図に対応
させたものである。（２）はコントロール回路、（３）
はアドレス人力バッファ、（４）はアドレス切換回路、
（５）はロウデコーダ、（１３）はアドレス発生回路で
ある。なお、第２図中の各符号と後述の一実施例で用い
る符号とは同一のものを用いている。
第工夫隻班勿脱亙 まず、構成を説明する。第３図において、１はダイナミ
ックＲＡＭであり、ダイナミックＲＡＭ１は、コントロ
ール回路２、アドレス人力バッファ３、アドレス切換回
路４、ロウデコーダ５、コラムデコーダ６、センスアン
プ＆■１０ゲート７、メモリセルアレイ８、データ入力
バッファ９、フラッシュライト用レジスタ１０、データ
切換回路１１、データ出カバソファ１２およびアドレス
発生回路１３を含んで構成されている。
ＲＡＳ、ＣＡＳ、ＷＥ、ＦＬＷは外部制御信号であり、
ＲＡＳはロウアドレスストローブ信号、ＣＡＳはコラム
アドレスストローブ信号、ＷＥはライトイネーブル信号
、ＦＬＷはフラッシュライト制御信号である。なお、後
述する他の例では、外部アドレスフラッシュライト信号
ＥＦ／Ｗも外部制御信号の１つに加えられる。
コントロール回路２は、上記外部制御信号を受けて、必
要な各種の内部制御信号を発生するもので、例えばコン
トロールクロック信号ＳＡ、Ｓ、、データ入力クロック
信号Ｓｔ、データ出力クロック信号Ｓ。、リフレッシュ
モード信号５ＩＩＦ、フラッシュライトモード信号８７
などを発生する。
第４図は５ＩＩＦを発生する場合のタイミングチャート
であり、ＣＡＳとＲＡＳがＣＡＳビフォアＲＸ１リフレ
ッシュの関係（以下、ＣＢＲ関係）にあるときに、ＦＬ
Ｗが“Ｌ″であればＳ□を発生し、また、第５図に５Ｆ
ＩＩＩを発生する場合のタイミングチャートを示すよう
に、ＣＢＲ関係にあるときに、ＦＬＷが“Ｈ”であれば
、Ｓｌ、１を発生する。
ここで、ＳＲＦ、Ｓ工を発生するための好ましい構成例
は第６図の如く示される。第６図はコントロール回路（
２）の要部を示す図であり、インバータＩＮＶ、〜ＩＮ
Ｖｚ、３人力ナンドゲートＮＡＮＤ＋　ＸＮＡＮＤ２、
フリップフロップＦＦ＋　、ＦＦＺを備えて構成されて
いる。ＦＦ、はＲＡＳ、ＣＡＳ、ＦＬＷが全て′Ｌ″の
ときにセット、ＦＬＷが“Ｈ”になるとリセットされ、
セット期間にＳＲＦを出力する。ＦＦｚはＲＡＳ、ＣＡ
ＳがＬ”で、ＦＬＷがＨ″のときにセント、ＦＬＷが“
Ｌ”になるとリセットされ、セット期間にＳＦＷを出力
する。
アドレス人力バッファ３はロウアドレスとコラムアドレ
スとをマルチプレクスして入力される外部アドレス（Ａ
６〜Ａ、、）をバッファリングするもので、外部アドレ
スはアドレス切換回路４およびコラムデコーダ６に出力
される。アドレス切換回路４は、通常、アドレス入力バ
ッファ３から送られてきた外部アドレスを選択してロウ
デコーダ５に伝えるが、５ＩＩＦあるいはＳｒｗが入力
されているときには、アドレス発生回路１３からの内部
アドレス（後述する）を選択してこれをロウデコーダ５
に伝える。ロウデコーダ５は伝えられた外部アドレス若
しくは内部アドレスをデコードし、このデコード結果に
従ってメモリセルアレイ８の多数のワードｉ３ａのうち
の１つを選択して活性化させる。コラムデコーダ６は伝
えられた外部アドレスをデコードし、このデコード結果
に従ってメモリセルアレイ８の多数のビット１８ｂのう
ちの１つを選択する。但し、Ｓ、□が入力されていると
きには全てのビット線８ｂを選択する。センスアンプ＆
Ｉ１０ゲート７は選択されたビット線８ｂの電位を増幅
してこのビット線８ｂに接続されたメモリセル８Ｃのデ
ータを読出し、あるいはメモリセル８Ｃにデータを書込
む。データ人力バッファ９は外部からのデータＤＩＲを
バッフプリングし、このデータをフラッシュライト用レ
ジスタ１０およびデータ切換回路１１に送る。フラッシ
ュライト用レジスタ１０は送られたデータを保持すると
ともに、保持したデータをプリセントデータとしてデー
タ切換回路１１に送る。データ切換回路１１は、通常、
データ入カバソファ９からのデータを選択するが、Ｓ工
が入力されている間は、フラッシュライト用レジスタ１
０からのプリセットデータを選択し、選択したデータを
センスアンプ＆Ｉ１０ゲート７に送る。データ出カバ・
ノファ１２はセンスアンプ＆Ｉ１０ゲート７で読出され
たデータをバッファリングし、出力データＤ。ＬＩＴと
して送出する。アドレス発生回路１３は内部アドレスカ
ウンタを含みＳ□あるいはＳＦ、１が入力されている間
、メモリセルアレイ８のワードｖＡ８ａを指定するリフ
レッシュ用又はフラッシュライト用内部アドレスを順次
インクリメント（あるいはデクリメント）して発生する
。なお、内部アドレスの初期値は、一定の値であっても
よいし、あるいはアドレス人力バッファ３からの外部ア
ドレスを取込んでプリセットするようにしてもよい。
ここで、上記コントロール回路２は各種制御信号（例え
ばＣＡＳ、ＲＡＳ、ＦＬＷ）に従ってＳＩを発生し、フ
ラッシュライトモードを指定する指定手段として機能す
る。また、上記アドレス発生回路１３はＳアが発生する
フラッシュライトモード時に起動され、ワードアドレス
信号（内部アドレス）を順次発生していくアドレス発生
手段として機能する。また、上記ロウデコーダ５はワー
ドアドレス信号（内部アドレス）に従ってワード線８ａ
を順次選択していく選択手段として機能する。
また、上記フラッシュライト用レジスタＩＯは外部から
のデータＤＩＮ（ＤＩＮは“０”または“１″）を保持
し、このデータを保持している間、“０”または“１”
のプリセットデータを発生するデータ発生手段として機
能する。また、上記コラムデコーダ６およびセンスアン
プ＆Ｉ１０ゲート７はフラッシュライトモード時に起動
され、選択手段で選択されたワード線８ａに交差接続す
る全てのメモリセル８Ｃにプリセットデータを書込む書
込み手段として機能する。
第７図はアドレス切換回路４の一例を示す図であり、ア
ドレス切換回路４は５ＩＩＦおよびＳア。の何れか１つ
でも入力されると切換信号５ＷＣＨを出力するＯＲゲー
ト４ａと、５ＷＣＨが出力されているときにアドレス発
生回路１３からの内部アドレスを通過させるＮＡＮＤゲ
ート４ｂと、５ＷＣＨを反転させるインバータゲート４
ｃと、Ｓ□およびＳｌの何れも入力されていないときに
アドレス入力バッファ３からの外部アドレスを通過させ
るＮＡＮＤゲート４ｄと、通過してきた内部アドレスあ
るいは外部アドレスをコラムデコーダ６に送るＮＡＮＤ
ゲート４ｅと、を備え、Ｓ□およびＳｌの何れか一方で
も入力されているとき、すなわち、リフレッシュモード
あるいはフラッシュライトモードのときに外部アドレス
に代えて内部アドレスを選択する。なお、上記構成例は
Ａ。−Ａ、。
に対応する複数のビットのうちの１ビット分を代表して
示している。
次に作用を説明する。
ＲＡＳ、ＣＡＳ、ＦＬＷが第４図に示すようなレベル関
係になると、コントロール回路２からＳ肝が出力されリ
フレッシュモードとなる。アドレス発生回路１３はこの
Ｓ□を受けて内部アドレスを発生し、アドレス切換回路
４は外部アドレスに代えて内部アドレスを選択する。し
たがって、リフレッシュ動作はこの内部アドレスに示さ
れたワード線毎に行われ、外部からリフレッシュアドレ
スを指定する必要はない。
一方、ＲＡＳ、ＣＡＳ、ＦＬＷが第５図に示すような関
係になると、コントロール回路２からＳ陣が出力され、
フランシュライトモードになる。
アドレス発生回路１３はこの８７を受けて内部アドレス
を発生し、アドレス切換回路４ば外部アドレスに代えて
内部アドレスを選択する。ＳＦＷはコラムデコーダ６お
よびデータ切換回路１１にも入力されており、コラムデ
コーダ６は全てのビット線８ｂを選択し、データ切換回
路１１はフラッシュライト用レジスタ１０からのプリセ
ットデータを選択する。したがって、プリセットデータ
（“０”あるいは１”）は内部アドレスで指定された１
つのワード線８ａに接続される複数のメモリセル８Ｃに
書き込まれ、そして、この書込み動作が、内部アドレス
の更新に従ってワード線毎に繰返されていく。その結果
、ワード線単位にリセット動作が行われ、リセット時間
の短縮化が図られる。
このように本実施例では、ダイナミックＲＡＭ１の内部
にアドレス発生回路１３を備え、フラッシュライトモー
ド時に、このアドレス発生回路１３を起動させているの
で、ダイナミックＲＡＭＩの外部にフラッシュライトモ
ード用のアドレス発生回路を備える必要がなくなり、外
部回路を簡素化することができる。
なお、上記実施例では、リフレッシュモード時およびフ
ラッシュライトモード時の双方において、強制的に内部
アドレスを使用するようにしているが、これに限らず、
必要に応じて外部アドレスを使用できるようにしてもよ
い。すなわち、第８図に他の構成例を示すように、アド
レス切換回路４に新たにＮＡＮＤゲート４ｆとインバー
タゲート４ｇとを追加し、このＮＡＮＤゲー）４ｆの入
力端子に通常は“Ｈ”レベルのＥＦ／Ｗを加え、そして
、必要に応じてＥＦ／Ｗを“し”にすることにより、リ
フレッシュモード時およびフラッシュライトモード時に
外部アドレスを使用することができる。例えばメモリセ
ルアレイ８の特定領域をリフレッシュしたり、フランシ
ュライトしたりする場合には適宜外部アドレス指定が行
えるようになり、使い勝手が向上して好都合である。
また、書込手段は次のように構成してもよい。
すなわち、第９図に第２実施例の要部の構成を示すよう
に、メモリセルアレイ８のビット線８ｂの各々とグラン
ドとの間に書込手段としてのトランジスタ２０を接続し
、これらのトランジスタ２０のゲートを共通にしてデー
タ切換回路２１に導き、データ切換回路２１には、Ｓ工
に従って逆動作をする２組のスイッチ素子２１ａ、２１
ｂを備えるとよい。なお、第３図と同一の構成部分には
同一の番号を付す。また、Ｔ、はセンスアンプ駆動信号
φＳＡＰによって動作するＰチャネルトランジスタ、Ｔ
Ｎはセンスアンプ駆動信号φＳＡＭによって動作するＮ
チャネルトランジスタであり、これらのＴ、　、Ｔ８は
動作時、電源ＶＣＣおよびグランドをセンスアンプＳＡ
に供給する。第１０図はセンスアンプの構成図であり、
便宜的に１　／　２　Ｖｃｃ回路も含めて示している。
因に１　／　２　Ｖ　ｃｃ回路はプリチャージ信号φｒ
ｃによって動作し、ＢＬ、、ＢＬ、の電位を１／２Ｖｃ
ｃにプリセットするトランジスタＴ１〜Ｔ３を備えて構
成されるものである。センスアンプＳＡは、Ｐチャネル
トランジスタＴ、　、Ｔ、、ＮチャネルトランジスタＴ
ｂ１Ｔｔを備え、ＢＬ、、ＢＬ＋間の差電圧を増幅して
この差電圧を拡大するように動作する。
このような構成において、ＳＦｗが入力されるフラッシ
ュライトモード時、スイッチ素子２１ｂがＯＦＦになる
と同時に、スイッチ素子２１ａがＯＮＬ、、フラッシュ
ライト用レジスタ１０からのプリセットデータに従って
各トランジスタ２０が動作する結果、各メモリセル８ｃ
内のデータは、プリセットデータに従って書き換えられ
る。この例によれば、センスアンプ＆Ｉ１０ゲート７や
コラムデコーダ６等を大幅に改修しなくてもよいので、
好ましいものとなる。
第１Ｉ図は第３実施例の要部構成図である。なお、第９
図と同一の構成部分には同一の符号を付す。
ビット線制御回路ＢＣは、クロック信号φ、によってオ
ンし、ＢＬ、、ＢＬＩを１／２Ｖｃｅ電源に接続するト
ランジスタＴＩｌ、Ｔ、と、クロック信号φ２、φ２に
よってオンし、ＢＬ、、ＢＬ、をＶＣＣ電源に接続する
トランジスタＴ、。、Ｔｌ＋と、クロック信号φ３、φ
３によってオンし、ＢＬ、、ＢＬ、をＶ　ｓｓ電源に接
続するトランジスタＴＩ２、Ｔ　＋　ｚとを備え、 リセット動作時、φ１によってＢＬ、　、ＢＬ。
を１／２Ｖｃｃレベルにリセットする。このとき、セン
スアンプＳＡ′およびコラムデコーダ６ば非活性状態で
ある。なお、ＳＡ′には第９図で示した１／２ｖｃｃ回
路は含まれていない。
ノーマル（リード／ライト）動作時、φ、〜φ３は全て
非活性であり、ＢＬＩ　、ＢＬ、の差電圧をセンスアン
プＳＡ′で増幅し、コラムデコーダ６を活性化させて、
データバスにデータを転送する（但し、リードの場合）
。
フラッシュライト動作時、上記リセット動作の後、φ２
若しくはφ３によって、ＢＬ、　、ＢＬ。
をＶＣＣ若しくはＶＳＳレベルにリセットする。このと
き、コラムデコーダ６は非活性。センスアンプＳＡ′は
非活性でもよいが、活性化させてＢＬ、、ＢＬ、を速や
かにリセットさせてもよい。
なお、上記各実施例ではダイナミックＲＡＭを例として
いるがこれに限るものではない。要はリセット動作を必
要とする半導体記憶装置であれば、全てに適用できるこ
とは勿論である。
〔発明の効果〕
本発明によれば、フラッシュライトモードに必要なワー
ドアドレス信号を内部で発生することができる。したが
って、外部アドレス信号を必要としないので、フラッシ
ュライト用の外部アドレス回路が不要となり、外部回路
を簡素化することができる。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２〜８図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、 第２図はその原理説明図、 第３図はその全体構成図、 第４図はそのＳ１アに関係するタイミングチャート、 第５図はそのｓｒｗに関係するタイミングチャート、 第６図はそのコントロール回路の要部の構成図、第７図
はそのアドレス切換回路の一例を示す構成図、 第８図はそのアドレス切換回路の他の例を示す構成図、 第９．１０図は本発明に係る半導体記憶装置の第２の実
施例を示す図であり、 第９図はその要部の構成図、 第１０図はそのセンスアンプの構成図、第１１図は本発
明に係る半導体記憶装置の第３実施例を示すその要部の
構成図である。 ２・・・・・・コントロール回路（指定手段）、５・・
・・・・ロウデコーダ（選択手段）、６・・・・・・コ
ラムデコーダ（書込手段）、７・・・・・・センスアン
プ＆Ｉ１０ゲート（書込手段）８ａ・・・・・・ワード
線、 ８ｂ・・・・・・ビット線、 ８Ｃ・・・・・・メモリセル、 １０・・・・・・フラッシュライト用レジスタ（データ
発生手段）、 １３・・・・・・アドレス発生回路（アドレス発生手段
）、２０・・・・・・トランジスタ（書込手段）。 代　理　人　弁理士　　井　桁　貞　−本発明の原理説
明図 第１図 枠　　、 二　　〇 ぜ 破 ぜ 被

Claims (1)

  1. 【特許請求の範囲】 交差状に配列された多数のワード線およびビット線と、 該ワード線とビット線との各交差点に接続された多数の
    メモリセルと、 外部制御信号に従ってフラッシュライトモードを指定す
    る指定手段と、 フラッシュライトモード時に起動され、ワードアドレス
    信号を順次発生していくアドレス発生手段と、 該アドレス発生手段からのワードアドレス信号に従って
    ワード線を順次選択していく選択手段と、プリセットデ
    ータを発生するデータ発生手段と、フラッシュライトモ
    ード時に起動され、前記選択手段で選択されたワード線
    に交差接続する全てのメモリセルに、データ発生手段か
    らのデータを書き込む書込手段と、 を備えたことを特徴とする半導体記憶装置。
JP63235696A 1988-09-20 1988-09-20 半導体記憶装置 Pending JPH0283892A (ja)

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Application Number Priority Date Filing Date Title
JP63235696A JPH0283892A (ja) 1988-09-20 1988-09-20 半導体記憶装置
DE68919458T DE68919458T2 (de) 1988-09-20 1989-09-18 Halbleiterspeichereinheit mit einem "flash write"-Betrieb.
EP89309444A EP0360526B1 (en) 1988-09-20 1989-09-18 Semiconductor memory device having flash write function
KR1019890013548A KR920011002B1 (ko) 1988-09-20 1989-09-20 속기 기능을 지닌 반도체 메모리 장치
US07/746,011 US5155705A (en) 1988-09-20 1991-08-13 Semiconductor memory device having flash write function

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JP63235696A JPH0283892A (ja) 1988-09-20 1988-09-20 半導体記憶装置

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