JPH1021686A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成でパイプラインのステージ分割を
適正にし、その高速化を実現した半導体記憶装置を提供
する。 【解決手段】 メモリアレイの中から選択されたメモリ
セルの記憶情報が読み出される第１の信号線に対して、
第１のタイミングに同期してスイッチ制御される第１の
スイッチを設け、上記読み出し信号を第２の信号線に伝
え、上記第２の信号線にはキャパシタを記憶手段とする
ラッチ回路と、上記第２の信号線のラッチ信号を第２の
タイミングに同期してメインアンプの入力に伝える第２
のスイッチを設け、上記第１のスイッチは上記第１の信
号線に読み出された読み出し信号を上記第２の信号線に
伝えると直ちにオフ状態し、上記メモリアレイに対して
次アドレスの選択動作に移行しつつ、上記第２のスイッ
チを、上記第１のスイッチがオフ状態にされた後にラッ
チ回路に保持された読み出し信号をメインアンプの動作
タイミングに同期して伝える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてシンクロナスダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）のようにクロック信号
に同期して動作する同期型メモリに利用して有効な技術
に関するものである。

【０００２】

【従来の技術】外部端子から供給されるクロック信号に
同期して、内部回路の動作が行われるシンクロナスダイ
ナミック型ＲＡＭがある。従来のシンクロナスダイナミ
ック型ＲＡＭにおいては、メインアンプとデータ出力バ
ッファとの間に、２つのデータラッチを配置し、ＣＡＳ
レイテンシを実現するものである。

【０００３】

【発明が解決しようとする課題】上記のようにメインア
ンプとデータ出力バッファとの間に２段のラッチ回路を
設ける構成では、パイプライン動作の１ステージ当たり
の時間に大きな差があるために、高速化の妨げになるこ
との他、回路が複雑になってしまうという問題がある。

【０００４】この発明の目的は、簡単な構成でパイプラ
インのステージ分割を適正にし、その高速化を実現した
半導体記憶装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワード線とデータ線との交
点にマトリックス配置された複数のメモリセルを備えた
メモリアレイの中から選択されたメモリセルの記憶情報
が読み出される第１の信号線に対して、第１のタイミン
グに同期してスイッチ制御される第１のスイッチを設
け、上記読み出し信号を第２の信号線に伝え、上記第２
の信号線にはキャパシタを記憶手段とするラッチ回路
と、上記第２の信号線のラッチ信号を第２のタイミング
に同期してメインアンプの入力に伝える第２のスイッチ
を設け、上記第１のスイッチは上記第１の信号線に読み
出された読み出し信号を上記第２の信号線に伝えると直
ちにオフ状態し、上記メモリアレイに対して次アドレス
の選択動作に移行しつつ、上記第２のスイッチを、上記
第１のスイッチがオフ状態にされた後にラッチ回路に保
持された読み出し信号をメインアンプの動作タイミング
に同期して伝える。

【０００６】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭ（以下、単にＤＲＡＭという）の一実施
例の要部概略ブロック図が示されている。この実施例
は、特に制限されないが、２つのメモリバンク０と１を
持つシンクロナスＤＲＡＭに向けられており、同図の各
回路ブロックは、公知の半導体集積回路の製造技術によ
り、図示されない他の回路ブロックとともに、単結晶シ
リコンのような１個の半導体基板上において形成され
る。

【０００７】一方のメモリバンク０は、同図では省略さ
れているが、公知のＤＲＡＭにおけるメモリアレイと同
様にワード線とビット線（又はデータ線）との交点にダ
イナミック型メモリセルがマトリックス配置されて構成
される。上記ビット線は、一対の相補ビット線が実質的
に平行に配置されるという公知の折り返しビット線方式
により構成され、かかる一対の相補ビット線に交差する
ワード線との交点のうち、一方のビット線の交点に上記
メモリセルが設けられる。上記相補ビット線は、同様に
図示されないカラムスイッチを介して第１の信号線とし
ての共通データ線ＣＤ０，／ＣＤ０に接続される。他方
のメモリバンク１も、上記メモリバンク０と同様な構成
とされており、それに設けられる相補ビット線はカラム
スイッチを介して第１の信号線としての共通データ線Ｃ
Ｄ１，／ＣＤ１に接続される。

【０００８】上記メモリバンク０と１に第１の信号線と
しての共通データ線ＣＤ０，／ＣＤ０とＣＤ１，／ＣＤ
１は、バンク選択信号としての機能とバイプラインのス
テージ分割機能とを合わせ持つスイッチＭＯＳＦＥＴＱ
１，Ｑ２とＱ３，Ｑ４を介してコモンＩ／Ｏバスに接続
される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートには、タ
イミング信号φ０が印加され、上記ＭＯＳＦＥＴＱ３と
Ｑ４のゲートには、タイミング信号φ１が印加される。
上記コモンＩ／Ｏバスは、第２の信号線としての相補デ
ータ線ＣＤＬと／ＣＤＬから構成される。

【０００９】上記コモンＩ／Ｏバスには、プリチャージ
回路とキャパシタからなるラッチ回路が設けられる。プ
リチャージ回路は、電源電圧ＶＣＣと上記相補データ線
ＣＤＬと／ＣＤＬとの間にそれぞれ設けられたプリチャ
ージＭＯＳＦＥＴＱ５，Ｑ６と、上記相補データ線ＣＤ
Ｌと／ＣＤＬとを短絡させるスイッチＭＯＳＦＥＴＱ７
から構成され、これらのＭＯＳＦＥＴＱ５〜Ｑ７のゲー
トにはプリチャージ信号ＰＣが供給される。

【００１０】上記ラッチ回路は、上記相補データ線ＣＤ
Ｌ及び／ＣＤＬと回路の接地電位間に設けられ、キャパ
シタＣ１及びＣ２と、上記相補データ線ＣＤＬと／ＣＤ
Ｌ間に設けられたキャパシタＣ３から構成される。上記
キャパシタＣ１とＣ２は、寄生容量を利用することもで
きる。上記キャパシタＣ３は、相補データ線ＣＤＬと／
ＣＤＬに対して、特に制限されないが、層間絶縁膜を誘
電体とするような配線層を配置して、かかる配線層を上
記層データ線ＣＤＬと／ＣＤＬに接続させることにより
形成される。キャパシタＣ１とＣ２は、ＭＯＳＦＥＴを
利用したＭＯＳ容量と、上記寄生容量との合成容量から
構成することができる。上記コモンＩ／Ｏバスとメイン
アンプの入力端子との間には、スイッチＭＯＳＦＥＴＱ
８とＱ９が設けられ、これらのＭＯＳＦＥＴＱ８とＱ９
のゲートには、タイミング信号φ２が印加される。

【００１１】第２図には、この発明に係るシンクロナス
ＤＲＡＭの読み出し動作を説明するための概略タイミン
グ図が示されている。クロック信号ＣＬＫに同期してメ
モリアクセスが行われる。クロック信号ＣＬＫの立ち上
がりに同期し、図示しないＸ系の選択動作（ワード線選
択動作、センスアンプ増幅動作）が行われた後に、Ｙ系
の選択信号ＹＳがハイレベルとなり、例えば選択された
メモリバンク０のカラムスイッチが選択されて、上記共
通データ線ＣＤ０，／ＣＤ０に読み出し信号が出力され
る。上記Ｙ系の選択動作に先立って、プリチャージ信号
ＰＣがロウレベルとなり、コモンＩ／Ｏバスが電源電圧
ＶＣＣにプリチャージされている。

【００１２】上記選択信号ＹＳに同期して、上記メモリ
バンク０に対応したタイミング信号φ０がロウレベルに
なり、上記Ｐチャンネル型ＭＯＳＦＥＴからなるスイッ
チＭＯＳＦＥＴＱ１とＱ２がオン状態となり、上記コモ
ンＩ／Ｏバスにメモリバンク０の読み出し信号を伝え
る。上記メモリバンク０からの読み出し信号が終了する
と、直ちにＹ系の選択信号ＹＳがロウレベルになり、メ
モリバンク０は次のメモリアクセスのための準備が可能
にされる。また、タイミング信号φ０もハイレベルに復
帰して、上記スイッチＭＯＳＦＥＴＱ１とＱ２をオフ状
態にさせる。

【００１３】したがって、コモンＩ／Ｏバスは、上記ス
イッチＭＯＳＦＥＴＱ１〜Ｑ４及びＱ８とＱ９が全てオ
フ状態であるため、ハイインピーダンス状態となり、上
記キャパシタＣ１〜Ｃ３により保持された電荷により、
上記読み出し信号を記憶するものとなる。このようにキ
ャパシタＣ１〜Ｃ３を用い、いわばアナログ的に記憶情
報を保持するものであるため、記憶情報はメイアンプの
感度に合わせた中間レベル的な信号とされる。このた
め、上記ＭＯＳＦＥＴＱ１とＱ２は、上記コモンＩ／Ｏ
バスの電位変化が、上記メインアンプの感度を考慮した
中間レベルであればよいから、上記選択信号ＹＳとほぼ
同期した比較的短い期間だけオン状態にすればよい。

【００１４】つまり、上記コモンＩ／Ｏバスを従来のよ
うに信号電圧経路として用いた場合には、上記メモリバ
ンク０のセンスアンプにより増幅された増幅信号を上記
カラムスイッチＭＯＳＦＥＴ及びバンク選択用のスイッ
チＭＯＳＦＥＴＱ１とＱ２及び比較的大きな寄生容量を
持つコモンＩ／Ｏバスを通してメインアンプの入力に伝
え、且つ、かかるメインアンプが増幅動作を開始するま
での間、上記信号伝達経路を確保する必要である。この
ため、メモリバンクの上記のような信号伝達経路を維持
する期間が長くなるのに対して、メインアンプからデー
タ出力バッファまでの信号伝達は高速に行えるために、
この部分にラッチ回路を設けるようにした従来のシンク
ロナスＤＲＡＭにあっては、パンプラインのステージ分
割が適正に行えない。

【００１５】これに対して、本願発明に係るシンクロナ
スＤＲＡＭでは、上記のようにメモリバンクとメインア
ンプとの間にラッチ回路を設けるものであり、しかもラ
ッチ回路をキャパシタに保持された信号電荷とすること
により、メインアンプの感度に合わせた中間レベルにす
ることができるから、比較的時間のかかるメモリバンク
からラッチ回路までに費やされる時間割合を相対的に短
くでき、かかるラッチ回路からメイアンプ及びデータ出
力バッファを通して読み出し信号が出力されるまでの時
間とを適正に分割することができる。

【００１６】バースト読み出しを行うときに、上記１番
目のクロック信号ＣＬＫによりメモリバンク０から上記
ラッチ回路までの読み出しを行い、第２番目のクロック
信号ＣＬＫによりタイミング信号φ２をロウレベルに
し、メインアンプにラッチ信号を伝えるとともに、かか
る２番目のクロック信号ＣＬＫにより上記プリチャージ
動作と、メモリバンク０又は１の選択動作を行うように
したパイプライン動作が行うようにすることができる。
この場合、パイプラインのステージ分割が適正に行われ
ているために、クロック信号ＣＬＫの周期をその分短く
すること、言い換えるならば、クロック信号ＣＬＫの周
波数を高くして、高速読み出しが実現できるものとな
る。

【００１７】なお、同図では、省略されているが、メイ
ンアンプは、上記タイミング信号φ２により、ラッチ回
路に保持された読み出し信号が入力端子に伝えられる
と、活性化されてその増幅動作を行う。そして、かかる
増幅動作に必要な時間を待ってデータ出力バッファが活
性化されて、外部端子へ読み出し信号が出力されるもの
である。

【００１８】上記メモリバンク１からの読み出しは、上
記タイミング信号φ０に代えてタイミング信号φ１が発
生される。シンクロナスＤＲＡＭでは、後述するように
メモリバンク０と１とを独立してアクセスすることがで
きるから、例えば、メモリバンク０と１から交互に読み
出しを行うようにすることができる。

【００１９】図３には、この発明に係るダイナミック型
ＲＡＭの他の一実施例の概略ブロック図が示されてい
る。この実施例では、前記のような２つのメモリバンク
を持つものではなく、１のメモリアレイから構成され
る。上記のように２つのメモリバンクを持つシンクロナ
スＤＲＡＭに適用する場合には、図１のようにメモリバ
ンク１に対応したメモリアレイと、それに対応したスイ
ッチＭＯＳＦＥＴＱ３とＱ４を追加すればよい。

【００２０】前記実施例のようにクロック信号ＣＬＫに
同期して、短い周期でメモリアレイからの読み出し動作
を行う場合には、前記のようなキャパシタＣ１〜Ｃ３を
用いてチッチ回路を構成しても問題ない。しかしなが
ら、このようにクロック信号ＣＬＫに同期した短い周期
でしか読み出しができないようにしたのでは、メモリの
使い勝手が悪くなる。そこで、メモリ選択動作から比較
的長い経過後に、かかる読み出し信号を出力せることが
できるようにするため、コモンＩ／Ｏバスにリフレッシ
ュ回路が設けられる。

【００２１】上記リフレッシュ回路は、メモリアレイに
設けられるセンスアンプと実質的に同一の回路から構成
される。ただし、前記のようにコモンＩ／Ｏバスに保持
されるべき記憶情報は、メモリアレイのビット線のよう
に電源電圧ＶＣＣに対応したハイレベルと回路の接地電
位に対応したロウレベルにする必要はない。つまり、ビ
ット線に設けられるセンスアンプでは、メモリセルの情
報記憶キャパシタに記憶されたもとの電荷の状態に復帰
させるため、言い換えるならば、ワード線の選択動作に
よって上記記憶キャパシタに保持された電荷がビット線
とのチャージシェアにより大幅に失われてしまうので、
それをもとの電荷の状態に戻すために上記ハイレベル又
はロウレベルにする必要があるに対して、上記リフレッ
シュ回路は、メインアンプの感度に対応した中間的なレ
ベルに増大させるだけでよい。

【００２２】このため、リフレッシュ回路を構成するＭ
ＯＳＦＥＴＱ１０〜Ｑ１５は、その素子サイズが小さく
形成されて、リーク電流によって失われるキャパシタＣ
１〜Ｃ３の記憶電荷を回復させる程度の極小さな電流を
流せば十分とされる。したがって、極小さな専有面積に
より回路を構成することができる。

【００２３】上記リフレッシュ回路は、Ｐチャンネル型
ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ１
１からなる第１のＣＭＯＳインバータ回路と、Ｐチャン
ネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥ
ＴＱ１３からなる第２のＣＭＯＳインバータ回路との入
力と出力とを互いに交差接続してラッチ形態にされる。
そして、これらのラッチ回路を間欠的に動作させるため
に、動作電圧を供給するＰチャンネル型ＭＯＳＦＥＴＱ
１４と回路の接地電位を供給するＮチャンネル型ＭＯＳ
ＦＥＴＱ１５が設けられる。これらのＭＯＳＦＥＴＱ１
４とＱ１５のゲートには、リフレッシュ信号ＲＥＦが供
給されることにより、間欠的にオン状態にされる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ１４のゲートには、イン
バータ回路ＩＶを介して反転されたリフレッシュ信号Ｒ
ＥＦが供給される。

【００２４】上記リフレッシュ信号ＲＥＦがハイレベル
にれると、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５とＰ
チャンネル型ＭＯＳＦＥＴＱ１４がオン状態となり、上
記ＣＭＯＳラッチ回路が動作状態にされ、コモンＩ／Ｏ
バスの相補データ線ＣＤＬと／ＣＤＬの電位差を拡大さ
せるような増幅動作を行う。上記リフレッシュ信号ＲＥ
Ｆがロウレベルにされると、上記ＣＭＯＳラッチ回路
は、出力ハイインピーダンス状態にされ、上記増幅信号
（リフレッシュ信号）が上記キャパシタＣ１〜Ｃ３に保
持される。これにより、比較的長い周期での読み出しを
行うときにも、上記キャパシタＣ１〜Ｃ３による読み出
し信号の保持が可能になる。上記リフレッシュ信号ＲＥ
Ｆは、特に制限されないが、クロック信号ＣＬＫを分周
して形成される比較的長い周期のタイミング信号、もし
くは内蔵した発振回路から供給される比較的長い周期の
タイミング信号とされる。

【００２５】図４には、この発明が適用されたシンクロ
ナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施
例の概略ブロック図が示されている。同図に示されたＳ
ＤＲＡＭは、特に制限されないが、公知の半導体集積回
路の製造技術によって単結晶シリコンのような１つの半
導体基板上に形成される。

【００２６】この実施例のＳＤＲＡＭは、メモリバンク
０（Bank０）を構成するメモリアレイ(Memory Array)２
００Ａと、メモリバンク１（Bank１）を構成するメモリ
アレイ（Memory Array）２００Ｂとを備える。上記それ
ぞれのメモリアレイ２００Ａ，２００Ｂは、マトリクス
配置されたダイナミック型メモリセルを備え、図に従え
ば同一列に配置されたメモリセルの選択端子は列毎のワ
ード線（図示せず）に結合され、同一行に配置されたメ
モリセルのデータ入出力端子は行毎に相補ビット線（図
示せず）に結合される。

【００２７】メモリアレイ２００Ａの図示しないワード
線は、ロウデコーダ（Row Decoder)及びマット制御回路
(Mat Control) ２０１Ａによるロウアドレス信号のデコ
ード結果、及びロウ系タイミング信号に従って１本が選
択レベルに駆動される。メモリアレイ２００Ａの図示し
ない相補ビット線はセンスアンプ及びカラム選択回路(S
ense Amplifier&I/O BUS) ２０２Ａに結合される。セン
スアンプびカラム選択回路２０２Ａにおけるセンスアン
プ(Sense Amplifier) は、メモリセルからのデータ読出
しによって各々の相補ビット線に現れる微小電位差を検
出して増幅する増幅回路である。それにおけるカラムス
イッチ回路は、相補ビット線を各別に選択して前記第１
の信号線としての相補共通データ線(I/O BUS) に導通さ
せるためのスイッチ回路である。カラムスイッチ回路は
カラムデコーダ(Column Decoder)２０３Ａによるカラム
アドレス信号のデコード結果に従って選択動作される。

【００２８】メモリアレイ２００Ｂ側においても上記メ
モリアレイ２００Ａ側と同様にロウデコーダ（Row Deco
der)及びマット制御回路(Mat Control) ２０１Ｂ，セン
スアンプ及びカラム選択回路(Sense Amplifier&I/O BU
S) ２０２Ｂ及びカラムデコーダ(Column Decoder)２０
３Ｂが設けられる。上記メモリバンク２００Ａと２００
Ｂの第１の信号線としての相補共通データ線(I/O BUS)
は、第２の信号線としての前記コモンＩ／Ｏバスと、プ
リチャージ回路及びラッチ回路からなるＩ／Ｏラッチ回
路（I/O Latch)２０４を介して入力バッファ(Input Buf
fer)２１０の出力端子及び出力バッファ(Output Buffe
r) ２１１の入力端子に接続される。上記出力バッファ
２１１には、前記メインアンプも含まれるものである。

【００２９】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(Column Address Buffer) ２０５とロウ
アドレスバッファ(Row Address Buffer)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ただし、ロウアドレスバッファ２０６は、従来のよ
うに１つのメモリサイクル期間ラッチするものとは異な
り、クロック信号ＣＬＫの１周期だけ保持する。これに
対してカラムアドレスバッファ２０５は、従来のように
１つのメモリサイクル期間だけ取り込まれたロウアドレ
ス信号を保持する。

【００３０】上記ロウアドレスバッファ２０６はリフレ
ッシュ動作モードにおいてはリフレッシュカウンタ(Ref
resh Counter) ２０８から出力されるリフレッシュアド
レス信号をロウアドレス信号として取り込む。カラムア
ドレスバッファ２０５の出力はカラムアドレスカウンタ
(Column Address Counter)２０７のプリセットデータと
して供給され、カラムアドレスカウンタ２０７は後述の
コマンドなどで指定される動作モードに応じて、上記プ
リセットデータとしてのカラムアドレス信号、又はその
カラムアドレス信号を順次インクリメントした値を、カ
ラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。

【００３１】コントローラ(Control Logic & Timing Ge
nerator)２１３は、特に制限されないが、クロック信号
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ１１からの制御データとが供給さ
れ、それらの信号のレベルの変化やタイミングなどに基
づいてＳＤＲＡＭの動作モード及び上記回路ブロックの
動作を制御するための例示的に示されている内部タイミ
ング信号ＸＤＧＬ０，１、ＸＤＰ０，１等を形成するも
ので、そのためのコントロールロジックとモードレジス
タを備える。

【００３２】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００３３】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、リードモードにおいて、出力バッフ
ァ２１１に対するアウトプットイネーブルの制御を行う
外部制御信号ＤＱＭもコントローラ２１３に供給され、
その信号ＤＱＭが例えばハイレベルのときには出力バッ
ファ２１１は高出力インピーダンス状態にされる。

【００３４】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンク０が選択され、ハイレベル
の時はメモリバンク１が選択される。メモリバンクの選
択制御は、特に制限されないが、選択メモリバンク側の
ロウデコーダのみの活性化、非選択メモリバンク側のカ
ラムスイッチ回路の全非選択、選択メモリバンク側のみ
の入力バッファ２１０及び出力バッファ２１１への接続
などの処理によって行うことができる。

【００３５】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。上
記カラムアドレス信号は、クロック信号ＣＬＫ（内部ク
ロック）の立ち上がりエッジに同期するリード又はライ
トコマンド（後述のカラムアドレス・リードコマンド、
カラムアドレス・ライトコマンド）サイクルにおけるＡ
０〜Ａ８のレベルによって定義される。そして、この様
にして定義されたカラムアドレスはバーストアクセスの
スタートアドレスとされる。

【００３６】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページ（２５
６）とされ、設定可能なＣＡＳレイテンシイは１，２，
３とされ、設定可能なライトモードは、バーストライト
とシングルライトとされる。

【００３７】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００３８】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００３９】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００４０】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００４１】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００４２】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００４３】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００４４】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００４５】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。

【００４６】データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７にお
いてデータが衝突しない限り、処理が終了していないコ
マンド実行中に、当該実行中のコマンドが処理対象とす
るメモリバンクとは異なるメモリバンクに対するプリチ
ャージコマンド、ロウアドレスストローブ・バンクアク
ティブコマンドを発行して、内部動作を予め開始させる
ことが可能である。

【００４７】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【００４８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ワード線とデータ線との交点にマトリックス配
置された複数のメモリセルを備えたメモリアレイの中か
ら選択されたメモリセルの記憶情報が読み出される第１
の信号線に対して、第１のタイミングに同期してスイッ
チ制御される第１のスイッチを設け、上記読み出し信号
を第２の信号線に伝え、上記第２の信号線にはキャパシ
タを記憶手段とするラッチ回路と、上記第２の信号線の
ラッチ信号を第２のタイミングに同期してメインアンプ
の入力に伝える第２のスイッチを設け、上記第１のスイ
ッチは上記第１の信号線に読み出された読み出し信号を
上記第２の信号線に伝えると直ちにオフ状態し、上記メ
モリアレイに対して次アドレスの選択動作に移行しつ
つ、上記第２のスイッチを、上記第１のスイッチがオフ
状態にされた後にラッチ回路に保持された読み出し信号
をメインアンプの動作タイミングに同期して伝えること
により、パイプラインのステージ分割を適正に行うこと
ができ、高速読み出しが実現できるという効果が得られ
る。

【００４９】（２） 上記ラッチ回路は、キャパシタを
利用してメインアンプの感度に対応した中間レベルを記
憶するものであるため、簡単な構成で実現できるという
効果が得られる。

【００５０】（３） 上記第２の信号線には、入力と出
力とが互いに交差接続された一対のＣＭＯＳインバータ
回路と、かかるＣＭＯＳインバータ回路に対して動作電
圧と回路の接地電位をそれぞれ一定の周期で与えるスイ
ッチＭＯＳＦＥＴからなるリフレッシュ増幅回路を設け
ることにより、ロングサイクルでの読み出し動作にも適
用できるという効果が得られる。

【００５１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、キャ
パシタＣ３を省略するものであってもよい。あるいは、
キャパシタＣ１とＣ２は、寄生容量のみから構成するも
のであってもよい。この発明は、前記のようなシンクロ
ナスＤＲＡＭの他、少なくとも情報の読み出しクロック
信号に同期して行う各種半導体記憶装置に広く利用する
ことができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイの中から選択
されたメモリセルの記憶情報が読み出される第１の信号
線に対して、第１のタイミングに同期してスイッチ制御
される第１のスイッチを設け、上記読み出し信号を第２
の信号線に伝え、上記第２の信号線にはキャパシタを記
憶手段とするラッチ回路と、上記第２の信号線のラッチ
信号を第２のタイミングに同期してメインアンプの入力
に伝える第２のスイッチを設け、上記第１のスイッチは
上記第１の信号線に読み出された読み出し信号を上記第
２の信号線に伝えると直ちにオフ状態し、上記メモリア
レイに対して次アドレスの選択動作に移行しつつ、上記
第２のスイッチを、上記第１のスイッチがオフ状態にさ
れた後にラッチ回路に保持された読み出し信号をメイン
アンプの動作タイミングに同期して伝えることにより、
パイプラインのステージ分割を適正に行うことができ、
高速読み出しが実現できる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す要部概略ブロック図である。

【図２】上記図１のダイナミック型ＲＡＭの動作を説明
するための概略タイミング図である。

【図３】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示す要部概略ブロック図である。

【図４】この発明が適用されたシンクロナスＤＲＡＭの
一実施例の概略ブロック図である。

【符号の説明】

Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、Ｃ１〜Ｃ３…キャパシ
タ、ＩＶ…インバータ回路、ＣＤ０〜／ＣＤ１…共通デ
ータ線（第１の信号線）、ＣＤＬ，／ＣＤＬ…相補デー
タ線（第２の信号線）、２００Ａ，２００Ｂ…メモリア
レイ、２０１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，
２０２Ｂ…センスアンプ及びカラム選択回路、２０３
Ａ，２０３Ｂ…カラムデコーダ、２０４…Ｉ／Ｏラッチ
回路、２０５…カラムアドレスバッファ、２０６…ロウ
アドレスバッファ、２０７…カラムアドレスカウンタ、
２０８…リフレッシュカウンタ、２０９…プリデコー
ダ、２１０…入力バッファ、２１１…出力バッファ、２
１３…コントローラ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワード線とデータ線との交点にマトリッ
   クス配置された複数のメモリセルを備えたメモリアレイ
   と、上記メモリアレイの中から選択されたメモリセルの
   記憶情報が読み出される第１の信号線と、かかる第１の
   信号線を第１のタイミングに同期して第２の信号線に伝
   える第１のスイッチと、上記第２の信号線に設けられキ
   ャパシタを記憶手段とするラッチ回路と、上記第２の信
   号線のラッチ信号を第２のタイミングに同期してメイン
   アンプの入力に伝える第２のスイッチとを備え、上記第
   １のスイッチは上記第１の信号線に読み出された読み出
   し信号を上記第２の信号線に伝えると直ちにオフ状態に
   されて、上記メモリアレイを次アドレスの選択動作に移
   行し、上記第２のスイッチは、上記第１のスイッチがオ
   フ状態にされた後であって、上記ラッチ回路に保持され
   た読み出し信号をメインアンプの動作タイミングに同期
   して伝えるものであることを特徴とする半導体記憶装
   置。
2. 【請求項２】 上記メモリアレイは、それぞれ独立して
   選択される第１と第２のメモリバンクからなり、上記第
   １の信号線と第１のスイッチは、上記第１と第２のメモ
   リバンクに対応してそれぞれ設けられ、上記２つのメモ
   リバンクは上記第２の信号線に対して選択的に上記第１
   のスイッチを介して読み出し信号を伝えるものであるこ
   とを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記第１と第２の信号線は、それぞれ一
   対の相補の信号線からなり、上記ラッチ回路は一対から
   なる第２の信号線と回路の接地電位との間に設けられた
   第１と第２のキャパシタを含むものであることを特徴と
   する請求項１の半導体記憶装置。
4. 【請求項４】 上記第２の信号線には、入力と出力とが
   互いに交差接続された一対のＣＭＯＳインバータ回路
   と、かかるＣＭＯＳインバータ回路に対して動作電圧と
   回路の接地電位をそれぞれ一定の周期で与えるスイッチ
   ＭＯＳＦＥＴからなるリフレッシュ増幅回路が設けられ
   るものであることを特徴とする請求項３の半導体記憶装
   置。