DE68919458T2 - Halbleiterspeichereinheit mit einem "flash write"-Betrieb. - Google Patents

Halbleiterspeichereinheit mit einem "flash write"-Betrieb.

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DE68919458T2
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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und bezieht sich insbesondere auf eine Halbleiterspeichervorrichtung mit einer Flashschreibfunktion.
  • Bei einem innerhalb eines Systems integrierten RAM-Speicher werden beispielsweise nach der lnitialisierung oder dergleichen sämtliche Bitinhalte auf "0" oder "1" zurückgesetzt. Im allgemeinen werden Bits aufeinanderfolgend bestimmt und es wird ein vorgewähltes Datum zur Durchführung eines Rücksetzbetriebes in jedes Bit geschrieben. Bei diesem Verfahren jedoch muß eine Adresse für jedes Bit bestimmt werden, wobei die Rücksetzzeit in nachteiliger Weise lang ist. Insbesondere stellt sich dieser Nachteil bei einem RAM-Speicher mit einer hohen Kapazität problematisch dar, und demgemäß wurde ein Flashschreibsystem zum Schreiben von vorgewählten Daten in Einheiten von Wörtern vorgeschlagen.
  • Die folgenden Druckschriften beziehen sich auf das Flashschreibsystem:
  • (i) Europäische patentanmeldung EP-A-0 172 112, welche eine Vorrichtung gemäß Oberbegriff des Anspruchs 1 beschreibt;
  • (ii) Japanische ungeprüfte Patentveröffentlichung Nr. 60- 145595, angemeldet am 20. Oktober 1984 und veröffentlicht am 1. August 1985;
  • (iii) Japanische ungeprüfte patentveröffentlichung Nr. 63- 106989, angemeldet am 24. Oktober 1986 und veröffentlicht am 12. Mai 1988.
  • Bei einer herkömmlichen Halbleiterspeichervorrichtung mit einer Flashschreibfunktion wird beispielsweise eine vorgegebene Wortleitung als Reaktion auf ein externes Adreßsignal bestimmt und es wird ein vorgewähltes Datum gleichzeitig in eine Vielzahl von Speicherbits geschrieben, die mit der vorgebenen Wortleitung verbunden sind. Da in einer derartigen Vorrichtung die Anzahl der Speicherbits pro Wort bei einem beispielsweise 1-Mbit (=512 Zyklen x 2048 Bits) dynamischen RAM 2048 beträgt, ergibt sich eine Rücksetzzeit von 512 Zyklen, so daß als Ergebnis hiervon die Rücksetzzeit verkürzt werden kann.
  • Bei einer derartigen herkömmlichen Halbleiterspeichervorrichtung sind jedoch die Wortleitungen aufeinanderfolgend als Reaktion auf ein externes Adreßsignal selektiert, und demgemäß muß ein Flashschreibadreßgenerator außerhalb der Halbleiterspeichervorrichtung angeordnet sein, wodurch die externe Schaltung in nachteiliger Weise verkompliziert ist.
  • Demgemäß ist es wünschenswert, eine Halbleiterspeichervorrichtung zu Verfügung zu stellen, die einen Flashschreibbetrieb ohne die Verwendung eines externen Adreßsignales durchführen kann.
  • Entsprechend der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung gemäß Anspruch 1 vorgesehen.
  • Vorzugsweise weist der Halbleiterspeicher des weiteren auf: eine Adreßeingangspuffereinheit zum Empf angen von externen Adreßsignalen; und eine Adreßschalteinheit zum Schalten des Ausgangs zwischen den externen Adreßsignalen von der Adreßeingangspuffereinheit und den internen Adreßsignalen von der internen Adreßerzeugungseinheit.
  • Die Steuereinheit weist vorzugsweise eine Unterscheidungseinheit auf zum unterscheiden, ob der Zugriffsmodus einen externen Adreßzugriffsmodus oder einen internen Adreßzugriffsmodus auf der Grundlage der externen Steuersignale darstellt; wobei, wenn die Steuereinheit unterscheidet, daß der Zugriffsmodus den internen Adreßzugriffsmodus darstellt, die Adreßschalteinheit die internen Adreßsignale von der internen Adreßerzeugungseinheit als die Adreßsignale für den Zugriff der Speicherzellen selektiert, und wenn die Steuereinheit unterscheidet, daß der Zugriffsmodus den externen Zugriffsmodus darstellt, die Adreßschalteinheit die externen Adreßsignale von der Adreßeingangspuffereinheit als die Adreßsignale für den Zugriff der speicherzellen selektiert.
  • Vorzugsweise weist die Steuereinheit einen Eingang zum Empfangen eines Spaltenadreßübernahmesignals, welches ermöglicht, eine spaltenadresse zu empfangen, und einen Eingang auf zum Empfangen eines Zeilenadreßübernahmesignals, welches ermöglicht, eine Zeilenadresse zu empfangen. Das Flashschreibmodussignal oder das Auffrischmodussignal ist in dem internen Zugriffsmodus erzeugt, bei dem das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal eine vorbestimmte Beziehung aufweisen. Der externe Zugriffsmodus stellt einen Modus dar, bei dem das Spaltenadreßübernahmesignal und das zeilenadreßübernahmesignal eine unterschiedliche vorbestimmte Beziehung aufweisen.
  • Des weiteren weist die Steuereinheit vorzugsweise ein erstes Flip-Flop zum Ausgeben des Auffrischmodussignales, wenn das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal die vorbestimmte Beziehung aufweisen und wenn sich das Flashschreibsteuersignal bei einem ersten Pegel befindet, und ein zweites Flip-Flop zum Ausgeben des Flashschreibmodussignals auf, wenn das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal die vorbestimmte Beziehung aufweisen und sich das Flashsteuersignal bei einem zweiten Pegel befindet, der unterschiedlich ist von dem ersten Pegel.
  • Die Adreßschalteinheit kann aufweisen: eine ODER-Gatter-Schaltung mit einem ersten Eingang zum Empfangen des Auffrischmodussignals und einem zweiten Eingang zum Empfangen des Flashschreibmodussignals; und eine schalt-Gatter-Schaltung zum Ausgeben des internen Adreßsignals oder des externen Adreßsignals als Reaktion auf ein Ausgangssignal der ODER-Gatter-Schaltung; und kann ferner eine Gatterschaltung zum Empfangen eines externen lashschreibsteuersignals und des Ausgangssignals von der ODER- Gatter-Schaltung aufweisen, wobei ein Ausgang der Gatterschaltung mit einem Eingang der schalt-Gatter-Schaltung verbunden ist, wodurch, wenn sich das externe Flashschreibsteuersignal auf einem vorbestimmten Pegel befindet, die schalt-Gatter-Schaltung die externen Adreßsignale, die auszugeben sind, unabhängig von den Pegeln des Auffrischmodussignals oder des Flashschreibmodussignals selektiert.
  • Alternativ kann die Adreßschalteinheit aufweisen: eine ODER- Gatter-Schaltung zum Empfangen des Auffrischmodussignals oder des Flashschreibmodussignals; ein erstes NAND-Gatter zum Empfangen des Ausgangssignals von dem ODER-Gatter und des internen Adreßsignals; eine zweite NAND-Gatter-Schaltung zum Empf angen eines invertierten Signals des Ausgangssignals von der ODER-Gatter- Schaltung und des externen Adreßsignals; und eine dritte NAND- Gatter-Schaltung zum Ausgeben eines der Ausgangssignale von der ersten NAND-Gatter-Schaltung oder der zweiten NAND-Gatter- Schaltung.
  • Gemäß einem weiteren Ausführungsbeispiel weist die Adreßschalteinheit auf: eine ODER-Gatter-Schaltung zum Empf angen des Auffrischmodussignals oder des Flashschreibmodussignals; eine Gatterschaltung mit einem mit dem Ausgang der ODER-Gatter-Schaltung verbundenen ersten Eingang und einem zweiten Eingang zum Empfangen eines externen Flashschreibsteuersignals; ein erstes NAND- Gatter zum Empfangen des Ausganges der Gatterschaltung und der internen Wortadreßsignale; eine zweite NAND-Gatter-Schaltung zum Empfangen eines invertierten Signals des Ausgangssignals von der Gatterschaltung und des externen Adreßsignals; und eine dritte NAND-Gatter-Schaltung zum Ausgeben eines der Ausgangssignale von der ersten NAND-Gatter-Schaltung oder der zweiten NAND-Gatter- Schaltung.
  • Die Schreibeinheit kann einen Spaltendekoder zum Selektieren von sämtlichen der Bitleitungen aufweisen, wenn das Flashschreibmodussignal an den Spaltendekoder angelegt ist, wodurch das vorgewählte Datum in die Speicherzellen geschrieben wird, die zwischen der selektierten Wortleitung und sämtlichen der Bitleitungen verbunden sind; und kann des weiteren eine Eingangs/Ausgangs-Gatter- Schaltung aufweisen zum Passieren des vorgewählten Datums an die Speicherzellen, und eine Datenschalteinheit zum Selektieren des vorgewählten Datums von der Erzeugungseinheit für die vorgewählten Daten aufweisen, wenn das Flashschreibmodussignal an die Datenschalteinheit angelegt ist und zum Selektieren von gewöhnlichen Schreibdaten, wenn das Flashschreibmodussignal nicht an die Datenschalteinheit angelegt ist.
  • Bei einem weiteren Ausführungsbeispiel weist die Schreibeinheit auf: Flashschreibtransistoren, von denen jeder zwischen jeder der Bitleitungen und Masse verbunden ist, eine Schalteinheit zum Selektieren des vorgewählten Datums von der Erzeugungseinheit für die vorgewählten Daten, die in die Flashschreibtransistoren zu schreiben ist, wenn das Flashschreibmodussignal an die Schalteinheit angelegt ist, und zum Selektieren eines gewöhnlichen Datums, das in die Speicherzellen zu schreiben ist, wenn das Flashschreibsignal nicht an die Schalteinheit angelegt ist.
  • Alternativ kann die Schreibeinheit aufweisen: eine mit den Bitleitungen verbundene Bitleitungssteuerschaltung, welche aufweist: erste Transistoren, die als Reaktion auf ein erstes Taktsignal zum Verbinden der Bitleitungen mit einer 1/2-(VCC)-Leistungsquelle eingeschaltet sind; zweite Transistoren, die als Reaktion auf ein zweites Taktsignal zum Verbinden der Bitleitungen mit einer VCC- Leistungsguelle eingeschaltet sind; und dritte Transistoren, die als Reaktion auf ein drittes Taktsignal zum Verbinden der Bitleitungen mit einer (VCC)-Leistungsquelle eingeschaltet sind; wobei in einem Rücksetzmodus die Bitleitungen auf den 1/2-(VCC)-Pegel als Reaktion auf das erste Taktsignal zurückgesetzt sind und bei einem Flashschreibmodus nach dem Rücksetzmodus die Bitleitungen bei dem (VCC)-Pegel oder dem (VCC)-Pegel als Reaktion auf das zweite oder das dritte Taktsignal zurückgesetzt sind.
  • Wenn bei den Ausführungsbeispielen der Erfindung Steuersignale extern eingegeben werden, wird ein Wortadreßsignal innerhalb der Vorrichtung erzeugt, und es wird ein vorgewähltes Datum in eine Vielzahl von speicherzellen geschrieben, die mit einer Wortleitung verbunden sind, die als Reaktion auf das Wortadreßsignal selektiert ist.
  • Demgemäß wird ein Flashschreibadreßgenerator für eine externe Schaltung nicht benötigt, und somit wird die externe Schaltung vereinfacht.
  • Es wird Bezug genommen auf beispielhafte Figuren gemäß Anlage, von denen Fig. 1 bis 7 eine Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel zeigen, und
  • Fig. 1 ein Blockdiagramm zur Erläuterung eines Prinzips des ersten Ausführungsbeispiels;
  • Fig. 2 ein Blockdiagramm der gesamten Anordnung der Halbleitern speichervorrichtung;
  • Fig. 3 ein Zeitablaufdiagramm in Bezug auf ein Auffrischmodussignal SRF;
  • Fig. 4 ein Zeitablaufdiagrainift in Bezug auf ein Flashschreibmodussignal SFW;
  • Fig. 5 ein Schaltungsdiagramm einer Anordnung eines Haupteiles eines Steuerteils;
  • Fig. 6 ein Schaltungsdiagramm einer Anordung einer Adreßschaltschaltung; und
  • Fig. 7 ein Schaltungsdiagramm einer weiteren Anordnung der Adreßschaltschaltung zeigt;
  • Fig. 8 und 9 zeigen Schaltungsdiagramme einer Halbleiterspeicher vorrichtung gemäß einem zweiten Ausführungsbeispiel der vor liegenden Erfindung, von denen
  • Fig. 8 ein Schaltungsdiagramm einer Anordnung eines Hauptteiles; und
  • Fig. 9 ein Schaltungsdiagramm einer Anordnung eines Leseverstär kers zeigt; und
  • Fig. 10 zeigt ein Schaltungsdiagramm einer Anordnung eines Haupt teiles einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die beigefügten Figuren näher erläutert.
  • Die Fig. 1 bis 7 zeigen eine Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Gemäß Fig. 1 bis 7 ist die vorliegende Erfindung auf einen dynamischen Speicher mit wahlfreiem Zugriff (RAM) als Beispiel angewendet.
    • Anordnung zur Erläuterung des Prinzips des ersten Ausführunasbeispiels
  • Fig. 1 zeigt ein Blockdiagramm einer Anordnung zur Erläuterung eines Prinzips des ersten Ausführungsbeispiels.
  • In der Figur bezeichnet die Bezugsziffer 2 eine Steuerschaltung zum Empfangen eines Zeilenadreßübernahmesignals , eines Spaltenadreßübernahmesignals und eines Flashschreibsteuersignals zur Durchführung einer Flashschreibmodussteuerung; die Bezugsziffer 3 bezeichnet einen Zeilenadreßeingangspuffer zum Verstärken eines externen Adreßsignals A0-A9, die Bezugsziffer 13 bezeichnet eine Adreßerzeugungsschaltung zum Erzeugen einer internen Adresse; die Bezugsziffer 4 bezeichnet eine Adreßschaltschaltung zum Schalten zwischen der externen Adresse und der internen Adresse als Reaktion auf ein Steuersignal von der Steuerschaltung 2; und die Bezugsziffer 5 bezeichnet einen Zeilendekoder.
  • Es ist zu beachten, daß die durch diese Adreßerzeugungsschaltung 13 erzeugte interne Adresse gemäß diesem Ausführungsbeispiel für den Auffrischbetrieb und für den Flashschreibbetrieb verwendet wird. Im Gegensatz hierzu wird bei einem herkömmlichen RAM die interne Adresse lediglich für den Auffrischbetrieb verwendet, und es wird die Adresse für den Flashschreibbetrieb aus einer externen Einheit geliefert.
  • Bei der in Fig. 1 dargestellten Anordnung wird bei dem Flashschreibmodus die durch die Schaltschaltung 4 geschaltete interne Adresse an den Zeilendekoder 5 geliefert, und demzufolge wird eine Zeilenadresse einer entsprechend der internen Adresse bestimmten Speicherzelle einem Flashschreibbetrieb unterzogen. Demgemäß wird keine externe Flashschreibadresse benötigt, und somit kann die externe Schaltung vereinfacht werden. Die Adreßerzeugungsschaltung 13 weist einen Zähler auf, der einen Zählerwert für die Vorbereitung des nächsten Flashschreibbetriebs inkrementiert oder dekrementiert. Dieser Betrieb wird durch die Steuerschaltung 2 durchgeführt.
  • Im folgenden wird die Anordnung der in Fig. 1 dargestellten Schaltung in näheren Einzelheiten erläutert. Gemäß Fig. 2 bezeichnet die Bezugsziffer 1 einen dynamischen RAM, der eine Steuerschaltung 2, einen Adreßeingangspuffer 3, eine Adreßschaltschaltung 4, einen Zeilendekoder 5, einen Spaltendekoder 6, ein Leseverstärker&I/O-Gatter 7, ein Speicherzellenarray 8, einen Dateneingangspuffer 9, ein Flashschreibregister 10, eine Datenschaltschaltung 11, einen Datenausgangspuffer 12, und eine Adreßerzeugungsschaltung 13 aufweist.
  • Die Symbole , , , und FLW bezeichnen externe Steuersignale, von denen ein zeilenadreßübernahmesignal, ein Spaltenadreßübernahmesignal, ein Schreibfreigabesignal, und FLW ein Flashschreibsteuersignal bezeichnet. Es ist zu beachten, daß ein externes Adreßflashschreibsteuersignal EF/W ebenfalls eines der externen Steuersignale bei einem weiteren, später beschriebenen Ausführungsbeispiel darstellt.
  • Die Steuerschaltung 2 empfängt die externen Steuersignale und erzeugt verschiedene Arten der benötigten internen Steuersignale; beispielsweise gibt die Steuerschaltung 2 Steuertaktsignale SA und SB, ein Dateneingangstaktsignal SI, ein Datenausgangstaktsignal SO, ein Auffrischmodussignal SRF, und ein Flashschreibmodussignal SFW aus.
  • Fig. 3 stellt ein Zeitablaufdiagramm für die Erzeugung des Auffrischmodussignals SRF, und Fig. 4 stellt ein Zeitablaufdiagramm zur Erzeugung des Flashschreibmodussignals SFW dar.
  • Wie es in Fig. 3 dargestellt ist, wird das Auffrischmodussignal SRF erzeugt, wenn die Signale und in einer CBR-Beziehung zueinander sind, bei der das Signal einen Niedrig-(L)-Pegel einnimmt, bevor das Signal auf einen L-Pegel gesetzt wird, und wenn sich das Flashschreibsignal FLW bei dem L-Pegel befindet. Wenn im Gegensatz hierzu das Signal einen L-Pegel einnimmt, bevor das Signal auf den L-Pegel eingerichtet wird, wird ein gewöhnlicher Lesemodus erkannt.
  • Auf der anderen Seite wird gemäß Fig. 4 das Flashschreibmodussignal SFW erzeugt, wenn sich die Signale und in der CBR- Beziehung befinden, und wenn sich das Flashschreibsignal SFW bei dem Hoch-(H)-Pegel befindet.
  • Demgemäß wird bei der CBR-Beziehung, wenn sich das Signal FLW auf dem L-Pegel befindet, das Auffrischmodussignal SRF erzeugt, und wenn sich das Signal FLW auf dem H-Pegel bef indet, wird das Flashschreibsignal SFW erzeugt. Wenn sich die Signale und nicht in der CBR-Beziehung befinden, wird ein gewöhnlicher Lesemodus des RAM erkannt.
  • Fig. 5 zeigt ein Schaltungsdiagramm einer bevorzugten Anordnung zum Erzeugen des Auffrischmodussignals SRF und des Flashschreibmodussignals SFW Die in Fig. 5 dargestellte Schaltung stellt einen Hauptteil der Steuerschaltung 2 dar, welche Inverter INV&sub1; bis INV&sub3;, 3-Eingangs-NAND-Gatter NAND&sub1; und NAND&sub2;, und Flip-Flops FF&sub1; und FF&sub2; aufweist. Das Flip-Flop FF&sub1; wird gesetzt, wenn sämtliche der Signale , , und FLW "L" sind, und wird zurückgesetzt, wenn das Signal FLW "H" ist. Das Flip-Flop FF&sub1; gibt das Auffrischmodussignal SRF während einer Setzperiode aus. Das Flip-Flop FF&sub2; wird gesetzt, wenn die Signale RAS und CAS "L" sind und das Signal FLW "H" ist, und wird zurückgesetzt, wenn das Signal FLW "L" ist. Das Flip-Flop FF2 gibt das Flashschreibmodussignal SFW während einer Setzperiode aus. Unter erneuter Bezugnahme auf Fig. 2 puffert der Adreßeingangspuffer 3 externe Adressen (AO bis An), die durch Multiplexen der Zeilen-und Spaltenadressen eingegeben sind, und die externe zeilenadresse wird an die Adreßschaltschaltung 4, und die Spaltenadresse an den Spaltendekoder 6 ausgegeben. Die Adreßschaltschaltung 4 selektiert normalerweise die von dem Adreßeingangspuffer 3 gelieferte externe Zeilenadresse und überträgt die ausgewählte externe Zeilenadresse an den Zeilendekoder 5. Wenn jedoch das Signal SRF oder SFW eingegeben wird, selektiert die Adreßschaltschaltung 4 eine interne Adresse (die im weiteren näher erläutert wird) aus der Adreßerzeugungsschaltung 13, und überträgt die selektierte interne Adresse an den Zeilendekoder 5. Der Zeilendekoder 5 dekodiert die übertragene externe oder interne Adresse, und selektiert und aktiviert eine der in großer Anzahl vorhandenen Wortleitungen 8a in dem Speicherzellenarray 8 entsprechend dem dekodierten Ergebnis. Der Spaltendekoder 6 dekodiert die übertragene externe Adresse, und selektiert eine der in einer großen Anzahl vorhandenen Bitleitungen 8b in dem Speicherzellenarray 8 entsprechend dem dekodierten Ergebnis. Wenn das Schreibmodussignals SFW eingegeben ist, werden sämtliche der Bitleitungen 8b selektiert, und das Leseverstärker&I/O-Gatter 7 verstärkt die Potentiale der selektierten Bitleitungen 8b, um Daten von Speicherzellen 8c, die mit den selektierten Bitleitungen 8b verbunden sind, zu lesen, oder Daten in diese Speicherzellen 8c zu schreiben. Der Dateneingangspuffer 9 puffert externe Daten DIN, und liefert die Daten an das Flashschreibregister 10 und die Datenschaltschaltung 11. Das Flashschreibregister 10 hält die gelieferten Daten, und liefert die gehaltenen Daten an die Datenschaltschaltung 11 als vorgewählte Daten. Die Datenschaltschaltung 11 selektiert nomalerweise Daten aus dem Dateneingangspuffer 9. Wenn jedoch das Flashschreibmodussignal SFW eingegeben ist, selektiert die Datenschaltschaltung 11 die vorgewählten Daten von dem Flashschreibregister 10, und liefert die selektierten Daten an das Leseverstärker&I/O-Gatter 7. Der Datenausgangspuffer 12 puffert die durch das Leseverstärker&I/O-Gatter 7 ausgelesenen Daten und gibt die gepufferten Daten als Ausgangsdaten DOUT aus.
  • Die Adreßerzeugungsschaltung 13 weist einen internen Adreßzähler auf. Wenn das Auffrischmodussignal SRF oder das Flashschreibmodussignal SFW eingegeben ist, inkrementiert (oder dekrementiert) die Adreßerzeugungsschaltung 13 aufeinanderfolgend Auffrisch-oder interne Flashschreibadressen zur Bestimmung der Wortleitungen 8a in dem Speicherzellenarray 8. Ein Anfangswert der internen Adresse kann ein vorbestimmter Wert oder ein durch die externe Adresse von dem Adreßeingangspuffer 3 vorgewählter Wert sein.
  • Die Steuerschaltung 2 dient als Bestimmungsmittel zum Ausgeben des Flashschreibmodussignals SFW als Reaktion auf die verschiedenen Steuersignale (z. B. die Signale , , oder FLW) zur Bestimmung eines Flashschreibmodus. Die Adreßerzeugungsschaltung 13 dient als Adreßerzeugungsmittel, welches in dem Flashschreibmodus betrieben wird, bei dem das Flashschreibmodussignal SFW erzeugt wird, und welche aufeinanderfolgend Wortadreßsignale (interne Adressen) erzeugt. Der Zeilendekoder 5 dient als ein Selektionsmittel zum aufeinanderfolgenden Selektieren von Wortleitungen 8a entsprechend den Wortadreßsignalen (interne Adressen).
  • Das Flashschreibregister 10 dient als Datenerzeugungsmittel zum Halten der externen Daten DIN ("0" oder "1") und Ausgeben der "0" oder "1" vorgewählten Daten, während das Datum gehalten ist. Der Spaltendekoder 6 und das Leseverstärker&I/O-Gatter 7 dient als Schreibmittel, betrieben in dem Flashschreibmodus, zum Schreiben des vorgewählten Datums in sämtliche der Speicherzellen 8c, die mit dem Schnittpunkt der Wortleitungen 8a, die durch den Zeilendekoder 5 als Selektionsmittel selektiert sind, verbunden sind.
  • Fig. 6 zeigt ein Schaltungsdiagramm einer Anordnung der Adreßschaltschaltung 4. Die Adreßschaltschaltung 4 weist ein ODER-Gatter 4a zum Ausgeben eines Schaltsignals SWCH aus, wenn das Auffrischmodussignal SRF oder das Flashschreibmodussignal SFW eingegeben wird, ein NAND-Gatter 4b zum Passieren einer internen Adresse aus der Adreßerzeugungsschaltung 13, wenn das Signal SWCH ausgegeben wird, ein Invertergatter 4c zum Invertieren des Signals SWCH, ein NAND-Gatter 4d zum Passieren einer externen Adresse von dem Adreßeingangspuffer 3, wenn weder das Signal SFR, noch das Signal SRW eingegeben werden, und ein NAND-Gatter 4e zum Liefern der passierten internen oder externen Adresse an den Zeilendekoder 5 auf. Die Adreßschaltschaltung 4 selektiert die interne Adresse an Stelle der externen Adresse, wenn das Signal SRF oder SFW eingegeben wird, d. h. bei einem Auffrischmodus oder einem Flashschreibmodus. Es ist zu beachten, daß die obige Anordnung 1 Bit unter einer Vielzahl von Bits entsprechend den Adressen AO bis An entspricht.
  • Im folgenden wird eine Betriebsweise der in Fig. 2 dargestellten Schaltung näher erläutert.
  • Wenn die Signale , , und FLW eine in Fig. 3 gezeigte Beziehung aufweisen, wird das Auffrischmodussignal SRF von der Steuerschaltung 2 ausgegeben, und es wird der Auffrischmodusbetrieb durchgeführt. Bei diesem Modus empf ängt die Adreßerzeugungsschaltung 13 das Auffrischungsmodussignal SRF, um die interne Adresse zu erzeugen. Die Adreßschaltschaltung 4 selektiert die interne Adresse anstelle der externen Adresse. Demzufolge wird ein Auffrischbetrieb für jede Wortleitung repräsentiert durch die interne Adresse durchgeführt, wobei eine externe Bestimmung einer Auffrischadresse nicht benötigt wird.
  • Wenn auf der anderen Seite die Signale , , und FLW die in Fig. 4 dargestellte Beziehung aufweisen, wird das Flashschreibmodussignal SFW von der Steuerschaltung 2 ausgegeben, und es wird der Flashschreibmodus gesetzt. Die Adreßerzeugungsschaltung 13 empfängt das Flashschreibmodussignal SFW zum Erzeugen der internen Adresse, und die Adreßschaltschaltung 4 selektiert die interne Adresse anstelle der externen Adresse. Wenn das Signal SFW in den Spaltendekoder 6 und die Datenschaltschaltung 11 eingegeben wird, selektiert der Spaltendekoder 6 sämtliche der Bitleitungen 8b, und die Datenwählschaltung 11 selektiert vorgewählte Daten von dem Flashschreibregister 10, und demzufolge wird das vorgewählte Datum ("0" oder "1") in eine Vielzahl von Speicherzellen 8c geschrieben, die mit einer Wortleitung 8a verbunden sind, die entsprechend der internen Adresse bestimmt ist. Dieser Schreibbetrieb wird für jede Wortleitung mit einem Erneuerungsbetrieb der internen Adresse wiederholt, und als Ergebnis wird ein Rücksetzbetrieb für jede Wortleitung durchgeführt, und es kann die Rücksetzzeit gekürzt werden.
  • Demgemäß enthält bei diesem Ausführungsbeispiel der dynamische RAM 1 die Adreßerzeugungsschaltung 13, und die Adreßerzeugungsschaltung 13 wird nicht nur in dem Auffrischmodus, sondern auch in dem Flashschreibmodus betrieben, und demgemäß muß ein Flaschschreibmodus-Adreßgenerator nicht außerhalb des dynamischen RAM 1 angeordnet sein, wodurch die externe Schaltung vereinfacht wird.
  • Obwohl bei dem vorstehenden Ausführungsbeispiel die interne Adresse zwangsweise in dem Auffrisch-oder Flashschreibmodus verwendet ist, ist die zu verwendende Adresse hierauf nicht begrenzt, und es kann die externe Adresse wie benötigt verwendet werden. Insbesondere können, wie es bei der weiteren Anordnung gemäß Fig. 7 dargestellt ist, in der Adreßschaltschaltung 4 zusätzlich ein NAND-Gatter 4f und ein Invertergatter 4g angeordnet sein. Das NAND-Gatter 4f weist einen Eingangsanschluß zum Empfangen eines externen Flashschreibsteuersignals EF/W und einen weiteren Eingangsanschluß zum Empfangen des Ausgangssignales des ODER-Gatters 4a auf. Der Ausgang des NAND-Gatters 4f wird durch den Inverter 4g invertiert, und der Ausgang des Inverters 4g ist mit einem Eingang des NAND-Gatters 4b und mit dem Eingang des Inverters 4c verbunden.
  • Während einer Periode, bei der sich das Auffrischmodussignal SRF oder das Flashschreibmodussignal SFW auf dem H-Pegel befindet, wenn das Signal EF/W auf dem H-Pegel eingestellt ist, passiert das Signal SRF oder SFW über das NAND-Gatter 4f, so daß die interne Adresse durch das NAND-Gatter 4b selektiert wird. Wenn das Signal EF/W auf den L-Pegel gesetzt ist, passiert das Signal SRF oder SFW nicht über das NAND-Gatter 4f, und somit wird die externe Adresse durch das NAND-Gatter 4d selektiert.
  • Demgemäß wird das normalerweise H-pegelige Signal EF/W an einen Eingangsanschluß des NAND-Gatters 4f geliefert, und das Signal EF/W wird wie benötigt auf den L-Pegel gesetzt, so daß die externe Adresse in dem Auffrisch-oder Flashschreibmodus verwendet werden kann. Wenn beispielsweise ein bestimmter Bereich in dem Speicherzellenarray 8 aufgefrischt oder flashgeschrieben werden soll, kann die externe Adresse auf geeignete Weise bestiflt werden, wodurch die Betriebsfähigkeit verbessert wird.
  • An Stelle des Schreibmittels bei dem vorstehend beschriebenen Ausführungsbeispiel kann das Schreibmittel wie folgt angeordnet sein. Wie es insbesondere in der Anordnung eines Hauptteiles eines zweiten Ausführungsbeispiels gemäß Fig. 8 dargestellt ist, sind Flashschreibtransistoren 20 vorgesehen, die als Schreibmittel dienen. Jeder der Transistoren 20 ist zwischen einer der Bitleitungen 8b in dem Speicherzellenarray 8 und Masse verbunden, und die Gates der Flashschreibtransistoren 20 sind gemeinsam mit einer Datenschaltschaltung 21 verbunden. Die Datenschaltschaltung 21 weist zwei Paare von Schaltelementen 21a und 21b zur Durchführung entgegengesetzter Betriebsweisen als Reaktion auf das Flashschreibmodussignal SFW auf. Es ist zu beachten, daß gemäß Fig. 2 und 8 dieselben Bezugsziffern dieselben Teile bezeichnen. Das Bezugssymbol Tp bezeichnet einen P-Kanal-Transistor, der als Reaktion auf ein Leseverstärkertreibersignal betrieben wird; und TN bezeichnet einen N-Kanal-Transistor, der als Reaktion auf ein Leseverstärkertreibersignal φSAN betrieben wird. Diese Transistoren Tp und Tn liefern eine Leistungsguellenspannung VCC und eine Massespannung an einen Leseverstärker SA.
  • Fig. 9 zeigt eine Anordnung des Leseverstärkers einschließlich einer 1/2-(VCC)-Schaltung als ein Beispiel. Die 1/2-(VCC)-Schaltung weist Transsistoren T&sub1; bis T&sub3; auf, die als Reaktion auf ein Vorladungssignal φpc zum Vorwählen der Potentiale der Bitleitungen BL&sub1; und bei 1/2-(VCC) betrieben werden. Der Leseverstärker SA weist p-Kanal-Transistoren T&sub4; und T&sub5; und N-Kanal-Transistoren T&sub6; und T&sub7; auf und verstärkt eine Spannungsdifferenz zwischen den Bitleitungen BL&sub1; und .
  • Mit der in Fig. 8 und 9 dargestellten Anordnung wird bei dem Flashschreibmodus, bei dem das Signal SFW eingegeben wird, das Schaltelement 21a zur selben Zeit, bei der das Schaltelement 21b ausgeschaltet wird, eingeschaltet, und jeder Transistor 20 wird entsprechend den vorgewählten Daten von dem Flashschreibregister 10 betrieben. Als Ergebnis wird das Datum in jeder Speicherzelle 8c entsprechend dem vorgewählten Datum erneuert. Entsprechend diesem Ausführungsbeispiel wird keine erhebliche Modifikation des Leseverstärker&I/O-Gatters 7, des Spaltendekoders 6 und dergleichen benötigt.
  • Fig. 10 zeigt eine Anordnung des Hauptteiles des dritten Ausführungsbeispiels. Es ist zu beachten, daß in den Fig. 8 und 10 dieselben Bezugsziffern dieselben Teile bezeichnen. Eine Bitleitungssteuerschaltung BC weist Transistoren T&sub8; und T&sub9; auf, die als Reaktion auf ein Taktsignal φ&sub1; eingeschaltet werden, um die Bitleitungen BL&sub1; und mit einer 1/2-(VCC)-Leistungsguelle zu verbinden, Transistoren T&sub1;&sub0; und T&sub1;&sub1;, die als Reaktion auf Taktsignale φ&sub2; und zum Verbinden der Bitleitungen BL&sub1; und mit einer VCC-Leistungsguelle eingeschaltet werden, und Transistoren T&sub1;&sub2; und T&sub1;&sub3;, die als Reaktion auf Taktsignale φ&sub3; und φ&sub3; zum Verbinden der Bitleitungen BL&sub1; und mit einer VSS-Leistungsquelle eingeschaltet werden.
  • Das Bitleitungssteuerteil BC setzt die Bitleitungen BL&sub1; und bei einem 1/2-(VCC)-Pegel als Reaktion auf das Signal φ&sub1; in einen Rücksetzmodus zurück, und dabei werden ein Leseverstärker SA' und der Spaltendekoder 6 gesperrt. Der Leseverstärker SA' enthält keine 1/2-(VCC)-Schaltung gemäß Fig. 8.
  • Bei einem normalen Lesemodus werden sämtliche der Signale φ&sub1; bis φ&sub3; gesperrt, es wird eine Spannungsdifferenz zwischen den Bitleitungen BL&sub1; und durch den Leseverstärker SA' verstärkt, und es wird der Spaltendekoder 6 freigegeben, so daß das Datum auf einen Datenbus bei einem Lesemodus übertragen wird.
  • Nach dem vorstehend bezeichneten Rücksetzbetrieb werden bei einem Flashschreibmodus die Bitleitungen BL&sub1; und bei dem (VCC)- oder VSS-Pegel als Reaktion auf das Signal φ&sub2; oder φ&sub3; zurückgesetzt, und dabei ist der Spaltendekoder 6 nach wie vor gesperrt. Der Leseverstärker SA' kann gesperrt verbleiben, oder kann freigegeben werden, um unverzüglich die Bitleitungen BL&sub1; und zurückzusetzen.
  • Es ist zu beachten, daß obwohl ein dynamischer RAM beispielhaft bei den vorstehend genannten Ausführungsbeispielen verwendet ist, die vorliegende Erfindung darauf nicht begrenzt ist, und auf eine beliebige Halbleiterspeichervorrichtung, bei der ein Rücksetzbetrieb benötigt ist, angewendet werden kann.
  • Durch Verwenden der vorliegenden Erfindung kann ein für ein Flashschreibmodus benötigtes Wortadreßsignal innerhalb der Vorrichtung erzeugt werden. Demgemäß wird kein externes Adreßsignal benötigt, und somit wird keine externe Flashschreibadreßschaltung benötigt, wodurch eine externe Schaltung vereinfacht wird.

Claims (13)

1. Halbleiterspeichervorrichtung, welche aufweist: eine Vielzahl von Wortleitungen (8a) und Bitleitungen (8b);
eine Vielzahl von Speicherzellen (8c), die zwischen den Wort leitungen und den Bit leitungen verbunden sind;
ein steuermittel (2) zum Bestimmen eines Flashschreibmodus entsprechend externen Steuersignaien (FLW, CAS, RAS);
ein wortleitungsselektionsmittel (4, 5) zum aufeinderfolgenden Selektieren der Wortleitungen entsprechend mit Adreßsignalen;
ein Vorwähldatenerzeugungsmittel (10) zum Erzeugen vorgewählter Daten;
ein Schreibmittel (6, 7, 11, 20, 21), welches betriebsmäßig verbunden ist mit dem vorwähldatenerzeugungsmittel und während dem Flashschreibmodus zum Schreiben von Daten von dem Vorwähldatenerzeugungsmittel in sämtliche Speicherzellen betrieben ist, die mit der Wortleitung verbunden sind, die durch das Wortleitungsselektionsmittel selektiert sind;
dadurch gekennzeichnet, daß:
ein internes Adreßerzeugungsmittel (13) vorgesehen ist, welches betriebsmäßig mit dem Steuermittel (2) verbunden ist und während eines Flashschreibmodus zum aufeinanderfolgenden Erzeugen von internen Adreßsignalen betrieben ist;
welches wortleitungsselektionsmittel mit dem internen Adreßerzeugungsmittel zum Empfangen der internen Adreßsignale betriebsmäßig verbunden ist;
welches Steuermittel (2) Eingangsanschliisse zum Empfangen der externen steuersignale und einen ersten Ausgangsanschluß hat, um ein Flashschreibmodussignals (SFW) vorzusehen, wenn sich die steuersignale in einem vorbestimmten Zustand befinden, welches Adreßerzeugungsmittel (13) einen Eingangsanschluß zum Empfangen des Flashschreibmodussignals und einen Ausgangsanschluß aufweist, um Adreßsignale vorzusehen, wenn das Flashschreibmodussignal an den Eingangsanschluß des Adreßerzeugungsmittels geliefert ist; und daß
das steuermittel (2) einen zweiten Ausgangsanschluß aufweist, um ein Auffrischmodussignal (SRF) vorzusehen, wenn sich die steuersignale in einem weiteren vorbestimmten Zustand befinden, welches interne Adreßerzeugungsmittel (13) einen weiteren Eingangsanschluß zum Empfangen des Auffrischmodussignals aufweist, und der Ausgangsanschluß des internen Adreßerzeugungsmittels (13) das Wortadreßsignal vorsieht, wenn das Auffrischmodussignal an den weiteren Eingangsanschluß des Adreßerzeugungsmittels angelegt ist.
2. Halbeiterspeichervorrichtung nach Anspruch 1, welche desweiteren aufweist:
ein Adreßeingangspuffermittel (3) zum Empfangen von externen Adreßsignalen; und
ein Adreßschaltmittel (4) zum Schalten eines Ausganges zwischen den externen Adreßsignalen von dem Adreßeingangspuffermittel und den internen Adreßsignalen von dem internen Adreßerzeugungsmittel;
bei der das steuermittel (2) ein unterscheidungsmittel aufweist zum unterscheiden, ob ein Zugriff smodus einen externen Adreßzugriffsmodus oder einen internen Adreßzugriff smodus auf der Grundlage der externen steuersignale darstellt;
wodurch dann, wenn das steuermittel unterscheidet, daß der Zugriffsmodus den internen Adreßzugriffsmodus darstellt, das Adreßschaltmittel (4) die internen Adreßsignale von dem internen Adreßerzeugungsmittel als die Adreßsignale für den Zugriff zu den Speicherzellen selektiert, und wenn das steuermittel unterscheidet, daß der Zugriffsmodus den externen Zugriff smodus darstellt, das Adreßschaltmittel (4) die externen Adreßsignale von dem Adreßeingangspuffermittel als die Adreßsignale für den Zugriff der Speicherzellen selektiert.
3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Steuermittel (2) einen Eingang zum Empfangen eines Spaltenadreßübernahmesignals, welches ermöglicht, eine Spaltenadresse zu empfangen, und einen Eingang zum Empfangen eines Zeilenadreßübernahmesignals aufweist, welches ermöglicht, eine Zeilenadresse zu empfangen, welches Flashschreibmodussignal oder Auffrischmodussignal in dem internen Zugriff smodus, bei dem das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal eine vorbestimmte Beziehung aufweisen, erzeugt ist, und in dem externen Zugriff smodus nicht erzeugt ist, welcher existiert, wenn das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal eine weitere vorbestimmte Beziehung aufweisen.
4. Halbleiterspeichervorrichtung nach Anpruch 3, bei der das Steuermittel ein erstes Flip-Flop (FF&sub1;) zum Ausgeben des Auffrischmodussignales (SRF), wenn das Spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal die vorbestimmte Beziehung aufweisen und wenn sich das Flashschreibsteuersignal (FLW) bei einem ersten Pegel befindet, und ein zweites Flip-Flop (FF&sub2;) zum Ausgeben des Flashschreibmodussignals (SRF) aufweist, wenn das spaltenadreßübernahmesignal und das Zeilenadreßübernahmesignal die vorbestimmte Beziehung aufweisen und sich das Flashsteuersignal (FLW) bei einem zweiten Pegel befindet,der unterschiedlich ist von dem ersten Pegel.
5. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Adreßschaltmittel (4) aufweist:
eine ODER-Gatter-Schaltung (4a) mit einem ersten Eingang zum Empfangen des Auffrischmodussignals und einem zweiten Eingang zum Empfangen des Flashschreibmodussignals; und
eine schalt-Gatter-Schaltung (4b, 4c, 4d, 4e) zum Ausgeben des internen Adreßsignals der des externen Adreßsignals als Reaktion auf ein Ausgangssignal der ODER-Gatter-Schaltung.
6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der das Adreßschaltmittel (4) des weiteren eine Gatterschaltung (4f, 4g) zum Empfangen eines externen Flashschreibsteuersignals (E F/L) und des Ausgangssignals von der ODER-Gatter-Schaltung (4a) aufweist, wobei ein Ausgang der Gatterschaltung mit einem Eingang der Schalt-Gatter-Schaltung verbunden ist, wodurch, wenn sich das externe Flashschreibsteuersignal auf einem vorbestimmten Pegel befindet, die Schalt-Gatter-Schaltung die externen Adreßsignale,
die aus zugeben sind, unabhängig von den Pegeln des Auffrischmodussignals oder des Flashschreibmodussignals selektiert.
7. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Adreßschaltmittel (4) aufweist:
eine ODER-Gatter-Schaltung (4a) zum Empfangen des Auffrischmodussignals oder des Flashschreibmodussignals;
eine erste NAND-Gatter-Schaltung (4b) zum Empfangen des Ausgangssignals von der ODER-Gatter-Schaltung und des internen Adreßsignals;
eine zweite NAND-Gatter-Schaltung (4d) zum Empfangen eines invertierten Signals des Ausgangssignals von der ODER-Gatter- Schaltung und des externen Adreßsignals; und
eine dritte NAND-Gatter-Schaltung (4e) zum Ausgeben eines der Ausgangssignale von der ersten NAND-Gatter-Schaltung oder der zweiten NAND-Gatter-Schaltung.
8. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Adreßschaltmittel (4) aufweist:
eine ODER-Gatter-Schaltung (4a) zum Empfangen des Auffrischmodensignals oder des Flashschreibmodensignals;
eine Gatterschaltung (4f, 4g) mit einem mit dem Ausgang der ODER-Gatter-Schaltung verbundenen ersten Eingang und einem zweiten Eingang zum Empfangen eines externen Flashschreibsteuersignals;
ein erstes NAND-Gatter (4b) zum Empfangen des Ausganges der Gateschaltung und der internen Adreßsignale;
eine zweite NAND-Gatter-Schaltung (4d) zum Empfangen eines invertierten Signals des Ausgangssignals von der Gateschaltung und des externen Adreßsignals; und
eine dritte NAND-Gatter-Schaltung (4e) zum Ausgeben eines der Ausgangssignale von der ersten NAND-Gatter-Schaltung oder der zweiten NAND-Gatter-Schaltung.
9. Halbleiterspeichervorrichtung nach Anspruch 1, welches Schreibmittel einen Spaltendekoder (6) zum Selektieren von sämtlichen der Bitleitungen aufweist, wenn das Flashschreibmodussignal (SFW) an den Spaltendekoder angelegt ist, wodurch das vorgewählte Datum in die speicherzellen geschrieben wird, die zwischen sder selektierten Wortleitung und sämtlichen der Bitleitungen verbunden sind.
10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der das Schreibmittel des weiteren eine Eingangs/Ausgangs-Gatter-Schaltung (7) zum passieren der vorgewählten Daten an die Speicherzellen aufweist.
11. Halbleiterspeichervorrichtung nach Anspruch 9, bei der das Schreibmittel des weiteren ein Datenschaltmittel (11) zum Selektieren des vorgewählten Datums von dem Erzeugungsmittel für die vorgewählten Daten (10) aufweist, wenn das Flashschreibmodussignal an das Datenschaltmittel angelegt ist, und zum Selektieren von gewöhnlichen Schreibdaten, wenn das Flashschreibmodussignal nicht an das Datenschaltmittel angelegt ist.
12. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Schreibmittel aufweist:
Flashschreibtransistoren (20), von denen jeder zwischen einer entsprechenden der Bitleitungen und Masse verbunden ist,
ein Schaltmittel (21) zum Selektieren des vorgewählten Datums von dem Erzeugungsmittel für die vorgewählten Daten, das in die Flashschreibtransistoren zu schreiben ist, wenn das Flashschreibmodussignal (SFW) an das Schaltmittel angelegt ist, und zum Selektieren eines gewöhnlichen Datumß, das in die Speicherzellen zu schreiben ist, wenn das Flashschreibsignal nicht an das Schaltmittel angelegt ist.
13. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Schreibmittel aufweist:
eine mit den Bitleitungen verbundene Bitleitungssteuerschaltung (BC), welche aufweist:
erste Transistoren (T&sub8;, T&sub9;), die als Reaktion auf ein erstes Taktsignal (f&sub1;) zum Verbinden der Bitleitungen mit einer ersten (1/2 (VCC)) Leistungsquellenleitung eingeschaltet sind;
zweite Transistoren (T&sub1;&sub0;, T&sub1;&sub1;), die als Reaktion auf ein zweites Taktsignal (f&sub2;) zum Verbinden der Bitleitungen mit einer zweiten (VSS) Leistungsquellenleitung eingeschaltet sind;
dritte Transistoren (T&sub1;&sub2;, T&sub1;&sub3;), die als Reaktion auf ein drittes Taktsignal zum Verbinden der Bitleitungen mit einer dritten (VCC) Leistungsguellenleitung eingeschaltet sind;
wodurch in einem Rücksetzmodus die Bitleitungen auf den Pegel der ersten Leistungsquellenleitung, welches der 1/2-Pegel des Pegels der dritten Leistungsquellenleitung ist, als Reaktion auf das erste Taktsignal (f&sub1;) zurückgesetzt werden; und
bei einem Flashschreibmodus nach dem Rücksetzmodus die Bitleitungen auf den Pegel (VCC) der dritten Leistungsversorgungsleitung oder den Pegel (VSS) der zweiten Leistungsversorgungsleitung als Reaktion auf das zweite oder das dritte Taktsignal zurückgesetzt werden.
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