DE4344254C2 - Halbleiterspeichervorrichtung mit wechselbarer Eingabe/Ausgabe-Datenbitanordnung - Google Patents

Halbleiterspeichervorrichtung mit wechselbarer Eingabe/Ausgabe-Datenbitanordnung

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Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung. Sie ist insbesondere anwendbar für eine Struktur für die Dateneingabe und Datenausgabe in einer dynamischen Halbleiterspeichervorrichtung mit einer Mehrzahl von Dateneingabe/Ausgabeanschlüssen.
Fig. 1 zeigt die Struktur eines allgemeinen Datenverarbeitungssystems. Wie in Fig. 1 dargestellt ist, weist ein Datenverarbeitungssystem einen Datenprozessor 900, der zum Beispiel eine CPU (zentrale Verarbeitungseinheit) umfaßt, ein DRAM (dynamischen Direktzugriffsspeicher) 920 als externe Speichervorrichtung und eine DRAM-Steuerung 910 zum Steuern des Zugriffs vom Datenprozessor 900 auf das DRAM 920 auf.
Die DRAM-Steuerung 910 weist einen Adreßmultiplexer 912 zum Multiplexen eines Adreßsignals, das vom Datenprozessor 900 auf einen Adreßbus 921a ausgegeben wird, in ein Zeilenadreßsignal und ein Spaltenadreßsignal und zum Übergeben desselben an das DRAM 920 über einen Adreßbus 921b, einen Datenpuffer 914 zum Ausführen einer Pufferung der Datenübertragung zwischen dem Datenprozessor 900 und dem DRAM 920 und einen Steuertreiber 916 zum Erzeugen eines Steuersignals, das zum Treiben des DRAMs erforderlich ist, entsprechend einem Steuersignal vom Datenprozessor 900 auf einen Steuerbus 923a und zum Übergeben desselben an das DRAM 920 auf. Der Datenpuffer 914 führt eine Datenübertragung/Annahme mit dem Datenprozessor 900 über einen Datenbus 922a aus, und er führt eine Datenübertragung/Annahme mit dem DRAM 920 über einen Datenbus 922b aus.
Der Steuertreiber 916 liefert ein Wartesignal an die CPU 900 über den Steuerbus 923a, wenn das DRAM 920 aufgrund von zum Beispiel einem automatischen Auffrischungsvorgang nicht ansprechbar ist.
Fig. 2 zeigt schematisch die Struktur eines DRAM, das als DRAM 920 von Fig. 1 verwendet wird. In Fig. 2 ist die Struktur eines 4 MBit-DRAM mit 4 Dateneingabe/Ausgabeanschlüssen (im weiteren als "IO-Pin" bezeichnet) dargestellt.
Wie in Fig. 2 gezeigt ist, weist eine 4 MBit-DRAM ein Speicherzellenfeld 57 mit einer Mehrzahl von dynamischen Speicherzellen 57a auf, die in einer Matrix aus 1024 (= 2¹⁰) Zeilen × 4096 (= 2² * 2¹⁰) Spalten angeordnet sind. Im Speicherzellenfeld 57 ist entsprechend jeder Zeile von Speicherzellen eine Wortleitung WL gebildet. Ein Paar von Bitleitungen BL und /BL ist entsprechend einer Spalte von Speicherzellen 57a angeordnet.
Das 4 MBit-DRAM weist ferner einen Zeilenadreßpuffer 52 zum Empfangen eines externen Adreßsignals Ai (i = 0 bis 9) zum Erzeugen komplementärer Zeilenadreßsignale RAi und /RAi, einen Zeilendekoder 53 zum Dekodieren der Zeilenadreßsignale RAi und /RAi vom Zeilenadreßpuffer 52, um eine entsprechende Wortleitung im Speicherzellenfeld 57 auszuwählen, eine Leseverstärkergruppe 58, die entsprechend jeder Spalte (jedem Bitleitungspaar) des Speicherzellenfeldes 57 einen Leseverstärker SA aufweist, zum Erfassen und Verstärker von Daten einer Speicherzelle, die mit einer vom Zeilendekoder 53 ausgewählten Wortleitung verbunden ist, einen Spaltenadreßpuffer 55 zum Empfangen eines extern angelegten Adreßsignals Ai zum Erzeugen komplementärer Spaltenadreßsignale CAi und /CAi, einen Spaltendekoder 56 zum Dekodieren eines vorbestimmten Adreßsignalbits vom Spaltenadreßpuffer 55, um eine entsprechende Spalte im Speicherzellenfeld 57 auszuwählen, und eine I/O-Steuerschaltung 59 zum Auswählen einer Spalte entsprechend einem vorbestimmten Spaltenadreßsignalbit vom Spaltenadreßpuffer 55 unter den Spalten, die vom Spaltendekoder 56 ausgewählt worden sind, zum Ausführen einer Datenannahme/Übertragung mit der ausgewählten Spalte auf.
Der Spaltendekoder 56 empfängt Spaltenadreßsignalbits CA2 bis CA9 und /CA2 bis /CA9 vom Spaltenadreßpuffer 55. Weil im Speicherzellenfeld 57 4096 Spalten vorhanden sind, wählt der Spaltendekoder 56 ein Bitleitungspaar, das entsprechend 16 Spalten im Speicherzellenfeld 57 gebildet ist, durch ein Spaltenadreßsignal von 8 Bits aus.
Die Steuerschaltung 59 wählt entsprechend Spaltenadreß- Signalbits CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 55 vier Spalten unter den 16 Spalten aus, die vom Spaltendekoder 56 gewählt worden sind. Die I/O-Steuerschaltung 59 überträgt interne Schreibdaten DIO0 bis DIO3 zu den ausgewählten vier Spalten, wenn ein Schreibsteuersignal WD von einer Schreibsteuersignal-Erzeugungsschaltung 63 aktiviert wird. Die Schaltung 63 wird später beschrieben.
Das DRAM weist ferner eine Eingabeschaltung 64 zum Eingeben von Daten, eine Ausgabeschaltung 61 zum Ausgeben von Daten, eine Schreibsteuersignal-Erzeugungsschaltung 63 zum Steuern der Dateneingabe und Datenausgabe und einen /RAS-Puffer 51 und einen /CAS-Puffer 54 zum Steuern der Schreibsteuersignal- Erzeugungsschaltung 63 und des internen Betriebs dieses DRAM auf.
Der /RAS-Puffer 51 empfängt ein extern angelegtes Zeilenadreß- Abtastsignal ext/RAS, um ein internes Zeilenadreß-Abtastsignal /RAS auszugeben. Das interne Zeilenadreß-Abtastsignal /RAS wird benutzt, um die Schaltung für die Zeilenauswahl innerhalb des DRAM zu aktivieren. In Fig. 2 ist das interne Zeilenadreß- Abtastsignal /RAS so dargestellt, daß es nur an den Zeilenadreßpuffer 52 angelegt wird. Der Zeilenadreßpuffer 52 reagiert auf die Aktivierung des internen Zeilenadreß- Abtastsignals /RAS, um ein externes Adreßsignal Ai zu verriegeln, und Zeilenadreßsignale RAi und /RAi auszugeben.
Der /CAS-Puffer 54 empfängt ein externes Spaltenadreß- Abtastsignal ext/CAS, um ein internes Spaltenadreß-Abtastsignal /CAS zu erzeugen. Das interne Spaltenadreß-Abtastsignal /CAS liefert die Verriegelung- und Erzeugungstaktung eines Spaltenadreßsignals im Spaltenadreßpuffer 55 und steuert ferner die Eingabe und Ausgabe von Daten.
Die Ausgabesteuersignal-Erzeugungsschaltung 60 empfängt ein internes Spaltenadreß-Abtastsignal /CAS vom /CAS-Puffer 54 und ein extern angelegtes Ausgabeaktivierungssignal /OE, um ein Ausgabesteuersignal OD zu erzeugen, wenn beide Signale einen aktiven Zustand mit niedrigem Pegel aufweisen. Das Ausgabesteuersignal OD nimmt zum Zeitpunkt der Aktivierung einen hohen Pegel ein.
Die Schreibsteuersignal-Erzeugungsschaltung 63 empfängt ein Spaltenadreß-Abtastsignal /CAS vom /CAS-Puffer 54 und ein extern angelegtes Schreibaktivierungssignal /WE um ein Schreibsteuersignal WD mit einer konstanten Impulsbreite zu erzeugen, wenn beide Signale einen aktiven Zustand mit niedrigem Pegel erreichen, und um der I/O-Steuerschaltung 59 dieses Signal zuzuführen.
Das Schreibsteuersignal WD erreicht zum Zeitpunkt der Aktivierung einen hohen Pegel.
Die Ausgabeschaltung 61 weist Ausgabepuffer 61a bis 61d auf, die in Abhängigkeit von einem Ausgabesteuersignal OD von der Ausgabesteuersignal-Erzeugungsschaltung 60 aktiviert werden, um den EO-Pins 62a bis 62d Werte DQ0 bis DQ3 mit Logiken zuzuführen, die jeweils internen Ausgabedaten DO0 bis DO3 zu vier Bits entsprechen, die von der I/O-Steuerschaltung 59 ausgegeben werden.
Die Eingabeschaltung 64 weist Eingabepuffer 64a bis 64d zum Empfangen externer Schreibdaten DQ0 bis DQ3 an IO-Pins 62a bis 62d auf, um parallel interne Schreibdaten DI0 bis DI3 mit Logiken entsprechend diesen externen Schreibdaten der I/O- Steuerschaltung 59 zuzuführen. Nun wird der Betrieb des 4N-Bit- DRAM beschrieben, der in Fig. 2 dargestellt ist.
Zuerst wird unter Bezugnahme auf das Signaldiagramm von Fig. 3 ein Datenlesevorgang beschrieben.
Von einer externen Quelle wird ein Adreßsignal Ai (i = 0 bis 9) entsprechend einer Zeilenadresse geliefert. Zum Zeitpunkt t1, wenn ein externes Zeilenadreß-Abtastsignal ext/RAS auf den niedrigen Pegel eines aktiven Zustandes abfällt, erreicht ein internes Zeilenadreß-Abtastsignal /RAS vom /RAS-Puffer 51 den aktiven Zustand eines niedrigen Pegels. In Abhängigkeit vom internen Zeilenadreß-Abtastsignal /RAS des aktiven Zustandes verriegelt der Zeilenadreßpuffer 52 ein Adreßsignal Ai, um Zeilenadreßsignale RAi und /RAi auszugeben.
Der Zeilendekoder 53 dekodiert Zeilenadreßsignale RAi und /RAi vom Zeilenadreßpuffer 52, um eine Wortleitung entsprechend einer Zeilenadresse im Speicherzellenfeld 57 entsprechend dem dekodierten Ergebnis auszuwählen. Die Daten des Speicherzellenfeldes, das mit der ausgewählten Wortleitung WL verbunden ist, werden auf eine entsprechende Bitleitung ausgelesen. Dann wird der Leseverstärker SA in der Leseverstärkergruppe 58 aktiviert, wodurch das Potential des entsprechenden Bitleitungspaares differentiell verstärkt wird.
Parallel zu diesem Zeilenauswahl- und Lesevorgang erreicht das Ausgabeaktivierungssignal /OE, das der Ausgabesteuersignal- Erzeugungsschaltung 60 zugeführt wird zum Zeitpunkt t2 den niedrigen Pegel eines aktiven Zustandes. Zu diesem Zeitpunkt ist, das interne Spaltenadreß-Abtastsignal /CAS nicht aktiv, so daß das Ausgabesteuersignal OD von der Ausgabesteuersignal- Erzeugungsschaltung 60 den niedrigen Pegel eines inaktiven Zustands beibehält.
Es wird ein Adreßsignal Ai (i = 0 bis 9) entsprechend einer Y- Adresse (Spaltenadresse) angelegt. Dann fällt ein externes Spaltenadreß-Abtastsignal ext/CAS zum Zeitpunkt t3 auf den niedrigen Pegel eines aktiven Zustandes. Als Reaktion darauf erreicht das interne Spaltenadreß-Abtastsignal /CAS, das vom /CAS-Puffer 54 erzeugt wird, den niedrigen Pegel eines aktiven Zustandes. In Abhängigkeit vom internen Spaltenadreß- Abtastsignal /CAS des aktiven Zustandes verriegelt der Spaltenadreßpuffer 55 ein Adreßsignal Ai um Spaltenadreßsignale CAi und /CAi auszugeben. Der Spaltendekoder 56 dekodiert die Spaltenadreßsignalbits CA2, /CA2 bis CA9, /CA9, um 16 Paare von Bitleitungen im Speicherzellenfeld 57 auszuwählen.
Die Daten der 16 Paare von Bitleitungen, die vom Spaltendekoder 56 ausgewählt worden sind, werden der I/O-Steuerschaltung 59 zugeführt, wodurch die 16 Bits an Daten von einem nicht gezeigten Vorverstärker verstärkt werden.
Die I/O-Steuerschaltung 59 wählt ferner vier Bits unter den 16 Bit-Daten, die vom Vorverstärker verstärkt worden sind, entsprechend den Logikpegeln der Spaltenadreßsignal CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 55 aus. Die Werte der vier Bits werden von einem Hauptverstärker in der I/O-Steuerschaltung 59 verstärkt, um als interne Ausgabedaten DO0 bis DO3 an die Ausgabepuffer 61a bis 61d in der Ausgabeschaltung 61 übertragen zu werden.
Die Ausgabesteuersignal-Erzeugungsschaltung 60 hebt das Ausgabesteuersignal OD auf einen hohen Pegel eines aktiven Zustandes an, wenn zum Zeitpunkt t3 das interne Spaltenadreß- Abtastsignal /CAS aktiv wird. Als Reaktion darauf werden die Ausgabepuffer 61a bis 61d in der Ausgabeschaltung 61 aktiviert, wodurch Daten DO0 bis DO3, die von der I/O-Steuerschaltung 59 übertragen worden sind, gepuffert und als Daten DQ0 bis DQ3 parallel an die IO-Pins 62a bis 62d ausgegeben werden.
Unter Bezugnahme auf Fig. 4 wird im folgenden ein Datenschreibvorgang beschrieben. Es werden Schreibdaten DQ0 bis DQ3 an die IO-Pins 62a bis 62d angelegt. Die Eingabepuffer 64a bis 64d in der Eingabeschaltung 64 geben interne Daten DI0 bis DI3 mit Logiken entsprechend den Schreibdaten DQ0 bis DQ3, die den IO-Pins 62a bis 62d zugeführt werden, an die I/O- Steuerschaltung 59 aus.
Hier wird ein Adreßsignal Ai (i = 0 bis 9) entsprechend einer X- Adresse (Zeilenadresse) von einer externen Quelle geliefert. Wenn das externe Zeilenadreß-Abtastsignal ext/RAS zum Zeitpunkt t1 den niedrigen Pegel eines aktiven Zustandes erreicht, verriegelt der Zeilenadreßpuffer 52 ein Adreßsignal Ai, um interne Zeilenadreßsignale RAi und /RAi auszugeben. Entsprechend den Zeilenadreßsignalen RAi und /RAi wird vom Zeilendekoder 5 eine entsprechende Wortleitung im Speicherzellenfeld 57 ausgewählt.
Zum Zeitpunkt t2 erreicht das Schreibaktivierungssignal /WE einen aktiven Zustand mit niedrigem Pegel. Hier behält das Schreibsteuersignal WD, das von der Schreibsteuersignal- Erzeugungsschaltung 63 geliefert wird, den niedrigen Pegel eines inaktiven Zustands bei, weil das interne Spaltenadreß- Abtastsignal /CAS noch nicht aktiviert worden ist.
Es wird ein Adreßsignal Ai (i = 0 bis 9) entsprechend einer Y- Adresse (Spaltenadresse) zugeführt. Zum Zeitpunkt t3 fällt das externe Spaltenadreß-Abtastsignal ext/CAS auf den niedrigen Pegel eines aktiven Zustandes. Als Reaktion darauf erreicht das interne Spaltenadreß-Abtastsignal /CAS vom /CAS-Puffer 54 den niedrigen Pegel eines aktiven Zustands. Der Spaltenadreßpuffer 55 verriegelt das Adreßsignal Ai, um Spaltenadreßsignale CAi und /CAi auszugeben. Der Spaltendekoder 56 dekodiert Spaltenadreßsignale CA2, /CA2 bis CA9, /CA9, um im Speicherzellenfeld 57 16 Paare von Bitleitungen auszuwählen. Dadurch werden diese 16 Paare von Bitleitungen mit der I/O- Steuerschaltung 59 verbunden.
Zum Zeitpunkt t3, wenn das interne Spaltenadreß-Abtastsignal /CAS einen aktiven Zustand erreicht, steigt das Schreibsteuersignal WD von der Schreibsteuersignal- Erzeugungsschaltung 63 für eine vorbestimmte Zeit auf den hohen Pegel eines aktiven Zustands an. In Abhängigkeit von diesem Schreibsteuersignal WD mit aktivem Zustand dekodiert die I/O- Steuerschaltung 59 Spaltenadreßsignale CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 55, um interne Schreibdaten DI0 bis DI3 von den Eingabepuffern 64a bis 64d an vier Paare von Bitleitungen unter diesen 16 Bitleitungspaaren zu übertragen.
Wenn das externe Zeilenadreß-Abtastsignal ext/RAS auf einen hohen Pegel ansteigt, und zum Zeitpunkt t4 das externe Spaltenadreß-Abtastsignal /CAS auf einen hohen Pegel ansteigt, ist ein Speicherzyklus abgeschlossen.
Wie oben beschrieben worden ist, müssen die Signale /RAS und /CAS auf den niedrigen Pegel eines aktiven Zustandes gezogen werden, um ein DRAM anzusprechen. Wenn das externe Zeilenadreß- Abtastsignal ext/RAS einmal den inaktiven Zustand mit hohem Pegel erreicht hat, kann das externe Zeilenadreß-Abtastsignal ext/RAS solange nicht auf den niedrigen Pegel gezogen werden, bis eine Zeitspanne, die als RAS-Vorladezeit tRAS bezeichnet wird, verstrichen ist. Der Grund dafür ist, daß das Potential einer Bitleitung oder eines ähnlichen Elements sicher auf ein vorbestimmtes Potential vorgeladen wird. Daher tritt das Problem auf, daß auf ein DRAM nicht mit hoher Geschwindigkeit zugegriffen werden kann.
Eine Möglichkeit, ein Hochgeschwindigkeits-Speichersystem zu implementieren, besteht darin, eine Mehrzahl von DRAMs parallel zu bilden, um die Zugriffszeit effektiv durch aufeinanderfolgendes Zugreifen auf diese Mehrzahl von DRAMs zu vermindern.
Fig. 5 zeigt eine Ausführung einer solchen Speichersystemstruktur. Wie in Fig. 5 dargestellt ist, weist ein Speichersystem einen Speicher #A925a und einen Speicher #B925b, die parallel zu einem Datenbus 922 gebildet sind. Mit dem Datenbus 922 ist ein Prozessor 926 verbunden. Der Prozessor 926 ist nicht auf eine CPU beschränkt und kann einen Datenprozessor darstellen, wie zum Beispiel einen DSP (digitalen Signalprozessor). Dem Speicher #A925a und #B925b wird gemeinsam über einen Adreßbus 922 eine Adresse zugeführt. In ähnlicher Weise wird auch ein Signal /RAS, das einen Speicherzyklus definiert, angelegt. Dem Speicher #A925a und dem Speicher #B925b werden getrennte Eingabe/Ausgabesteuersignale ΦRW1 bzw. ΦRW2 zugeführt. Die Signale /RAS, ΦRW1 und ΦRW2 werden auf einem Steuerbus 923 übertragen. Die Eingabe/Ausgabesteuersignale ΦRW1 und ΦRW2 entsprechen den jeweiligen Kombinationen der Signale /RAS, /WE und /OE.
Wenn die Signale ΦRW1 und ΦRW2 den niedrigen Pegel eines aktiven Zustands erreichen, ist die Dateneingabe/Ausgabe für den Speicher #A925a und den Speicher #B925b erlaubt. Unter Bezugnahme auf das Signaldiagramm von Fig. 6 wird im folgenden der Betrieb des Speichersystems von Fig. 5 beschrieben.
Wenn das Signal /RAS den aktiven Zustand mit niedrigem Pegel erreicht und die Speicher #A925a und #B925b einen Betriebszustand einnehmen, wird ein interner Zeilenauswahlvorgang ausgeführt. Dann wird das Eingabe/Ausgabesteuersignal ΦRW1 auf den niedrigen Pegel eines aktiven Zustands gezogen, und es wird auf den Speicher #A925a zugegriffen, um eine Eingabe oder Ausgabe von Daten DQA auszuführen. Das Eingabe/Ausgabesteuersignal ΦRW1 wird gleichzeitig mit dem Abfallen des Eingabe/Ausgabesteuersignals ΦRW2 auf den aktiven Zustand mit einem niedrigen Pegel in einen inaktiven Zustand mit hohem Pegel gebracht. Dann wird eine Dateneingabe/Ausgabe für den Speicher #B925b ausgeführt.
Die Daten des Speichers #A925a und die Daten des Speichers #B925b erscheinen aufeinanderfolgend auf dem Datenbus 922, so daß die Dateneingabe/Ausgabe mit hoher Geschwindigkeit ausgeführt werden kann, ohne von einer RAS-Vorladezeit beeinflußt zu werden.
Bei der in Fig. 5 gezeigten Struktur ist das Umschalten eines Spaltenadreß-Abtastsignals /CAS, wie das im Page-Mode-Betrieb der Fall ist, nicht erforderlich, und der Zugriff kann schneller als in einem Page-Mode durchgeführt werden. Im Page-Mode wird das Spaltenadreß-Abtastsignal /CAS umgeschaltet, während das Zeilenadreß-Abtastsignal /RAS den niedrigen Pegel eines aktiven Zustands beibehält, wie in Fig. 7 gezeigt ist. Als Reaktion darauf, daß das Signal /RAS einen aktiven Zustand erreicht, wird ein Zeilenadreßsignal verriegelt, um eine Zeile im DRAM-Feld auszuwählen. In Abhängigkeit vom Übergang des Signals /CAS in einen aktiven Zustand wird ein Spaltenadreßsignal eingelesen, um im DRAM-Feld einen Spaltenauswahlvorgang auszuführen. Weil für jedes Umschalten des Signals /CAS ein anderes Spaltenadreßsignal eingelesen wird, wird das Datenlesen oder Datenschreiben für eine Speicherzelle durchgeführt, die der jeweiligen Spaltenadresse entspricht. Fig. 7 zeigt ein Beispiel in dem ein Datenlesen ausgeführt wird. Für einen solchen Page-Mode gibt es eine CAS-Zugriffszeit tCAS, die mit dem Abfallen des Signals /CAS beginnt und der Ausgabe eines gültigen Wertes endet. Weil die Eingabe/Ausgabesteuersignale ΦRW1 und ΦRW2 ein Signal /CAS im Speichersystem der Fig. 5 aufweisen, gibt es für jeden Speicher #A und #B eine CAS-Zugriffszeit. Das Umschalten des Spaltenadreß-Abtastsignals /CAS kann jedoch effektiv weggelassen werden, um die Übergangszeit des Signals /CAS auf einen hohen Pegel zu eliminieren. Das führt zu einem Zugriff mit hoher Geschwindigkeit.
In einem Speichersystem ist eine Fehlererfassungsschaltung zum Sicherstellen der Zuverlässigkeit der Daten gebildet. Im allgemeinen wird Paritätsbit für die Fehlererfassung verwendet. Es wird ein Bit "0" oder "1" zugefügt, daß die Anzahl der "1" im Wert eine gerade oder ungerade Zahl annimmt. Dieses zusätzliche Bit wird als Paritätsbit bezeichnet.
Fig. 8 zeigt schematisch eine Struktur für ein Speichersystem mit einer Fehlererfassungsfunktion. Wie in Fig. 8 dargestellt ist, weist das Speichersystem einen Datenspeicher 930 zum Speichern von Daten, einen Paritätsbitspeicher 932 zum Speichern eines Paritätsbits entsprechend dem jeweiligen Wert, der im Datenspeicher 930 gespeichert ist, und eine Paritätsprüfungsschaltung 934 zum Erzeugen eines Paritätsbits und zum Ausführen einer Fehlererfassung auf. Dem Datenspeicher 930 und dem Paritätsbitspeicher 932 werden über einen Adreßbus 933 und einen Steuerbus 935 ein Adreßsignal und ein Steuersignal zugeführt.
Der Datenspeicher 930 führt mit dem Datenbus 932 eine Datenübertragung/Annahme aus. Fig. 8 zeigt eine Ausführung, bei der der Datenbus 931 eine Breite von 8 Bits aufweist. Daten weisen im allgemeinen ein Byte als minimale Einheit auf, und es wird ein Paritätsbit zu einem 8-Bit-Wert hinzugefügt.
Im Datenschreibbetrieb erzeugt die Paritätsprüfungsschaltung 934 ein Paritätsbit aus dem 8-Bit-Wert auf dem Datenbus 931, um es in den Paritätsbitspeicher 932 zu schreiben. Beim Datenlesen empfängt die Paritätsprüfungsschaltung 934 Daten zu 8 Bits vom Datenspeicher 930, die auf den Datenbus 931 ausgelesen worden sind, und ein Paritätsbit, das vom Paritätsbitspeicher 932 ausgelesen worden ist, um zu entscheiden, ob die Anzahl der "1" unter den Datenbits und dem Paritätsbit eine gerade Zahl (oder eine ungerade Zahl) ergibt. Entsprechend dieser Entscheidung wird ein Fehlerindikator erzeugt, um anzuzeigen, ob ein Fehlerbit unter den Datenbits vorhanden ist. Unter Bezugnahme auf die Fig. 9 und 10 wird der Betrieb mit der Paritätsprüfungsschaltung 934 kurz beschrieben.
Unter Bezugnahme auf Fig. 9 wird der Betrieb der Paritätsprüfungsschaltung beim Datenschreiben beschrieben.
Allgemein wird vor dem Spaltenadreß-Abtastsignal /CAS ein Schreibaktivierungssignal /WE auf den niedrigen Pegel eines aktiven Zustands gezogen (early write cycle). In Abhängigkeit vom Schreibaktivierungssignal /WE (das über den Steuerbus 935 angelegt wird) übernimmt die Paritätsprüfungsschaltung 934 die Schreibdaten auf dem Datenbus 931, um ein Paritätsbit PB zu erzeugen. Wenn das Spaltenadreß-Abtastsignal /CAS einen aktiven Zustand mit niedrigem Pegel erreicht, werden die Schreibdaten D und das Paritätsbit PB in den Datenspeicher 930 bzw. den Paritätsbitspeicher 932 geschrieben.
Unter Bezugnahme auf Fig. 10 wird der Betrieb beim Datenlesen beschrieben. Nach der Aktivierung des Signals /CAS auf einen niedrigen Pegel, erreichen nach dem Verstreichen einer vorbestimmten Zeitspanne das Datenbit Q vom Datenspeicher 930 und das Paritätsbit PB vom Paritätsbitspeicher 932 einen aktiven Zustand. Unter Verwendung dieser Datenbits mit gültigem Zustand zählt die Paritätsprüfungsschaltung 934 die Anzahl der "0" (oder "1"), die darin enthalten sind, um entsprechend dem gezählten Ergebnis zu ermitteln, ob im Datenbit Q ein Fehlerbit enthalten ist. Wenn das Signal /CAS einen inaktiven Zustand mit hohem Pegel erreicht, wird von der Paritätsprüfungsschaltung 934 ein Fehlerindikator gebildet.
Durch Verwenden der oben beschriebenen Paritätsprüfungsschaltung 934 kann nach einem Fehler in Datenbits gesucht werden, um ein Speichersystem mit hoher Zuverlässigkeit zu bilden.
Fig. 11 zeigt eine genaue Struktur eines Speichersystems mit einer Paritätsprüfungsfunktion. Wie in Fig. 11 dargestellt ist, weist das Speichersystem erste und zweite Speichergruppen 10 und 30 auf, die parallel zu einem Datenbus 20 mit einer Breite von 16 Bits geschaltet sind.
Die erste Speichergruppe 10 weist zwei Speichersubgruppen 12 und 13 auf. Die zweite Speichergruppe 30 weist zwei Speichersubgruppen 32 und 33 auf.
Die Speichersubgruppe 12 weist 4 MBit-DRAMs 12a und 12b auf, die jeweils 4 IO-Pins 11 umfassen. Die Speichersubgruppe 13 weist 4 MBit-DRAMs 13a und 13e auf, die jeweils vier IO-Pins 11 umfassen. Jeder IO-Pin 11 der DRAM 12a und 12b der Speichersubgruppe 12 ist mit Steuerbussen 20a und 20b einer Breite von vier Bits verbunden. Die IO-Pins 11c und 11d der DRAMs 13a und 13d sind mit Steuerbussen 20c bzw. 20d mit einer Breite von vier Bits verbunden.
Das Schreibaktivierungssignal /WE, Ausgabeaktivierungssignal /OE, externe Zeilenadreß-Abtastsignal ext/RAS und ein Adreßsignal werden gemeinsam den DRAMs 12a, 12b, 13a, 13b, 32a, 32b, 33a und 33b zugeführt. Das externe Spaltenadreß- Abtastsignal ext/CAS0 wird den DRAMs 12a und 12b der Speichersubgruppe 12 zugeführt. Das externe Spaltenadreß- Abtastsignal ext/CAS1 wird an die DRAMs 13a und 13b der Speichersubgruppe 13 angelegt. Das externe Spaltenadreß- Abtastsignal ext/CAS2 wird an die DRAMs 32a und 32b der Speichersubgruppe 32 angelegt. Das externe Spaltenadreß- Abtastsignal ext/CAS3 wird den 4 MBit-DRAMs 33a und 33b der Speichersubgruppe 33 zugeführt.
Entsprechend der oben beschriebenen Struktur kann die Steuerung der Dateneingabe/Ausgabe in Einheiten von Speichersubgruppen durchgeführt werden, das heißt, in Einheiten zu 8 Bits.
Das Speichersystem weist ferner einen Paritätsbitspeicher 40 mit 1 MBit-DRAMs 42a, 42b, 42c und 42d auf, die entsprechend den Speichersubgruppen 12, 13, 32 und 33 gebildet sind. Die 1 MBit- DRAMs 42a bis 42d weisen jeweils einen IO-Pin 41a bis 41d auf. In Fig. 11 ist eine Paritätsprüfungsschaltung zum Erzeugen eines Paritätsbits und Ausführen einer Paritätsprüfung einfach durch Blöcke 43a, 43b, 43c und 43d angedeutet. Den Paritätsprüfungsschaltungen 43a und 43d wird ein Steuersignal ähnlich demjenigen, das der entsprechenden Speichersubgruppe zugeführt wird, angelegt. Zur Vereinfachung sind dieser Signalpfad und der Dateneingabe/Ausgabepfad nicht dargestellt.
Ein Steuersignal ähnlich dem, das einer entsprechenden Speichersubgruppe zugeführt wird, wird an das jeweilige der 1 MBit-DRAMs 42a, 42b, 42c und 42d angelegt. Im folgenden wird der Betrieb kurz beschrieben.
Zuerst wird der Betrieb zum Ausgeben von Daten zu 16 Bits aus der Speichergruppe 10 beschrieben. Hier erreicht das Zeilenadreß-Abtastsignal ext/RAS einen aktiven Zustand mit niedrigem Pegel. Daher verriegeln die 4 MBit-DRAMs 12a, 12b, 13a, 13b, 32a, 32b, 33a und 33b ein angelegtes Adreßsignal als Zeilenadreßsignal. In ähnlicher Weise verriegeln im Paritätsbitspeicher 40 die 1 MBit-DRAMs 42a bis 42d ein Zeilenadreßsignal.
Dann erreichen die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1, die der ersten Speichergruppe 10 zugeführt werden, einen aktiven Zustand, und die DRAMs 12a, 12b, 13a, 13b in der Speichergruppe 10 verriegeln ein Adreßsignal als Spaltenadreßsignal.
In der zweiten Speichergruppe 30 behalten das externe Spaltenadreßsignal ext/CAS2 und ext/CAS3 beide den inaktiven Zustand mit hohem Pegel bei. Obwohl die 4 MBit-DRAMs in der zweiten Speichergruppe 30 einen Spaltenauswahlvorgang ausführen, wird ein Ausgangszustand hoher Impedanz beibehalten, weil kein Ausgabesteuersignal erzeugt, wie in Fig. 2 dargestellt ist. Wenn das Ausgabeaktivierungssignal /OE einen aktiven Zustand mit niedrigem Pegel erreicht, werden Daten zu 16 Bits von der ersten Speichergruppe 10 über die IO-Pins 11a bis 11d auf den Datenbus 20 ausgegeben. Gleichzeitig wird von den 1 MBit-DRAMs 42a und 42b in der Paritätsspeicherschaltung 40 ein Paritätsbit ausgegeben. Die Paritätsprüfungsschaltungen 43a und 43b prüfen auf der Basis des Paritätsbits von den 1 MBit-DRAMs 42a und 42b und den Daten von den Speichersubgruppen 12 und 13, ob die Anzahl der "1" im Wert zu 8 Bits eine gerade Zahl (oder eine ungerade Zahl) ergibt. Entsprechend diesem Prüfergebnis wird ein Fehlerindikator gesetzt.
Nun wird der Betrieb zum Schreiben von Daten zu 16 Bits in die Speichergruppe 10 geschrieben. Ähnlich wie beim Datenlesen werden ein externes Zeilenadreß-Abtastsignal ext/RAS und externes Spaltenadreß-Abtastsignal ext/CAS0 und ext/CAS1 an die Speichergruppe 10 angelegt. Die externen Spaltenadreß- Abtastsignale ext/CAS2 und ext/CAS3 behalten für die Speichergruppe 13 den hohen Pegel eines inaktiven Zustands bei. Damit wird das Schreiben von Daten in die Speichergruppe 30 gesperrt.
Wenn sowohl das Schreibaktivierungssignal /WE als auch die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 einen aktiven Zustand mit niedrigem Pegel erreichen, werden Daten zu 16 Bits auf dem Datenbus 20 in die 4 MBit-DRAMs 12a, 12b, 13a und 13b in der Speichergruppe 10 geschrieben. Parallel zu diesem Schreibvorgang reagieren die Paritätsprüfungsschaltungen 943a und 943b auf das Schreibaktivierungssignal /WE um ein Paritätsbit "1" oder "0" entsprechend der Anzahl von "1" im Wert der an den Datenbus 20 angelegt ist, zu erzeugen. In der Speicherschaltung 40 nehmen die 1 MBit-DRAMs 42a und 42b beide einen Schreibzustand ein, und die von den Paritätsprüfungsschaltungen 943a und 943b erzeugten Paritätsbits werden über IO-Pins 41a und 41b geschrieben.
Der Lese- und Schreibvorgang für Daten bezüglich der Speichergruppe 30 ist ähnlich wie für die erste Speichergruppe 10. In diesem Fall ist die Dateneingabe/Ausgabe in der Speichergruppe 10 gesperrt, das heißt, die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 erreichen beide einen inaktiven Zustand mit hohem Pegel. Die Paritätsprüfungsschaltungen 943c und 943d führen eine Pariätsprüfung beim Schreiben eines Paritätsbits und Lesen von Daten bezüglich der 1 MBit-DRAMs 42c und 42d aus.
Im Speichersystem nach Fig. 11 werden 4 DRAMs mit einer x1- Organisation für die Paritätsbitspeicherung verwendet. Die 4 DRAMs 42a bis 42d werden durch das externe Zeilenadreßbit- Abtastsignal ext/RAS gleichzeitig aktiviert und führen einen Vorgang entsprechend einer Zeilenauswahl aus. Die Eingabe/Ausgabe eines Paritätsbits wird jedoch nur für 2 DRAMs ausgeführt und es wird Energie verschwendet. Weil 4 DRAMs benutzt werden, steigt darüber hinaus die Schaltungskomplexität des Paritätsbitspeichers 40 an und wird zu einem Flaschenhals bei der Bildung eines Speichersystems kleiner Größe.
Es wird die Möglichkeit der Verwendung eines 4 MBit-DRAM (1M × 4-Bit-DRAM) in einem Paritätsbitspeicher 40 betrachtet, wie in Fig. 12 dargestellt ist, um das oben beschriebene Problem zu lösen.
Wie in Fig. 12 dargestellt ist, weist ein Paritätsbitspeicher 40 ein 4 MBit-DRAM 43 auf. Das 4 MBit-DRAM 43 hat eine Struktur ähnlich einem 4 MBit-DRAM, das in den Speichergruppen 10 und 30 für die Datenbitspeicherung verwendet wird. Der Paritätsbitspeicher 40 weist ferner eine 4-Eingangs-NAND- Schaltung 44 zum Empfangen externer Spaltenadreß-Abtastsignale ext/CAS0, ext/CAS1, ext/CAS2 und ext/CAS3 sowie eine Inverterschaltung 45 zum Invertieren des Ausgangssignals der NAND-Schaltung 44 auf. Die Inverterschaltung 45 erzeugt ein externes Spaltenadreß-Abtastsignal ext/CAS entsprechend dem 4 MBit-DRAM 43.
Die Strukturen der Speichergruppen 10 und 30 sind ähnlichen denen, die in Fig. 11 gezeigt sind. In Fig. 12 ist die Paritätsprüfungsschaltung zur Vereinfachung nicht explizit dargestellt. Die NAND-Schaltung 44 gibt ein Signal mit hohem Pegel aus, wenn das externe Spaltenadreß-Abtastsignal ext/CASk (k = 0 bis 3) einen aktiven Zustand mit niedrigem Pegel erreicht, und das Spaltenadreß-Abtastsignal ext/CAS, das von der Inverterschaltung 45 erzeugt wird, erreicht einen aktiven Zustand mit niedrigem Pegel.
Der Paritätsbitspeicher 43 weist eine Struktur auf, wie sie in Fig. 2 dargestellt ist. Wenn das Spaltenadreß-Abtastsignal ext/CAS von der Inverterschaltung 45 einen aktiven Zustand mit niedrigem Pegel erreicht, wird ein Datenlesen zu den IO-Pins 41a bis 41d und ein Schreiben von Daten, die an die IO-Pins 41a bis 41d angelegt sind, in die ausgewählten Speicherzellen durchgeführt. In diesem Fall tritt das folgende Problem auf.
Zur Vereinfachung der Erläuterung wird angenommen, daß für jede Speichersubgruppe eine Paritätsprüfungsschaltung gebildet ist, wie in Fig. 13 dargestellt ist. Genauer gesagt sind für die Speichersubgruppen 12, 13, 32 und 33 Paritätsprüfungsschaltungen 943a bis 943d gebildet. Die Speichersubgruppen 12 und 32 teilen sich einen 8-Bit-Datenbus 20A und die Speichersubgruppen 13 und 33 teilen sich einen 8-Bit-Datenbus 20B. Das in Fig. 13 gezeigte Logikgatter 46 weist eine NAND-Schaltung 44 und eine Inverterschaltung 45 auf, wie sie in Fig. 12 gezeigt sind.
Es wird Fall betrachtet, in dem Daten in die Speichersubgruppen 12 und 13 geschrieben werden sollen. Hier ist das Schreiben von Daten in die Speichersubgruppen 32 und 33 gesperrt. Die Paritätsprüfungsschaltungen 943a und 943b führen eine Paritätsbiterzeugung in Abhängigkeit von einem Schreibaktivierungssignal /WE aus. Hier erzeugen die Paritätsprüfungsschaltungen 943a und 943c ein Paritätsbit aus den Daten auf dem 8-Bit-Datenbus 20A, und die Paritätsprüfungsschaltungen 943b und 943d erzeugen ein Paritätsbit aus den 8 Bit-Daten auf dem 8-Bit-Datenbus 20B. Die von den Paritätsprüfungsschaltungen 943a bis 943d erzeugten Paritätsbits werden in Abhängigkeit vom Abfallen des externen Spaltenadreß-Abtastsignals ext/CASi auf einen niedrigen Pegel gebildet. Die von den Paritätsprüfungsschaltungen 943a bis 943d erzeugten Paritätsbits werden parallel in den Paritätsbitspeicher 43 geschrieben.
Hier sind die Paritätsbits, die von den Paritätsprüfungsschaltungen 943c und 943d erzeugt werden, unabhängig von den Daten, die in die Speichersubgruppen 32 und 33 geschrieben werden. Daher tritt das Problem auf, daß ein fehlerhaftes Paritätsbit in den Paritätsbitspeicher 43 geschrieben wird. Wenn die Ausgaben der Paritätsprüfungsschaltungen 943a bis 943d in Abhängigkeit vom Abfallen des externen Spaltenadreß-Abtastsignals ext/CASi ausgehend von einem Zustand hoher Impedanz einen aktiven Zustand annehmen, erreichen ähnlich wie bei einem DRAM die Ausgänge der Paritätsprüfungsschaltungen 943c und 943d einen Zustand hoher Impedanz. Daher werden unsichere Daten eines Zustands hoher Impedanz in den Paritätsbitspeicher 43 geschrieben. In ähnlicher Weise wird ein Wert mit fehlerhaftem Paritätsbit geschrieben.
Nun wird der Datenlesevorgang beschrieben. Es wird ein Fall betrachtet, in dem Daten der Speichersubgruppen 12 und 13 gelesen werden. Hier werden 4 Paritätsbits vom Paritätsbitspeicher 43 an die Paritätsprüfungsschaltungen 943a bis 943d angelegt. Die Paritätsprüfungsschaltungen 943a und 943b führen eine Fehlerprüfung für ein Paritätsbit entsprechend dem Wert, der von den Speichersubgruppen 12 und 13 gelesen wird, und dem vom Paritätsbitspeicher 43 gelieferten Paritätsbit aus. In diesem Fall kann eine geeignete Fehlerprüfung durchgeführt werden. Eine Paritätsprüfung durch die Paritätsprüfungsschaltungen 943c und 943d ist nicht erforderlich. Das bedeutet, daß unnötige Paritätsbits vom Paritätsbitspeicher 43 geliefert werden. (Alle Ausgabepuffer in der Ausgabeschaltung, die in Fig. 2 gezeigt ist, arbeiten parallel). Daher tritt das Problem einer Erhöhung der Leistungsaufnahme im Paritätsbitspeicher 43 auf.
Wenn anstelle der in Fig. 13 gezeigten Struktur ein Paritätsprüfungsschaltung für jeden 8-Bit-Datenbus gebildet wird, und die Verbindung zwischen einer Paritätsprüfungsschaltung und einem Datenbus entsprechend einem externen Spaltenadreß-Abtastsignal ext/CASk (k = 0 bis 3), umgeschaltet wird, erreichen die IO-Pins des Paritätsbitspeichers 43 einen Zustand hoher Impedanz beim Schreiben von Daten in die nicht-ausgewählten Speichersubgruppen. Das führt zum Schreiben unsicherer Daten. Beim Auslesen von Daten werden von den IO-Pins entsprechend den nicht-ausgewählten Speichersubgruppen unnötige Paritätsbits auf Signalleitungen ausgegeben, die einen Zustand hoher Impedanz erreichen. Daher tritt das oben beschriebene Problem in jedem Fall auf.
Aus der US 4 956 811 ist eine Halbleiterspeichervorrichtung bekannt, die ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, N Datenzugriffsknoten, wobei N eine ganze Zahl größer 1 ist, ein Erzeugungsmittel für ein Spaltenauswahl- Bestimmungssignal zum Erzeugen eines Spaltenauswahl- Bestimmungssignals und ein Spaltenauswahlmittel zum gleichzeitigen Auswählen von zwei Paaren von komplementären Datenleitungen in dem Speicherzellenfeld aufweist.
Aus der US 4 669 064 ist eine Halbleiterspeichervorrichtung bekannt, die ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, N Datenzugriffsknoten, wobei N eine ganze Zahl größer 1 ist, ein Erzeugungsmittel für ein Spaltenauswahl- Bestimmungssignal zum Erzeugen eines Spaltenauswahl- Bestimmungssignals und ein Spaltenauswahlmittel zum gleichzeitigen Auswählen von N Bitleitungen und Verbinden dieser mit vier Paaren von Busleitungen entsprechend eines Adreßsignals, wobei die ausgewählten großen N Bitleitungen den N Datenzugriffsknoten entsprechen, aufweist. Die Halbleiterspeichereinrichtung weist weiter den Datenzugriffsknoten zugeordnete Schreibunterdrückungs- Steuerschaltungen auf.
Aufgabe der Erfindung ist es, eine Halbleiterspeichervorrichtung mit niedriger Leistungsaufnahme zu schaffen in der keine fehlerhaften Paritätsbits geschrieben werden. Ferner soll eine Halbleiterspeichervorrichtung gebildet werden, die die Dateneingabe und Datenausgabe für jeden IO-Pin steuern kann.
Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Eine Halbleiterspeichervorrichtung weist N Datenzugriffsknoten, eine Erzeugungsschaltung zum Erzeugen eines Spaltenauswahl-Bestimmungssignals entsprechend jedem Datenzugriffsknoten und eine Auswahlschaltung zum gleichzeitigen Auswählen von N Speicherzellen aus einem Speicherzellenfeld entsprechend einem Adreßsignal auf. Diese ausgewählten N Speicherzellen entsprechen dem jeweiligen der N Datenzugriffsknoten.
Die Halbleiterspeichervorrichtung weist ferner eine Schaltung auf, die von einem Knotenidentifizierungssignal, das angibt, ob ein Datenzugriffsknoten gültig/ungültig ist, und von mindestens einem Spaltenauswahl-Bestimmungssignal abhängig ist, zum Ausführen eines Datenlesens oder Datenschreibens durch Zugreifen auf eine Speicherzelle unter den gewählten N Speicherzellen entsprechend einem Datenzugriffsknoten mit einem Knotenidentifizierungssignal, das einen gültigen Zustand aufweist.
Entsprechend einem Spaltenauswahl-Bestimmungssignal, das heißt, einem Spaltenadreß-Abtastsignal, kann die Eingabe/Ausgabe von Daten individuell getrieben werden. Daher kann ein unnötiges Schreiben und Ausgeben von Daten gesperrt werden.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 die allgemeine Struktur eines Datenverarbeitungssystems;
Fig. 2 schematisch die Struktur eines 4 MBit-DRAM;
Fig. 3 das Signaldiagramm eines Datenlesevorgangs des DRAM von Fig. 2;
Fig. 4 das Signaldiagramm eines Datenschreibvorgangs des DRAM von Fig. 2;
Fig. 5 schematisch die Struktur eines Datenverarbeitungssystems, das eine Mehrzahl von Speichern verwendet;
Fig. 6 ein Signaldiagramm des Betriebs des Speichersystems von Fig. 5;
Fig. 7 ein Signaldiagramm des Page-Mode-Betriebs eines DRAM;
Fig. 8 die Struktur eines Speichersystems mit einer Paritätsprüffunktion;
Fig. 9 ein Signaldiagramm des Schreibvorgangs der Paritätsprüfschaltung von Fig. 8;
Fig. 10 ein Signaldiagramm des Datenlesevorgangs der Paritätsprüfschaltung von Fig. 8;
Fig. 11 die Struktur eines Speichersystems mit einer Paritätsprüffunktion;
Fig. 12 eine Modifikation des Speichersystems von Fig. 11;
Fig. 13 ein Diagramm zum Beschreiben der Probleme des Speichersystems von Fig. 12;
Fig. 14 ein Blockschaltbild der Gesamtstruktur eines DRAM nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 15-20 Signaldiagramme des Betriebs des DRAM von Fig. 14;
Fig. 21A-21C Schaltbilder der Struktur der Umschaltsignal- Erzeugungsschaltung von Fig. 14;
Fig. 22 eine Modifikation der Umschaltsignal- Erzeugungsschaltung von Fig. 14;
Fig. 23 eine weitere Modifikation der Umschaltsignal- Erzeugungsschaltung von Fig. 14;
Fig. 24A eine Struktur des Blockauswahldekoders von Fig. 14;
Fig. 24B eine Liste der Eingabe/Ausgabelogiken des Blockauswahldekoders von Fig. 24A;
Fig. 25 eine Struktur der Blockauswahlsignal- Erzeugungsschaltung von Fig. 14;
Fig. 26 eine Struktur des Umschalters von Fig. 14;
Fig. 27 ein schematisches Blockschaltbild der Struktur der I/O-Steuerschaltung von Fig. 14;
Fig. 28 eine Struktur der *4-Schreibsteuerschaltung von Fig. 27;
Fig. 29 eine Struktur der *1-Schreibsteuerschaltung von Fig. 27;
Fig. 30 eine Struktur der Auswahlschaltung von Fig. 27;
Fig. 31 eine Struktur der Ausgabesteuerschaltung von Fig. 14;
Fig. 32 eine Struktur der Ausgabesteuersignal- Erzeugungsschaltung von Fig. 14;
Fig. 33 eine Struktur der Ausgabesteuerschaltung von Fig. 14;
Fig. 34 eine Struktur der Steuersignal-Erzeugungsschaltung von Fig. 14;
Fig. 35 eine Struktur des /CAS-Puffers von Fig. 14;
Fig. 36 eine Struktur des Erzeugungsabschnitts für das Spaltenadreß-Abtastsignal des Spaltenadreßpuffers von Fig. 14;
Fig. 37 die Struktur eines DRAM nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 38-41 Signaldiagramme des Betriebs des DRAM von Fig. 37;
Fig. 42A und 42B Schaltbilder der Struktur der Umschaltsignal- Erzeugungsschaltung von Fig. 37;
Fig. 43 eine Struktur des Umschalters von Fig. 37;
Fig. 44 eine Struktur der I/O-Steuerschaltung von Fig. 37;
Fig. 45 die Struktur eines DRAM nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 46-49 Signaldiagramme des Betriebs des DRAM von Fig. 45;
Fig. 50 eine Struktur der I/O-Steuerschaltung von Fig. 45;
Fig. 51 eine Struktur der Ausgabesteuersignal- Erzeugungsschaltung von Fig. 45; und
Fig. 52 eine Struktur der Ausgabeschaltung von Fig. 45.
[Ausführungsform 1] Gesamtstruktur
Fig. 14 zeigt die Gesamtstruktur einer Halbleiterspeichervorrichtung nach der ersten Ausführungsform der vorliegenden Erfindung. Fig. 14 zeigt ein DRAM mit vier IO- Pins 255a bis 255d und einem Dateneingabepin 271a, das selektiv eine *1-Bit-Organisation und eine *4-Bit-Organisation realisieren kann.
Wie in Fig. 14 dargestellt ist, weist das DRAM ein Speicherzellenfeld 170 mit einer Mehrzahl von dynamischen Speicherzellen 170a, die in einer Matrix angeordnet sind, einen Zeilenadreßpuffer 120 zum Empfangen eines externen Adreßsignals Aj (j = 0 bis n) zum Erzeugen interner Adreßsignale RAj, /RAj, einen Zeilendekoder 130 zum Dekodieren externer Zeilenadreßsignale RAj und /RAj vom Zeilenadreßpuffer 120, um eine entsprechende Zeile (Wortleitung WL) im Speicherzellenfeld 170 auszuwählen, eine Leseverstärkergruppe 180 aus einer Mehrzahl von Leseverstärkern, die jeweils entsprechend der jeweiligen Spalte (Bitleitungspaar BL, /BL) des Speicherzellenfeldes 170 gebildet sind, zum differentiellen Verstärken des Signalpotentials auf einer entsprechenden Spalte, einen Spaltenadreßpuffer 150 zum Empfangen eines externen Adreßsignals Aj zum Erzeugen interner Spaltenadreßsignale CAj und /CAj, und einen Spaltendekoder 160 zum Dekodieren interner Spaltenadreßsignale CA2 bis CAn-1 und /CA2 bis /CAn-1 vom Spaltenadreßpuffer 150, um 16 Spalten (16 Paare von Bitleitungen) im Speicherzellenfeld 170 gleichzeitig in einen ausgewählten Zustand zu versetzen, um die ausgewählten Spalten mit der I/O-Steuerschaltung zu verbinden, auf.
Das DRAM weist ferner eine Eingabeschaltung 270 zum Ausführen einer Dateneingabe und eine Ausgabeschaltung 250 zum Ausführen einer Datenausgabe auf. Die Eingabeschaltung 270 weist einen Eingabepuffer 270e, der entsprechend einem Dateneingabeknoten 271a gebildet ist, und Eingabepuffer 270a bis 270d, die entsprechend den IO-Knoten 255a bis 255d gebildet sind, auf. Die Ausgabeschaltung 250 weist Ausgabepuffer 251a bis 251d auf, die entsprechend dem IO-Knoten 255a bis 255d gebildet sind.
Das DRAM weist ferner einen /RAS-Puffer 110 zum Empfangen eines externen Zeilenadreß-Abtastsignals ext/RAS um ein internes Zeilenadreß-Abtastsignal /RAS zu erzeugen, eine /CAS- Pufferschaltung 140 zum Empfangen eines extern angelegten Spaltenadreß-Abtastsignals ext/CASk (k = 0 bis 3), um ein internes Spaltenadreß-Abtastsignal /CASk zu erzeugen, eine Umschaltsignal-Erzeugungsschaltung 200 zum Erzeugen von Signalen Ψ1 und Ψ2, die die Betriebsart (IO-Pinanordnung etc.) dieses DRAM festlegen, eine Blockauswahlschaltung 210 zum Erzeugen eines Blockauswahlsignals zum Auswählen eines Blocks (vier Bitleitungspaare) unter den 16 Bitleitungspaaren, die gleichzeitig vom Spaltendekoder 160 gewählt worden sind, entsprechend einem ersten Umschaltsignal Ψ1 von der Umschaltsignal-Erzeugungsschaltung 200, einem internen Spaltenadreß-Abtastsignal /CASk von einem /CAS-Puffer, und Adreßsignalen RAn, /RAn, CAn, /CAn von den Zeilen- und Spaltenadreßpuffern 120 und 150, einen Umschalter 220 zum Erzeugen von Pinauswahlsignalen AD0 bis AD3 zum Festlegen eines Knotens, der unter den IO-Knoten 255a bis 255d benutzt werden kann, entsprechend einem zweiten Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 200 und einem Blockauswahlsignal von der Blockauswahlschaltung 210, eine Schreibsteuersignal-Erzeugungsschaltung 260 zum Erzeugen eines Schreibsteuersignals WE entsprechend einem zweiten Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 200 und einem internen Spaltenadreß-Abtastsignal /CASk von der CAS- Pufferschaltung 140, eine Ausgabesteuersignal- Erzeugungsschaltung 240 zum Erzeugen eines Ausgabesteuersignals OD entsprechend einem internen Spaltenadreß-Abtastsignals /CASk von der /CAS-Pufferschaltung 140 und einem extern angelegten Ausgabeaktivierungssignal /OE, und eine Ausgabesteuerschaltung 230 zum Übertragen von Daten an die Ausgabepuffer 251a bis 251d, die von der IO-Steuerschaltung 190 ausgelesen worden sind, entsprechend einem Blockauswahlsignal von der Blockauswahlschaltung 210 und einem ersten Umschaltsignal Ψ1 von der Umschaltsignal-Erzeugungsschaltung 200 auf.
Um in der Ausgabeschaltung 250 die Ausgabepuffer 251a bis 251d unabhängig voneinander zu treiben, weist die /CAS- Pufferschaltung 140 vier /CAS-Puffer 141, 142, 143 und 144 zum Empfangen von vier externen Spaltenadreß-Abtastsignalen ext/CAS0 bis ext/CAS3 auf. Die internen Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 werden von den /CAS-Puffern 141 bis 144 erzeugt.
Wie später im Detail beschrieben wird, erzeugt die Umschaltsignal-Erzeugungsschaltung 200 erste und zweite Umschaltsignale Ψ1 und Ψ2, die durch die Verdrahtungsstruktur etc. eingestellt werden, um die Eingabe- und Ausgabestruktur dieses DRAM festzulegen. Das DRAM kann in den drei Betriebsmodi Modus A, Modus B und Modus C arbeiten.
Der Modus A ist ein Betriebsmodus, in dem nur ein externes Spaltenadreß-Abtastsignal ext/CAS0 verwendet wird, und die Eingabe und Ausgabe von einem Bit an Daten wird über einen IO- Pin durchgeführt.
Der Modus B ist ein Betriebsmodus, in dem nur ein externes Spaltenadreß-Abtastsignal ext/CAS0 verwendet wird, und die Eingabe und Ausgabe von Daten zu vier Bit wird parallel über vier I/O-Knoten 251a bis 251d durchgeführt.
Der Modus C ist ein Betriebsmodus, bei dem die Dateneingabe und Datenausgabe individuell für I/O-Knoten 255a bis 255d unter Verwendung von vier externen Spaltenadreß-Abtastsignalen ext/CAS0 bis ext/CAS3 ausgeführt wird.
Im Modus A werden das erste und zweite Umschaltsignal Ψ1 und Ψ2 auf einen niedrigen Pegel bzw. einen hohen Pegel eingestellt. Im Modus B werden das erste und zweite Umschaltsignal Ψ1 und Ψ2 auf einen hohen Pegel eingestellt. Im Modus C werden das erste und zweite Umschaltsignal Ψ1 und Ψ2 auf einen hohen Pegel bzw. einen niedrigen Pegel eingestellt.
Die Blockauswahlschaltung 210 weist einen Blockauswahldekoder 211, der in Abhängigkeit von einem ersten Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 200 aktiviert wird, zum Dekodieren interner Adreßsignale RAn, /RAn, CAn und /CAn und eine Blockauswahlsignal-Erzeugungsschaltung 212 zum Erzeugen von Spaltenblock-Auswahlsignalen BS0 bis BS3 entsprechend den internen Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 von der CAS-Pufferschaltung 140, ersten und zweiten Umschaltsignalen Ψ1 und Ψ2 und Dekodiersignalen /Φ0 bis /Φ3 vom Blockauswahldekoder 211 auf.
Wenn das erste Umschaltsignal Ψ1 einen hohen Pegel erreicht und eine *4-Bit-Organisation anzeigt (Modus B und Modus C), versetzt der Blockauswahldekoder 211 die Dekodiersignale /Φ0 bis /Φ3 in einen Zustand entsprechend hoher Impedanz. Wenn das erste Umschaltsignal Ψ1 einen niedrigen Pegel erreicht und den Modus A mit einer *1-Bit-Organisation anzeigt, werden die angelegten Adreßsignale dekodiert, um eines der vier Dekodiersignale /Φ0 bis /Φ3 auf einen niedrigen Pegel einzustellen.
Die Blockauswahlsignal-Erzeugungsschaltung 212 aktiviert die Blockauswahlsignale BS0 bis BS3 entsprechend den internen Spaltenadreß-Abtastsignale /CAS0 bis /CAS3, wenn das erste und zweite Umschaltsignal Ψ1 und Ψ2 den hohen bzw. niedrigen Pegel des Modus C erreichen. Die Blockauswahlsignal- Erzeugungsschaltung 212 aktiviert alle Blockauswahlsignale BS0 bis BS3, wenn das erste Umschaltsignal Ψ1 und das zweite Umschaltsignal Ψ2 beide einen hohen Pegel erreichen, der Modus B angibt. Erreicht das erste Umschaltsignal Ψ1 einen niedrigen Pegel und das zweite Umschaltsignal Ψ2 einen hohen Pegel, wird eines der Blockauswahlsignale BS0 bis BS3 entsprechend den den Dekodiersignalen /Φ0 bis /Φ3 vom Blockauswahldekoder 211 aktiviert.
Der Umschalter 220 gibt an einen entsprechenden Ausgabeknoten 231a bis 231d Ausgabedaten DO0 bis DO3 von der I/O- Steuerschaltung 190 entsprechend einem aktivierten Blockauswahlsignal unter den Blockauswahlsignalen BS0 bis BS3 aus, wenn das zweite Umschaltsignal Ψ2 einen hohen Pegel annimmt (im Modus A oder Modus B). Die Ausgabesteuerschaltung 230 wählt einen der Werte DO0 bis DO3 entsprechend den Blockauswahlsignalen BS0 bis BS3 aus und legt den ausgewählten Wert entsprechend dem Blockauswahlsignal BS0 an den Ausgabeknoten 231a an, wenn das erste Umschaltsignal Ψ1 einen niedrigen Pegel erreicht, der Modus A anzeigt. Die Ausgabeknoten 231a bis 231d der Ausgabesteuerschaltung 230 werden mit dem Eingangsbereich der Ausgabepuffer 251a bis 251d verbunden.
Die Ausgabesteuersignal-Erzeugungsschaltung 240 aktiviert ein Ausgabesteuersignal OD mit einem hohen Pegel, wenn das Ausgabeaktivierungssignal /OE einen aktiven Zustand mit niedrigem Pegel erreicht und mindestens einen der Spaltenadreß- Abtastsignale /CAS0 bis /CAS3 einen aktiven Zustand mit niedrigem Pegel annimmt.
Die IO-Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 werden den Ausgabepuffern 251a bis 251d in der Ausgabeschaltung 250 zugeführt. Die IO-Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 versetzten alle IO-Pinauswahlsignale AD0 bis AD3 in einen aktiven Zustand, wenn das zweite Umschaltsignal Ψ2 einen hohen Pegel annimmt und nur ein Spaltenadreß-Abtastsignal /CAS0 verwendet werden soll. Erreicht das zweite Umschaltsignal Ψ einen niedrigen Pegel und zeigt es an, daß die vier Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 verwendet werden sollen, werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Blockauswahlsignalen BS0 bis BS3 erzeugt.
Die Ausgabepuffer 251a bis 251d werden in einen Zustand hoher Ausgangsimpedanz versetzt, wenn die IO-Pinauswahlsignale AD0 bis AD3 den niedrigen Pegel eines inaktiven Zustands annehmen.
Wenn das zweite Umschaltsignal Ψ2 einen niedrigen Pegel erreicht, der den Modus C anzeigt, reagiert die Schreibsteuersignal-Erzeugungsschaltung 260 auf ein Schreibaktivierungssignal /WE und ein internes Spaltenadreß- Abtastsignal /CASk, die beide einen aktiven Zustand annehmen, um das Schreibsteuersignal WD auf einen hohen Pegel des aktiven Zustands zu ziehen. Wenn das zweite Umschaltsignal Ψ einen hohen Pegel annimmt und Modus A oder B anzeigt, die nur ein Spaltenadreß-Abtastsignal /CASk verwenden, erreicht das Schreibsteuersignal WD einen aktiven Zustand mit hohem Pegel für eine vorbestimmte Zeitspanne entsprechend der Aktivierung des Schreibaktivierungssignals /WE und des internen Spaltenadreß- Abtastsignals /CASk.
Der Eingabepuffer 270e in der Eingabeschaltung 270 ist mit einem Eingabepin über den Dateneingabeknoten 271a verbunden, wenn Modus A mit einer *1-Bit-Organisation aktiviert ist. In Modus B oder C mit einer *4-Bit-Orgianisation wird der Eingabepuffer 270e nicht mit diesem Dateneingabepin verbunden, sondern in einen Zustand mit schwebenden Eingang versetzt.
Dann dekodiert die I/O-Steuerschaltung 190 Spaltenadreßsignale CA0, CA1, /CA0 und /CA1 vom Spaltenadreßpuffer 150 entsprechend dem ersten Umschaltsignal Ψ1, den IO-Pinauswahlsignalen AD0 bis AD3 und den Blockauswahlsignalen BS0 bis BS3 zum Ausführen einer Dateneingabe/Ausgabe in Einheiten zu ein Bit oder vier Bits. Im folgenden wird der Betrieb kurz beschrieben.
(A) Modus A: Ein Signal /CAS, ein Dateneingabepin und Datenausgabepin werden verwendet.
Im Modus A ist nur der Ausgabepuffer 251 über einen Datenausgabeknoten 255a mit einem Ausgabepin verbunden. Die IO- Knoten 255b bis 255d der Ausgabepuffer 251b bis 251d sind von den IO-Pins getrennt. Auch ein Eingabepin ist über den Dateneingabeknoten 271a mit dem Eingabepuffer 270e verbunden. Daher wird der Datenknoten 255a nur für die Datenausgabe verwendet. Es wird auch nur das externe Spaltenadreß- Abtastsignal ext/CAS0 benutzt. In diesem Fall sind in der CAS- Puffergruppe 140 die /CAS-Puffer 142 bis 144 von externen Anschlüssen getrennt, und die internen Spaltenadreß- Abtastsignale /CAS1, /CAS2 und /CAS3 sind auf den hohen Pegel des inaktiven Zustands festgelegt.
In der Umschaltsignal-Erzeugungsschaltung 200 ist das erste Umschaltsignal Ψ1 auf einen niedrigen Pegel eingestellt, und das zweite Umschaltsignal Ψ2 ist auf einen hohen Pegel eingestellt.
Unter Bezugnahme auf das Signaldiagramm der Fig. 15 wird zuerst ein Datenlesevorgang beschrieben.
Wenn das externe Zeilenadreß-Abtastsignal ext/RAS auf einen niedrigen Pegel abfällt, erreicht das interne Zeilenadreß- Abtastsignal /RAS vom /RAS-Puffer 110 den aktiven Zustand mit niedrigem Pegel. Der Zeilenadreßpuffer 120 übernimmt externe Adreßsignale A0 bis An als Zeilenadreß-(X-Adreß)Signal, um interne Zeilenadreßsignale RA0, /RA0 bis RAn, /RAn zu erzeugen. Der Zeilendekoder 130 dekodiert die internen Zeilenadreß- Abtastsignale RA0, /RA0 bis RAn-1, /RAn-1, um eine entsprechende Wortleitung WL im Speicherzellenfeld 170 in einen ausgewählten Zustand zu versetzen.
Parallel zu diesem Zeilenauswahlvorgang im Speicherzellenfeld 170, erreicht das Ausgabeaktivierungssignal /OE zum Zeitpunkt t2 einen aktiven Zustand mit niedrigem Pegel. Weil das Spaltenadreß-Abtastsignal ext/CAS0 weiter einen hohen Pegel des inaktiven Zustands aufweist, behält das Ausgabesteuersignal OD, das von der Ausgabesteuersignal-Erzeugungsschaltung 240 erzeugt wird, einen inaktiven Zustand mit niedrigem Pegel bei.
Wenn zum Zeitpunkt t3 das externe Spaltenadreß-Abtastsignal ext/CAS0 den aktiven Zustand mit niedrigem Pegel annimmt, werden die Adreßsignale A0 bis An vom Spaltenadreßpuffer 150 übernommen und verriegelt, um interne Spaltenadreßsignale CA0, /CA0 bis CAn, /CAn zu erzeugen. Der Spaltendekoder 160 dekodiert Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um 16 Paare von Bitleitungen auszuwählen. Hier werden die Daten der Speicherzellen, die mit einer ausgewählten Zeile im Speicherzellenfeld 170 verbunden sind, von einem Leseverstärker in der Leseverstärkergruppe 180 erfaßt und verstärkt, um verriegelt zu werden. Die Daten auf den ausgewählten 16 Paaren von Bitleitungen werden zur I/O-Steuerschaltung 190 übertragen.
Weil das zweite Umschaltsignal Ψ2 einen aktiven Zustand mit hohem Pegel annimmt, erreichen die Daten-IO-Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 alle einen hohen Pegel eines aktiven Zustands. Die I/O-Steuerschaltung 190 dekodiert Spaltenadreßsignale CA0, /CA0, CA1 und /CA1, um vier Paare von Bitleitungen aus den 16 Paaren von Bitleitungen auszuwählen und Daten DO0 bis DO3 auszugeben.
Weil das erste und zweite Umschaltsignal Ψ1 und Ψ2 einen niedrigen bzw. hohen Pegel annimmt, dekodiert der Blockauswahldekoder 211 die internen Adreßsignale RAn, /RAn, CAn und /CAn, um eines der Dekodiersignale /Φ0 bis /Φ3 entsprechend dem Dekodierungsergebnis in einen aktiven Zustand zu versetzen. Die Blockauswahlsignal-Erzeugungsschaltung 212 versetzt ein Blockauswahlsignal in einen aktiven Zustand entsprechend einem aktivierten Dekodiersignal unter den Signalen /Φ0 bis /Φ3. Ein Wert DO entsprechend diesem aktivierten Blockauswahlsignal wird über die I/O-Steuerschaltung 190 an die Ausgabesteuerschaltung 230 angelegt. Die Ausgabesteuerschaltung 230 überträgt den Wert zu einem Bit von der I/O-Steuerschaltung 190 an den Ausgabeknoten 231a entsprechend dem ersten Umschaltsignal Ψ1.
Zum Zeitpunkt t3 zieht die Ausgabesteuersignal- Erzeugungsschaltung 240 das Ausgabesteuersignal OD auf einen aktiven Zustand mit hohem Pegel. Der Ausgabepuffer 251a wird aktiviert, wodurch der an den Knoten 31a angelegte Wert dem Datenausgabepin 255a zugeführt wird. Obwohl auch die Ausgabepuffer 251b bis 251d aktiviert werden, werden keine Daten an die entsprechenden IO-Pins ausgegeben, weil die Daten-IO- Knoten 255b bis 255d von den IO-Pins getrennt sind.
Wenn zum Zeitpunkt t4 das externe Spaltenadreß-Abtastsignal ext/CAS0 einen inaktiven Zustand mit hohem Pegel erreicht, nimmt das Ausgabesteuersignal OD einen inaktiven Zustand mit niedrigem Pegel an, und der Ausgabepuffer 251a wird deaktiviert. Das führt zu einem Ausgangszustand hoher Impedanz. Hier wechselt auch das Ausgabeaktivierungssignal /OE auf einen hohen Pegel des inaktiven Zustands.
Unter Bezugnahme auf das Signaldiagramm der Fig. 16 wird im folgenden ein Datenschreibvorgang beschrieben.
Zum Zeitpunkt t1, wenn das externe Zeilenadreß-Abtastsignal ext/RAS einen niedrigen Pegel des aktiven Zustands annimmt, werden die angelegten Adreßsignale A0 bis An vom Zeilenadreßpuffer 120 übernommen, um interne Zeilenadreßsignale RA0, /RA0 bis RAn, /RAn zu erzeugen. Hier wird der Wert Din an den Eingabeknoten 271a angelegt, und der Eingabepuffer 270e erzeugt einen internen Schreibwert Din, der der I/O- Steuerschaltung 190 zugeführt wird.
Zum Zeitpunkt t2 erreicht das Schreibaktivierungssignal /WE, das an die Schreibsteuersignal-Erzeugungsschaltung 260 angelegt wird, einen aktiven Zustand mit niedrigem Pegel. Hier nimmt das externe Spaltenadreß-Abtastsignal ext/CAS0 einen inaktiven Zustand an, und auch das interne Spaltenadreß-Abtastsignal /CAS0 erreicht einen hohen Pegel eines inaktiven Zustands. Das von der Schreibsteuersignal-Erzeugungsschaltung ausgegebene Schreibsteuersignal /WD nimmt einen inaktiven Zustand mit niedrigem Pegel ein.
Zum Zeitpunkt t1 und später wird vom Zeilendekoder 130 im Speicherzellenfeld eine Wortleitungs-Auswahloperation ausgeführt, und die Leserverstärkergruppe 180 führt einen Lesevorgang aus, ähnlich wie das beim Auslesen von Daten der Fall ist.
Extern angelegte Adreßsignale A0 bis An entsprechend einer Spaltenadresse (Y-Adresse) werden zugeführt und das externe Spaltenadreß-Abtastsignal ext/CAS0 erreicht einen aktiven Zustand mit niedrigem Pegel. Dann werden vom Spaltendekoder 160 16 Spalten, das heißt Speicherzellen zu 16 Bits ausgewählt, ähnlich wie das beim Lesen der Fall ist.
Die I/O-Steuerschaltung 190 dekodiert die Spaltenadreßsignale CA0, /CA0, CA1 und /CA1, um Speicherzellen zu vier Bits unter den Speicherzellen von 16 Bits auszuwählen, ähnlich, wie beim Lesen von Daten. Entsprechend den Blockauswahlsignalen BS0 bis BS3 von der Blockauswahlsignal-Erzeugungsschaltung 212 wird eine Speicherzelle zu ein Bit unter den Speicherzellen zu vier Bits ausgewählt. Als Reaktion auf die Aktivierung des Spaltenadreß- Abtastsignals /CAS0 zum Zeitpunkt t3 wird von der Schreibsteuersignal-Erzeugungsschaltung 260 ein Schreibsteuersignal WD erzeugt, das für eine vorbestimmte Zeitspanne den hohen Pegel eines aktiven Zustands erreicht. Entsprechend diesem aktivierten Schreibsteuersignal WD schreibt die I/O-Steuerschaltung 190 Daten Din, die vom Eingabepuffer 270e übertragen worden sind, für das ausgewählte eine Bit von Speicherzellen.
(B) Modus B: Ein Spaltenadreß-Abtastsignal und vier IO-Pins werden verwendet.
Im Betrieb nach Modus B werden erste und zweite Umschaltsignale Ψ1 und Ψ2 auf einen hohen Pegel eingestellt. Der Blockauswahldekoder 211 reagiert auf ein erstes Umschaltsignal Ψ1 mit hohem Pegel, um alle Dekodiersignale /Φ0 bis /Φ3 in einen Zustand entsprechend hoher Impedanz zu versetzen. Mit anderen Worten wird der Dekodiervorgang des Blockauswahldekoders 211 gesperrt. Die Blockauswahlsignal-Erzeugungsschaltung 212 setzt alle Blockauswahlsignale BS0 bis BS3 auf den hohen Pegel eines aktiven Zustands, weil das erste und zweite Auswahlsignal Ψ1 und Ψ2 beide auf hohem Pegel sind. Damit werden in der I/O- Steuerschaltung 190 Speicherzellen zu vier Bits ausgewählt.
Weil das zweite Umschaltsignal Ψ2 einen hohen Pegel erreicht, werden die IO-Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 auf den hohen Pegel eines aktiven Zustands eingestellt.
In der Ausgabeschaltung 250 werden die Ausgabepuffer 251a bis 251d über IO-Knoten 255a bis 255d mit IO-Pins verbunden. In der Eingabeschaltung 270 werden die Eingabepuffer 270a bis 270d über IO-Knoten 255a bis 255d mit IO-Pins verbunden. Der Dateneingabeknoten 271a des Eingabepuffers 270e ist vom Eingabepin abgetrennt.
In der /CAS-Pufferschaltung 140 wird dem /CAS-Puffer 141 ein externes Spaltenadreß-Abtastsignal ext/CAS0 zugeführt. Die /CAS- Puffer 142 bis 144 sind von externen Pinanschlüssen getrennt, und die internen Spaltenadreß-Abtastsignale /CAS1 bis /CAS3 sind im inaktiven Zustand mit hohem Pegel fixiert. Weil die Eingabe/Ausgabe von Daten zu vier Bits ausgeführt werden soll, wird das Adreßsignal An zu einem Bit in einen Zustand entsprechend hoher Impedanz versetzt. Im folgenden wird der Betrieb beschrieben.
(i) Datenlesebetrieb
Unter Bezugnahme auf das Signaldiagramm von Fig. 17 wird ein Datenlesebetrieb beschrieben.
Wenn das externe Zeilenadreß-Abtastsignal ext/RAS zum Zeitpunkt t1 einen aktiven Zustand mit niedrigem Pegel erreicht, übernimmt der Zeilenadreßpuffer 120 die Adreßsignale A0 bis An-1, um interne Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1 zu erzeugen. Der Zeilendekoder 130 dekodiert die internen Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1, um im Speicherzellenfeld 170 eine entsprechende Wortleitung auszuwählen. Dann werden die Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, auf Bitleitungspaare ausgelesen, wodurch die Daten der Speicherzellen von der Leserverstärkergruppe 180 erfaßt und verstärkt werden, um anschließend verriegelt zu werden.
Zum Zeitpunkt t2 erreicht das der Ausgabesteuersignal- Erzeugungsschaltung 240 zugeführte Ausgabeaktivierungssignal /OE einen aktiven Zustand mit niedrigem Pegel. Weil das externe Spaltenadreß-Abtastsignal ext/CAS0 in diesem Zustand einen inaktiven Zustand mit hohem Pegel annimmt, behält das Ausgabesteuersignal OD den inaktiven Zustand mit niedrigem Pegel bei.
Wenn zum Zeitpunkt t3 das externe Spaltenadreß-Abtastsignal ext/CAS0 auf einen niedrigen Pegel abfällt, übernimmt (verriegelt) der Spaltenadreßpuffer 150 das Adreßsignal A0 bis An-1, und es werden Spaltenadreßsignale CA0, /CA0 bis /CAn-1, /CAn-1 ausgegeben.
Im Spaltendekoder 160 werden die Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1 vom Spaltenadreßpuffer 150 dekodiert, um im Speicherzellenfeld 170 16 Paare von Bitleitungen auszuwählen. Die Daten auf den 16 Bitleitungen werden zur I/O-Steuerschaltung 190 übertragen. Hier erreichen alle Blockauswahlsignale BS0 bis BS3 einen aktiven Zustand und auch die IO-Pinauswahlsignale AD0 bis AD3 nehmen ebenfalls einen aktiven Zustand ein. In einem solchen Zustand wählt die I/O-Steuerschaltung 190 Speicherzellen zu vier Bits unter den ausgewählten 16 Bits von Speicherzellen entsprechend den Spaltenadreßsignalen CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 150 aus, um die Daten der ausgewählten vier Bits an Speicherzellen der Ausgabesteuerschaltung 230 zuzuführen.
Weil die Blockauswahlsignale BS0 bis BS3 alle einen aktiven Zustand annehmen und das erste Umschaltsignal Ψ1 einen hohen Pegel erreicht, gibt die Ausgabesteuerschaltung 230 Daten zu vier Bits von der I/O-Steuerschaltung 190 an die Ausgabeknoten 231a bis 231d und dann an die Ausgabepuffer 251a bis 251d aus.
Wenn zum Zeitpunkt t3 das Spaltenadreß-Abtastsignal ext/CAS0 aktiviert wird und einen niedrigen Pegel erreicht, wird das Ausgabesteuersignal OD von der Ausgabesteuersignal- Erzeugungsschaltung 240 aktiviert und erreicht einen hohen Pegel. Als Reaktion darauf werden die Ausgabepuffer 251a bis 251d aktiviert, wodurch den IO-Pins über IO-Knoten 255a bis 255d Daten zu vier Bits von der Ausgabesteuerschaltung 230 zugeführt werden.
Wenn das Spaltenadreß-Abtastsignal ext/CAS0 zum Zeitpunkt t4 den hohen Pegel eines inaktiven Zustands annimmt, erreicht das Ausgabesteuersignal OD einen inaktiven Zustand mit niedrigem Pegel und auch das Ausgabeaktivierungssignal /OE nimmt den hohen Pegel eines inaktiven Zustands an. Damit ist ein Speicherlesevorgang abgeschlossen.
(ii) Datenschreibvorgang
Unter Bezugnahme auf Fig. 18 wird ein Datenschreibvorgang beschrieben. Wenn das externe Zeilenadreß-Abtastsignal ext/RAS zum Zeitpunkt t1 aktiviert wird, um einen niedrigen Pegel anzunehmen, werden ähnlich wie beim Datenlesen interne Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1 vom Zeilenadreßpuffer 120 erzeugt, um im Speicherzellenfeld 170 eine Wortleitung als Ergebnis des vom Zeilendekoder 130 ausgeführten Dekodiervorgangs auszuwählen. Dann wird von der Leserverstärkergruppe 180 eine Datenerfassung und Datenverstärkung für die eine Ausgewählte Zeile von Speicherzellen durchgeführt, um die Daten zu verriegeln.
Zum Zeitpunkt t2 wird das Schreibaktivierungssignal /WE aktiviert und fällt auf einen niedrigen Pegel ab. In diesem Zustand erreicht das externe Spaltenadreß-Abtastsignal ext/CAS0 den inaktiven Zustand mit hohem Pegel und das Schreibsteuersignal WD behält einen inaktiven Zustand mit niedrigem Pegel bei.
Wenn zum Zeitpunkt t3 das externe Spaltenadreß-Abtastsignal ext/CAS0 aktiviert wird, um einen niedrigen Pegel anzunehmen, wird das Schreibsteuersignal WD von der Schreibsteuersignal- Erzeugungsschaltung 260 aktiviert und nimmt einen hohen Pegel an.
Der Spaltenadreßpuffer 165 erzeugt interne Spaltenadreßsignale CA0 bis CAn-1 und /CA0 bis /CAn-1 aus externen Adreßsignalen A0 bis An-1. Der Spaltendekoder 160 dekodiert die Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um 16 Bits an Speicherzellen auszuwählen.
Die I/O-Steuerschaltung 160 dekodiert Spaltenadreßsignale CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 150 um Speicherzellen zu vier Bits unter den 26 Bits an Speicherzellen auszuwählen. Vier Bits von Schreibdaten DI0 bis DI3 von den Eingabepuffer 270a bis 270d sind bereits zur I/O-Steuerschaltung 190 übertragen worden. Als Reaktion auf die Aktivierung des Schreibsteuersignals WD schreibt die I/O-Steuerschaltung 190 diese vier Bits von Schreibdaten DI0 bis DI3 in die bereits ausgewählten vier Bits von Speicherzellen.
Wenn zum Zeitpunkt t4 das externe Spaltenadreß-Abtastsignal ext/CAS0 einen hohen Pegel annimmt ist der Datenschreibvorgang abgeschlossen.
(C) Modus C: Vier Spaltenadreß-Abtastsignale und 4 IO-Pins werden verwendet.
Im Modus C empfangen die /CA-Puffer 141 bis 144 externe Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3. Die Eingabepuffer 270a bis 270d und Ausgabepuffer 251a bis 251d sind mit IO-Knoten 255a bis 255d verbunden. Der Eingabepuffer 270 ist vom Dateneingabepin 271a getrennt.
In der Umschaltsignal-Erzeugungsschaltung 200 werden das erste und zweite Umschaltsignal Ψ1 und Ψ2 auf einen hohen bzw. einen niedrigen Pegel eingestellt. In diesem Zustand erreicht der Blockauswahldekoder 211 einen Ausgangszustand hoher Impedanz entsprechend einen ersten Umschaltsignal Ψ1 mit hohem Pegel. Das bedeutet, daß die Dekodiersignale /Φ0 bis /Φ3 in einen Zustand entsprechend hoher Impedanz versetzt wird.
Weil die Dateneingabe/Ausgabe im Modus C für die IO-Knoten 255a bis 255d individuell ausgeführt wird, versetzt die Blockauswahlsignal-Erzeugungsschaltung 212 die Blockauswahlsignale BS0 bis BS3 entsprechend den Spaltenadreß- Abtastsignalen /CAS0 bis /CAS3 in einen aktiven Zustand. Der Umschalter 220 reagiert auf ein zweites Umschaltsignal Ψ2 mit niedrigem Pegel so, daß die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Blockauswahlsignalen BS0 bis BS3 in einen aktiven Zustand versetzt werden. Im folgenden wird der Betrieb beschrieben.
(i) Datenlesevorgang
Unter Bezugnahme auf das Signaldiagramm von Fig. 19 wird im folgenden ein Datenlesevorgang beschrieben. Es wird ein Vorgang beschrieben, bei dem externe Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 aktiviert werden.
Wenn zum Zeitpunkt t1 das externe Zeilenadreß-Abtastsignal ext/RAS aktiviert und auf einen niedrigen Pegel gezogen wird, fällt auch das Zeilenadreß-Abtastsignal /RAS vom /RAS-Puffer 110 auf einen niedrigen Pegel ab. Der Zeilenadreßpuffer 120 empfängt externe Adreßsignale A0 bis An-1 (Signal An ist in einen Zustand entsprechend hoher Impedanz versetzt), um Zeilenadreßsignale RA0, /RA0, RAn-1, /RAn-1 zu erzeugen. Der Zeilendekoder 130 dekodiert die angelegten Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1, um im Speicherzellenfeld 170 eine entsprechende Wortleitung auszuwählen. Wenn die Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, auf entsprechende Bitleitungen ausgelesen werden, wird die Leserverstärkergruppe 180 aktiviert, um die Daten einer Speicherzelle zu erfassen und zu verstärken, die mit de 99999 00070 552 001000280000000200012000285919988800040 0002004344254 00004 99880r ausgewählten Wortleitung verbunden ist, um die Daten zu verriegeln.
Zum Zeitpunkt t2 wird das Ausgabeaktivierungssignal /OE aktiviert und erreicht einen niedrigen Pegel. Hier sind alle externen Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3 noch in einem inaktiven Zustand auf einem hohen Pegel. Das Ausgabesteuersignal OD erreicht einen inaktiven Zustand mit niedrigem Pegel und die Ausgabepuffer 251a bis 251d befinden sich alle in einem Ausgangszustand hoher Impedanz. Es werden externe Adreßsignale A0 bis An-1 entsprechend einer Y-Adresse (Spaltenadresse) angelegt, und das externe Adreßsignal An wird in einen Zustand entsprechend hoher Impedanz versetzt.
Wenn mindestens eines der externen Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3, das heißt, die externen Spaltenadreß- Abtastsignale ext/CAS0 und ext/CAS1 zum Zeitpunkt t3 aktiviert werden und einen niedrigen Pegel erreichen, wie in Fig. 19 dargestellt ist, werden die internen Spaltenadreß-Abtastsignale /CAS0 und /CAS1, die von den /CAS-Puffern 141 und 142 erzeugt werden, die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 empfangen, aktiviert und erreichen einen niedrigen Pegel.
In Abhängigkeit von der Aktivierung der internen Spaltenadreß- Abtastsignale /CAS0 und /CAS1 verriegelt der Spaltenadreßpuffer 150 die Adreßsignale A0 bis An-1, um Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 auszugeben. Der Spaltendekoder 160 dekodiert diese Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um Speicherzellen zu 16 Bits unter den Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, im Speicherzellenfeld 170 entsprechend dem Dekodierergebnis auszuwählen. Die Daten der ausgewählten 16 Bits von Speicherzellen werden zur I/O-Steuerschaltung 190 übertragen.
In der I/O-Steuerschaltung 190 werden die Spaltenadreßsignale CA0, /CA0, CA1 und /CA1 dekodiert, um Speicherzellen zu vier Bits unter den 16 Bits von Speicherzellen entsprechend dem dekodierten Ergebnis auszuwählen. Entsprechend den internen Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 werden die von der Blockauswahlsignal-Erzeugungsschaltung 212 erzeugten Blockauswahlsignale BS0 bis BS3 aktiviert. Daher werden die Blockauswahlsignale BS0 und BS1 aktiviert und die Blockauswahlsignale BS2 und BS3 werden deaktiviert. Die I/O- Steuerschaltung 190 überträgt die Daten der ausgewählten vier Bits von Speicherzellen zur Ausgabesteuerschaltung 230.
Die Ausgabesteuerschaltung 230 überträgt die Daten zu zwei Bits von der I/O-Steuerschaltung 190 zu den Ausgabeknoten 231a und 231b entsprechend den Blockauswahlsignalen BS0 bis BS3. Die Ausgabeknoten 231c und 231d erreichen einen Zustand hoher Impedanz.
Entsprechend der Aktivierung der Spaltenadreß-Abtastsignale /CAS0 und /CAS1 zum Zeitpunkt t3 wird das Ausgabesteuersignal OD von der Ausgabesteuersignal-Erzeugungsschaltung 240 aktiviert und erreicht einen hohen Pegel. Damit nehmen die Ausgabepuffer 251a und 251d einen Ausgabeaktivierungszustand ein. Hier werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Blockauswahlsignalen BS0 bis BS3 aktiviert. Daher übertragen nur die Ausgabepuffer 251a und 251b gleichzeitig die Daten von der Ausgabesteuerschaltung 230 zu den IO-Knoten 255a und 255b, wobei die Ausgabepuffer 251c und 251d einen Ausgangszustand hoher Impedanz beibehalten.
(ii) Datenschreibvorgang
Beim Schreiben von Daten werden zunächst Schreibdaten DQ0 und DQ1 an die IO-Knoten 255a und 255b angelegt. Die Daten DQ2 und DQ3, die den IO-Knoten 255c und 255d zugeführt werden, erreichen einen Zustand entsprechend hoher Impedanz. Ferner werden auch Adreßsignale A0 bis An-1 entsprechend einer X-Adresse angelegt und das Adreßsignal An wird in einen Zustand entsprechend hoher Impedanz versetzt.
Wie in Fig. 20 dargestellt ist, wird das Zeilenadreß- Abtastsignal /RAS vom /RAS-Puffer 110 auf einen niedrigen Pegel gezogen und der Zeilenadreßpuffer 120 wird aktiviert, wenn das externe Zeilenadreß-Abtastsignal ext/RAS zum Zeitpunkt t1 auf einen niedrigen Pegel gezogen wird. Der Zeilenadreßpuffer 120 verriegelt die Adreßsignale A0 bis An-1, um Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1 zu erzeugen. Der Zeilendekoder 131 wählt eine Zeile von Speicherzellen im Speicherzellenfeld 170 aus, wodurch die Leseverstärkergruppe 180 die Daten der einen ausgewählten Zeile von Speicherzellen erfaßt, verstärkt und verriegelt.
Zum Zeitpunkt t2 wird das Schreibaktivierungssignal WE aktiviert und erreicht einen niedrigen Pegel. Die Eingabepuffer 270a bis 270d führen der I/O-Steuerschaltung 190 interne Schreibdaten DI0 bis DI3 entsprechend den Daten, die an die IO-Knoten 255a bis 255d angelegt sind, zu. Alle externen Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3 weisen jedoch den hohen Pegel des inaktiven Zustands auf und das Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260 behält den inaktiven Zustand mit niedrigem Pegel bei. Daher führt die I/O- Steuerschaltung 190 noch kein Datenschreiben aus.
Wenn die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 zum Zeitpunkt t3 aktiviert werden und einen niedrigen Pegel erreichen, werden die Spaltenadreß-Abtastsignale /CAS0 und /CAS1 von den /CAS-Puffern 141 und 142 aktiviert und erreichen einen niedrigen Pegel. Die externen Spaltenadreß-Abtastsignale ext/CAS2 und ext/CAS3 behalten den hohen Pegel des inaktiven Zustands bei, und die Spaltenadreß-Abtastsignale /CAS2 und /CAS3 erreichen den hohen Pegel eines inaktiven Zustands.
Als Reaktion auf die Aktivierung der externen Spaltenadreß- Abtastsignale ext/CAS0 und ext/CAS1 zum Zeitpunkt t3 verriegelt der Spaltenadreßpuffer 150 die bereits angelegten Adreßsignale A0 bis An-1 (Signal An befindet sich in einem Zustand entsprechend hoher Impedanz), um Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 zu erzeugen. Der Spaltendekoder 160 dekodiert die Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um Speicherzellen zu 16 Bits auszuwählen.
Weil das erste Umschaltsignal Ψ1 einen hohen Pegel annimmt, schreibt die I/O-Steuerschaltung 190 Schreibdaten DI0 bis DI3, die von den Eingabepuffern 270a bis 270d zugeführt werden, in die Speicherzellen zu vier Bits unter den ausgewählten Speicherzellen zu 16 Bits entsprechend den IO-Pinauswahlsignalen AD0 bis AD3 vom Umschalter 220. Weil die Spaltenadreß- Abtastsignale /CAS0 und /CAS1 und die Blockauswahlsignale BS0 und BS1 aktiviert sind, werden die IO-Pinauswahlsignale AD0 und AD1 vom Umschalter 220 aktiviert und die IO-Pinauswahlsignale AD2 und AD3 erreichen einen inaktiven Zustand mit niedrigem Pegel. Daher schreibt die I/O-Steuerschaltung 190 die Schreibdaten DI0 und DI1, die von den Eingabepuffern 270a und 270b zugeführt werden, in entsprechende zwei Bits von Speicherzellen unter den vier Bits.
Die I/O-Steuerschaltung 190 erreicht für die verbleibenden zwei Bits von Speicherzellen einen Ausgangszustand hoher Impedanz, so daß kein Datenschreiben ausgeführt wird.
Weil im Modus C eine Mehrzahl externer Spaltenadreß- Abtastsignale ext/CAS0 bis ext/CAS3 verwendet wird, weist das von der Schreibsteuersignal-Erzeugungsschaltung 260 erzeugte Schreibsteuersignal WD eine Aktivzeit ähnlich der der Spaltenadreß-Abtastsignale /CAS0 und /CAS1 auf. Dadurch soll das Ausführen des Datenschreibens sichergestellt werden.
Wenn die Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 zum Zeitpunkt t4 einen hohen Pegel erreichen, ist der Datenschreibvorgang abgeschlossen. Das Schreibsteuersignal WD erreicht einen inaktiven Zustand mit niedrigem Pegel und die Schreibdaten DQ0 und DQ1, die an die IO-Knoten 255a und 255b angelegt werden, erreichen einen Zustand entsprechend hoher Impedanz.
Durch Festlegen eines Betriebsmodus durch eine Umschaltsignal- Erzeugungsschaltung 200, wie das oben beschrieben worden ist, kann die Dateneingabe/Ausgabe für jeden IO-Pin unter Verwendung von vier externen Spaltenadreß-Abtastsignalen ext/CAS0 bis ext/CAS3 ausgeführt werden. Weil IO-Pins, die keine Datenausgabe erfordern, während des Datenlesens in einen Zustand entsprechend hoher Impedanz versetzt werden können, kann der im Ausgabepuffer aufgenommene Strom vermindert werden. Ferner werden die Daten von IO-Pins, die kein Datenschreiben erfordern und einen Zustand hoher Impedanz einnehmen, beim Datenschreiben nicht in Speicherzellen geschrieben, so daß das Schreiben eines fehlerhaften Paritätsbits verhindert werden kann.
Bei der Bestimmung eines Betriebsmodus mit der Umschaltsignal- Erzeugungsschaltung 200 wird nur ein externes Spaltenadreß- Abtastsignal ext/CAS0 verwendet, und es kann eine Vorrichtung mit derselben Maske hergestellt werden, die eine Dateneingabe/Ausgabe mit einem Bit und vier Bits ausführt. Daher wird auf einfache Weise eine Halbleiterspeichervorrichtung realisiert, die drei verschiedene Arten von Eingabe/Ausgabesteuerungen ausführen kann. Im folgenden wird die spezielle Struktur jeder Komponente beschrieben.
[Umschaltsignal-Erzeugungsschaltung]
Die Fig. 21A bis 21C zeigen Struktur und Signalerzeugungsweise der Umschaltsignal-Erzeugungsschaltung von Fig. 14. Wie in den Fig. 21A bis 21C dargestellt ist, weist eine Umschaltsignal- Erzeugungsschaltung 200 eine Spannungsversorgungs-Anschlußfläche 200a an die ein externes Versorgungspotential angelegt wird, Anschlußflächen 200b und 200f, die der Spannungsversorgungs- Anschlußfläche 200a benachbart sind, Inverterschaltung 200e und 200h, die entsprechend den Anschlußflächen 200b und 200f gebildet sind, und Widerstandselemente 200c und 200g mit hohem Widerstand, die zwischen die Anschlußflächen 200b und 200f und den Massepotentialknoten 200d geschaltet sind, auf.
Die Eingänge der Inverterschaltungen 200e und 200h sind mit den entsprechenden Anschlußflächen 200b und 200f verbunden. Die Widerstandselemente 200c und 200g werden zum Beispiel durch den Kanalwiderstand eines MOS-Transistors realisiert und weisen einen hohen Widerstand von mehr als 1 MΩ auf. Sie sollen die Eingabeknoten der Inverterschaltungen 200e und 200h auf den Pegel des Massepotentials ziehen. Von den Inverterschaltungen 200e und 200h werden ein erstes und zweites Umschaltsignal Ψ1 bzw. Ψ2 erzeugt.
Die Umschaltsignale Ψ1 und Ψ2 mit einem gewünschten Pegel werden durch selektives Verdrahten der Spannungsversorgungs- Anschlußfläche 200a mit den Anschlußflächen 200b und 200f durch einen dünnen Metalldraht erzeugt.
Beim Festlegen des Modus A wird die Anschlußfläche 200b durch einen dünnen Metalldraht 200i mit der Versorgungsspannungs- Anschlußfläche 200a verbunden, wie in Fig. 21a dargestellt ist. Die Anschlußfläche 200f nimmt einen schwebenden Zustand ein. Weil der Inverterschaltung 200 in einem solchen Zustand ein Signal mit hohem Pegel zugeführt wird, erreicht das erste Umschaltsignal Ψ1, das von der Inverterschaltung 200e erzeugt wird, einen niedrigen Pegel. Das Potential der Anschlußfläche 200f erreicht durch das Widerstandselement 200g den Pegel des Massepotentials, so daß das von der Inverterschaltung 200h erzeugte zweite Umschaltsignal Ψ2 einen hohen Pegel annimmt.
Beim Festlegen des Modus B nehmen die Anschlußflächen 200b und 200f beide einen schwebenden Zustand ein, wie in Fig. 21B gezeigt ist. In diesem Zustand werden die Umschaltsignale Ψ1 und Ψ2 von den Inverterschaltungen 200e und 200h beide auf einen hohen Pegel eingestellt.
Beim Festlegen von Modus C wird die Anschlußfläche 200f durch einen dünnen Draht 200i mit der Versorgungsspannungs- Anschlußfläche 200a verbunden, wie in Fig. 21C dargestellt ist. Die Anschlußfläche 200b nimmt einen schwebenden Zustand ein. In diesem Zustand erreicht das von der Inverterschaltung 200e erzeugte erste Umschaltsignal Ψ1 einen hohen Pegel und das von der Inverterschaltung 200h erzeugte zweite Umschaltsignal Ψ2 wird auf einen niedrigen Pegel eingestellt.
Durch Einstellen der Potentialpegel der Umschaltsignale Ψ1 und Ψ2 durch Verdrahten mit einem dünnen Metalldraht 200i, wie das oben beschrieben worden ist, kann der Betriebsmodus dieser Halbleiterspeichervorrichtung auf einfache Weise festgelegt werden.
(i) Modifikation 1
Fig. 22 zeigt eine Modifikation der Umschaltsignal- Erzeugungsschaltung. Wie in Fig. 22 dargestellt ist, weist die Umschaltsignal-Erzeugungsschaltung 200 Inverterschaltungen 200e und 200h auf, die erste und zweite Umschaltsignale Ψ1 bzw. Ψ2 erzeugen. Um das Versorgungspotential Vcc und das Massepotential Vss an die Inverterschaltungen 200e und 200h anzulegen, sind eine Versorgungsleitung 200k und eine Masseleitung 200j gebildet. Bei der Struktur der Umschaltsignal- Erzeugungsschaltung von Fig. 22 werden die Eingangsknoten der Inverterschaltungen 200e und 200 durch eine Metallverbindung wie zum Beispiel Aluminium mit der Versorgungsleitung 200k oder der Masseleitung 200j verbunden. In Fig. 22 sind selektiv durch eine Maske gebildete Metallverdrahtungen durch die gestrichelten Linien 200x, 200y, 200w und 200z angegeben. Entsprechend der in Fig. 22 gezeigten Struktur kann eine Halbleiterspeichervorrichtung realisiert werden, die drei Arten von Eingabe/Ausgabesteuerungen ausführen kann, wobei mit Ausnahme der Verdrahtung zum Festlegen des Eingangssignals für die Inverterschaltungen 200e und 200h dieselbe Maske verwendet wird.
(ii) Modifikation 2
Fig. 23 zeigt eine zweite Modifikation der Umschaltsignal- Erzeugungsschaltung 200. Wie in Fig. 22 dargestellt ist, weist eine Umschaltsignal-Erzeugungsschaltung 200 einen WCBR-Detektor 200p zum Empfangen externer Steuersignale /RAS, /WE und /CAS, eine Adreßschlüsselschaltung 200q, die in Abhängigkeit von einem Erfassungssignal vom WCBR-Detektor 200p aktiviert wird, zum Übernehmen externer Adreßsignale A0 und A1, einen Festwertspeicher (ROM) 200r, der in Abhängigkeit von einem Erfassungssignal vom WCBR-Detektor 200p aktiviert wird, um den gespeicherten Inhalt mit dem Adreßsignal von der Adreßschlüsselschaltung 200c als Adresse auszulesen, und eine Latch-Schaltung 200, die von einem Erfassungssignal vom WCBR- Detektor 200p abhängig ist, zum Verriegeln der Ausgabe des ROM 200r auf. Die Latch-Schaltung 200s gibt erste und zweite Umschaltsignale Ψ1 und Ψ2 aus.
Der WCBR-Detektor 200p erzeugt ein WCBR-Erfassungssignal in Abhängigkeit vom Abfallen des Zeilenadreß-Abtastsignals /RAS, wenn die Signale /WE und /CAS beide einen niedrigen Pegel aufweisen. Durch dieses WCBR-Erfassungssignal vom WCBR-Detektor 200p wird die Adreßschlüsselschaltung 200q getriggert um die zu diesem Zeitpunkt angelegten Adreßsignale A0 und A1 zu verriegeln. Das ROM 200r speichert erste und zweite Umschaltsignale Ψ1 und Ψ2 vorab. Entsprechend dem Adreßsignal von der Adreßschlüsselschaltung 200q werden aus dem ROM 200r Umschaltsignale Ψ1 und Ψ2 einer vorbestimmten Logikkombination ausgelesen. Entsprechend der in Fig. 23 dargestellten Struktur ist keine Modifikation der Hardwarestruktur erforderlich. Die Umschaltsignale Ψ1 und Ψ2 können extern durch Software mit einer vorbestimmten Logikkombination erzeugt werden.
Ferner kann eine Struktur verwendet werden, bei der erste und zweite Umschaltsignale Ψ1 und Ψ2 von einer externen Quelle direkt angelegt werden.
[Blockauswahldekoder]
Fig. 24A zeigt ein Beispiel der Struktur des Blockauswahldekoders, der in Fig. 14 dargestellt ist. Fig. 24B listet die Eingabe/Ausgabelogiken des Blockauswahldekoders von Fig. 24A auf.
Wie in Fig. 24a dargestellt ist, weist der Blockauswahldekoder 211 eine Inverterschaltung 211a zum Invertieren des ersten Umschaltsignals Ψ1, vier 2-Eingangs-NAND-Schaltungen 211ba bis 211bd, an die Zeilenadreß-Abtastsignale verschiedener Kombination angelegt werden, und Transfergatter 211ca bis 211cd, die entsprechend den NAND-Schaltungen 211ba bis 211bd gebildet sind, um in Abhängigkeit von einem Ausgangssignal der Inverterschaltung 211a zu leiten, auf.
Die NAND-Schaltung 211ba empfängt Adreßsignale /RAn und /CAn, die NAND-Schaltung 211bb Adreßsignale RAn und /CAn, die NAND- Schaltung 211bc Adreßsignale /RAn und CAn und die NAND-Schaltung 211bd Adreßsignale RAn und CAn.
Die Transfergatter 211ca bis 211cd werden von n-Kanal MOS- Transistoren gebildet und leiten, wenn das Ausgangssignal der Inverterschaltung 211a einen hohen Pegel erreicht. Von den Transfergattern 211ca bis 211cd werden Dekodiersignale /Φ0 bis /Φ3 abgegeben. Im folgenden wird der Betrieb kurz beschrieben.
Wenn das erste Umschaltsignal Ψ1 einen hohen Pegel erreicht, wird Modus A festgelegt und die Eingabe/Ausgabe von einem Bit an Daten wird durchgeführt. In diesem Fall erreicht das Ausgangssignal der Inverterschaltung 211a einen niedrigen Pegel, wodurch die Transfergatter 211ca bis 211cd gesperrt sind. Die Dekodiersignale /Φ0 bis /Φ3 erreichen einen Zustand entsprechend hoher Impedanz (Z).
Wenn das Umschaltsignal Ψ1 einen niedrigen Pegel annimmt, werden vier IO-Pins verwendet. In diesem Fall erreicht das Ausgangssignal der Inverterschaltung 211a einen hohen Pegel und die Transfergatter 211ca bis 211cd nehmen alle einen leitenden Zustand ein. Entsprechend den Logiken der Adreßsignale RAn, /RAn, CAn und /CAn nimmt eines der Dekodiersignale /Φ0 bis /Φ3 einen aktiven Zustand mit niedrigem Pegel ein. Wenn zum Beispiel die Adreßsignale RAn und CAn beide einen hohen Pegel aufweisen, erreicht das Ausgangssignal der NAND-Schaltung 211bd einen niedrigen Pegel und das Dekodiersignal /Φ3 liegt auf einem niedrigen Pegel. Weil die restlichen NAND-Schaltungen 211ba bis 211bc ein Signal mit niedrigem Pegel an jedem Eingang empfangen, befinden sich die Ausgangssignale auf einem hohen Pegel und die Dekodiersignale /Φ0 bis /Φ2 erreichen den inaktiven Zustand mit einem hohen Pegel.
[Blockauswahlsignal-Erzeugungsschaltung]
Fig. 25 zeigt eine spezielle Struktur mit der Blockauswahlsignal-Erzeugungsschaltung von Fig. 14. Wie in Fig. 25 dargestellt ist, weist die Blockauswahlsignal- Erzeugungsschaltung 212 Schaltungsblöcke 212A bis 212D, die entsprechend den Dekodiersignalen /Φ0 bis /Φ3 gebildet sind, und einen Schaltungsblock 212E zum gleichzeitigen Aktivieren der Blockauswahlsignale BS0 bis BS3 entsprechend den Umschaltsignalen Ψ1 und Ψ2 auf.
Jeder der Schaltungsblöcke 212A und 212D weist dieselbe Schaltungsstruktur auf und empfängt verschiedene Dekodiersignale und Spaltenadreß-Abtastsignale.
Der Schaltungsblock 212A weist ein Widerstandselement 212g mit hohem Widerstand, das zwischen einem Knoten 212c und einem Versorgungspotentialknoten 212h gebildet ist, Inverterschaltungen 212i und 212j zum Bilden eines Latch, um das Potential am Knoten 212c zu invertieren und zu verriegeln, eine Inverterschaltung 212a zum Invertieren des Spaltenadreß- Abtastsignals /CAS0, eine 2-Eingangs-NAND-Schaltung 212b zum Empfangen des Ausgangssignals der Inverterschaltung 212a und des ersten Umschaltsignals Ψ1, eine Inverterschaltung 212c zum Invertieren des Ausgangssignals der NAND-Schaltung 212b und einen n-Kanal MOS-Transistor 212d, der in Abhängigkeit vom Ausgangssignal der Inverterschaltung 212 leitet, um den Knoten 212b auf den Pegel des Massepotentials zu entladen, auf.
Die Schaltungsblöcke 212B und 212D unterscheiden sich vom Block 212A nur dahingehend, daß das Dekodiersignal und das Spaltenadreßsignal, die daran angelegt werden, verschieden sind. Den Komponenten entsprechend denen des Schaltungsblocks 212A ist dasselbe Bezugszeichen zugeordnet und ihre Beschreibung wird hier nicht wiederholt.
Der Schaltungsblock 212E weist eine 2-Eingangs-NAND-Schaltung 212k zum Empfangen erster und zweiter Umschaltsignale Ψ1 und Ψ2, eine Inverterschaltung 212m zum Invertieren des Ausgangssignals der NAND-Schaltung 212k und einen n-Kanal MOS-Transistor 212n, der in Abhängigkeit vom Ausgangssignal der Inverterschaltung 212m leitet, zum Entladen des internen Knotens 212c der Schaltungsblöcke 212A bis 212D auf den Pegel des Massepotentials auf.
Modus A: Im Modus A erreicht das erste Umschaltsignal Ψ1 einen niedrigen Pegel und das zweite Umschaltsignal Ψ2 einen hohen Pegel. In diesem Zustand erreicht das Ausgangssignal der jeweiligen NAND-Schaltung 212b in den Schaltungsblöcken 212A bis 212D einen hohen Pegel. Der Transistor 212d empfängt über die Inverterschaltung 212c an seinem Gate ein Signal mit niedrigem Pegel und sperrt. Im Schaltungsblock 212E erreicht das Ausgangssignal der NAND-Schaltung 212k einen hohen Pegel, so daß der Transistor 212n ein Signal mit niedrigem Pegel an seinem Gate über die Inverterschaltung 212m empfängt und sperrt. Im Modus A erreicht eines der Dekodiersignale /Φ0 bis /Φ3 vom Blockauswahldekoder von Fig. 24A einen aktiven Zustand mit niedrigem Pegel und die restlichen drei Dekodiersignale erreichen einen hohen Pegel des inaktiven Zustands. Wenn zum Beispiel das Dekodiersignal /Φ0 einen niedrigen Pegel erreicht und die Dekodiersignale /Φ1 bis /Φ3 einen niedrigen Pegel annehmen, werden die Dekodiersignale von der Inverterschaltung 212i invertiert, wodurch das Blockauswahlsignal BS0 einen hohen Pegel und die Blockauswahlsignale BS1 bis BS3 einen niedrigen Pegel des inaktiven Zustands annehmen. Genauer gesagt werden die Blockauswahlsignale entsprechend den Dekodiersignalen /Φ0 bis /Φ3 im Modus A aktiviert/deaktiviert.
Modus B: Im Modus B erreichen die Umschaltsignale Ψ1 und Ψ2 beide einen hohen Pegel und die NAND-Schaltung 212b wirkt als Inverter. Das Ausgangssignal der NAND-Schaltung 212k im Schaltungsblock 212E erreicht einen niedrigen Pegel und das Ausgangssignal der Inverterschaltung 212m einen hohen Pegel. Dadurch leitet der Transistor 212n, wodurch der Knoten 212c auf den niedrigen Pegel des Massepotentials entladen wird (im Modus B nehmen alle Dekodiersignale /Φ0 bis /Φ3 einen Zustand hoher Impedanz ein). Daher erreichen alle Blockauswahlsignale BS0 bis BS3 einen aktiven Zustand mit hohem Pegel unabhängig von den Logiken der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3.
Modus C: Im Modus C erreichen das erste und zweite Umschaltsignal Ψ1 und Ψ2 einen hohen bzw. einen niedrigen Pegel. In diesem Zustand gibt die NAND-Schaltung 212k im Schaltungsblock 212e ein Signal mit hohem Pegel aus und der Transistor 212n sperrt. In den Schaltungsblöcken 212A bis 212D wirkt die NAND-Schaltung 212b als Inverter, um ein Signal mit einer Logik entsprechend dem angelegten Spaltenadreß- Abtastsignal /CASj (j = 0 bis 3) auszugeben. Die Dekodiersignale /Φ0 bis /Φ3 erreichen einen Zustand hoher Impedanz. Daher erscheint durch den Inverter 212c und den Transistor 212d ein Signal mit einer Logik, die der Logik des entsprechenden Spaltenadreß-Abtastsignals /CASj entgegengesetzt ist, am Knoten 212c. Weil von der Inverterschaltung 212i die Logik des Signals am Knoten 212c invertiert wird, werden die Blockauswahlsignale BS0 bis BS3 entsprechend den entsprechenden Spaltenadreß- Abtastsignalen /CAS0 bis /CAS3 aktiviert/deaktiviert. Wenn zum Beispiel das Spaltenadreß-Abtastsignal /CAS0 einen aktiven Zustand mit niedrigem Pegel erreicht, gibt die NAND-Schaltung 212d dem Schaltungsblock 212a ein Ausgangssignal mit niedrigem Pegel ab. Das Ausgangssignal der Inverterschaltung 212c erreicht einen hohen Pegel, der Transistor 212d wird durchgeschaltet und der Knoten 212c erreicht den niedrigen Pegel des Massepotentials. In diesem Fall nimmt das Blockauswahlsignal BS0 einen hohen Pegel an. Wenn das Spaltenadreß-Abtastsignal /CAS0 einen hohen Pegel erreicht, gibt die NAND-Schaltung 212b ein Ausgangssignal mit hohem Pegel im Schaltungsblock 212A aus. Die Inverterschaltung 212c gibt ein Ausgangssignal mit niedrigem Pegel ab und der Transistor 212d sperrt.
In diesem Zustand wird der Knoten 212c vom Widerstandselement 212g geladen, um den hohen Pegel des Versorgungspotentials zu erreichen, und das Blockauswahlsignal BS0 erreicht einen niedrigen Pegel.
[Umschalter]
Fig. 26 zeigt genauer eine Struktur für den Umschalter von Fig. 14. Wie in Fig. 26 dargestellt ist, weist der Umschalter 220 2- Eingangs-NOR-Schaltungen 220aa bis 220ad, die entsprechend den Blockauswahlsignalen BS0 bis BS3 gebildet sind, und Inverterschaltungen 220ba bis 220bd, die entsprechend den NOR- Schaltungen 220aa bis 220ad gebildet sind, auf. Den jeweils ersten Eingang der NOR-Schaltungen 220aa bis 220ad wird ein zweites Umschaltsignal Ψ2 zugeführt. Die IO-Pinauswahlsignale AD0 bis AD3 werden von den Inverterschaltungen 220ba bis 220bd erzeugt. Im folgenden wird der Betrieb beschrieben.
Modi A und B: In den Modi A und B wird das zweite Auswahlsignal Ψ2 auf einen hohen Pegel eingestellt. In diesem Fall erreichen die Ausgangssignale der NOR-Schaltungen 220aa bis 220ad unabhängig von den Logikpegel der Blockauswahlsignale BS0 bis BS3 einen niedrigen Pegel. Daher nehmen alle IO- Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand mit hohem Pegel ein.
Modus C: Im Modus C ist das zweite Umschaltsignal Ψ2 auf einen niedrigen Pegel eingestellt. Daher wirken die NOR-Schaltungen 220aa bis 220ad als Inverter. In diesem Zustand weisen die IO- Pinauswahlsignale AD0 bis AD3 Logikpegel auf, die denen der Blockauswahlsignale BS0 bis BS3 entgegengesetzt sind. Wenn zum Beispiel das Blockauswahlsignal BS0 einen aktiven Zustand mit hohem Pegel annimmt, erreicht das Ausgangssignal der NOR- Schaltung 220aa einen niedrigen Pegel und das IO- Pinauswahlsignal AD0, das von der Inverterschaltung 220ba abgegeben wird, nimmt einen hohen Pegel an. Wenn das Blockauswahlsignal BS0 einen niedrigen Pegel erreicht, nimmt das Ausgangssignal der NOR-Schaltung 220aa einen hohen Pegel an und das von der Inverterschaltung 220ba ausgegebene IO- Pinauswahlsignal AD0 erreicht einen niedrigen Pegel.
[I/O-Steuerschaltung]
Fig. 27 zeigt ein Blockschaltbild der I/O-Steuerschaltung 190 von Fig. 14. Wie in Fig. 27 dargestellt ist, weist die I/O- Steuerschaltung 190 einen Teildekoder 191 zum Dekodieren der Spaltenadreßsignale CA0, /CA0, CA1, /CA1 um Dekodiersignale ρ1, ρ2 und ρ3 auszugeben, eine *1-Schreibsteuerschaltung 192b zum Empfangen eines Schreibwertes DIN des Eingabepuffers 270e (siehe Fig. 14) in einer *1-Bit-Organisation, eine *4- Schreibsteuerschaltung 192a zum Empfangen von vier Bits an Daten DI0 bis DI3, und einen Selektor 197 zum Ausgeben von Ausgabedaten DO0 bis DO3 beim Datenlesen auf.
Die I/O-Steuerschaltung 190 weist vier IO-Busse 193, 194, 195 und 196 auf, die jeweils vier Bits von IO-Leitungen umfassen. Der Teildekoder 191 weist eine Struktur ähnlich den NAND- Schaltungen 211ba bis 211bd, die in Fig. 24A gezeigt sind, auf, um eines der Dekodiersignale ρ0 bis ρ3 entsprechend der Logikkombination der angelegten Spaltenadreß-Signale CA0, /CA0, CA1 und /CA1 in einen aktiven Zustand zu versetzen. Die Dekodiersignale ρ0 bis ρ3 geben ein Bit (eine IO-Leitung) im jeweiligen der vier Bits von IO-Bussen 193 bis 196 an.
Die *4-Schreibsteuerschaltung 192a wird aktiviert, wenn das erste Umschaltsignal Ψ1 einen hohen Pegel für einen Betriebsmodus (Modus B oder Modus C), der vier IO-Pins verwendet, erreicht. Entsprechend dem Schreibsteuersignal WD, den IO-Pinauswahlsignalen AD0 bis AD3 und den Dekodiersignalen ρ0 bis ρ3 vom Teildekoder 191 schreibt die *4-Schreibsteuerschaltung 192a auf eine IO-Leitung, die von den Dekodiersignalen ρ0 bis ρ3 in einem IO-Bus angegeben werden, der von den aktivierten IO- Pinauswahlsignalen AD0 bis AD3 angegeben wird.
Die *1-Schreibsteuerschaltung 292b wird aktiviert, wenn das erste Umschaltsignal Ψ1 einen niedrigen Pegel annimmt und einen Betriebsmodus (Modus A) angibt, der die Dateneingabe/Ausgabe mit *1-Bit ausführt. In diesem Fall wird entsprechend den Blockauswahlsignalen BS0 bis BS3 ein Block (das heißt einer der IO-Busse 193 bis 196) ausgewählt, wodurch Schreibdaten DIN entsprechend den Dekodiersignalen ρ0 bis ρ3 auf eine IO-Leitung im IO-Bus entsprechend dem ausgewählten Block übertragen werden.
Der Selektor 197 wählt ein Bit an Daten von vier IO-Bussen 193 bis 196 entsprechend den Dekodiersignalen ρ0 bis ρ3 aus und erzeugt und überträgt interne Daten DO0 bis DO3 zur Ausgabesteuerschaltung 230.
Fig. 28 zeigt schematisch eine Struktur für die *4- Schreibsteuerschaltung aus Fig. 27. Wie in Fig. 28 dargestellt ist, weist die *4-Schreibsteuerschaltung 192a Schreibschaltungen 198A bis 198D auf, die entsprechend den vier Bits von IO-Bussen 193 bis 196 gebildet sind. In Fig. 28 werden die Schreibschaltungen 198A und 198C, die entsprechend den IO-Bussen 194 und 195 gebildet sind, nur durch ihre Bezugszeichen und nicht im Blockdiagramm angegeben.
Die Schreibschaltungen 198A bis 198D empfangen von den Eingabepuffern 270a bis 270d Schreibdaten DI0 bis DI3, um die Schreibdaten auf eine IO-Leitung unter den entsprechenden IO- Bussen 193 bis 196 zu übertragen. Diese Schreibschaltungen 198A bis 198D haben denselben Aufbau. Die Aktivierung/Deaktivierung der Schreibschaltungen 198A bis 198D wird durch die 2-Eingangs- NAND-Schaltung 199a, die das Schreibsteuersignal WD und das erste Umschaltsignal Ψ1 empfängt, und den Inverter 199b, der das Ausgangssignal der NAND-Schaltung 199a invertiert, gesteuert. Wenn das Ausgangssignal des Inverters 199b einen hohen Pegel erreicht, werden die Schreibschaltungen 198A bis 198D aktiviert. Erreicht das Ausgangssignal des Inverters 199b einen niedrigen Pegel, werden die Schreibschaltungen 198A bis 198D deaktiviert und nehmen einen Ausgangszustand hoher Impedanz ein.
Die Schreibschaltungen 198A bis 198D weisen jeweils dieselbe Struktur auf und einander entsprechende Komponenten sind mit denselben Bezugszeichen versehen. Die Schreibschaltung 198A weist eine 2-Eingangs-NAND-Schaltung 199c zum Empfangen des IO- Pinauswahlsignals AD0 und des Ausgangssignals des Inverters 199b, einen Inverter 199d zum Empfangen des Ausgangssignals der NAND-Schaltung 199c, einen Inverter 199e zum Empfangen der Schreibdaten DI0, NAND-Schaltungen 199f, 199h, 199j und 199m zum Empfangen des Ausgangssignals des Inverters 199d am ersten Eingang und Inverter 199g, 199i, 199k und 199n zum Invertieren der Ausgangssignale der NAND-Schaltungen 199f, 199h, 199j und 199m auf. Dem jeweils zweiten Eingang der NAND-Schaltungen 199f, 199h, 199j und 199m werden die Dekodiersignale ρ0, ρ1, ρ2 und ρ3 zugeführt.
Die Schreibschaltung 198A weist ferner Transfergatter TG0, TG1, TG2 und TG3 auf, die entsprechend den IO-Leitungspaaren IO1, /IO1 bis IO4, /IO4 gebildet sind, um in Abhängigkeit von den Ausgangssignalen der Inverter 199g, 199i, 199k und 199n zu leiten. Die Transfergatter TG0 bis TG3 übertragen Schreibdaten DI0 und das Ausgangssignal des Inverters 199e auf die jeweiligen IO-Busleitungen IO und /IO, wenn sie sich in einem leitenden Zustand befinden. Im folgenden wird der Betrieb kurz beschrieben.
Jeder der IO-Busse 193 bis 196 weist vier Paare IO-Leitungen auf. Wenn das erste Umschaltsignal Ψ1 einen hohen Pegel annimmt, steigt das Ausgangssignal des Inverters 199b entsprechend dem Schreibsteuersignal WD auf einen hohen Pegel an. Wenn das Ausgangssignal der Inverterschaltung 199b einen niedrigen Pegel annimmt, erreicht das Ausgangssignal der NAND-Schaltung 199c einen hohen Pegel und die Daten des Inverters 199d nehmen einen niedrigen Pegel an. Daher erreichen die Ausgangssignale der Inverter 199g, 199i, 199k und 199n einen niedrigen Pegel und die Transfergatter TG0 bis TG3 werden gesperrt.
Im Modus A erreicht das erste Umschaltsignal Ψ1 einen niedrigen Pegel und diese *4-Schreibsteuerschaltung nimmt einen Ausgangszustand mit hoher Impedanz ein.
Im Modus B erreichen alle Daten-IO-Pinauswahlsignal AD0 bis AD3 einen aktiven Zustand mit hohem Pegel. Daher arbeitet die NAND- Schaltung 199c als Inverter, und das Ausgangssignal des Inverters 199d in der jeweiligen Schreibschaltung 198A bis 198D steigt entsprechend dem Schreibsteuersignal WD auf einen hohen Pegel an. Als Reaktion darauf fällt eines der Ausgangssignale der NAND-Schaltungen 199f, 199h, 199j und 199m entsprechend den Dekodiersignalen ρ0 bis ρ3 auf einen niedrigen Pegel ab, wodurch ein entsprechendes Transfergatter (eines von TG0 bis TG3) leitet. Somit werden komplementäre Schreibdaten vom Inverter 199e und Schreibdaten DI0 von einem Eingabepuffer auf das von den Dekodiersignalen ρ0 bis ρ3 ausgewählte IO-Busleitungspaar übertragen. Damit werden Schreibdaten DI0 bis DI3 parallel auf eine IO-Leitung im jeweiligen der IO-Busse 193 bis 196 übertragen.
Im Modus C werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Blockauswahlsignalen BS0 bis BS3 aktiviert. In diesem Fall werden die Blockauswahlsignale BS0 bis BS3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Daher wirkt die NAND-Schaltung 199c nur in einer Schreibschaltung als Inverter auf die ein Zugriff angefordert ist. Das Ausgangssignal der NAND-Schaltung 199c ist in einer Schreibschaltung auf einen hohen Pegel eingestellt, wenn kein Zugriff gefordert ist. Daher werden die Transfergatter TG0 bis TG3 in den Schreibschaltungen, die keinen Zugriff erfordern, gesperrt und es wird kein Datenschreiben ausgeführt.
Fig. 29 zeigt genauer eine Struktur der *1- Schreibsteuerschaltung von Fig. 27. Wie in Fig. 29 dargestellt ist, weist die *1-Schreibsteuerschaltung 192b Schreibschaltungen 201A bis 201D auf, die entsprechend den vier Bits von IO-Bussen 193 bis 196 gebildet sind. Die Schreibschaltungen 201A bis 201D weisen dieselbe Struktur auf und werden entsprechend dem Schreibsteuersignal WD aktiviert, wenn das erste Umschaltsignal Ψ1 einen niedrigen Pegel erreicht (Modus A).
Wie in Fig. 29 dargestellt ist, weist die *1- Schreibsteuerschaltung 192b einen Inverter 202a zum Empfangen des ersten Umschaltsignals Ψ1, eine 2-Eingangs-NAND-Schaltung 202b zum Empfangen des Ausgangssignals des Inverters 202a und des Schreibsteuersignals WD, einen Inverter 202c zum Empfangen des Ausgangssignals der NAND-Schaltung 202b und einen Inverter 202f zum Empfangen von Schreibdaten DIN vom Eingabepuffer 270e (siehe Fig. 14) auf. Aus den Schreibdaten DIN und der Ausgabe des Inverters 202f wird ein Paar komplementärer Schreibdaten erzeugt. Das Ausgangssignal des Inverters 202c nimmt einen hohen Pegel an, wenn das Ausgangssignal der NAND-Schaltung 202d einen niedrigen Pegel erreicht. Das Ausgangssignal der NAND-Schaltung 202b erreicht einen niedrigen Pegel, wenn das Schreibsteuersignal WD einen hohen Pegel und das erste Umschaltsignal Ψ1 einen niedrigen Pegel annimmt.
Jede der Schreibschaltungen 201A bis 201D weist eine 2-Eingangs- NAND-Schaltung 202d zum Empfangen eines Blockauswahlsignals BSk (k = 0 bis 3) und des Ausgangssignals des Inverters 202c, einen Inverter 202e zum Empfangen des Ausgangssignals der NAND- Schaltung 202d, 2-Eingangs-NAND-Schaltungen 202g bis 202j zum Empfangen des Ausgangssignals des Inverters 202e und eines Dekodiersignals ρi, Inverter 202k bis 202n zum Invertieren der Ausgangssignale der NAND-Schaltungen 202g bis 202j und Transfergatter AG1 bis AG4, die entsprechend den jeweiligen IO- Bitleitungspaaren gebildet sind, zum Übertragen, wenn die Ausgangssignale der Inverter 202k bis 202n einen hohen Pegel annehmen, auf. Im folgenden wird der Betrieb kurz beschrieben.
Im Modus A wird das Umschaltsignal auf einen niedrigen Pegel eingestellt und das Ausgangssignal des Inverters 202a ist auf einem hohen Pegel fixiert. In diesem Zustand arbeitet die NAND- Schaltung 202b als Inverter, und der Inverter gibt ein Signal mit einem Logikpegel ab, der mit dem des Schreibsteuersignals WD übereinstimmt. Wenn das Schreibsteuersignal WD einen niedrigen Pegel annimmt, erreicht das Ausgangssignal der NAND-Schaltung 202d einen hohen Pegel und das Ausgangssignal des Inverters 202e einen niedrigen Pegel. Daher werden die Transfergatter AG1 bis AG4 von den NAND-Schaltungen 202g bis 202j und Invertern 202k bis 202n alle gesperrt.
Wenn das Schreibsteuersignal WD auf einen hohen Pegel ansteigt, steigt das Ausgangssignal des Inverters 202c auf einen hohen Pegel an und die NAND-Schaltung 202d wirkt als Inverter. Im Modus A wird eines der Blockauswahlsignale BS0 bis BS3 entsprechend den Dekodiersignalen /Φ0 bis /Φ3 vom Blockauswahldekoder 211 (siehe Fig. 14) aktiviert. Es wird angenommen, daß das Blockauswahlsignal BS0 einen hohen Pegel annimmt. In diesem Zustand steigt das Ausgangssignal des Inverters 202a in der Schreibschaltung 201A auf einen hohen Pegel an, so daß die NAND-Schaltungen 202g bis 202j in der Schreibschaltung 201A als Inverter wirken. Eines der Dekodiersignale ρ0 bis ρ3 vom Teildekoder 191 (Siehe Fig. 27) erreicht den hohen Pegel eines aktiven Zustands. Daher leitet das Transfergatter entsprechend dem aktivierten Dekodiersignal und der Schreibwert DIN sowie ein invertiertes Signal davon werden zu einem entsprechenden IO-Leitungspaar übertragen. Wenn zum Beispiel das Dekodiersignal ρ0 einen hohen Pegel annimmt, erreicht das Ausgangssignal der NAND-Schaltung 202g einen niedrigen Pegel und das Ausgangssignal des Inverters 202k einen hohen Pegel. Somit leitet das Transfergatter AG1 und die Schreibdaten werden auf einem IO-Leitungspaar IO1 und /IO1 übertragen. Weil die Dekodiersignale ρ1 bis ρ3 einen niedrigen Pegel annehmen, erreichen die Ausgangssignale der Inverter 202l bis 202n einen niedrigen Pegel und die Transfergatter AG2 bis AG4 werden gesperrt. Daher wählen die Blockauswahlsignale BS0 bis BS3 eines der vier Bits von IO-Bussen aus. Entsprechend den Dekodiersignalen ρ0 bis ρ3 wird ein IO-Leitungspaar zu einem Bit unter den ausgewählten vier Bit-IO-Bussen ausgewählt, wodurch ein Bit von Daten geschrieben wird.
Weil das erste Umschaltsignal Ψ1 in den Modi B und C einen hohen Pegel erreicht, nimmt das Ausgangssignal des Inverters 202c einen niedrigen Pegel und das Ausgangssignal des Inverters 202e ebenfalls einen niedrigen Pegel an. Alle Transfergatter AG1 bis AG4 werden gesperrt. Genauer gesagt erreichen die Schreibschaltung 201A bis 201D einen Ausgangszustand hoher Impedanz. Der Grund dafür ist, daß vier IO-Pins benutzt werden, wenn das erste Umschaltsignal Ψ1 einen hohen Pegel erreicht.
Fig. 30 zeigt eine spezielle Struktur des Selektors von Fig. 27. Wie in Fig. 30 dargestellt ist, weist der Selektor 197 Leseschaltungen 197A bis 197D, die entsprechend den vier Bits von IO-Bussen 193 bis 196 gebildet sind, und einen Vorverstärker PA, der entsprechend jedem IO-Leitungspaar IO1, /IO1 bis IO15, /IO15 gebildet ist, auf.
Jede der Leseschaltungen 197A bis 197D weist dieselbe Struktur auf und umfaßt Transfergatter ST1, ST2, ST3 und ST4, die entsprechend den vier IO-Leitungspaaren der entsprechenden vier Bits von IO-Bussen gebildet sind. Die Transfergatter ST1 bis ST4 leiten in Abhängigkeit von den Dekodiersignalen ρ1 bis ρ4. Nun wird der Betrieb beschrieben.
Eines der Dekodiersignale ρ0 bis ρ3 vom Teildekoder 191 (siehe Fig. 27) erreicht den aktiven Zustand mit hohem Pegel, wodurch ein entsprechendes Transfergatter leitet. Damit wird ein IO- Leitungspaar unter den vier Bits von IO-Bussen 193 bis 196 ausgewählt. Das Ausgangssignal des Vorverstärkers PA wird ausgewählt, um vier Bits von Daten von DO0 bis D03 auszugeben.
[Ausgabesteuerschaltung]
Fig. 31 zeigt eine spezielle Struktur der Ausgabesteuerschaltung von Fig. 14. Wie in Fig. 31 dargestellt ist, weist eine Ausgabesteuerschaltung 230 n-Kanal MOS-Transistoren 230aa bis 230ad, die in Abhängigkeit von den Blockauswahlsignalen BS0 bis BS3 leiten, einen Inverter 230g zum Invertieren des ersten Umschaltsignals Ψ1, einen n-Kanal MOS-Transistor 230h, der vom Ausgangssignal des Inverters 230g abhängig ist zum Verbinden des Ausgabeknotens 230c des Transistors 230ab mit dem Ausgabeknoten 230b des Transistors 230aa, einen n-Kanal MOS-Transistor 230i, der vom Ausgangssignal des Inverters 230g abhängig ist, zum Verbinden des Ausgabeknotens 230d des Transistors 230ac mit dem Ausgabeknoten 230b des Transistors 230aa, einen n-Kanal MOS- Transistor 230j, der vom Ausgangssignal des Inverters 230g abhängig ist, zum Verbinden des Ausgabeknotens 230e des Transistors 230ad mit dem Ausgabeknoten 230b des Transistors 230aa, und Hauptverstärker 230fa bis 230fd, die entsprechend den Knoten 230b, 230c, 230d und 230e gebildet sind, zum Verstärken des Signalpotentials des jeweiligen entsprechenden Knotens auf. Im folgenden wird der Betrieb beschrieben.
Modus A: Im Modus A erreicht das erste Umschaltsignal Ψ1 einen niedrigen Pegel und das Ausgangssignal des Inverters 231 wird auf einen hohen Pegel eingestellt. In diesem Zustand leiten die Transistoren 230h, 230i und 230j. Genauer gesagt werden die über die Transistoren 230ab, 230ac und 230ad übertragenen Knoten zum Knoten 230b übertragen.
Im Modus A wird eines der Blockauswahlsignale BS0 bis BS3 entsprechend den Dekodiersignalen /Φ0 bis /Φ3 vom Blockauswahldekoder 211 (siehe Fig. 14) aktiviert. Damit leitet einer der Transistoren 230aa bis 230ad. Auslesedaten werden über den leitenden Transistor zum Knoten 230b übertragen. Damit wird das zum Knoten 230b übertragene Signal vom Hauptverstärker 230fa verstärkt, um dem Ausgabeknoten 231a zugeführt zu werden. Der Ausgabeknoten 231a ist mit dem Ausgabepuffer 251a von Fig. 14 verbunden. Bei einer *1-Bit-Organisation wird der Ausgabewert DQ0 dem Datenausgabepin 255a zugeführt. Ausgabeknoten 231b bis 231d sind mit den Ausgabepuffern 251b bis 251d verbunden, wie in Fig. 14 gezeigt ist. Im Modus A sind die Ausgabepuffer 251b bis 251d jedoch von den IO-Pins getrennt und es wird keine Datenausgabe ausgeführt.
Modus B: Im Modus B ist das erste Umschaltsignal Ψ1 auf einen hohen Pegel eingestellt und das Ausgangssignal des Inverters 230e erreicht einen niedrigen Pegel. Somit werden die Transistoren 230h, 230i und 230j gesperrt. Weil alle Blockauswahlsignale BS0 bis BS3 den hohen Pegel eines aktiven Zustands erreichen, übertragen die Transistoren 230aa bis 230ad Daten DO0 bis D03, die vom Selektor 197 ausgewählt worden sind, zu den Hauptverstärkern 230fa bis 230fd. Somit werden vier Bits an Daten parallel den Knoten 231a bis 231d zugeführt.
Modus C: In diesem Fall wird das erste Umschaltsignal Ψ1 auf einen hohen Pegel eingestellt und das Ausgangssignal des Inverters 230g auf einen niedrigen Pegel eingestellt. Die Blockauswahlsignale BS0 bis BS3 werden entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Wenn zum Beispiel die Spaltenadreß-Abtastsignale /CAS0 bis /CAS1 einen aktiven Zustand mit niedrigem Pegel erreichen, nehmen nur die Blockauswahlsignale BS0 und BS1 einen hohen Pegel an und die Blockauswahlsignale BS2 und BS3 behalten einen niedrigen Pegel bei. Damit geben die Hauptverstärker 230fa und 230fb Signale entsprechend den Daten DO0 und DO1 ab, die einen Zugriff erfordern. Die Hauptverstärker 230fc und 230fd weisen einen Eingang im Zustand hoher Impedanz auf und liefern undefinierte Daten.
[Ausgabesteuersignal-Erzeugungsschaltung]
Fig. 32 zeigt ein Beispiel für die Struktur der Ausgabesteuersignal-Erzeugungsschaltung von Fig. 14. Wie in Fig. 32 dargestellt ist, weist die Ausgabesteuersignal- Erzeugungsschaltung 240 eine Logikschaltung 241 zum Ausgeben eines Signals mit einem vorbestimmten Logikpegel entsprechend dem Ausgabeaktivierungssignal /OE und den Spaltenadreß- Abtastsignalen /CAS0 bis /CAS3 und vier Stufen von cascadenförmig verbundenen Invertern 240a bis 240d zum Verstärken des Ausgangssignals der Logikschaltung 241, um ein Ausgabesteuersignal OD abzugeben, auf. Die Logikschaltung 241 weist einen Inverter 241a zum Invertieren des Ausgabeaktivierungssignals /ΦOE, ein 4-Eingangs-NAND-Schaltung 241b zum Empfangen der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3, eine 2-Eingangs-NAND-Schaltung 241c zum Empfangen des Ausgangssignals des Inverters 241a und des Ausgangssignals der NAND-Schaltung 241b sowie einen Inverter 241d zum Invertieren des Ausgangssignals der NAND-Schaltung 241c aus.
Die NAND-Schaltung 241b gibt ein Signal mit einem hohen Pegel aus, wenn mindestens eines der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 einen aktiven Zustand annimmt.
Die Gate-Breite steigt zum Beispiel mit jeder folgenden Stufe der Inverter 240a bis 240d an. Das führt zu einem höheren Stromtreibungsvermögen. Das Ausgabesteuersignal OD wird vom Inverter 240d mit der höchsten Treibungsfähigkeit erzeugt. Daher kann das Ausgabesteuersignal OD weit und mit hoher Geschwindigkeit übertragen werden, um Ausgabepuffer 251a bis 251b mit hoher Geschwindigkeit zu treiben. Das Treibungsvermögen wird den Invertern 240a bis 240d aufeinanderfolgend vergrößert, wie im folgenden ausgeführt wird. Wenn der Eingangsabschnitt eines Inverters mit hohem Treibungsvermögen mit dem Ausgangsabschnitt eines Inverters mit niedrigem Treibungsvermögen verbunden wird, steigt das Ausgangssignal des Inverters mit hohem Treibungsvermögen im Vergleich zum Anstieg des Eingangssignal des Inverters mit niedrigem Treibungsvermögen langsam an, wenn zwischen ihnen ein großer Unterschied im Treibungsvermögen existiert. Das bedeutet, daß im Inverter mit hohem Treibungsvermögen während des Anstiegs des Ausgangssignals des Inverters mit hohem Treibungsvermögens ein Durchlaßstrom vom Versorgungspotential zum Massepotential fließt. Das führt zu einer vergrößerten Stromaufnahme. Durch Vermindern des Unterschieds im Treibungsvermögen der Inverter 240a bis 240d, wie in Fig. 32 dargestellt ist, kann eine Verminderung der Leistungsaufnahme realisiert werden.
[Ausgabeschaltung]
Fig. 33 zeigt eine spezielle Struktur für eine Ausgabeschaltung der Fig. 14. Wie in Fig. 33 dargestellt ist, weist jeder der Ausgabepuffer 251, 252, 523 und 254 in der Ausgabeschaltung 250 dieselbe Struktur auf. Der Ausgabepuffer 251 weist eine 3- Eingangs-NAND-Schaltung 251a zum Empfangen eines Signals am Ausgabeknoten 231a (siehe Fig. 31), ein IO-Pinauswahlsignal AD0 und eines Ausgabesteuersignals OD, einen Inverter 251b zum Invertieren des Ausgangssignals der NAND-Schaltung 251a, einen n-Kanal MOS-Transistor 251c, der in Abhängigkeit vom Ausgangssignal des Inverters 251b leitet, zum Verbinden des Versorgungspotentialknotens 256 mit dem IO-Knoten 255a, einen Inverter 251d zum Invertieren des Potentials des Signals am Knoten 231a, eine NAND-Schaltung 251e zum Empfangen des Ausgabesteuersignals OD des Inverters 251d und des IO- Pinauswahlsignals AD0, einen Inverter 251f zum Invertieren des Ausgangssignals der NAND-Schaltung 251e sowie einen n-Kanal MOS- Transistor 251g, der in Abhängigkeit vom Ausgangssignal des Inverters 251f leitet, zum Verbinden des IO-Pins 255a mit dem Massepotentialknoten 257 auf.
Die Ausgabepuffer 252 bis 254 weisen eine Struktur ähnlich der des Ausgabepuffers 251 auf und entsprechend den Komponenten ist dasselbe Bezugszeichen mit einem nachgestellten Suffix zugeordnet. Die detaillierte Beschreibung wird nicht wiederholt. Im folgenden wird der Betrieb beschrieben.
Modus A: Im Modus A erreichen alle IO-Pinauswahlsignale AD0 bis AD3 einen hohen Pegel. Obwohl in diesem Zustand alle Ausgabepuffer 251 bis 254 betreibbar sind, werden die Ausgabepuffer 252 bis 254 von den IO-Pins getrennt, so daß deren Ausgänge einen schwebenden Zustand einnehmen. Modus A wird der Wert der ausgewählten einen Speicherzelle zum Knoten 231a übertragen. Wenn der übertragene Wert ein Signal mit hohem Pegel darstellt und in Abhängigkeit von einem hohen Pegel des Ausgabesteuersignals OD erreichen die Ausgangssignale der NAND- Schaltungen 251a und 251e einen niedrigen Pegel, und die Transistoren 251c und 251g werden durchgeschaltet bzw. gesperrt. Daher tritt am Knoten 255a ein Signal mit hohem Pegel auf. Der Wert DQ0 am Knoten 255a wird zu einem entsprechenden IO-Pin übertragen.
Modus B: Im Modus B erreichen alle IO-Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand mit hohem Pegel und alle Ausgabepuffer 251 bis 254 nehmen einen Betriebszustand ein. In diesem Zustand werden Daten zu vier Bits parallel an die Ausgabeknoten 231a bis 231d angelegt. Wenn das Ausgabesteuersignal OD auf einen hohen Pegel ansteigt, nehmen die Ausgangsabschnitte der Transistoren 251c, 251g, 252c, 252g, 253c, 253g, 254c und 254g entsprechend dem Potential des Signals, das dem Knoten 231a bis 231d zugeführt wird, einen leitenden/nicht-leitenden Zustand ein. Dadurch werden Daten zu den Eingabe/Ausgabeknoten 255a bis 255d übertragen.
Modus C: Im Modus C werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Es wird ein Fall betrachtet, bei dem die Spaltenadreß-Abtastsignale /CAS0 und /CAS1 aktiviert werden und die Spaltenadreß-Abtastsignale /CAS2 und /CAS3 einen inaktiven Zustand mit hohem Pegel einnehmen. Ähnlich wie im Modus B werden Signale mit Logiken entsprechend dem Wert, der den Knoten 231a und 231b zugeführt wird, in diesem Zustand zu den Eingabe/Ausgabeknoten 255a und 255b übertragen. Weil die IO- Pinauswahlsignale AD2 und AD3 einen niedrigen Pegel eines inaktiven Zustands in den Ausgabepuffern 253 und 254 annehmen, erreichen die Ausgangssignale der NAND-Schaltungen 253a, 253e, 254a und 254e einen hohen Pegel und die Transistoren 253c, 253g, 254c und 254g nehmen einen nicht-leitenden Zustand in Abhängigkeit von den Signalen mit niedrigem Pegel ein, die von den Invertern 253b, 253f, 254b und 254f zugeführt werden. Die IO-Knoten 255c und 255d erreichen einen Zustand hoher Impedanz. Selbst wenn die Hauptverstärker 230fe und 230fd, die in Fig. 31 gezeigt sind, entsprechend dem Zustand hoher Impedanz ihres Eingangs unsichere Daten liefern, nehmen im Modus C die Ausgabepuffer 253 und 254 einen Ausgangszustand hoher Impedanz ein. Es wird keine unnötige Ausgabe von Daten ausgeführt.
Durch Einstellen eines Ausgangszustands hoher Impedanz durch die IO-Pinauswahlsignale AD2 und AD3 muß kein Laden und Entladen der Eingabe/Ausgabepins (IO-Pins) ausgeführt werden. Das führt zu einer Verminderung der aufgenommenen Leistung in einem Ausgabepuffer.
[Schreibsteuersignal-Erzeugungsschaltung]
Fig. 34 zeigt genauer eine Struktur der Schreibsteuersignal- Erzeugungsschaltung 260 von Fig. 14. Wie in Fig. 34 dargestellt ist, weist die Schreibsteuersignal-Erzeugungsschaltung 260 einen Inverter 260a zum Empfangen eines Schreibaktivierungssignals /WE, eine 4-Eingangs-NAND-Schaltung 260b zum Empfangen von Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3, eine 2-Eingangs- NAND-Schaltung 260c zum Empfangen der Ausgangssignale des Inverters 260a und der NAND-Schaltung 260b, einen Inverter 260d zum Empfangen des Ausgangssignals der NAND-Schaltung 260c, eine 2-Eingangs-NAND-Schaltung 260e zum Empfangen des Ausgangssignals des Inverters 260d am ersten Eingang und des Ausgangssignals des Inverters 260n am zweiten Eingang sowie einen Inverter 260f zum Invertieren des Ausgangssignals der NAND-Schaltung 260e auf. Der Inverter 260f erzeugt ein Schreibsteuersignal WD.
Die NAND-Schaltung 260b gibt ein Signal mit hohem Pegel aus, wenn mindestens eines der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 einen aktiven Zustand mit niedrigem Pegel annimmt. Daher gibt die NAND-Schaltung 260c ein Signal mit niedrigem Pegel aus, wenn mindestens ein Spaltenadreß-Abtastsignal einen aktiven Zustand annimmt und das Schreibaktivierungssignal /WE einen aktiven Zustand mit niedrigem Pegel aufweist.
Die Schreibsteuersignal-Erzeugungsschaltung 260 weist ferner eine Verzögerungsschaltung 260g zum Verzögern des Schreibsteuersignals WD um eine vorbestimmte Zeitspanne, einen Inverter 260h zum Invertieren des Ausgangssignals der Verzögerungsschaltung 260g, eine 2-Eingangs-NAND-Schaltung 260i zum Empfangen der Ausgangssignale des Inverters 260h und der NAND-Schaltung 260a, eine 2-Eingangs-NAND-Schaltung 260j zum Empfangen der Ausgangssignale der NAND-Schaltung 260i und des Inverters 260d, einen Inverter 260k zum Invertieren des zweiten Umschaltsignals Ψ2, eine 2-Eingangs-NOR-Schaltung 260m zum Empfangen der Ausgangssignale des Inverters 260k und der NAND- Schaltung 260a sowie einen Inverter 260n zum Invertieren des Ausgangssignals der 2-Eingangs-NOR-Schaltung 260m auf. Die NAND- Schaltungen 260i und 260j bilden ein Flipflop. Als nächstes wird der Betrieb kurz beschrieben.
Modi A und B: In den Modi A und B wird das zweite Umschaltsignal Ψ2 auf einen hohen Pegel eingestellt und das Ausgangssignal das Inverters 260k auf einen niedrigen Pegel eingestellt. Daher wirkt die NOR-Schaltung 260m als Inverter, und der Inverter 260n gibt ein Signal mit einer Logik entsprechend dem Ausgangssignal der NAND-Schaltung 260a aus.
Bevor das Datenschreiben festgelegt ist, erreicht das Ausgangssignal des Inverters 260d einen niedrigen Pegel und das Ausgangssignal der NAND-Schaltung 260j einen hohen Pegel. Daher gibt die NOR-Schaltung 260m ein Ausgangssignal mit niedrigem Pegel und der Inverter 260n ein Ausgangssignal mit hohem Pegel ab.
Wenn das Schreibaktivierungssignal /WE und das Spaltenadreß- Abtastsignal /CAS0 einen niedrigen Pegel annehmen, steigt das Ausgangssignal des Inverters 260d auf einen hohen Pegel an. Damit erreichen beide Eingänge der NAND-Schaltungen 260e einen hohen Pegel, um ein Signal mit niedrigem Pegel abzugeben. Das Schreibsteuersignal WD vom Inverter 260f erreicht einen aktiven Zustand mit hohem Pegel. Obwohl der Inverter 260d ein Signal mit hohem Pegel an die NAND-Schaltung 260j ausgibt, erreicht das Ausgangssignal des Inverters 260h anfangs einen hohen Pegel und das Ausgangssignal der NAND-Schaltung 260i einen niedrigen Pegel. Daher ändert sich das Ausgangssignal der NAND-Schaltung 260a nicht und behält den hohen Pegel bei.
Wenn eine vorbestimmte Zeitspanne verstreicht, reagiert die Verzögerungsschaltung 260g auf ein Schreibsteuersignal WD, das auf einen hohen Pegel ansteigt, und das Ausgangssignal des Inverters 260h fällt auf einen niedrigen Pegel ab. Als Reaktion darauf steigt das Ausgangssignal der NAND-Schaltung 260i auf einen hohen Pegel an und das Ausgangssignal der NAND-Schaltung 260j fällt auf einen niedrigen Pegel ab. Somit erreicht das Ausgangssignal der NOR-Schaltung 260m einen hohen Pegel und das Ausgangssignal des Inverters 260n einen hohen Pegel. Das Ausgangssignal der NAND-Schaltung 260e erreicht einen hohen Pegel und das Schreibsteuersignal WD, das vom Inverter 260f ausgegeben wird, fällt auf einen niedrigen Pegel ab. Durch die von der Verzögerungsschaltung 260g gelieferte Verzögerungszeit wird die Zeitspanne des Aktivzustandes des Schreibsteuersignals WD eingestellt.
Wenn ein Zyklus endet, erreicht sowohl das Schreibaktivierungssignal /WE als auch das Spaltenadreß- Abtastsignal /CAS0 einen hohen Pegel. Als Reaktion darauf nimmt das Ausgangssignal des Inverters 260d einen niedrigen Pegel an und das Ausgangssignal der NAND-Schaltung 260j wird auf einen hohen Pegel eingestellt. Obwohl diese Einstellung bewirkt, daß das Ausgangssignal der NOR-Schaltung 260m einen niedrigen Pegel und das Ausgangssignal des Inverters 260m einen hohen Pegel annimmt, erreicht das Ausgangssignal der NAND-Schaltung 260e aufgrund eines Signals mit niedrigem Pegel vom Inverter 260d einen hohen Pegel und der Inverter 260f hält den niedrigen Pegel.
Modus C: Im Fall von Modus C wird das Umschaltsignal Ψ2 auf einen niedrigen Pegel eingestellt. In diesem Zustand erreicht das Ausgangssignal des Inverters 260k einen hohen Pegel und das Ausgangssignal der NOR-Schaltung 260m einen niedrigen Pegel. Das Ausgangssignal des Inverters 260n ist auf einem hohen Pegel fixiert. In diesem Zustand ändert sich das Schreibsteuersignal WD entsprechend der Ausgabe des Inverters 260d, weil die NAND- Schaltung 260e als Inverter arbeitet. Genauer gesagt behält im Modus C das Schreibsteuersignal WD den aktiven Zustand mit hohem Pegel bei, wenn das Schreibaktivierungssignal /WE und eines der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 einen aktiven Zustand erreicht.
Durch Einstellen des Schreibsteuersignals WD nicht als Einzelimpuls, sondern als Signal, das während der Aktivzeit der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 im Modus C einen aktiven Zustand beibehält, kann das Datenschreiben zuverlässig ausgeführt werden entsprechend der Taktung der Spaltenadreß- Abtastsignale /CAS0 bis /CAS3. Hier können Daten in verschiedene Adressen entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 geschrieben werden (während einem Zyklus eines Aktivzustands des Schreibaktivierungssignals /WE).
[CAS-Puffer]
Fig. 35 zeigt eine Struktur der CAS-Puffer 142 bis 144 von Fig. 14. Wie in Fig. 25 dargestellt ist, weist der /CAS-Puffer 142 (143, 144) ein Widerstandselement 148 mit hohem Widerstand, das mit einer Anschlußfläche 147 verbunden ist, einen Inverter 145, dessen Eingangsbereich mit der Anschlußfläche 147 verbunden ist, und einen Inverter 146 zum Empfangen des Ausgangssignals des Inverters 145 auf. Die Anschlußfläche 147 ist über einen dünnen Metalldraht mit einem externen Pinanschluß 149 selektiv verbunden, wie durch die gestrichelte Linie in der Figur dargestellt ist. In den Modi A und B ist die Anschlußfläche 147 vom externen Pinanschluß 149 abgetrennt. In diesem Fall ist der Eingangsabschnitt des Inverters 145 auf einem hohen Pegel fixiert, und ein internes Spaltenadreß-Abtastsignal ist aufgrund des hohen Widerstands 148 auf einem inaktiven Zustand mit hohem Pegel fixiert.
Im Modus C sind die Anschlußfläche 147 und der externe Pinanschluß 149 durch einen dünnen Metalldraht miteinander verbunden, wie das durch die gestrichelte Linie in der Figur angegeben ist.
Im /CAS-Puffer können die Anschlußfläche 147 und der Inverter 145 entsprechend dem Betriebsmodus durch eine Metallverbindung miteinander verbunden/voneinander getrennt sein. Als Alternative für die in Fig. 35 gezeigte Struktur kann zwischen der Anschlußfläche 147 und dem Eingangsabschnitt des Inverters 145 ein Übertragungsgatter gebildet sein, das in Abhängigkeit von einem zweiten Signal Ψ2 leitend/nicht leitend wird. Im Fall der Modi A und B ist das Übertragungsgatter gesperrt. Im Fall von Modus C leitet das Übertragungsgatter.
[Spaltenadreßpuffer]
Fig. 36 zeigt eine Struktur für eine Spaltenadreßsignal- Erzeugungsschaltung, die auf einen Spaltenadreßpuffer angelegt ist. Wie in Fig. 36 dargestellt ist, weist der Spaltenadreßpuffer 150 eine 4-Eingangs-NAND-Schaltung 150a zum Empfangen von Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 am Steuersignaleingangsabschnitt auf. Wenn mindestens eines der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 einen aktiven Zustand mit niedrigem Pegel erreicht, nimmt das Spaltenadreß- Abtastsignal CAS, das von der NAND-Schaltung 150a ausgegeben wird, einen aktiven Zustand mit hohem Pegel ein. Der Spaltenadreßpuffer führt ein Verriegeln eines Adreßsignals entsprechend diesem Spaltenadreß-Abtastsignal CAS aus. Genauer gesagt wird das Ausgangssignal der Gatterschaltung 150a aktiviert, wenn das Signal /RAS von einem /RAS-Puffer aktiviert ist.
[Ausführungsform 2]
Fig. 37 zeigt eine Struktur eines DRAM nach einer zweiten Ausführungsform der vorliegenden Erfindung. Beim in Fig. 37 dargestellten DRAM sind alle Eingabe/Ausgabeknoten 255a bis 255d mit IO-Pins verbunden. Das DRAM kann entweder im Modus B, in dem eine Eingabe/Ausgabe von vier Bits an Daten entsprechend einem Spaltenadreßsignal ausgeführt wird, und einem Modus C, in dem die Eingabe/Ausgabe für jedes Datenbit entsprechend vier Spaltenadreßsignalen unabhängig ausgeführt wird, arbeiten. Weil keine *1-Bit-Organisation verwendet wird, wird das erste Umschaltsignal Ψ1 zum Umschalten zwischen einer *1-Bit- Organisation und einer *4-Bit-Organisation nicht verwendet. Es wird nur ein zweites Umschaltsignal Ψ2 zum Festlegen von einem oder vier Spaltenadreß-Abtastsignalen benutzt. Daher ist keine Ausgabesteuerschaltung zum Umschalten des Datenübertragungspfads zwischen einer *1-Bit-Organisation, das heißt Modus A, und einer *4-Bit-Organisation, das heißt Modi B und C, bei der Datenausgabe gebildet. Darüber hinaus ist keine Blockauswahlschaltung gebildet, weil keine *1-Bit-Organisation verwendet wird und kein Blockauswahlsignal erzeugt werden muß.
Die Umschaltsignal-Erzeugungsschaltung 205 erzeugt ein zweites Umschaltsignal Ψ2, das angibt, ob das DRAM vier Spaltenadreß- Abtastsignale oder ein Spaltenadreß-Abtastsignal empfängt, das heißt, ob das DRAM im Modus B oder im Modus C arbeiten soll.
Der Umschalter 220 reagiert auf ein Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 205, um alle IO- Pinauswahlsignale AD0 bis AD3 zu aktivieren oder die IO- Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß- Abtastsignalen /CAS0 bis /CAS3 zu aktivieren.
Wenn das Umschaltsignal Ψ2 von der Umschaltsignal- Erzeugungsschaltung 205 den Modus B anzeigt, erzeugt die Schreibsteuersignal-Erzeugungsschaltung 260 ein Schreibsteuersignal WD mit einer vorbestimmten Impulsbreite in Abhängigkeit von einem Schreibaktivierungssignal /WE und einem Spaltenadreß-Abtastsignal (zum Beispiel /CAS0). Wenn das Umschaltsignal Ψ2 den Modus C anzeigt, erzeugt die Schreibsteuersignal-Erzeugungsschaltung 260 ein Schreibsteuersignal, das während der Aktivierung eines Spaltenadreß-Abtastsignals aktiviert ist. Die Struktur dieser Schreibsteuersignal-Erzeugungsschaltung 260 ist ähnlich der in Fig. 34 dargestellten.
Die I/O-Steuerschaltung 190 dekodiert Spaltenadreßsignale CA0, /CA0, CA1 und /CA1 vom Spaltenadreßpuffer 150, um vier Bits von Speicherzellen unter den 16 Bits von Speicherzellen auszuwählen, die vom Spaltendekoder 160 gewählt worden sind. Beim Datenschreiben führt die I/O-Steuerschaltung 190 ein Datenschreiben für die ausgewählten IO-Pins, das heißt für Speicherzellen entsprechend den Pins, an die gültige Daten angelegt werden, entsprechend den IO-Pinauswahlsignalen AD0 bis AD3 vom Umschalter 220 aus. Beim Datenlesen wählt die I/O- Steuerschaltung 190 Daten zu vier Bits von Speicherzellen entsprechend den Spaltenadreßsignalen CA0, /CA0, CA1 und /CA1 aus, um die Daten den Ausgabepuffern 251 bis 254 zuzuführen.
Die Ausgabepuffer 251 bis 254 in der Ausgabeschaltung 250 führen eine Datenausgabe entsprechend den jeweiligen IO- Pinauswahlsignalen AD0 bis AD3 aus. Die Datenausgabetaktung wird durch ein Ausgabesteuersignal OD von der Ausgabesteuersignal- Erzeugungsschaltung 240 festgelegt.
Die restliche Struktur ist ähnlich der des DRAM nach der ersten Ausführungsform, das in Fig. 14 gezeigt ist. Entsprechend den Komponenten sind dieselben Bezugszeichen zugeordnet und ihre Beschreibung wird nicht wiederholt. Im folgenden wird der Betrieb beschrieben.
(I) Modus B: Es wird eine Dateneingabe/Ausgabe unter Verwendung von nur einem Spaltenadreß-Abtastsignal ausgeführt.
Im Modus B wird das von der Umschaltsignal-Erzeugungsschaltung 205 erzeugte Umschaltsignal Ψ2 auf einen hohen Pegel eingestellt. In der /CAS-Pufferschaltung 140 wird nur der /CAS- Puffer 141 mit einem externen Pinanschluß verbunden, um ein externes Spaltenadreß-Abtastsignal ext/CAS0 zu empfangen und ein internes Spaltenadreß-Abtastsignal /CAS0 zu erzeugen. Die restlichen CAS-Puffer 142 bis 144 werden von den externen Pinanschlüssen getrennt, so daß die internen Spaltenadreß- Abtastsignale /CAS1 bis /CAS3 in einem inaktiven Zustand mit hohem Pegel gehalten werden. Der Umschalter 220 reagiert auf ein Umschaltsignal Ψ2 mit hohem Pegel von der Umschaltsignal- Erzeugungsschaltung 205, um alle IO-Pinauswahlsignale AD0 bis AD3 in einen aktiven Zustand mit hohem Pegel zu versetzen.
(i) Datenlesebetrieb
Unter Bezugnahme auf Fig. 38 wird ein Datenlesen im Modus B beschrieben. Von einer externen Quelle werden Adreßsignale A0 bis An-1 entsprechend einer X-Adresse (Zeilenadresse) zugeführt, und zum Zeitpunkt t1 wird das externe Zeilenadreß-Abtastsignal ext/RAS auf einem niedrigen Pegel aktiviert. Das interne Zeilenadreß-Abtastsignal /RAS vom /RAS-Puffer 110 erreicht einen aktiven Zustand mit niedrigem Pegel. Der Zeilenadreßpuffer 120 reagiert auf das Zeilenadreß-Abtastsignal /RAS mit niedrigem Pegel und verriegelt die Adreßsignale A0 bis An-1, um Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1 zu erzeugen. Weil nur eine *4-Bit-Organisation verwendet wird, ist zu bemerken, daß die Adreßsignale A0 bis An-1 umfassen und das Adreßsignal An nicht verwendet wird.
Der Zeilendekoder 130 dekodiert die Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1, um im Speicherzellenfeld 170 eine entsprechende Wortleitung auszuwählen. Das Potential der ausgewählten Wortleitung wird auf einen hohen Pegel gezogen. Die Daten der Speicherzellen, die mit dieser ausgewählten Wortleitung verbunden sind, werden auf eine entsprechende Bitleitung (BL oder /BL) ausgelesen, wodurch die Daten dieser Speicherzelle von einem Leseverstärker der Leserverstärkergruppe 180 erfaßt, verstärkt und verriegelt werden.
Zum Zeitpunkt t2 wird das Ausgabeaktivierungssignal /OE auf einem niedrigen Pegel aktiviert. Weil das Spaltenadreß- Abtastsignal ext/CAS0 einen hohen Pegel aufweist, behält das Ausgabesteuersignal OD jedoch den niedrigen Pegel bei. Adreßsignale A0 bis An-1 entsprechend einer Y-Adresse werden angelegt. Wenn das externe Spaltenadreß-Abtastsignal ext/CAS0 zum Zeitpunkt t3 auf einem niedrigen Pegel aktiviert wird, verriegelt der Spaltenadreßpuffer 150 die Adreßsignale A0 bis An-1, um Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 zu erzeugen.
Der Spaltendekoder 160 dekodiert die Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um 16 Bits von Speicherzellen (16 Paare von Bitleitungen) unter den Speicherzellen auszuwählen, die mit der gewählten Wortleitung verbunden sind. Die Daten dieser 16 Bits von Speicherzellen werden zur I/O-Steuerschaltung 190 übertragen.
Die I/O-Steuerschaltung 190 dekodiert die Spaltenadreßsignale CA0, /CA0, CA1 und /CA1, um weiter vier Bits von Speicherzellendaten entsprechend dem jeweiligen Daten-IO-Pin aus den 16 Bits von Speicherzellen auszuwählen. Es sei bemerkt, daß beim Datenlesen die IO-Pinauswahlsignale AD0 bis AD3 nicht verwendet werden.
Als Reaktion auf das zum Zeitpunkt t3 aktivierte Spaltenadreß- Abtastsignal /CAS0 wird das Ausgabesteuersignal OD von der Ausgabesteuersignal-Erzeugungsschaltung 240 aktiviert und steigt auf einen hohen Pegel an. Alle IO-Pinauswahlsignale AD0 bis AD3 erreichen einen aktiven Zustand mit hohem Pegel. Daher werden die Ausgabepuffer 252 bis 254 in Abhängigkeit von diesem Ausgabesteuersignal OD aktiviert, wodurch Daten zu vier Bits von der I/O-Steuerschaltung 190 zum entsprechenden Eingabe/Ausgabeknoten 255a bis 255d übertragen werden. Die Eingabe/Ausgabeknoten 255a bis 255d werden mit externen IO- Pinanschlüssen verbunden, wodurch Daten zu vier Bits parallel an eine externe Quelle ausgegeben werden.
Wenn das externe Spaltenadreß-Abtastsignal ext/CAS0 deaktiviert wird, um zum Zeitpunkt t4 auf einen hohen Pegel anzusteigen, ist ein Datenlesezyklus abgeschlossen, und die Ausgabepuffer 251 bis 254 nehmen einen Ausgangszustand hoher Impedanz ein.
(ii) Datenschreibbetrieb
Beim Datenschreiben werden Adreßsignale A0 bis An-1 entsprechend einer X-Adresse angelegt, und es werden Daten DQ0 bis DQ3 den Eingabe/Ausgabeknoten 255a bis 255d zugeführt. Die Eingabepuffer 270a bis 270d in der Eingabeschaltung 270 erzeugen interne Schreibdaten DI0 bis DI3 aus den Daten DQ0 bis DQ3, um sie an die I/O-Steuerschaltung zu übertragen. Das Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260 nimmt weiter einen inaktiven Zustand ein, so daß kein Datenschreiben ausgeführt wird.
Wenn das externe Zeilenadreß-Abtastsignal ext/RAS zum Zeitpunkt t1 auf einen niedrigen Pegel abfällt, wird ein Wortleitungs- Auswahlvorgang und ein Erfassen, Anlegen und Verriegeln von Daten von Speicherzellen, die mit einer ausgewählten Wortleitung verbunden sind, vom Zeilenadreßpuffer 120, dem Zeilendekoder 130 und der Leseverstärkergruppe 180 durchgeführt, wie das beim Datenlesen der Fall ist.
Zum Zeitpunkt t2 wird das Schreibaktivierungssignal /WE aktiviert und fällt auf einen niedrigen Pegel. Hier befindet sich das externe Spaltenadreß-Abtastsignal ext/CAS0 weiter auf dem hohen Pegel eines inaktiven Zustands. Daher behält das Schreibsteuersignal WD von der Schreibsteuersignal- Erzeugungsschaltung 260 den inaktiven Zustand eines niedrigen Pegels bei.
Wenn zum Zeitpunkt t3 das Spaltenadreß-Abtastsignal ext/CAS0 auf einen niedrigen Pegel abfällt, erreicht das Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260 den hohen Pegel eines aktiven Zustands für eine vorbestimmte Zeitspanne.
Der Spaltenadreßpuffer 150 reagiert auf die Aktivierung des externen Spaltenadreß-Abtastsignals ext/CAS0, um Zeilenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 zu erzeugen. Der Spaltendekoder 160 dekodiert diese Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um 16 Bits von Speicherzellen unter den Speicherzellen auszuwählen, die mit der gewählten Wortleitung verbunden sind. Die I/O-Steuerschaltung 190 dekodiert die Spaltenadreßsignale CA0, /CA0, CA1 und /CA1, um vier Bits von Speicherzellen unter den 16 Bits von Speicherzellen auszuwählen. Die IO-Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 erreichen alle einen aktiven Zustand. Daher schreibt die I/O- Steuerschaltung 190 die vier Bits von Schreibdaten DI0 bis DI3 von den Eingabepuffern 270a bis 270d in die ausgewählten vier Bits von Speicherzellen.
(II) Modus C: Es werden vier Spaltenadreß-Abtastsignale und vier IO-Pins verwendet.
Im Modus C empfangen die /CAS-Puffer 141 bis 144 externe Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3. Die Eingabe/Ausgabeknoten 255a bis 255d sind mit externen IO-Pins verbunden.
(i) Datenlesebetrieb: Unter Bezugnahme auf das Signaldiagramm von Fig. 40 wird das Datenlesen beschrieben.
Der Verlauf des externen Zeilenadreß-Abtastsignals ext/RAS, das zum Zeitpunkt t1 aktiviert wird, und des Ausgabeaktivierungssignals /OE, das zum Zeitpunkt t2 aktiviert wird, ist ähnlich dem des Datenlesevorgangs im Modus B, der in Fig. 38 gezeigt ist.
Wenn mindestens eines der externen Spaltenadreß-Abtastsignale eXt/CAS0 bis ext/CAS3 (zwei Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 in Fig. 40) zum Zeitpunkt t3 auf einem niedrigen Pegel aktiviert wird, erreicht das Ausgabesteuersignal OD von der Ausgabesteuersignal-Erzeugungsschaltung 240 einen aktiven Zustand mit hohem Pegel.
Als Reaktion auf die Aktivierung der internen Spaltenadreß- Abtastsignale /CAS0 und /CAS1, erzeugt der Spaltenadreßpuffer 150 Spaltenadreßsignale CA0, /CA0 bis CA1, /CA1. Der Spaltendekoder 160 dekodiert die Spaltenadreßsignale CA2, /CA2 bis CAn-1, /CAn-1, um Speicherzellen zu 16 Bits unter den Speicherzellen im Speicherzellenfeld 170 auszuwählen, die mit der ausgewählten Wortleitung verbunden sind.
Die I/O-Steuerschaltung 190 dekodiert Spaltenadreßsignale CA0, /CA0 bis CA1, /CA1, um vier Bits von Speicherzellen unter den ausgewählten 16 Bits von Speicherzellen zu wählen. Die Daten der ausgewählten vier Bits von Speicherzellen werden den Ausgabepuffern 151 bis 154 zugeführt. Im Modus D werden die IO- Pinauswahlsignale AD0 bis AD3 vom Umschalter 252 entsprechend den internen Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert.
Wenn die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 aktiviert werden, wie in Fig. 40 dargestellt ist, werden die IO-Pinauswahlsignale AD0 und ADI aktiviert und die IO-Pinauswahlsignale AD2 und AD3 behalten einen inaktiven Zustand. Damit werden die Ausgabepuffer 251 und 252 aktiviert, um interne Auslesedaten DO0 und DO1 zu puffern, die von der I/O- Steuerschaltung 190 übertragen werden. Die gepufferten Daten werden den Eingabe/Ausgabeknoten 255a und 255b als Auslesedaten DQ0 und DQ1 zugeführt. Die Ausgabepuffer 253 und 254 erreichen einen Ausgangszustand hoher Impedanz, weil die IO- Pinauswahlsignale AD2 und AD3 deaktiviert werden.
Wenn die aktivierten Spaltenadreß-Abtastsignale (Signale ext/CAS0 und ext/CAS1 in Fig. 40) zum Zeitpunkt t4 einen inaktiven Zustand mit hohem Pegel erreichen, wird auch das Ausgabesteuersignal OD deaktiviert und die Ausgabepuffer 251 und 252 erreichen einen Ausgangszustand hoher Impedanz.
(ii) Datenschreibbetrieb
Unter Bezugnahme auf das Signaldiagramm von Fig. 41 wird das Datenschreiben im Modus C beschrieben. Bis zum Zeitpunkt t2 wird ein Betrieb ähnlich wie beim Datenschreiben im Modus B ausgeführt, der in Fig. 39 dargestellt ist. Interne Schreibdaten DI0 und DI1 entsprechend den externen Schreibdaten DQ0 und DQ1 werden von den Eingabepuffern 270a und 270b erzeugt, um der I/O- Steuerschaltung 190 zugeführt zu werden. Die Eingabe/Ausgabeknoten 255c und 255d der Eingabepuffer 270c und 270d werden in Zustände hoher Impedanz versetzt, um interne Schreibdaten DI2 und DI3 eines undefinierten Zustands zu erzeugen.
Wenn mindestens eines der externen Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3 (Signale ext/CAS0 und ext/CAS1 in Fig. 40) zum Zeitpunkt t3 aktiviert wird, werden vom Spaltenadreßpuffer 150 Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 erzeugt. Der Spaltendekoder 160 wählt 16 Bits von Speicherzellen aus den Speicherzellen aus, die mit der ausgewählten Wortleitung im Speicherzellenfeld 170 verbunden sind.
Die I/O-Steuerschaltung 190 dekodiert Spaltenadreßsignale CA0, /CA0, CA1 und /CA1, um vier Bits von Speicherzellen unter den 16 Bits von Speicherzellen auszuwählen. Hier werden jedoch IO- Pinauswahlsignale AD0 und AD1 vom Umschalter 220 aktiviert und die IO-Pinauswahlsignale AD2 und AD3 werden deaktiviert. Daher reagiert die I/O-Steuerschaltung 190 auf ein Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260, um ein Datenschreiben nur für die Speicherzellen entsprechend den IO- Pinauswahlsignalen AD0 und AD1 auszuführen. Für die Speicherzellen entsprechend den IO-Pinauswahlsignalen AD2 und AD3 wird kein Datenschreiben durchgeführt (für diese Speicherzellen nimmt die I/O-Steuerschaltung 190 einen Ausgangszustand hoher Impedanz ein).
Das Schreibsteuersignal WD von der Schreibsteuersignal- Erzeugungsschaltung 260 behält während der Aktivierung der Spaltenadreß-Abtastsignale /CAS0 und /CAS1 im Modus C einen aktiven Zustand bei. Daher kann das Datenschreiben zuverlässig ausgeführt werden.
Wenn zum Zeitpunkt t4 die Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 ausgehend von einem aktiven Zustand deaktiviert werden und einen hohen Pegel erreichen, wird auch das Schreibsteuersignal WD deaktiviert und erreicht einen niedrigen Pegel. Damit ist ein Datenschreibvorgang abgeschlossen.
Durch Umschalten der Erzeugungsweise der IO-Pinauswahlsignale vom Umschalter 220 mit einem Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 205 kann auf einfache Weise ein DRAM realisiert werden, das in Modi B und C arbeitet. Im folgenden wird die Struktur jeder Komponente beschrieben. Komponenten mit einer Struktur ähnlich denen des DRAM, das im Zusammenhang mit Ausführungsform 1 beschrieben worden ist, werden nicht nochmal beschrieben. Es werden nur unterschiedliche Komponenten, das heißt die IO-Steuerschaltung, die Umschaltsignal-Erzeugungsschaltung und der Umschalter beschrieben.
[Umschaltsignal-Erzeugungsschaltung]
Die Fig. 42A und 42B zeigen die Struktur der Umschaltsignal- Erzeugungsschaltung von Fig. 37. Wie in den Fig. 42A und 42B dargestellt ist, weist die Umschaltsignal-Erzeugungsschaltung 205 ein Widerstandselement 200 mit einem hohen Widerstand (mehr als 1 MOhm), das zwischen einer Anschlußfläche 200f und einem Massepotentialknoten 200d gebildet ist, und einen Inverter 200h, dessen Eingangsabschnitt mit der Anschlußfläche 200f verbunden ist, auf. In der Nähe der Anschlußfläche 200f ist eine Versorgungsspannungs-Anschlußfläche 200a zum Empfangen des Versorgungspotentials Vcc gebildet.
Im Modus B (es wird nur ein Spaltenadreß-Abtastsignal verwendet) ist die Anschlußfläche 200f von der Versorgungsspannungs- Anschlußfläche 200a getrennt, wie in Fig. 42A dargestellt ist. In diesem Zustand erreicht das vom Inverter 200h erzeugte Umschaltsignal Ψ2 einen hohen Pegel, weil dem Inverter 200h über das Widerstandselement 200c ein Signal mit dem niedrigen Pegel des Massepotentials zugeführt wird.
Im Modus C, in dem vier Spaltenadreß-Abtastsignale verwendet werden, ist die Anschlußfläche 200f durch einen dünnen Metalldraht mit der Versorgungsspannungs-Anschlußfläche 200a verbunden, wie in Fig. 42B dargestellt ist. In diesem Zustand erreicht das Umschaltsignal Ψ2, das vom Inverter 200h erzeugt wird, einen niedrigen Pegel, weil dem Eingangsabschnitt des Inverters 200h ein Signal mit dem Pegel des Versorgungspotentials Vcc zugeführt wird. Durch selektives Verbinden der Anschlußfläche 200f mit der Versorgungsspannungs- Anschlußfläche 200a durch Verdrahten, wie das oben beschrieben ist, kann mit derselben Maske ein DRAM hergestellt werden, das eine verschiedene Eingabe/Ausgabesteuerung durchführt.
Es kann eine Metallverdrahtung unter Verwendung einer Maske anstelle der Struktur mit der selektiven Verbindung der Anschlußfläche durch Verdrahten gebildet werden, um das Potential des Eingangsbereichs des Inverters 200h zu fixieren.
Alternativ kann eine Struktur benutzt werden, bei der ein Umschaltsignal Ψ2 direkt von einer externen Quelle angelegt wird.
[Umschalter]
Fig. 43 zeigt die Besonderheiten des Umschalters von Fig. 37. Der Umschalter 220 weist Inverter 220ca bis 220cd zum Invertieren der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3, NOR- Schaltungen 220aa bis 220ad, deren erster Eingang jeweilige Ausgangssignale der Inverter 220ca bis 220cd empfängt, und Inverter 220ba bis 220bd zum Invertieren der Ausgangssignale der NOR-Schaltungen 220aa bis 220ad. Das Umschaltsignal Ψ2 wird dem zweiten Eingängen der NOR-Schaltungen 220aa bis 220ad zugeführt.
Von den Invertern 220b bis 220bd werden IO-Pinauswahlsignale AD0 bis AD3 erzeugt.
Wenn das Umschaltsignal Ψ2 einen hohen Pegel annimmt und Modus B angibt, erreichen die Ausgangssignale der NOR-Schaltungen 220aa bis 220ad einen niedrigen Pegel und die von den Invertern 220ba bis 220bd erzeugten IO-Pinauswahlsignale AD0 bis AD3 nehmen einen aktiven Zustand mit hohem Pegel an. Damit wird eine Dateneingabe/Ausgabe zu vier Bits ausgeführt.
Im Modus C wird das Umschaltsignal Ψ2 auf einen niedrigen Pegel eingestellt und die NOR-Schaltungen 220aa bis 220ad wirken als Inverter. Daher werden IO-Pinauswahlsignale AD0 bis AD3 entsprechend der Aktivierung/Deaktivierung der entsprechenden Spaltenadreß-Abtastsignale /CAS0 bis /CAS3 aktiviert/deaktiviert.
[I/O-Steuerschaltung]
Fig. 44 zeigt eine spezielle Struktur der I/O-Steuerschaltung von Fig. 37. Die I/O-Steuerschaltung 190 von Fig. 44 unterscheidet sich von der I/O-Steuerschaltung der ersten Ausführungsform dahingehend, daß nur eine *4-Bit-Steuerschaltung 192 gebildet ist, weil kein erstes Umschaltsignal Ψ1 verwendet wird. Ein Schreibsteuersignal WD und IO-Pinauswahlsignale AD0 bis AD3 werden an die NAND-Schaltung 199c angelegt, die im Eingangsabschnitt der *4-Bit-Steuerschaltung 192a gebildet ist. Die restliche Struktur ist ähnlich der nach Fig. 28.
Der IO-Bus weist IO-Busse 193 bis 196 auf, die jeweils eine Breite von vier Bits haben. Jeder der IO-Busse 193 bis 196 entspricht einem Daten-IO-Pin. Die Schreibsteuerschaltungen 198A bis 198D sind entsprechend den 4-Bit-IO-Bussen 193 bis 196 gebildet. In Fig. 44 sind die Schreibsteuerschaltungen 198B und 198C, die entsprechend den IO-Bussen 194 und 195 gebildet sind, nicht angegeben. Bei der Struktur nach Fig. 44 wird das Datenschreiben für die entsprechenden vier Bits von IO-Bussen nur dann ausgeführt, wenn die IO-Pinauswahlsignale AD0 bis AD3 aktiviert sind. Die Dekodiersignale ρ0 bis ρ3 vom Teildekoder 191 wählen ein IO-Leitungspaar zu einem Bit unter den vier Bits von IO-Bussen aus.
Im Modus B erreichen alle IO-Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand mit hohem Pegel. Daher nimmt das Ausgangssignal des Inverters 199d einen hohen Pegel an, wenn das Schreibsteuersignal WD einen hohen Pegel erreicht. Dadurch wird ein Datenschreiben auf einem IO-Leitungspaar in jedem von vier Bits von IO-Bussen 193 bis 196 entsprechend den Dekodiersignalen ρ0 bis ρ3 ausgeführt.
Im Modus C sind die IO-Pinauswahlsignale AD0 bis AD3 unabhängig voneinander entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Daher führt nur die Schreibschaltung, die im IO-Bus gebildet ist, der ein Datenschreiben erfordert, ein Datenschreiben auch aus. Wenn die IO-Pinauswahlsignale AD0 bis AD3 einen inaktiven Zustand mit niedrigem Pegel erreichen, nehmen die Schreibschaltung 198A bis 198D einen Ausgangszustand hoher Impedanz ein.
Der Ausgabeabschnitt der I/O-Steuerschaltung 190 weist eine Auswahlschaltung 197 zum Auswählen von einem Bit von Daten (Ausgangssignal eines Vorverstärkers PA) von 4-Bit-IO-Bussen 193 bis 196 und Hauptverstärker 230fa bis 230fd zum Verstärken von vier Bits an Daten von der Auswahlschaltung 197 auf. Die Auswahlschaltung 197 weist Selektoren 197A bis 197D auf, die entsprechend den IO-Leitungen 193 bis 196 gebildet sind. Die Struktur der Selektoren 197A bis 197D ist ähnlich der in Fig. 30 gezeigten, und Daten zu einem Bit einer Speicherzelle werden von einem entsprechenden 4-Bit-IO-Bus entsprechend den Dekodiersignalen ρ0 bis ρ3 ausgewählt.
Die Hauptverstärker 230fa bis 230fd verstärken die Ausgangssignale von den Selektoren 197A bis 197D, um interne Ausgabedaten DO0 bis DO3 auszugeben. Daher liefert der Datenausgabeabschnitt dieser IO-Steuerschaltung vier Bits von Daten sowoh1 im Modus B als auch im Modus C.
Die Ausgabepuffer 251 bis 254 weisen eine Struktur ähnlich der in Fig. 33 dargestellten auf und werden von den IO- Pinauswahlsignalen AD0 bis AD3 aktiviert/deaktiviert.
Entsprechend der oben beschriebenen Struktur kann auf einfache Weise eine parallele Eingabe/Ausgabe von vier Bits an Daten und eine unabhängige Eingabe/Ausgabesteuerung eines jeder der vier Bits von Daten realisiert werden.
[Ausführungsform 3]
Fig. 45 zeigt eine Struktur eines DRAM nach einer dritten Ausführungsform der vorliegenden Erfindung. Das DRAM nach Fig. 45 weist einen Spaltendekoder 160, der Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 vom Spaltenadreßpuffer 150 empfängt, um vier Bits von Speicherzellen im Speicherzellenfeld 170 auszuwählen, auf. Die ausgewählten vier Bits von Speicherzellen entsprechen den Dateneingabe/Ausgabeknoten 255a bis 255d.
Die Ausgabesteuersignal-Erzeugungsschaltung 240 empfängt IO- Pinauswahlsignale AD0 bis AD3 vom Umschalter 220 und führt Ausgabesteuersignale OD0 bis OD3 den Ausgabepuffern 251 bis 254 zu. Die Ausgabesteuersignale OD0 bis OD3 werden in Abhängigkeit von der Aktivierung/Deaktivierung der IO-Pinauswahlsignale AD0 bis AD3 aktiviert/deaktiviert. Die I/O-Steuerschaltung 190 schreibt beim Datenschreiben Daten in eine Speicherzelle entsprechend den IO-Pinauswahlsignale AD0 bis AD3. Das Datenschreiben wird für eine Speicherzelle entsprechend einem aktivierten Daten-IO-Pinauswahlsignal durchgeführt.
Die I/O-Steuerschaltung 190 überträgt beim Datenlesen parallel Daten von vier Bits von Speicherzellen, die vom Spaltendekoder 160 ausgewählt sind zu Ausgabepuffern 251 bis 254. Die I/O- Steuerschaltung 190 führt keinen Dekodiervorgang durch.
Die Eingabe/Ausgabeknoten 255a bis 255d sind mit externen IO- Pins verbunden. Die Umschaltsignal-Erzeugungsschaltung 205 erzeugt ein Umschaltsignal Ψ2 zum Festlegen des Modus B oder des Modus C. Der Umschalter 220 aktiviert alle IO-Pinauswahlsignale AD0 bis AD3 entsprechend dem Umschaltsignal Ψ2 oder er aktiviert jeweils IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3. Im folgenden wird der Betrieb beschrieben.
(I) Modus B: Es wird eine Eingabe/Ausgabe von vier Bits an Daten unter Verwendung eines Spaltenadreß-Abtastsignals ausgeführt.
(a) Datenlesebetrieb: Unter Bezugnahme auf das Signaldiagramm von Fig. 46 wird ein Datenlesen beschrieben. Wenn zum Zeitpunkt t1 das externe Zeilenadreß-Abtastsignal ext/RAS aktiviert wird, verriegelt der Zeilenadreßpuffer 120 Adreßsignale A0 bis An-1 um interne Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1 zu erzeugen. Der Zeilendekoder 130 dekodiert diese Zeilenadreßsignale RA0, /RA0 bis RAn-1, /RAn-1, um im Speicherzellenfeld 170 eine entsprechende Wortleitung auszuwählen. Die Leseverstärkergruppe 180 erfaßt, verstärkt und verriegelt Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind.
Zum Zeitpunkt t2 wird das Ausgabeaktivierungssignal /OE aktiviert. Hier erreicht das Spaltenadreß-Abtastsignal ext/CAS0 weiter den hohen Pegel eines inaktiven Zustands und die Ausgabesteuersignale OD0 bis OD3 von der Ausgabesteuersignal- Erzeugungsschaltung 240 erreichen den niedrigen Pegel eines inaktiven Zustands.
Zum Zeitpunkt t3 wird das Spaltenadreß-Abtastsignal ext/CAS0 aktiviert. Im Modus B erreichen die externen Spaltenadreß- Abtastsignale ext/CAS0 bis ext/CAS3, die an die /CAS-Puffer 142 bis 144 angelegt werden, einen Zustand entsprechend hoher Impedanz, und die internen Spaltenadreß-Abtastsignale /CAS1 bis /CAS3 werden auf einen hohen Pegel eines inaktiven Zustands eingestellt.
In Abhängigkeit von der Aktivierung des internen Spaltenadreß- Abtastsignals ext/CAS0 zum Zeitpunkt t3 wird das interne Spaltenadreß-Abtastsignal /CAS0, das vom /CAS-Puffer 141 erzeugt wird, aktiviert. Dadurch verriegelt der Spaltenadreßpuffer 150 die Adreßsignale A0 bis An-1, um Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 zu erzeugen. Der Spaltendekoder 160 dekodiert diese n Bits von Spaltenadreßsignalen CA0, /CA0 bis CAn-1, /CAn- 1, um vier Bits von Speicherzellen unter den Speicherzellen auszuwählen, die mit der gewählten Wortleitung verbunden sind. Die ausgewählten vier Bits von Speicherzellen entsprechen den Dateneingabe/Ausgabekonten 255a bis 255d. Die vier Bits der Speicherzellen werden von der I/O-Steuerschaltung 190 verstärkt, um den Ausgabepuffer 251 bis 254 als Auslesedaten DO0 bis DO3 zugeführt zu werden.
In Abhängigkeit von der Aktivierung des externen Spaltenadreß- Abtastsignals ext/CAS0 zum Zeitpunkt t3 wird von der Ausgabesteuersignal-Erzeugungsschal 19657 00070 552 001000280000000200012000285911954600040 0002004344254 00004 19538tung 240 ein Ausgabesteuersignal erzeugt. Im Modus B erreichen alle IO- Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand mit hohem Pegel. In diesem Zustand gibt die Ausgabesteuersignal- Erzeugungsschaltung 240 Ausgabesteuersignale OD0 bis OD3, die einen aktiven Zustand mit hohem Pegel annehmen an die Ausgabepuffer 251 bis 254 aus. Die Ausgabepuffer 251 bis 254 puffern interne Auslesedaten DO0 bis D03 entsprechend den Ausgabesteuersignalen OD0 bis OD, um Ausgabedaten DQ0 bis DQ3 zu den Dateneingabe/Ausgabeknoten 255a bis 255d und anschließend zu externen IO-Pins zu übertragen.
Wenn zum Zeitpunkt t4 das externe Spaltenadreß-Abtastsignal ext/CAS0 einen hohen Pegel annimmt, fallen auch die Ausgabesteuersignale OD0 bis OD3 auf einen niedrigen Pegel. Dadurch wird ein Datenlesezyklus abgeschlossen.
(ii) Datenschreibbetrieb: Unter Bezugnahme auf Fig. 47 wird im folgenden ein Datenschreiben im Modus B beschrieben.
Wenn externe Schreibdaten DQ0 bis DQ3 an die Eingabepins 255a bis 255d angelegt werden, erzeugen die Eingabepuffer 270a bis 270d interne Schreibdaten DI0 bis DI3 und führen sie der I/O- Steuerschaltung 190 zu. Hier weist das Schreibsteuersignal WD weiter einen inaktiven Zustand mit niedrigem Pegel auf, so daß noch kein Datenschreiben ausgeführt wird.
Zum Zeitpunkt t1 fällt das externe Zeilenadreß-Abtastsignal ext/RAS auf einen niedrigen Pegel und vom Zeilenadreßpuffer 120 werden Zeilenadreßsignal RA0, /RA0 bis RAn-1, /RAn-1 erzeugt. Im Speicherzellenfeld 170 wird vom Zeilendekoder 130 eine entsprechende Wortleitung ausgewählt und Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, werden von der Leserverstärkergruppe 180 erfaßt, verstärkt und verriegelt.
Zum Zeitpunkt t2 wird das Schreibaktivierungssignal /WE aktiviert. Hier erreicht das externe Spaltenadreß-Abtastsignal ext/CAS0 einen hohen Pegel des inaktiven Zustands und das Schreibsteuersignal WD behält den inaktiven Zustand mit niedrigem Pegel bei.
Wenn zum Zeitpunkt t3 das externe Spaltenadreß-Abtastsignal ext/CAS0 auf einen niedrigen Pegel abfällt, werden vom Spaltenadreßpuffer 150 Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 erzeugt. Der Spaltendekoder 160 dekodiert diese Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1, um vier Bits von Speicherzellen unter den Speicherzellen auszuwählen, die mit der gewählten Wortleitung verbunden sind.
Die Schreibsteuersignal-Erzeugungsschaltung 260 reagiert auf die Aktivierung des externen Spaltenadreß-Abtastsignals ext/CAS0 zum Zeitpunkt t3, um ein Schreibsteuersignal WD für eine vorbestimmte Zeit entsprechend einem aktivierten internen Spaltenadreß-Abtastsignal /CAS0 zu aktivieren.
Die IO-Pinauswahlsignale AD0 bis AD3 erreichen im Modus B einen aktiven Zustand mit hohem Pegel. Die I/O-Steuerschaltung 190 reagiert auf das Schreibsteuersignal WD, um interne Schreibdaten DI0 bis DI3 von den Eingabepuffern 270a bis 270c in vier Bits von Speicherzellen zu schreiben, die vom Spaltendekoder 160 ausgewählt sind.
Zum Zeitpunkt t4 steigt das externe Spaltenadreß-Abtastsignal ext/CAS0 auf einen hohen Pegel an, wodurch ein Datenschreibzyklus abgeschlossen wird.
(II) Modus C: Es werden vier Spaltenadreß-Abtastsignale und vier IO-Pins verwendet.
(a) Datenlesebetrieb: Unter Bezugnahme auf Fig. 48 wird ein Datenlesen im Modus C beschrieben.
Im Modus C empfangen die /CAS-Puffer 141 bis 144 externe Spaltenadreß-Abtastsignale ext/CAS0 bis ext/CAS3. Das Umschaltsignal Ψ2 von der Umschaltsignal-Erzeugungsschaltung 205 wird auf einen niedrigen Pegel eingestellt und der Umschalter 220 aktiviert die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3.
(i) Datenlesebetrieb: Unter Bezugnahme auf Fig. 48 wird ein Datenlesen im Modus C beschrieben. Der Verlauf des externen Zeilenadreß-Abtastsignals ext/RAS, das zum Zeitpunkt t1 aktiviert wird, und das Ausgabeaktivierungssignal /OE, das zum Zeitpunkt t2 aktiviert wird, ist ähnlich dem beim Datenlesebetrieb im Modus B, der in Fig. 46 gezeigt ist. Vom Zeilendekoder 130 wird eine Wortleitung ausgewählt und die Leseverstärkergruppe führt ein Erfassen, Verstärken und Verriegeln der Daten der ausgewählten Speicherzellen durch.
Zum Zeitpunkt t3 wird mindestens ein externes Spaltenadreß- Abtastsignal (zwei externe Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 in Fig. 48) aktiviert. Als Reaktion darauf erzeugt der Spaltenadreßpuffer 150 Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1 aus den Adreßsignalen A0 bis An-1. Der Spaltendekoder 160 dekodiert diese Spaltenadreßsignale CA0, /CA0 bis CAn-1, /CAn-1, um vier Bits von Speicherzellen gleichzeitig aus den im Speicherzellenfeld 170 ausgewählten Speicherzellen zu wählen. Die I/O-Steuerschaltung 190 verstärkt die Daten der vier Bits von Speicherzellen, die vom Spaltendekoder 160 ausgewählt worden sind, um sie den Ausgabepuffern 251 bis 254 als interne Auslesedaten DO0 bis D03 zuzuführen.
Als Reaktion auf die Aktivierung der externen Spaltenadreß- Abtastsignale ext/CAS0 und ext/CAS1 zum Zeitpunkt t3 erzeugt die Ausgabesteuersignal-Erzeugungsschaltung 240 ein Ausgabesteuersignal. Hier werden die IO-Pinauswahlsignale AD0 und AD1 aktiviert und die IO-Pinauswahlsignale AD2 und AD3 werden deaktiviert. Daher aktiviert die Ausgabesteuersignal- Erzeugungsschaltung 240 Ausgabesteuersignale OD0 und OD1 entsprechend den aktivierten IO-Pinauswahlsignalen AD0 und AD1 und die Ausgabesteuersignale OD2 und OD3 entsprechend den IO- Pinauswahlsignalen AD2 und AD3 behalten den inaktiven Zustand bei. Damit werden die Ausgabepuffer 251 und 252 aktiviert, wodurch Auslesedaten DQ0 und DQ1 aus den internen Auslesedaten DO0 und DO1 erzeugt und zu den Eingabe/Ausgabeknoten 255a und 255b übertragen werden. Die Ausgabepuffer 253 und 254 erreichen einen Ausgangszustand hoher Impedanz, weil die Ausgabesteuersignale OD2 und OD3 inaktiv sind.
Zum Zeitpunkt t4 steigen die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 beide auf einen hohen Pegel an. Dadurch wird ein Datenlesezyklus abgeschlossen.
(ii) Datenschreibbetrieb: Unter Bezugnahme auf Fig. 49 wird ein Datenlesen im Modus C beschrieben.
Bis zum Zeitpunkt t2 wird ein Betrieb ähnlich dem des Datenschreibbetriebsmodus B nach Fig. 47 durchgeführt.
Wenn zum Zeitpunkt t3 die externen Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 auf einem niedrigen Pegel aktiviert werden, erreicht das Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260 einen aktiven Zustand mit hohem Pegel. Im Modus C erreicht das Umschaltsignal Ψ2 einen niedrigen Pegel, das Schreibsteuersignal WD von der Schreibsteuersignal-Erzeugungsschaltung 260 wird während der Aktivierung der Spaltenadreß-Abtastsignale /CAS0 und /CAS1 aktiviert.
Die IO-Pinauswahlsignale AD0 und AD1 werden aktiviert und die IO-Pinauswahlsignale AD2 und AD3 behalten den inaktiven Zustand bei. Die I/O-Steuerschaltung 190 schreibt interne Schreibdaten DI0 und DI1 unter den internen Schreibdaten DI0 bis DI3 von den Eingabepuffern 270a bis 270c in die Speicherzellen entsprechend den IO-Pinauswahlsignalen AD0 und AD1. Weil die IO- Pinauswahlsignale AD2 und AD3 deaktiviert sind, werden die internen Auslesedaten DI2 und DI3 nicht in die Speicherzellen geschrieben.
Zum Zeitpunkt t4 steigen die Spaltenadreß-Abtastsignale ext/CAS0 und ext/CAS1 auf einen hohen Pegel an. Auch das Schreibaktivierungssignal WE steigt auf einen hohen Pegel an und das Schreibsteuersignal WD fällt auf einen niedrigen Pegel ab. Damit wird ein Datenschreibzyklus abgeschlossen.
Selbst wenn der Spaltendekoder eine Struktur aufweist, die vier Bits von Speicherzellen auswählt, kann die Dateneingabe/Ausgabe selektiv für die vier Bits von Speicherzellen durchgeführt werden, wie oben beschrieben ist. Im folgenden wird die spezielle Struktur jeder Komponente beschrieben.
Die Strukturen der Umschaltsignal-Erzeugungsschaltung 205 und des Umschalters 220 sind ähnlich den Strukturen der Umschaltsignal-Erzeugungsschaltung (Fig. 42A und 42B) und des Umschalter (Fig. 43), die im Zusammenhang mit der zweiten Ausführungsform beschrieben worden sind.
[I/O-Steuerschaltung]
Fig. 50 zeigt eine Struktur für die I/O-Steuerschaltung von Fig. 45. Wie in Fig. 50 dargestellt ist, weist die I/O- Steuerschaltung 190 vier IO-Leitungspaare 193a bis 196a auf. Die IO-Leitungspaare 193a bis 196a entsprechen den Dateneingabe/Ausgabeknoten 255a bis 255d. Die I/O- Steuerschaltung 190 weist eine Schreibschaltung 392 und eine Leseschaltung 391 auf.
Die Leseschaltung 391 weist einen Vorverstärker PA, der entsprechend den jeweiligen IO-Leitungspaaren 193a bis 196a gebildet ist, zum differenziellen Verstärken der Daten auf entsprechenden IO-Leitungspaaren IO und /IO sowie einen Hauptverstärker MA zum weiteren Verstärken des Ausgangssignals des Vorverstärkers PA auf. Der Hauptverstärker MA gibt interne Auslesedaten DO0 bis DO3 aus. Daher liefert die Leseschaltung 391 beim Datenlesen parallel vier Bits von Daten DO0 bis DO3 an einen Ausgabepuffer.
Die Schreibschaltung 392 weist Schreibsteuerschaltungen 392A bis 392D auf, die entsprechend den IO-Leitungspaaren 193a bis 196a gebildet sind. Die Schreibsteuerschaltungen 392A bis 392D haben dieselbe Struktur und weisen einen Inverter 401 zum Invertieren interner Schreibdaten DI (DI0 bis DI3), eine 2-Eingangs-NAND- Schaltung 402 zum Empfangen eines IO-Pinauswahlsignals AD (AD0 bis AD3) und eines Schreibsteuersignals WD, einen Inverter 403 zum Invertieren des Ausgangssignals der NAND-Schaltung 402 und ein Transfergatter 404, das in Abhängigkeit vom Ausgangssignal des Inverters 403 leitet, zum Übertragen der internen Schreibdaten DI und des Ausgangssignals des Inverters 401 an entsprechende IO-Leitungen IO und /IO (IO0 bis IO3 und /IO0 bis /IO3) auf.
Im Modus B erreichen alle IO-Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand. In diesem Zustand arbeitet die NAND-Schaltung 402 als Inverter und das Transfergatter 404 leitet entsprechend einem Schreibsteuersignal WD. Genauer gesagt werden interne Schreibdaten DI0 bis DI3 im Modus B parallel zu den vier IO- Leitungspaaren 193a bis 196a übertragen.
Im Modus C werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Wenn zum Beispiel das IO-Pinauswahlsignal AD0 deaktiviert ist, erreicht das Ausgangssignal der NAND-Schaltung einen hohen Pegel und das Ausgangssignal des Inverters 403 einen niedrigen Pegel. Daher wird das Transfergatter 404 in diesem Fall selbst dann gesperrt, wenn das Schreibsteuersignal WD einen aktiven Zustand mit hohem Pegel annimmt und es werden keine internen Schreibdaten DI0 zum IO-Leitungspaar 193a übertragen. Daher kann ein Schreiben nur der erforderlichen Daten entsprechend den IO-Pinauswahlsignalen AD0 bis AD3 ausgeführt werden, das heißt entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 im Modus C.
[Ausgabesteuersignal-Erzeugungsschaltung]
Fig. 51 zeigt eine Struktur für die Ausgabesteuersignal- Erzeugungsschaltung 240 von Fig. 45. Wie in Fig. 51 dargestellt ist, weist die Ausgabesteuersignal-Erzeugungsschaltung 240 eine Logikschaltung 241 zum Festlegen der Datenausgabetaktung entsprechend dem Ausgabeaktivierungssignal /OE und den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 sowie eine Steuersignal-Erzeugungseinheit 242 zum Erzeugen der Ausgabesteuersignale OD0 bis 0D3 entsprechend den Ausgabepuffern 251 bis 254 auf.
Die Logikschaltung 241 weist einen Inverter 241a zum Invertieren des Ausgabeaktivierungssignals /OE, eine 4-Eingangs-NAND- Schaltung 241b zum Empfangen der Spaltenadreß-Abtastsignale /CAS0 bis /CAS3, eine 2-Eingangs-NAND-Schaltung 241c zum Empfangen der Ausgangssignale des Inverters 241a und der NAND- Schaltung 241b sowie einen Inverter 241d zum Invertieren des Ausgangssignals der NAND-Schaltung 241c auf.
Die Logikschaltung 241 gibt ein Signal mit hohem Pegel aus, wenn das Ausgabeaktivierungssignal /OE einen aktiven Zustand mit niedrigem Pegel erreicht und mindestens eines der Spaltenadreß- Abtastsignale /CAS0 bis /CAS3 aktiviert ist. Die Datenausgabetaktung wird von diesem Signal mit hohem Pegel bestimmt.
Die Steuersignal-Erzeugungsschaltung 242 weist den Inverter 240a zum Empfangen des Ausgangssignals der Logikschaltung 241 (Inverter 241d), einen Inverter 240b zum Invertieren des Ausgangssignals des Inverters 240a, 2-Eingangs-NAND-Schaltungen 240c bis 240f zum Empfangen der IO-Pinauswahlsignale AD0 bis AD3 am jeweiligen ersten Eingang und Inverter 430g bis 240j zum Invertieren der Ausgangssignale der NAND-Schaltungen 240c bis 240f auf. Das Ausgangssignal des Inverters 240b wird dem jeweils zweiten Eingang der NAND-Schaltungen 240c bis 240f zugeführt. Von den Invertern 240g bis 240j werden die Ausgabesteuersignale OD0 bis OD3 erzeugt.
Im Modus B erreichen alle IO-Pinauswahlsignale AD0 bis AD3 einen aktiven Zustand mit hohem Pegel. In diesem Zustand wirken die NAND-Schaltungen 240c bis 240f als Inverter. Wenn das Ausgangssignal des Inverters 240b einen hohen Pegel annimmt, das heißt wenn das Signal von der Logikschaltung 241, das die Ausgabetaktung bestimmt, einen hohen Pegel annimmt, fallen daher die Ausgangssignale der NAND-Schaltungen 240c bis 240f auf einen niedrigen Pegel und die Ausgabesteuersignale OD0 bis OD3 steigen gleichzeitig durch die Inverter 240g bis 240j auf einen hohen Pegel an.
Im Modus C werden die IO-Pinauswahlsignale AD0 bis AD3 entsprechend den Spaltenadreß-Abtastsignalen /CAS0 bis /CAS3 aktiviert. Wenn zum Beispiel das IO-Pinauswahlsignal AD0 einen niedrigen Pegel des inaktiven Zustands annimmt, erreicht das Ausgangssignal der NAND-Schaltung 240c einen niedrigen Pegel und das Ausgabesteuersignal OD0 ist unabhängig vom Logikpegel des Ausgangs der Logikschaltung 241 auf einem niedrigen Pegel fixiert. Daher behält der Ausgabepuffer 251 (siehe Fig. 45) einen Ausgangszustand hoher Impedanz bei. Wenn das IO- Pinauswahlsignal AD0 auf einem hohen Pegel liegt, wird das Ausgabesteuersignal OD0 in Abhängigkeit von der Änderung des Ausgangssignals der Logikschaltung 241 auf einem hohen Pegel aktiviert, ähnlich wie das im vorherigen Modus B der Fall ist.
Daher können die Ausgabesteuersignale OD0 bis OD3, die an die Ausgabepuffer 251 bis 254 angelegt werden, entsprechend dem jeweiligen Betriebsmodus unter Verwendung der IO- Pinauswahlsignale AD0 bis AD3 individuell getrieben werden.
[Ausgabeschaltung]
Fig. 52 zeigt eine Ausgabeschaltung der Fig. 45. Die Struktur der Ausgabeschaltung von Fig. 52 ist ähnlich der Struktur der Ausgabeschaltung 250, die unter Bezugnahme auf Fig. 33 im Zusammenhang mit der ersten Ausführungsform beschrieben worden ist. Entsprechende Komponenten weisen dieselben Bezugszeichen auf, und ihre Beschreibung wird hier nicht wiederholt.
Bei der Struktur der Ausgabeschaltung 250 von Fig. 52 werden Ausgabesteuersignale OD0 bis 0D3 durch eine NAND-Verknüpfung des Ausgabesteuersignals OD und der IO-Pinauswahlsignale AD0 bis AD3 erzeugt. Daher unterscheidet sich die Ausgabeschaltung von Fig. 52 von der in Fig. 33 dargestellten dahingehend, daß die NAND- Schaltungen 251a, 251e, 252a, 252e, 253a, 253e, 254a und 254e, die im Eingangsbereich des jeweiligen Ausgabepuffers gebildet sind, eine 2-Eingangs-NAND-Schaltung zum Empfangen entsprechender Ausgabesteuersignale OD0 bis OD3 am ersten Eingang aufweisen.
Im Modus B werden die Ausgabesteuersignale OD0 bis OD3 parallel aktiviert, um entsprechend dem externen Spaltenadreß- Abtastsignal /CAS und dem Ausgabeaktivierungssignal /OE einen hohen Pegel anzunehmen. In diesem Fall werden Daten entsprechend den internen Auslesedaten DO0 bis DO3, die von der I/O- Steuerschaltung 190 übergeben werden, zu den Eingabe/Ausgabeknoten 255a bis 255d (Ausgabedaten DQ0 bis DQ3) übertragen.
Im Modus C werden die Ausgabesteuersignale OD0 bis OD3 selektiv aktiviert. Wenn ein Ausgabesteuersignal den niedrigen Pegel eines inaktiven Zustands erreicht, nimmt der entsprechende Ausgabepuffer einen Ausgangszustand hoher Impedanz ein. Wenn zum Beispiel das Ausgabesteuersignal OD0 einen inaktiven Zustand mit niedrigem Pegel im Ausgabepuffer 251 annimmt, erreichen die Ausgangssignale der NAND-Schaltungen 251a und 251e unabhängig von der Logik der internen Auslesedaten DO0 einen hohen Pegel. Dadurch werden die Transistoren 251c und 251g des Ausgabeabschnitts gesperrt, um einen Ausgangszustand hoher Impedanz anzunehmen.
Damit kann erfindungsgemäß eine Dateneingabe/Ausgabesteuerung für jeweilige IO-Pins durch eine Mehrzahl von Spaltenadreß- Abtastsignalen ausgeführt werden. Die Ausgabe unnötiger Daten kann bezüglich von IO-Pins bei der Datenausgabe gesperrt werden, so daß die Leistungsaufnahme, die für eine unnötige Datenausgabe notwendig ist, vermindert wird. Ferner kann beim Datenschreiben das Schreiben unnötiger Daten zuverlässig gesperrt werden.
Darüber hinaus kann die Eingabe/Ausgabestruktur einer Vorrichtung nur durch Wechseln eines Umschaltsignals modifiziert werden, und es kann eine Halbleiterspeichervorrichtung mit im wesentlichen derselben Maske hergestellt werden, die verschiedene Eingabe/Ausgabesteuerung ausführt.

Claims (20)

1. Halbleiterspeichervorrichtung, die aufweist:
ein Speicherzellenfeld (170) mit einer Mehrzahl von Speicherzellen (170a);
N Datenzugriffsknoten (255a-255d), wobei N eine ganze Zahl größer als 1 ist;
ein Erzeugungsmittel (140) für ein Spaltenauswahl-Bestimmungssignal zum Erzeugen von N Spaltenauswahl-Bestimmungssignalen (/CAS0 bis /CAS3) entsprechend den N Datenzugriffsknoten;
ein Spaltenauswahlmittel (120, 130, 150, 160, 191, 197; 120, 130, 150, 160) zum gleichzeitigen Auswählen von N Speicherzellen aus dem Speicherzellenfeld entsprechend einem Adreßsignal, wobei die ausgewählten N Speicherzellen den N Datenzugriffsknoten entsprechen, und
ein Zugriffsmittel (192a, 197, 240, 250, 260, 270; 392, 240, 250, 260, 270), das von einem Knotenidentifizierungssignal (AD0 bis AD3), das angibt, ob der jeweilige Datenzugriffsknoten verfügbar ist, und mindestens von einem der N Spaltenauswahl- Bestimmungssignale abhängig ist, zum Zugreifen auf eine Speicherzelle entsprechend einem Datenzugriffsknoten, der vom Knotenidentifizierungssignal als verfügbar angegeben wird, unter den N ausgewählten Speicherzellen zum Datenschreiben oder Datenlesen.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Datenzugriffsknoten (255a bis 255d) einen Datenausgabeknoten zum Ausgeben von Ausgabedaten aufweisen, und die Knotenidentifizierungssignale eine Mehrzahl von Pinauswahlsignalen umfassen, die für den jeweiligen Ausgabeknoten erzeugt werden,
wobei das Zugriffsmittel ein Ausgabesteuersignal-Erzeugungsmittel (240) zum Erzeugen eines Ausgabesteuersignals in Abhängigkeit von einem Ausgabeaktivierungssignal und mindestens einem der N Spaltenauswahl-Bestimmungssignale,
eine Mehrzahl von Puffermitteln (251a bis 251d), die jeweils entsprechend dem jeweiligen der N Datenausgabeknoten gebildet sind und vom Ausgabesteuersignal und einem entsprechenden Pinauswahlsignal abhängig sind, zum Ausgeben von Daten mit einer Logik entsprechend den Daten, die von den N Speicherzellen ausgelesen worden sind, an einen entsprechenden Datenausgabeknoten als Ausgabedaten aufweist, wobei jedes der Mehrzahl von Puffermitteln in einen Ausgangszustand hoher Impedanz versetzt wird, wenn ein entsprechender Datenausgabeknoten von einem entsprechenden Pinauswahlsignal als nicht verfügbar angegeben wird.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die Datenzugriffsknoten (255a bis 255d) einen Datenausgabeknoten, zum Ausgeben von Daten mit einer Logik entsprechend den Daten, die von einer ausgewählten Speicherzelle gelesen worden sind, nach außen als Ausgabedaten und wobei die Knotenidentifizierungssignale eine Mehrzahl von Pinauswahlsignalen umfassen, die entsprechend dem jeweiligen Datenausgabeknoten erzeugt werden,
wobei das Zugriffsmittel (240, 250, 260, 270, 192a, 197) ein Logikmittel (241), das von den N Spaltenadreßauswahl- Bestimmungssignalen und einem Ausgabeaktivierungssignal abhängig ist, zum Erzeugen eines Ausgabesteuersignals,
ein Mittel (242) zum Erzeugen eines Ausgabebestimmungssignals (OD0 bis OD1) entsprechend dem jeweiligen Datenausgabeknoten entsprechend dem Ausgabesteuersignal und dem jeweiligen der Pinauswahlsignale, und
N Ausgabepuffermittel (251a bis 251d), die entsprechend dem jeweiligen Datenausgabeknoten gebildet sind, und von entsprechenden Ausgabebestimmungssignalen abhängig sind, zum Ausgeben von Daten mit Logiken entsprechend den Daten, die von den ausgewählten N Speicherzellen ausgelesen worden sind, an einen entsprechenden Datenausgabeknoten als Ausgabedaten, aufweist, wobei jedes der Ausgabepuffermittel in einen Ausgangszustand hoher Impedanz versetzt wird, wenn ein entsprechendes Pinauswahlsignal einen nicht verfügbaren Zustand eines Datenausgabeknotens anzeigt.
4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
ein Umschaltsignal-Erzeugungsmittel (205) zum Erzeugen eines Umschaltsignals (Ψ2), das einen Eingabe- und Ausgabesteuermodus angibt,
ein Umschaltmittel (220) zum Erzeugen des Knotenidentifizierungssignals (AD0 bis AD3) in Abhängigkeit vom Umschaltsignal und dem Spaltenauswahl-Bestimmungssignal,
wobei das Umschaltmittel ein Mittel zum Einstellen des Knotenidentifizierungssignals auf einen Zustand, in dem alle Datenzugriffsknoten verfügbar sind, wenn das Umschaltsignal einen ersten Eingabe- und Ausgabesteuermodus (Modus B) anzeigt, und zum Erzeugen eines Modusidentifizierungssignals, das angibt, ob der jeweilige der Datenzugriffsknoten verfügbar ist entsprechend dem jeweiligen der Spaltenauswahl- Bestimmungssignale, wenn das Umschaltsignal einen zweiten Eingabe- und Ausgabesteuermodus (Modus C) anzeigt, aufweist.
5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
ein erstes Umschaltsignal-Erzeugungsmittel (200e) zum Erzeugen eines ersten Umschaltsignals (Ψ1) zum Angeben eines ersten Modus (Modus A), der einen bestimmten Knoten der Datenzugriffsknoten (251a bis 251d) als Datenausgabeknoten verwendet, und eines zweiten Modus (Modus B und Modus C) , der alle Datenzugriffsknoten als Datenausgabeknoten verwendet,
ein zweites Umschaltsignal-Erzeugungsmittel (200h) zum Erzeugen eines zweiten Umschaltsignals (Ψ2), das einen dritten Modus (Modus B) anzeigt, der gemeinsam alle Datenausgaben der Datenausgabeknoten steuert, und eines vierten Modus (Modus C), der jede Datenausgabe der Datenausgabeknoten individuell steuert,
ein Blockauswahlmittel (211), das vom ersten Umschaltsignal, dem zweiten Umschaltsignal, dem Spaltenauswahl-Bestimmungssignal und einem Adreßsignal abhängig ist, zum Erzeugen eines Blockauswahlsignals, das eine Speicherzelle angibt, die Daten speichert, die zum Datenausgabeknoten ausgelesen werden sollen, und
ein Umschaltmittel (220), das vom zweiten Umschaltsignal und dem Blockauswahlsignal abhängig ist, zum Erzeugen des Knotenidentifizierungssignals, das angibt, ob der Datenausgabeknoten verfügbar ist.
6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Zugriffsmittel (190, 230, 240, 260, 270) ein Ausgabemittel (230, 250) aufweist, das vom Blockauswahlsignal und dem ersten Umschaltsignal abhängig ist, zum Ausgeben von Daten, die von einer Speicherzelle ausgelesen werden, die vom Blockauswahlsignal angegeben wird, an den besonderen Knoten, wenn das erste Umschaltsignal den ersten Modus anzeigt, und zum parallelen Ausgeben von Daten mit Logiken entsprechend den Daten, die von den ausgewählten N Speicherzellen ausgelesen werden, an den Datenausgabeknoten, wenn das erste Umschaltsignal den zweiten Modus anzeigt.
7. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 6, gekennzeichnet durch
ein erstes Umschaltsignal-Erzeugungsmittel (200e) zum Erzeugen eines ersten Umschaltsignals (Ψ1), das einen ersten Modus (Modus A), der nur einen bestimmten Ausgabeknoten (251a) unter den Datenausgabeknoten (251 bis 251d) verwendet, und einen zweiten Modus (Modus B und Modus C), der alle Datenausgabeknoten verwendet, angibt,
ein zweites Umschaltsignal-Erzeugungsmittel (200h) zum Erzeugen eines zweiten Umschaltsignals (Ψ2), das einen dritten Modus (Modus A, Modus B), in dem die Mehrzahl von Puffermitteln gemeinsam gesteuert wird, und einen vierten Modus (Modus C), in dem die Mehrzahl von Puffermitteln unabhängig voneinander gesteuert wird, angibt,
ein Blockauswahlmittel (210) zum Erzeugen eines Blockauswahlsignals (BS0 bis BS3), das eine Speicherzelle unter den ausgewählten N Speicherzellen auswählt, deren Daten ausgelesen werden sollen, entsprechend dem ersten Umschaltsignal, dem zweiten Umschaltsignal, den N Spaltenauswahl-Bestimmungssignalen und einem Adreßsignal,
ein Umschaltmittel (220), das vom Blockauswahlsignal und dem zweiten Umschaltsignal abhängig ist, zum Erzeugen des Pinauswahlsignals (AD0 bis AD3) und
ein Ausgabesteuermittel (230), das vom ersten Umschaltsignal und dem Pinauswahlsignal abhängig ist, zum selektiven Übertragen von Daten der angegebenen Speicherzelle entweder zu entsprechenden Puffermitteln oder zu einem Puffer (251a), der entsprechend der bestimmten Datenausgabeknoten gebildet ist.
8. Halbleiterspeichervorrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß das Blockauswahlmittel (210) ein Blockauswahl-Dekodiermittel (211) zum Dekodieren des Adreßsignals, um ein Dekodiersignal (/Φ0 bis /Φ3) zu erzeugen, das eine Speicherzelle unter den N ausgewählten Speicherzellen angibt, aus der gespeicherte Daten zum bestimmten Ausgabeknoten ausgelesen werden sollen, wenn das erste Umschaltsignal (Ψ1) den ersten Modus angibt und einen Ausgangszustand hoher Impedanz erreicht, wenn das erste Umschaltsignal im zweiten Modus angibt, ein Mittel (212) zum Erzeugen des Blockauswahlsignals entsprechend dem Dekodiersignal, wenn das erste Umschaltsignal den ersten Modus anzeigt, zum Erzeugen des Blockauswahlsignals so, daß alle der N ausgewählten Speicherzellen angegeben werden, wenn das erste Umschaltsignal den zweiten Modus angibt und das zweite Umschaltsignal den dritten Modus angibt, und zum Erzeugen des Blockauswahlsignals entsprechend dem Spaltenauswahl- Bestimmungssignal, wenn das erste Umschaltsignal den zweiten Modus angibt und das zweite Umschaltsignal den vierten Modus angibt, aufweist.
9. Halbleiterspeichervorrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß das Umschaltmittel (220) ein Mittel (220aa bis 220ad, 220ba bis 220bd) zum Erzeugen des Pinauswahlsignals (AD0 bis AD3) so, daß alle Datenausgabeknoten einen verfügbaren Zustand erreichen, wenn das zweite Umschaltsignal (Ψ2) den dritten Modus anzeigt, und zum Erzeugen des Pinauswahlsignals (AD0 bis AD3) entsprechend dem Blockauswahlsignal (BS0 bis BS3), wenn das zweite Umschaltsignal den vierten Modus anzeigt, aufweist.
10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Datenzugriffsknoten (255a bis 255d) einen Dateneingabe/Ausgabeknoten aufweisen, an den extern angelegte Schreibdaten übertragen werden,
wobei das Zugriffsmittel (192a, 197, 240, 250, 260, 270; 240, 250, 260, 270, 392)
eine Mehrzahl von Puffermitteln (270a bis 270d), die entsprechend dem jeweiligen der Dateneingabeknoten gebildet sind, zum Erzeugen interner Schreibdaten aus den Daten an einem entsprechenden Dateneingabeknoten,
ein Schreibsteuersignal-Erzeugungsmittel (260), das von einem Schreibaktivierungssignal und mindestens einem der Spaltenauswahl-Bestimmungssignale abhängig ist, zum Erzeugen eines Schreibsteuersignals, und
ein Schreibmittel (192a; 392), das von einem Pinauswahlsignal (AD0 bis AD3), das eine Speicherzelle unter den N ausgewählten Speicherzellen angibt, in die Daten geschrieben werden sollen, und dem Schreibsteuersignal abhängig ist, zum Schreiben interner Schreibdaten, die vom Puffermittel angelegt werden, in eine Speicherzelle, die vom Pinauswahlsignal angegeben wird, aufweist.
11. Halbleiterspeichervorrichtung nach Anspruch 10, gekennzeichnet durch ein Umschaltmittel (220) zum Erzeugen des Knotenidentifizierungssignals in Abhängigkeit von einem Umschaltsignal (Ψ2), das einen ersten Modus (Modus A, Modus B), in dem das Schreiben von Daten vom Eingabeknoten gemeinsam gesteuert wird, und einem zweiten Modus (Modus C), in dem das Schreiben von Daten von der Mehrzahl von Eingabepuffern individuell gesteuert wird, und dem Spaltenauswahl- Bestimmungssignal (/CAS0 bis /CAS3), wobei das Knotenidentifizierungssignal ein Pinauswahlsignal (AD0 bis AD3) aufweist, das entsprechend dem jeweiligen Eingabeknoten erzeugt wird, wobei das Umschaltmittel ein Mittel (220aa bis 220ad, 220ba bis 220bd; 212, 220aa bis 220ad, 220ba bis 220bd) aufweist zum Aktivieren des Pinauswahlsignals so, daß alle Eingabeknoten verfügbar sind, wenn der erste Modus aktiv ist, und zum Erzeugen des Pinauswahlsignals entsprechend dem Spaltenauswahl- Bestimmungssignal, wenn der zweite Modus aktiv ist.
12. Halbleiterspeichervorrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß das Schreibsteuersignal-Erzeugungsmittel (260) ferner ein Mittel (260a bis 260k) aufweist, das von einem Umschaltsignal abhängig ist, das einen ersten Modus, in dem das Datenschreiben für den Eingabeknoten gemeinsam gesteuert wird, und einen zweiten Modus, in dem das Schreiben individuell gesteuert wird, angibt, zum Aktivieren des Schreibsteuersignals während der Aktivierung von mindestens einem der Spaltenauswahlsignale, wenn der zweite Modus aktiv ist, und zum Aktivieren des Schreibsteuersignals für eine vorbestimmte Zeitspanne, wenn der erste Modus aktiv ist.
13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
das Schreibsteuersignal-Erzeugungsmittel (260) ein Mittel (260a, 260b, 260c, 260d), das vom Schreibaktivierungssignal und der Aktivierung von mindestens einem der Spaltenauswahl-Bestimmungssignale abhängig ist, zum Erzeugen eines Schreibbestimmungssignals,
ein Flipflop-Mittel (260i, 260j), das vom Schreibbestimmungssignal abhängig ist, um eingestellt zu werden,
ein Logikgatter (260k, 260m, 260n), das vom Umschaltsignal abhängig ist, zum Übertragen des Ausgangssignals des Flipflop- Mittels, wenn das Umschaltsignal den ersten Modus anzeigt, und zum fortwährenden Aktivieren des Ausgangssignals des Flipflop- Mittels, wenn der zweite Modus aktiv ist,
ein Mittel (260e, 260f), das vom Ausgangssignal des Logikgattermittels und dem Schreibbestimmungssignal abhängig ist, zum Erzeugen des Schreibsteuersignals, und
ein Verzögerungsmittel (260g, 260h) zum Verzögern des Schreibsteuersignals (WD), um eine vorbestimmte Zeitspanne und zum Anlegen des verzögerten Schreibsteuersignals an den Rückstelleingang des Flipflop-Mittels aufweist.
14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, gekennzeichnet durch ein Umschaltsignal-Erzeugungsmittel (205; 200) zum Erzeugen des Umschaltsignals (Ψ2).
15. Halbleiterspeichervorrichtung nach einem der Ansprüche 10 bis 14, gekennzeichnet durch
ein Blockauswahlmittel (210), das von einem Umschaltsignal (Ψ1) abhängig ist, das einen ersten Modus, in dem das Datenschreiben unter Verwendung eines zusätzlichen Eingabeknotens (271a), der zusätzlich zu den Dateneingabeknoten (251a bis 251b) gebildet ist, und eines zusätzlichen Eingabepuffers (270e), der entsprechend dem zusätzlichen Eingabeknoten gebildet ist, ausgeführt wird, und einen zweiten Modus, in dem das Datenschreiben unter Verwendung der Dateneingabeknoten durchgeführt wird, angibt, zum Erzeugen eines Blockauswahlsignals, das eine Speicherzelle unter den N ausgewählten Speicherzellen entsprechend dem Adreßsignal festlegt, die dem Datenschreiben unterworfen wird, wenn der erste Modus aktiv ist,
ein Sperrmittel (199a), das vom Umschaltsignal abhängig ist, zum Sperren des Schreibens durch das Schreibmittel, und
ein zusätzliches Schreibmittel (192b), das vom Umschaltsignal und dem Blockauswahlsignal abhängig ist, zum Schreiben von Schreibdaten vom zusätzlichen Eingabepuffer in eine Speicherzelle, die vom Blockauswahlsignal festgelegt wird.
16. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 15, gekennzeichnet durch
einen zusätzlichen Eingabeknoten (271a), der zusätzlich zum Dateneingabeknoten gebildet ist,
einen zusätzlichen Eingabepuffer (270e), der entsprechend dem zusätzlichen Eingabeknoten gebildet ist, zum Erzeugen interner Schreibdaten aus den Daten am zusätzlichen Eingabeknoten,
ein Mittel (200; 200e) zum Erzeugen eines zusätzlichen Umschaltsignals (Ψ1), das einen dritten Modus (Modus A), in dem das Datenschreiben unter Verwendung des zusätzlichen Eingabeknotens und des zusätzlichen Eingabepuffers ausgeführt wird, und eines vierten Modus (Modus B, Modus C), in dem das Datenschreiben unter Verwendung der Dateneingabeknoten ausgeführt wird, angibt,
ein Blockauswahlmittel (210) zum Dekodieren des Adreßsignals zum Erzeugen eines Blockauswahlsignals, das eine Speicherzelle unter den ausgewählten N Speicherzellen festlegt, das einem Schreiben interner Schreibdaten vom zusätzlichen Eingabepuffer unterworfen wird, wenn das zusätzliche Umschaltsignal den dritten Modus anzeigt,
ein Sperrmittel (199a) zum Sperren des Schreibens durch das Schreibmittel, wenn das zusätzliche Umschaltsignal den dritten Modus anzeigt,
ein Mittel (212) zum Übertragen des Blockauswahlsignals anstelle des Spaltenauswahl-Bestimmungssignals zum Umschaltmittel (220), wenn das zusätzliche Umschaltsignal den zweiten Modus anzeigt, und
ein zusätzliches Schreibmittel (192b) zum Schreiben eines Schreibwerts vom zusätzlichen Eingabepuffer in eine Speicherzelle, die vom Blockauswahlsignal festgelegt wird, wenn das zusätzliche Umschaltsignal den dritten Modus anzeigt.
17. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß das Blockauswahlmittel (210) ein Blockauswahl-Dekodermittel (211) zum Dekodieren eines Adreßsignals, um ein Dekodiersignal (/ϕ0 bis /ϕ3) zu erzeugen, das eine Speicherzelle unter den ausgewählten N Speicherzellen entsprechend dem Dekodierergebnis angibt, die einem Datenschreiben unterworfen wird, wenn das zusätzliche Umschaltsignal (Ψ1) den dritten Modus angibt, und zum Annehmen eines Ausgangszustands hoher Impedanz, wenn das zusätzliche Umschaltsignal den vierten Modus angibt, und ein Blockauswahlsignal-Erzeugungsmittel (212) zum Erzeugen des Blockauswahlsignals entsprechend dem Dekodiersignal, wenn das Umschaltsignal (Ψ2) den dritten Modus angibt, und zum Erzeugen des Blockauswahlsignals entsprechend dem Spaltenauswahl- Bestimmungssignal, wenn das Umschaltsignal den zweiten Modus angibt, aufweist.
18. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß das Spaltenauswahl-Bestimmungssignal (/CAS0 bis /CAS3) ein Abtastsignal aufweist, das den Verriegelungszeitpunkt eines Spaltenadreßsignals angibt.
19. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß die Datenzugriffsknoten einen Dateneingabe/Ausgabeknoten aufweisen, an den externe Schreibdaten und externe Ausgabedaten übertragen werden.
20. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß das Zugriffsmittel (240, 250, 260, 270, 190) sowohl eine Schreibschaltung (260, 270, 190, 192a, 192b) zum Schreiben von Daten in eine ausgewählte Speicherzelle als auch eine Datenleseschaltung (190, 240, 250; 230, 240, 250, 190) zum Lesen von Daten aus einer ausgewählten Speicherzelle aufweist.
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