ITMI932712A1 - Dispositivo di memoria a semiconduttore con disposizione di bit di dati di ingresso / uscita cambiabile - Google Patents

Dispositivo di memoria a semiconduttore con disposizione di bit di dati di ingresso / uscita cambiabile Download PDF

Info

Publication number
ITMI932712A1
ITMI932712A1 IT002712A ITMI932712A ITMI932712A1 IT MI932712 A1 ITMI932712 A1 IT MI932712A1 IT 002712 A IT002712 A IT 002712A IT MI932712 A ITMI932712 A IT MI932712A IT MI932712 A1 ITMI932712 A1 IT MI932712A1
Authority
IT
Italy
Prior art keywords
signal
data
output
mode
signals
Prior art date
Application number
IT002712A
Other languages
English (en)
Inventor
Takahiko Fukiage
Yoshinori Inoue
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of ITMI932712A0 publication Critical patent/ITMI932712A0/it
Publication of ITMI932712A1 publication Critical patent/ITMI932712A1/it
Application granted granted Critical
Publication of IT1265428B1 publication Critical patent/IT1265428B1/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

DESCRIZIONE
La presente invenzione si riferisce a dispositivi di memoria a semiconduttore, pi? in particolare, ad una struttura per ingresso ed uscita di dati in un dispositivo di memoria a semiconduttore di tipo dinamico avente una pluralit? di piedini di ingresso/uscita di dati.
La Fig. 1 mostra una struttura di un sistema generale di elaborazione di dati. Facendo riferimento alla Fig. 1 un sistema di elaborazione di dati include un processore di dati 900 di, per esempio, una CPU (Unit? di Elaborazione Centrale), una DRAM (Memoria Dinamica di Accesso Casuale) 920 come un dispositivo di memoria esterno ed un'unit? di controllo di DRAM 910 per controllare l'accesso dal processore di dati 900 alla DRAM 920.
L'unit? di controllo 910 di DRAM include un multiplatore di indirizzo 912 per raultiplare un segnale di indirizzo fornito dal processore di dati 900 su un bus 921a di indirizzo in un segnale di indirizzo di riga ed in un segnale di indirizzo di colonna e per fornire gli stessi alla DRAM 920 tramite un bus 921b di indirizzo, una memoria temporanea di dati 914 per eseguire la memorizzazione temporanea di trasferimento di dati tra il processore di dati 900 e la DRAM 920 ed un elemento di comando di controllo 916 per generare e fornire alla DRAM 920 tramite un bus 923b di controllo un segnale di controllo richiesto per comandare la DRAM secondo un segnale di controllo fornito dal processore di dati 900 su un bus di controllo 923a. La memoria temporanea di dati 914 esegue la trasmissione/ricezione di dati con il processore di dati 900 tramite un bus di dati 922a ed esegue la trasmissione/ricezione di dati con la DRAM 920 tramite un bus di dati 922b.
L'elemento di comando di controllo 916 fornisce un segnale di attesa alla CPU 900 tramite il bus di controllo 923a quando la DRAM 920 non ? accessibile a causa della realizzazione di, per esempio, un'operazione automatica di rinfresco.
La Fig. 2 mostra schematicamente una struttura di una DRAM convenzionale usata come la DRAM 920 della Fig. 1. Nella Fig. 2 ? mostrata una struttura di una DRAM di 4M-bit con quattro terminali di ingresso/uscita di dati (a cui si fa riferimento da qui in poi come a "piedino 10").
Facendo riferimento alla Fig. 2 una DRAM di 4M-bit include una matrice 57 a celle di memoria avente una pluralit? di celle di memoria di tipo dinamico 57a disposte in una matrice di 1024 (= 2^?) righe x 4096 (= 2^?2 u) colonne. Nella matrice 57 a celle di memoria, viene fornita una linea di parola WL corrispondente ad ogni riga di celle di memoria. Una coppia di linee di bit BL e /BL viene disposta corrispondentemente ad una colonna di celle di memoria 57a.
La DRAM di 4M-bit include inoltre una memoria temporanea 52 di indirizzo di riga per ricevere un segnale di indirizzo esterno Ai (i = 0-9) per generare segnali di indirizzo di riga complementari RAi e /RAi, un decodificatore 53 di riga per decodificare segnali di indirizzo RAi e /RAi dalla memoria temporanea 52 di indirizzo di riga per selezionare una corrispondente linea di parola nella matrice 57 a celle di memoria, un gruppo 58 di amplificatore di rilevamento avente un amplificatore di rilevamento.
SA fornito corrispondentemente ad ogni colonna (ogni coppia di linee di bit) di matrici 57 a celle di memoria per rilevare ed amplificare dati di una cella di memoria collegata ad una linea di parola selezionata dal decodificatore di riga 53, una memoria temporanea 55 di indirizzo di colonna per ricevere un segnale di indirizzo applicato esternamente Ai per generare segnali di indirizzo di colonna complementari CAi e /CAi, un decodificatore di colonna 56 per decodificare un predeterminato bit di segnale di indirizzo proveniente dalla memoria temporanea 55 di indirizzo di colonna per selezionare una corrispondente colonna nella matrice 57 a celle di memoria ed un circuito di controllo IO 59 per selezionare una colonna secondo un predeterminato bit di segnale di indirizzo di colonna proveniente dalla memoria temporanea 55 di indirizzo di colonna tra le colonne selezionate dal decodificatore di colonna 56 e per eseguire la ricezione/trasmissione di dati con la colonna selezionata.
Il decodificatore di colonna 56 riceve bit di segnale di indirizzo di colonna CA2-CA9 e /CA2-/CA9 provenienti dalla memoria temporanea 55 di indirizzo di colonna. Poich? vi sono 4096 colonne nella matrice 57 a celle di memoria il decodificatore di colonna 56 seleziona una coppia di linee di bit fornita corrispondentemente a 16 colonne nella matrice 57 a celle di memoria tramite un segnale di indirizzo di colonna di 8 bit.
Il circuito di controllo 59 seleziona inoltre 4 colonne tra le 16 colonne selezionate dal decodificatore di colonna 56 secondo bit di segnale di indirizzo di colonna CAO, /CAO, CA1, e /CA1 provenienti dalla memoria temporanea 55 di indirizzo di colonna. Il circuito di controllo I/O 59 trasmette dati di scrittura interni DIO0-DIO3 alle 4 colonne selezionate quando viene attivato un segnale di controllo di scrittura WD proveniente da un circuito 63 di generazione di segnale di controllo di scrittura che verr? descritto in seguito.
La DRAM include inoltre un circuito di ingresso 64 per l'ingresso di dati, un circuito di uscita 61 per fornire dati, un circuito 63 di generazione di segnale di controllo di scrittura per controllare l'ingresso/uscita di dati ed una memoria temporanea /RAS 51 ed una memoria temporanea /CAS 54 per controllare il circuita 63 di generazione di segnale di controllo di scrittura e funzionamento interno di questa DRAM.
La memoria temporanea /RAS 51 riceve un segnale di comando o riferimento di indirizzo di riga applicato esternamente ext/CAS per fornire un segnale di comando di indirizzo di riga interno /RAS. Il segnale /RAS di comando di indirizzo di riga interno viene usato per attivare il circuito associato con la selezione di riga all'interno della DRAM. Nella Fig. 2 il segnale /RAS di comando di indirizzo di riga interno ? indicato come essere applicato solo alla memoria temporanea di indirizzo di riga 52. La memoria temporanea di indirizzo di riga 52 risponde all'attivazione del segnale /RAS di comando di indirizzo di riga interno per agganciare un segnale di indirizzo esterno Ai e per fornire segnali di indirizzo di riga RAi e /RAi.
La memoria temporanea /CAS 54 riceve un segnale ext/CAS di comando di indirizzo di colonna esterno per generare un segnale /CAS di indirizzo di colonna interno. Il segnale /CAS di comando di indirizzo di colonna interno fornisce l'aggancio e la temporizzazione di generazione di un segnale di indirizzo di colonna nella memoria temporanea 55 di indirizzo di colonna e controlla anche l'operazione di ingresso ed uscita di dati.
Il circuito 60 ?i generazione di segnale di controllo di uscita riceve un segnale /CAS di comando di indirizzo di colonna interno dalla memoria temporanea /CAS 54 ed un segnale di applicazione di uscita applicato esternamente /0E per generare un segnale OD di controllo di uscita quando entrambi questi due segnali raggiungono uno stato attivato di un livello basso. Il segnalo OD di controllo di uscita raggiunge un livello alto al momento dell'attivazione.
Il circuito 63 di generazione di segnale di controllo di scrittura riceve un segnale /CAS di comando di indirizzo di colonna dalla memoria temporanea /CAS 54 ed un segnale /WE di applicazione di scrittura applicato esternamente per generare e fornire al circuito di controllo I/O 59 un segnale WD di controllo di scrittura avente una larghezza di impulso costante quando entrambi i due segnali raggiungono uno stato attivato di un livello basso. Il segnale WD di controllo di scrittura raggiunge un livello alto al momento dell'attivazione.
Il circuito di uscita 61 include memorie temporanee di uscita 61a-61d attivate in risposta ad un segnale di controllo di uscita OD proveniente dal circuito 60 di generazione di segnale di controllo di uscita per fornire a piedini IO 62a-62d dati DQ0-DQ3 di logiche rispettivamente corrispondenti a dati di uscita interni D00-D03 di 4 bit forniti dal circuito di controllo I/O 59.
Il circuito di ingresso 64 include memorie temporanee di ingresso 64a-64d per ricevere in corrispondenza di piedini IO 62a-62d dati di scrittura esterni DQ0-DQ3 per fornire in parallelo dati di scrittura interni DI0-DI3 di logiche corrispondenti a questi dati di scrittura esterni al circuito di controllo I/O 59. Poi, verr? descritta l'operazione della DRAM di 4M-bit della Fig. 2.
Innanzitutto, verr? descritta un'operazione di lettura di dati con riferimento al diagramma di forma d'onda di funzionamento della Fig. 3.
Un segnale di indirizzo Ai (i=0-9) corrispondente ad un indirizzo di riga viene fornito da una sorgente esterna. Al tempo t1 quando un segnale ext/RAS di comando di indirizzo di riga esterno cade in un livello basso di uno stato attivato, un segnale /RAS di comando di indirizzo di riga interno fornito dalla memoria temporanea /RAS 51 raggiunge uno stato attivato d? un livello basso. In risposta al segnale /RAS di comando di indirizzo di riga interno di uno stato attivato, la memoria temporanea di indirizzo di riga 52 aggancia un segnale di indirizzo Ai per fornire segnali di indirizzo di riga RAi e /RAi.
Il decodificatore di riga 53 decodifica segnali di indirizzo di riga RAi e /RAi dalla memoria temporanea 52 di indirizzo di riga per selezionare una linea di parola corrispondente ad un indirizzo di riga nella matrice 57 a celle di memoria secondo il risultato decodificato. I dati della matrice a celle di memoria collegati alla linea di parola selezionata WL vengono letti su una linea di bit corrispondente. Poi, l'amplificatore di rilevamento SA nel gruppo 58 di amplificatore di rilevamento viene attivato, per cui il potenziale di una corrispondente coppia di linea di bit viene amplificato in modo differenziale.
In parallelo a questa operazione di selezione di riga e di rilevamento, il segnale di abilitazione di uscita /OE fornito al circuito 60 di generazione di segnale di controllo di uscita raggiunge un livello basso di uno stato attivato al tempo t2. A questo punto, il segnale /CAS di comando di indirizzo di colonna interno non ? attivato, cosicch? il segnale di controllo di uscita OD fornito dal circuito 60 di generazione di segnale di controllo di uscita mantiene un livello basso di uno stato disattivato.
Viene applicato un segnale di indirizzo Ai (i=0-9) corrispondente ad un indirizzo Y (indirizzo di colonna). Poi, un segnale di comando di indirizzo di colonna esterno ext/CAS cade ad un livello basso di uno stato attivato al tempo t3. In risposta, il segnale /CAS di comando di indirizzo di colonna interno generato dalla memoria temporanea /CAS 54 raggiunge un livello basso di uno stato attivato. In risposta ad un segnale /CAS di comando di indirizzo di colonna interno di uno stato attivato, la memoria temporanea 55 di indirizzo di colonna aggancia un segnale di indirizzo Ai per fornire segnali di indirizzo di colonna CAi e /CAi. Il decodificatore di colonna 56 decodifica i bit di segnale di indirizzo di colonna CA2, /CA2 - CA), /CA9 per selezionare 16 coppie di linee di bit nella matrice 57 a celle di memoria.
I dati delle 16 coppie di linee di bit selezionate dal decodificatore di colonna 56 vengono forniti al circuito di controllo I/O 59, per cui i dati di 16 bit vengono amplificati da un preamplificatore non mostrato.
II circuito di controllo I/O 59 seleziona inoltre 4 bit tra gli stati di 16 bit amplificati dal preamplificatore secondo le logiche di bit di segnali di indirizzo di colonna CAO, /CAO, CAI, e CA1 provenienti dalla memoria temporanea 55 di indirizzo di colonna. I dati di 4 bit vengono amplificati da un amplificatore principale nel circuito di controllo I/O 59 per essere trasmessi,a memorie temporanee di uscita 61a-61d nel circuito di uscita 61 come dati di uscita interni D0-D03.
Il circuito 60 di generazione di segnale di controllo di uscita innalza il segnale di controllo di uscita OD ad un livello alto di uno stato attivato quando il segnale /CAS di comando di indirizzo di colonna interno diventa attivato al tempo t3. In risposta, vengono abilitate memorie temporanee di uscita 61a-61d nel circuito di uscita 61, per cui dati DO0-DO3 trasmessi dal circuito di controllo I/O 59 vengono memorizzati temporaneamente e forniti in parallelo a piedini IO 62a?62d come dati DQ0-DQ3.
Un'operazione di scrittura di dati verr? descritta in seguito con riferimento alla Fig. 4. Dati di scrittura DQ0-DQ3 vengono forniti a piedini I/O 62a-62d. Memorie temporanee di ingresso 64a-64d nel circuito d'ingresso 64 forniscono al circuito 59 di controllo I/O dati interni DI0-DI3 di logiche corrispondenti a dati di scrittura DQ-DQ3 applicati a piedini IO 62a-62d.
Qui, un segnale di indirizzo Ai (i=0-9) corrispondente ad un indirizzo X (indirizzo di riga) viene fornito da una sorgente esterna. Quando il segnale ext/RAS di comando di indirizzo di riga interno raggiunge un livello basso di uno stato attivato al tempo t1, la memoria temporanea di indirizzo di riga 52 aggancia un segnale di indirizzo Ai per fornire segnali di indirizzo di riga interni RAi e /RAi. Secondo segnali di indirizzo di riga RAi e /RAi, una corrispondente linea di parola nella matrice 57 a celle di memoria viene selezionata dal decodificatore di riga 5.
Al tempo t2, il segnale di abilitazione di scrittura /WE raggiunge uno stato attivato di un livello basso. Qui, il segnale WD di controllo di scrittura fornito dal circuito 63 di generazione di segnale di controllo di scrittura mantiene il livello basso di uno stato disattivato dato che il segnale /CAS di comando di indirizzo di colonna interno non ? ancora attivato.
Viene applicato un segnale di indirizzo Ai (i=0-9) corrispondente ad un indirizzo Y (indirizzo di colonna). Poi, al tempo t3, un segnale ext/CAS di comando di indirizzo di colonna esterno cade ad un livello baso di uno stato attivato. In risposta, il segnale /CAS di comando di indirizzo di colonna interno fornito dalla memoria temporanea /CAS 54 raggiunge un livello basso di uno stato attivato. La memoria temporanea 55 di indirizza di colonna aggancia il segnale di indirizzo Ai per fornire segnali di indirizzo di colonna CAi e /CAi. Il decodificatore 56 decodifica segnali di indirizzo di colonna CA2, /CA2-CA9, /CA9 per selezionare 16 coppie di linee di bit nella matrice 57 a celle di memoria, per cui queste 16 coppie di linee di bit sono collegate al circuito di controllo I/O 59.
Al tempo t3 quando il segnale /CAS di comando di indirizzo di colonna raggiunge uno stato attivato, il segnale WD di controllo di scrittura fornito dal circuito 63 di generazione di segnale di controllo di scrittura sale ad un livello alto di uno stato attivato per un tempo predeterminato. In risposta a questo segnale WD di controllo di scrittura di uno stato attivato, il circuito di controllo I/O 59 decodifica segnali di indirizzo di colonna CAO, /CAO, CA1, e CA1 provenienti dalla memoria temporanea 55 di indirizzo di colonna per trasmettere rispettivamente dati di scrittura DI0-DI3 forniti da memorie temporanee di ingresso 64a-64d a 4 coppie di linee di bit tra le 16 coppie di linee di bit.
Quando il segnale ext/RAS di comando di indirizzo di riga sale ad un livello alto, ed un segnale /CAS di comando di indirizzo di colonna esterno sale ad un livello alto al tempo t4, viene completato un ciclo di memoria.
Come descritto sopra, segnali /RAS e /CAS devono essere abbassati ad un livello basso di uno stato attivato per accedere ad una DRAM. Quando un segnale ext/RAS di comando di indirizzo di riga esterno raggiunge una volta uno stato disattivato di un livello alto, il segnale ext/RAS di comando di indirizzo di riga esterno non pu? essere abbassato ad un livello basso fino al trascorrere di un periodo di tempo chiamato un tempo tRAS di precarica di RAS. Questo serve per precaricare in modo affidabile il potenziale di una linea di bit o simile ad un potenziale predeterminato. Quindi, vi ? un problema che non si pu? accedere ad una DRAM a velocit? elevata.
Una considerazione possibile per implementare un sistema di memoria a velocit? elevata ? di fornire in parallelo una pluralit? di DRAM per ridurre il tempo di accesso efficacemente accedendo sequenzialmente a queste pluralit? di DRAM.
La Fig. 5 mostra una forma di realizzazione di una tale struttura di sistemi di memoria. Facendo riferimento alla Fig. 5, un sistema di memoria include una memoria #A925a ed una memoria //B925b fornite in parallelo con un bus di dati 922. Un processore 926 ? collegato al bus di dati 922. Il processore 926 non ? limitato ad una CPU e pu? essere un processore di dati quale un DSP (Processore di segnale digitale). Un indirizzo viene applicato a memorie #A925a e //B925b in comune tramite un bus di indirizzo 921. In modo similare, un segnale /RAS che definisce un ciclo di memoria viene pure applicato. Segnali ?RW1 e $RW2 di controllo di ingresso/uscita separati vengono forniti alla memoria #A925a ed alla memoria #B925b, rispettivamente. Segnali /RAS, ?RW1 e ?RW2 vengono trasmessi su un bus di controllo 923. Segnali ??\?1 e ?RW2 di controllo di ingresso/uscita corrispondono a combinazioni rispettive di segnali /RAS, /WE e /OE.
Quando segnali ?RW1 e ?RW2 raggiungono un livello basso di uno stato attivato, viene permesso l'ingresso/uscita di dati rispetto alla memoria #A925a ed alla memoria #B925b. Il funzionamento del sistema di memoria della Fig. 5 verr? descritto in seguito con riferimento ad un diagramma di forma d'onda di funzionamento mostrato nella Fig. 6.
Con il segnale /RAS che raggiunge uno stato attivato di un livello basso e memorie #/A925a e #B925b che raggiungono uno stato operazionale, viene eseguita un'operazione di selezione di riga interna. Poi, il segnale ?RW1 di controllo di ingresso/uscita viene abbassato ad un livello basso di uno stato attivato e si accede alla memoria #A925a per eseguire l'immissione oppure l'emissione di dati DQA. Il segnale ?RW1 di controllo di ingresso/uscita viene reso ad uno stato disattivato di un livello alto, in modo simultaneo alla caduta del segnale ?RW2 di controllo di ingresso/uscita ad uno stato attivato di un livello basso. Poi, viene eseguita l'immissione/emissione di dati con riferimento alla memoria #B925b.
Dati di memoria #A925a e dati di memoria #B925b appariranno in modo continuo sul bus di dati 922 cosicch? l'ingresso/uscita di dati pu? essere eseguito a velocit? elevata senza essere influenzato da un tempo di precarica di RAS.
Nella struttura mostrata nella Figura 5, la commutazione di un segnale /CAS di comando di indirizzo di colonna come in un'operazione di modalit? di pagina non ? richiesta e l'accesso pu? essere eseguito pi? rapidamente che in una modalit? di pagina. Nella modalit? di pagina, un segnale /CAS di comando di indirizzo di colonna viene commutato mentre il segnale /RAS di comando di indirizzo di riga mantiene un livello basso di uno stato attivato come ? mostrato nella Fig. 7. In risposta al segnale /RAS che raggiunge uno stato attivato, un segnale di indirizzo di riga viene agganciato per selezionare una riga nella matrice DRAM. In risposta alla transizione di segnale /CAS ad uno stato attivato, viene prelevato un segnale di indirizzo di colonna per eseguire un'operazione di selezione di colonna in una matrice DRAM. Poich? un segnale di indirizzo di colonna differente viene prelevato per ogni commutazione di segnale /CAS, viene eseguita la lettura o scrittura di dati di una cella di memoria corrispondente ad ogni indirizzo di memoria. La Fig. 7 mostra un esempio in cui viene eseguita la lettura di dati. In una tale modalit? di pagina, vi ? un tempo di accesso di CAS di tCAS che inizia dalla caduta del segnale /CAS fino all'uscita di un dato valido.
Poich? segnali di controllo di ingresso/uscita ?WR1 e ?WR2 includono un segnale /CAS nel sistema di memoria della Fig. 5, esiste tempo di accesso di CAS per ognuna delle memorie #A e //B. Tuttavia, la commutazione del segnale /CAS di comando di indirizzo di colonna pu? essere esclusa in modo efficace per eliminare il tempo di transizione del segnale CAS ad un livello alto, avendo come risultato accesso a velocit? elevata.
In un sistema di memoria, viene fornito un circuito di rivelamento di errore per assicurare affidabilit? di dati. Un bit di parit? viene generalmente usato per rivelamento di errore. Un bit "0" oppure "1" viene aggiunto cosicch? il numero di "1" nei dati diventa un numero pari od un numero dispari. Questo bit addizionale viene chiamato un bit di parit?.
La Figura 8 mostra schematicamente una struttura di un sistema di memoria includente funzionalit? di controllo di errore. Facendo riferimento alla Fig. 8, un sistema di memoria include una memoria di dati 930 per memorizzare dati, una memoria 932 di bit di parit? per memorizzare un bit di parit? corrispondente ad ogni dato memorizzato nella memoria di dati 930 ed un circuito 934 di controllo di parit? per generare un bit di parit? ed eseguire il rivelamento di errore. Un segnale di indirizzo e un segnale di controllo vengono applicati alla memoria di dati 930 ed alla memoria 932 di bit di parit? tramite un bus di indirizzo 933 ed un bus di controllo 935.
La memoria di dati.930 esegue trasmissione/ricezione di dati con il bus di dati 931. La Fig. 8 mostra una forma di realizzazione in cui il bus di dati 931 ha una larghezza di 8 bit. I dati generalmente hanno un byte come unit? minima ed un bit di parit? viene aggiunto ad un dato di 8 bit.
Nell'operazione di scrittura di dati, il circuito 934 di controllo di parit? genera un bit di bit di parit? dai dati di 8 bit sul bus di dati 931 per scrivere gli stessi nella memoria 932 di bit di parit?. Durante la lettura di dati, il circuito 934 di controllo di parit? riceve dati di 8 bit dalla memoria di dati 930 letti sul bus di dati 931 ed un bit di parit? letto dalla memoria 932 di bit di parit? per determinare se il numero di "1" inclusi nei bit di dati e nel bit di parit? ? un numero pari (oppure un numero dispari). Viene generato un indicatore di errore secondo questa determinazione per indicare se un bit di errore ? incluso nei bit di dati. Il funzionamento del circuito 934 di controllo di parit? verr? descritto brevemente con riferimento alle Fig. 9 e 10.
Il funzionamento del circuito di controllo di parit? nella scrittura di dati verr? descritto con riferimento alla Fig. 9. In generale, un segnale /WE di abilitazione di scrittura viene abbassato ad uno stato attivato di un livello basso prima del segnale /CAS di comando di indirizzo di colonna (ciclo di scrittura anteriore). In risposta al segnale /WE di abilitazione di scrittura (applicato tramite il bus di controllo 935), Il circuito 934 di controllo di parit? preleva i dati di scrittura sul bus di dati 931 per generare un bit di parit? PB. Quando il segnale /CAS di comando di indirizzo di colonna raggiunge uno stato attivato di un livello basso, dati di scrittura D e bit di parit? PB vengono scritti nella memoria di dati 930 e nella memoria 932 di bit di parit?, rispettivamente.
L'operazione di lettura di dati verr? descritta con riferimento alla Fig. 10. In seguito all'attivazione del segnale /CAS ad un livello basso, bit Q di dati proveniente dalla memoria 930 e bit di parit? PB proveniente dalla memoria 932 di bit di parit? raggiungono uno stato stabilito dopo un intervallo di tempo predeterminato. Utilizzando questi bit di dati dello stato valido, il circuito 934 di controllo di parit? conteggia il numero di "0" (oppure "1") inclusi al suo interno per determinare se un bit di errore ? incluso nel bit di dati Q secondo il.risultato conteggiato. Quando il segnale /CAS raggiunge uno stato disattivato di un livello alto, viene deciso un indicatore di errore dal circuito 934 di controllo di parit?.
Utilizzando il circuito 934 di controllo di parit? sopra descritto, un errore in un bit di dati pu? essere controllato per formare un sistema di memoria di alta affidabilit?.
La Fig. 11 mostra una struttura specifica di un sistema di memoria includente funzionalit? convenzionale di controllo di parit?. Facendo riferimento alla Fig. 11, il sistema di memoria include primo e secondo gruppo di memoria 10 e 30 collegati in parallelo ad un bus di dati 20 di una larghezza di 16 bit.
Il primo gruppo di memoria 10 include due sotto-gruppi di memoria 12 e 13. Il secondo gruppo di memoria 30 include due sotto-gruppi di memoria 32 e 33.
Il sotto-gruppo 12 di memoria include DRAM 12a e 12b di 4M-bit, ognuna includente quattro piedini 1011. Il sotto-gruppo 13 di memoria include DRAM 13a e 13e di 4M-bit, ognuna includente quattro piedini 10 11. Ogni piedino IO 11 di DRAM 12a e 12b di sotto-gruppo di memoria 12 ? collegato a bus di controllo 20a e 20b di una larghezza di quattro bit. Piedini IO 11c e 11d di DRAM 13a e 13b sono collegati a bus di controllo 20c e 20d, rispettivamente, di una larghezza di quattro bit.
Il sotto-gruppo di memoria 32 include DRAM 32a e 32b di 4M-bit aventi quattro piedini 1031a e 31b, rispettivamente. Il sotto-gruppo 33 di memoria include DRAM 33a e 33b di 4M-bit aventi quattro piedini IO 31c e 31d, rispettivamente. Piedini 1031a, 31b, 31c e 31d sono collegati a bus di controllo 20a, 20b, 20c, e 20c?, rispettivamente.
Il segnale /WE di abilitazione di scrittura, il segnale /0E di abilitazione di uscita, il segnale ext/RAS di comando di indirizzo di riga esterno ed un segnale di indirizzo sono forniti in comune a DRAM 12a, 12b, 13a, 13b, 32a, 32b, 33a e 33b. Il segnale ext/CASO di comando di indirizzo di colonna esterno viene applicato a DRAM 12a e 12b del sotto-gruppo 12 di memoria. Il segnale ext/CAS1 di indirizzo di colonna esterno viene applicato a DRAM 13a e 13b di sotto-gruppo 13 di memoria. Il segnale ext/CAS2 di comando di indirizzo di colonna esterni viene applicato a DRAM 32a e 32b di sotto-gruppo 32 di memoria. Il segnale ext/CAS3 di comando di indirizzo di colonna esterno viene applicato a DRAM 33a e 33b di 4M-bit di sotto-gruppo 33 di memoria.
Secondo la struttura sopra descritta, il controllo di ingresso/uscita di dati pu? essere eseguito nelle unit? di sotto?gruppi di memoria cio? nelle unit? di 8 bit.
Il sistema di memoria include inoltre una memoria 40 di bit di parit? avente DRAM 42a, 42b, 42c e 42d di 1M-bit fornite corrispondentemente a sotto-gruppi di memoria 12, 13, 32 e 33. Le DRAM 42a-42d di 1M?bit includono rispettivamente uno dei piedini IO 41a-41d. Nella Fig. 11, un circuito di controllo di parit? per generare un bit di parit? ed eseguire il controllo di parit? viene indicato semplicemente da blocchi 43a, 43b, 43c e 43d. Un segnale di controllo similare a quello fornito al sotto-gruppo di memoria corrispondente viene applicato a circuiti di controllo di parit? 43a e 43d. Nell'interesse della semplificazione, questo percorso di segnale ed il percorso di ingresso/uscita di dati non vengono mostrati.
Un segnale di controllo similare a quello applicato ad un corrispondente sotto-gruppo di memoria viene fornito ad ognuna delle DRAM 42a, 42b, 42c e 42d di 1M-bit. L'operazione verr? descritta brevemente in seguito. Innanzitutto, verr? descritta l'operazione di fornitura di dati di 16 bit dal gruppo di memoria 10. Qui, il segnale ext/RAS di comando di indirizzo di riga esterno raggiunge uno stato attivato di un livello basso. Quindi, DRAM 12a, 12b, 13a, 13b, 32a, 32b, 33a e 33b di 4M-bit agganciano un segnale di indirizzo applicato come un segnale di indirizzo di riga. In modo similare, nella memoria 40 di bit di parit?, DRAM 42a-42d di 1M-bit agganciano un segnale di indirizzo di riga.
Poi, segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna forniti al primo gruppo 10 di memoria raggiungono lo stato attivato e DRAM 12a, 12b, 13a, 13b nel gruppo di memoria 10 agganciano un segnale di indirizzo come un segnale di indirizzo di colonna. Nel secondo gruppo 30 di memoria, segnali ext/CAS2 e ext/CAS3 di comando di indirizzo di colonna esterni mantengono entrambi lo stato disattivato di un livello alto. Quindi, sebbene DRAM di 4M-bit nel secondo gruppo 30 di memoria eseguano un'operazione di selezione di colonna, viene mantenuta un'uscita di stato di impedenza elevata dato che non viene generato un segnale di controllo di uscita come ? mostrato nella Fig. 2.
Quando il segnale di abilitazione di uscita /OE raggiunge uno stato attivato con livello basso, vengono forniti dati di 16 bit sul bus di dati 20 dal primo gruppo 10 di memoria tramite piedini 1011a-11d. In modo simultaneo, un bit di parit? viene fornito da DRAM di 1M-bit 42a e 42b nel circuito 40 di parit?. Circuiti 43a e 43b di prova di parit? controllano se il numero di "1" nei dati otto bit ? un numero pari (oppure un numero dispari) sulla base del bit di parit? fornito dalle DRAM di 1M-bit 42a e 42b e dei dati forniti da sotto-gruppi 12 e 13 di memoria. Viene fissato un indicatore di errore secondo questo risultato di controllo.
Successivamente, verr? descritta in seguito l'operazione di scrittura di dati di 16 bit nel gruppo 16 di memoria. Similare alla lettura di dati, un segnale ext/RAS di comando di indirizzo di riga e segnali ext/CASO e ext/CASl di comando di indirizzo di colonna esterni vengono applicati al gruppo 10 di memoria. Segnali ext/CAS2 e ext/CAS3 di comando di indirizzo di colonna esterni mantengono il livello alto di uno stato di livello alto per il gruppo 30 di memoria. Come risultato, viene proibita la scrittura di dati al gruppo 30 di memoria.
Quando il segnale /WE di abilitazione di scrittura e segnali ext/CASO e ext/CASl di comando di indirizzo di colonna esterni raggiungono entrambi uno stato attivato di un livello basso, dati di 16 bit sul bus di dati 20 vengono scritti in DRAM di 4M-bit 12a, 12b, 13a e 13b nel gruppo 10 di memoria. In parallelo a questa operazione di scrittura, i circuiti 943a e 943b di controllo di parit? rispondono al segnale /WE di abilitazione di scrittura per generare un bit di parit? "1" oppure "0" secondo il numero di "1" inclusi nei dati applicati sul bus di dati 20. Nel circuito 40 di memoria, DRAM di 1M-bit 42a e 42b entrambe raggiungono uno stato di scrittura e bit di parit? generati da circuiti 943a e 943b di controllo di parit? vengono scritti tramite piedini IO 41a e 41b.
L'operazione di lettura e scrittura di dati in riferimento ad un gruppo 30 di memoria ? similare a quella del primo gruppo 10 di memoria. In questo caso, l'ingresso/uscita di dati viene proibito nel gruppo 10 di memoria, cio? segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna esterni raggiungono entrambi uno stato disattivato di un livello alto. Circuiti 943c e 943d di controllo di parit? eseguono il controllo di parit? al momento della scrittura di un bit di parit? e della lettura di dati in riferimento a DRAM di 1M?bit 42c e 42d.
Nel sistema di memoria della Fig. 11, vengono usate quattro DRAM di una organizzazione x1 per memorizzazione di bit di parit?. Le quattro DRAM 42a-42d vengono attivate in modo simultaneo dal segnale ext/RAS di comando di indirizzo di colonna esterno ed eseguono un'operazione correlata alla selezione di riga. Tuttavia, l'ingresso/uscita di un bit di parit? viene effettivamente eseguito solo dalle due DRAM e viene sprecata potenza. Inoltre, poich? vengono usate quattro DRAM, la complessit? di circuito della memoria 40 di bit di parit? viene aumentata per divenire una strozzatura nel processo di produzione di memoria nel livello piccolo.
Un approccio di utilizzo di una DRAM di 4M-bit (DRAM di 1M x 4-bit) in una memoria 40 di bit di parit? ? considerato come ? mostrato nella Fig. 12 risolvere il problema sopra descritto.
Facendo riferimento alla Fig. 12, una memoria 40 di bit di parit? include una DRAM 43 di 4M-bit. La DRAM 43 di 4M-bit ha una struttura similare ad una DRAM di 4M-bit utilizzata in gruppi di memorie 10 e 30 per memorizzazione di bit di dati. La memoria 40 di bit di parit? include inoltre un circuito 44 NAND a quattro ingressi per ricevere segnali di comando di indirizzo di colonna esterni ext/CASO, ext/CAS1, ext/CAS2 e ext/CAS3 ed un circuito invertitore 45 per invertire un'uscita di un circuito NAND 44. Un segnale ext/CAS di comando di indirizzo di colonna esterno corrispondente alla DRAM 43 di 4M-bit viene generato dal circuito invertitore 45.
Le strutture di gruppi di memorie 10 e 30 sono similari a quelle mostrate nella Fig. 11. Nella Fig. 12, il circuito di controllo di parit? non ? mostrato specificatamente nell'interesse della semplificazione. Il circuito NAND 44 fornisce un segnale di un livello alto quando il segnale ext/CASk (k=0-3) di comando di indirizzo di colonna esterno raggiunge uno stato attivato di un livello basso ed il segnale ext/CAS di comando di indirizzo di colonna generato dal circuito invertitore 45 raggiunge uno stato attivato di un livello basso.
La memoria 43 di bit di parit? ha una struttura mostrata nella Fig. 2. Quando il segnale ext/CAS di comando di indirizzo di colonna fornito dal circuito invertitore 45 raggiunge lo stato attivato di un livello basso, vengono eseguite la lettura di dati a piedini IO 41a-41d e la scrittura di dati applicati a piedini IO 41a-41d a celle di memoria selezionate. In questo caso, si verificher? il seguente problema.
Nell'interesse della semplificazione della spiegazione si assume che venga fornito un circuito di controllo di parit? per ogni sotto-gruppo di memoria come ? mostrato nella Fig. 13. In modo pi? specifico, circuiti 943a-943d di controllo di parit? vengono forniti per sotto-gruppi di memoria 12, 13, 32 e 33, rispettivamente. Sotto-gruppi di memoria 12 e 32 condividono un bus di dati 20A di otto bit e sottogruppi di memoria 13 e 33 condividono bus 20B di dati di otto bit. Una porta logica 46 mostrata nella Fig. 13 include il circuito NAND 44 ed un circuito invertitore 45 mostrati nella Fig. 12.
Viene considerato il caso in cui devono essere scritti dati nei sotto-gruppi 12 e 13 di memoria. Qui, viene inibita la scrittura di dati ai sotto-gruppi 32 e 33 di memoria. Circuiti 943a e 943d di controllo di parit? eseguono un'operazione di generazione di bit di parit? in risposta ad un segnale di abilitazione di scrittura /WE. Qui, circuiti 943a e 943c di controllo di parit? generano un bit di parit? dai dati sul bus di dati di otto bit 20a e circuiti 943b e 943d di controllo di parit? generano un bit di parit? dai dati di otto bit sul bus 20B di dati di otto bit. I bit di parit? generati da circuiti 943a-943d di controllo di parit? vengono ottenuti in risposta alla caduta del segnale ext/CASi di comando di indirizzo di colonna esterno ad un livello basso. I bit di parit? generati da circuiti 943a-943d di controllo di parit? vengono scritti in parallelo alla memoria 43 di bit di parit?.
Qui, i bit di parit? generati da circuiti 943c e 943d di controllo di parit? sono bit di parit? irrilevanti di dati scritti in sotto-gruppi 32 e 33 di memoria. Quindi, vi ? un problema che viene scritto un bit di parit? errato nella memoria 43 di bit di parit?. Similare ad una DRAM, quando le uscite di circuiti 943a-943d di controllo di parit? raggiungono uno stato stabilito da uno stato di impedenza in risposta alla caduta del segnale ext/CASi di comando di indirizzo di colonna esterno, le uscite di circuiti 943c e 943d di controllo di parit? raggiungono uno stato di impedenza elevata. Quindi, dati incerti di uno stato di impedenza alta verranno scritti nella memoria 43 di bit di parit?. In modo similare, viene scritto un dato di bit di parit? errato.
Verr? successivamente descritta l'operazione di lettura di dati. Viene considerato un caso in cui vengono letti dati di sotto-gruppi 12 e 13 di memoria. Qui, bit di parit? di quattro bit vengono applicati dalla memoria 43 di bit di parit? a circuiti 943a-943d di controllo di parit?. Circuiti 943a e 943b di controllo di parit? eseguono il controllo di errore di un bit di parit? secondo i dati emessi dai sotto-gruppi 12 e 13 di memoria ed il bit di parit? fornito dalla memoria 43 di bit di parit?. In questo caso, pu? essere eseguito il controllo di errore corretto. Il controllo di parit? tramite circuiti 943c e 943d di controllo di parit? non ? richiesto. Questo significa che bit di parit? vengono forniti dalla memoria 43 di bit di parit?. (Tutte le memorie temporanee del circuito di uscita mostrato nella Fig. 2 funzionano in parallelo). Quindi, vi ? un problema di incremento nel consumo di potenza nella memoria 43 di bit di parit?.
Quando viene fornito un circuito di controllo di parit? per ogni bus di dati di otto bit al posto della struttura della Figura 13 ed il collegamento tra un circuito di controllo di parit? ed un bus di dati viene commutato secondo un segnale ext/CASk (k=0-3) di comando di indirizzo di colonna esterno, i piedini IO della memoria 43 di bit di parit? raggiungono uno stato di impedenza alta nella scrittura di dati a sotto-gruppi di memoria deselezionati, ottenendo come risultato il fatto che vengono scritti dati incerti. Nella lettura di dati, bit di parit? non richiesti verranno forniti su linee di segnale che raggiungono uno stato di impedenza alta dai piedini IO corrispondenti al sotto-gruppo di memoria deselezionato. Quindi, si verificher? il problema sopra descritto nell'uno o nell'altro caso.
Alla luce di quanto detto in precedenza lo scopo della presente invenzione ? quello di fornire un dispositivo di memoria a semiconduttore di basso consumo di potenza ed in cui il bit di parit? errato non venga scritto ad esso.
Un altro scopo della presente invenzione ? quello di fornire un dispositivo di memoria a semiconduttore che pu? controllare l'immissione di dati per ogni piedino IO.
Un dispositivo di memoria a semiconduttore secondo la presente invenzione include N nodi di accesso di dati, un circuito di generazione di segnale di designazione di selezione di colonna per generare un segnale di designazione di selezione di colonna corrispondente ad ogni nodo di accesso di dati ed un circuito di selezione per selezionare simultaneamente N celle di memoria da una matrice di celle di memoria secondo un segnale di indirizzo. Queste N celle di memoria selezionate corrispondono ad ognuno dei N nodi accesso di dati.
Il dispositivo di memoria a semiconduttore secondo la presente invenzione include inoltre un circuito sensibile ad un segnale di identificazione di nodo indicante se un nodo di accesso di dati ? valido/non valido ed almeno un segnale di designazione di selezione di colonna per eseguire la lettura o scrittura di dati accedendo ad una cella di memoria tra le N celle di memoria selezionate corrispondente ad un nodo di accesso di dati con un segnale di identificazione di nodo indicante uno stato valido.
Secondo un segnale di designazione di colonna, cio? un segnale di comando di indirizzo di colonna, l'ingresso/uscita di dati pu? essere comandato in modo individuale. Quindi, possono essere impedite scrittura ed emissione non richieste di dati.
Gli scopi, caratteristiche, aspetti e vantaggi precedenti ed altri della presente invenzione diventeranno pi? evidenti dalla seguente descri zione dettagliata della presente invenzione quando considerata in unione con i disegni acclusi.
La Fig. 1 mostra una struttura generale di un sistema di elaborazione di dati.
La Fig. 2 mostra schematicamente una struttura di una DRAM convenzionale di 4M-bit.
La Fig. 3 ? un diagramma di forma d'onda di segnale che mostra un'operazione di lettura di dati della DRAM della Fig. 2.
La Fig. 4 ? un diagramma di forma d'onda di segnale che mostra un'operazione di scrittura di dati della DRAM della Fig. 2.
La Fig. 5 mostra schematicamente la struttura di un sistema di elaborazione di dati che utilizza una pluralit? di memorie.
La Fig. 6 ? un diagramma di forma d'onda di segnale che mostra il funzionamento del sistema di memoria della Fig. 5.
La Fig. 7 ? un diagramma di forma d'onda di segnale che mostra un'operazione di modalit? di pagina di una DRAM convenzionale.
La Fig. 8 mostra una struttura di un sistema di memoria includente funzionalit? di controllo di parit?.
La Fig. 9 ? un diagramma di forma d'onda di segnale che mostra l'operazione di scrittura del circuito di controllo di parit? della Fig. 8.
La Fig. 10 ? un diagramma di forma d'onda di segnale che mostra l'operazione di lettura di dati del circuito di controllo di parit? della Fig. 8.
La Fig. 11 mostra una struttura di un sistema di memoria convenzionale con una funzione di controllo di parit?.
La Fig. 12 ? una modifica del sistema di memoria della Fig. 11.
La Fig. 13 ? un diagramma per descrivere i problemi del sistema di memoria della Fig. 12.
La Fig. 14 ? uno schema a blocchi che mostra l'intera struttura di una DRAM secondo una prima forma di realizzazione della presente invenzione.
Le Figg. 15-20 sono diagrammi di forma d'onda di segnale che mostrano il funzionamento della DRAM della Fig. 14.
Le Figg. 21A-21C sono diagrammi che mostrano la struttura del circuito di generazione del segnale di commutazione della Fig. 14.
La Fig. 22 mostra una modifica del circuito di generazione del segnale di commutazione della Fig. 14.
La Fig. 23 mostra un'altra modifica del circuito di generazione del segnale di commutazione della Fig. 14.
La Fig. 24A mostra una struttura del decodificatore di selezione di blocco della Fig. 14.
La Fig. 24B elenca le logiche di ingresso/uscita del decodificatore di selezione di blocco della Fig. 24A.
La Fig. 25 mostra una struttura del circuito di generazione di segnale di selezi?ne della Fig. 14.
La Fig. 26 mostra una struttura del circuito di commutazione della Fig. 14.
La Fig. 27 ? uno schema a blocchi che mostra in modo schematico una struttura del circuito di controllo I/O della Fig. 14.
La Fig. 28 mostra un circuito di un circuito di controllo di scrittura x4 della Fig. 27.
La Fig. 29 mostra una struttura di un circuito di scrittura x1 della Fig. 27.
La Fig. 30 mostra una struttura di un circuito di selezione della Fig. 27.
La Fig. 31 mostra una struttura del circuito di controllo di uscita della Fig. 14.
La Fig. 32 mostra una struttura del circuito di generazione di segnale di controllo di uscita della Fig. 14.
La Fig. 33 mostra una struttura del circuito di uscita della Fig. 14. La Fig. 34 mostra una struttura del circuito di generazione di segnale di controllo della Fig. 14.
La Fig. 35 mostra una struttura della memoria temporanea /CAS della Fig. 14.
La Fig. 36 mostra una struttura di una porzione di generazione di segnale di comando di indirizzo di colonna della memoria temporanea di indirizzo di colonna della Fig. 14.
La Fig. 37 mostra una struttura di DRAM secondo una seconda forma di realizzazione della presente invenzione.
Le Figg. 38-41 sono diagrammi di forma d'onda di segnali che mostrano l'operazione della DRAM della Fig. 37.
Le Figg. 42A e 42B sono diagrammi che mostrano la struttura del circuito di generazione di segnale di commutazione della Fig. 37.
La Fig. 43 mostra una struttura del circuito di commutazione della Fig. 37.
La Fig. 44 mostra una struttura del circuito di controllo I/O della Fig. 37.
La Fig. 45 mostra una struttura di una DRAM secondo una terza forma di realizzazione della presente invenzione.
Le Figg. 46-49 sono diagrammi di forma d'onda di segnali che mostrano l'operazione di una DRAM della Fig. 45.
La Fig. 50 mostra una struttura del circuito di controllo I/O della Fig. 45.
La Fig. 51 mostra una struttura del circuito di generazione di segnale di controllo di uscita della Fig. 45.
La Fig. 52 mostra una struttura di un circuito di uscita della Fig. 45. DESCRIZIONE DELLE FORME DI REALIZZAZIONE PREFERITE
[Forma di Realizzazione 1]
Struttura Complessiva
La Fig. 14 mostra una struttura della struttura complessiva di un dispositivo di memoria a semiconduttore secondo una prima forma di realizzazione della presente invenzione.
Facendo riferimento alla Fig. 14, viene mostrata una DRAM avente quattro piedini IO 255a-255d ed un piedino 271a di ingresso di dati che possono realizzare selettivamente un'organizzazione di x1 bit ed un'organizzazione di x4 bit.
Facendo riferimento alla Fig. 14, una DRAM include una matrice 170 a celle di memoria avente una pluralit? di celle di memoria di tipo dinamico 170a disposte in una matrice, una memoria temporanea 120 di indirizzo di riga per ricevere un segnale di indirizzo esterno Aj (j=0-n) per generare segnali di indirizzo di riga interni RAj, /RAj, un decodificatore di riga 130 per decodificare segnali di indirizzo di riga interni RAj e /RAj dalla memoria temporanea 120 di indirizzo di riga per selezionare una riga corrispondente (linea di parola WL) nella matrice 170 a celle di memoria, un gruppo 180 di amplificatore di rilevamento di una pluralit? di amplificatori di rilevamento, ognuno fornito corrispondentemente ad ogni colonna (coppia di linee di bit BL, /BL) di matrice 170 a celle di memoria per amplificare differenzialmente il potenziale di segnale su una colonna corrispondente, una memoria temporanea 150 di indirizzo di colonna per ricevere una segnale di indirizzo esterno Aj per generare segnali di indirizzo di colonna interni CAj e /CAj ed un decodificatore di colonna 160 per decodificare segnali di indirizzo di colonna interni da CA2 a CAn-1 e da /CA2 a /CAn-1 provenienti da memorie temporanee di indirizzo di colonna 150 per fissare 16 colonne (16 coppie di linee di bit) nella matrice 170 a celle di memoria ad uno stato selezionato in modo simultaneo per collegare colonne selezionate al circuito 190 di controllo I/O:
La DRAM include inoltre un circuito di ingresso 270 per eseguire l'ingresso di dati ed un circuito di uscita 250 per eseguire l'uscita di dati. Il circuito di ingresso 270 include una memoria temporanea d'ingresso 270e fornita corrispondentemente ad un nodo 271a di ingresso di dati e memorie temporanee 270a-270d di ingresso fornite corrispondentemente a nodi 10255a-255d, rispettivamente. Il circuito di uscita 250 include memorie temporanee di uscita 251a-251d fornite corrispondentemente a nodi 10 255a-255d, rispettivamente.
La DRAM include inoltre una memoria temporanea /RAS 110 per ricevere un segnale di comando di indirizzo di riga esterno ext/RAS per generare un segnale /RAS di comando di indirizzo di riga interno, un circuito 140 di memoria temporanea /CAS per ricevere un segnale ext/CASk (k=0-3) di comando di indirizzo di colonna applicato esternamente per generare un segnale /CASk di comando di indirizzo di colonna interno, un circuito 200 di generazione di segnale di commutazione per generare segnali ? e che determinano la modalit? operazionale (disposizione di piedino IO e simile) di questa DRAM, uri circuito 210 di selezione di blocco per generare un circuito di selezione di blocco per selezionare un blocco (4 coppie di linee di bit) tra le sedici coppie di linee di bit selezionate simultaneamente dal decodificatore di colonna 160 secondo un primo segnale di commutazione 1 proveniente dal circuito 200 di generazione di segnale di commutazione, un segnale /CASk di comando di indirizzo di colonna interno proveniente da una memoria temporanea /CAS e segnali di indirizzo RAn, /RAn, CAn, /CAn provenienti da memorie temporanee 120 e 150 di indirizzo di riga e di colonna, un circuito di commutazione 220 per generare segnali AD0-AD3 di selezione di piedino di generazione per designare un nodo che pu? essere utilizzato tra nodi IO 255a-255d secondo un secondo segnale di commutazione ?2 proveniente dal circuito 200 di generazione di segnale di commutazione ed un segnale di blocco proveniente dal circuito 210 di selezione di blocco, un circuito 260 di generazione di segnale di controllo di scrittura per generare un segnale WE di controllo di scrittura secondo un secondo segnale di commutazione ?2 proveniente dal circuito 200 di generazione di segnale di commutazione ed un segnale /CASk di comando di indirizzo di colonna interno proveniente dal circuito 140 di memoria temporanea CAS, un circuito 240 di generazione di segnale di controllo di uscita per generare un segnale OD di controllo di uscita secondo un segnale /CASk di comando di indirizzo di colonna interno proveniente dal circuito 140 di memoria temporanea /CAS ed un segnale /OE di abilitazione di uscita applicato esternamente ed un circuito 230 di controllo di uscita per trasmettere a memorie temporanee di uscita 251a-251d dati letti dal circuito 190 di controllo I/O secondo un segnale di selezione di blocco proveniente dal circuito 210 di selezione di blocco ed un primo segnale di commutazione ^1 proveniente dal circuito 200 di generazione di segnale di commutazione.
Allo scopo di comandare in modo indipendente memorie temporanee di uscita 251a-251d nel circuito di uscita 250, il circuito 140 di memoria temporale /CAS include quattro memorie temporanee /CAS 141, 142, 143 e 144 per ricevere quattro segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni, rispettivamente. Segnali /CAS0-/CAS3 di comando di indirizzo di colonna interni vengono generati da memorie temporanee 141-144 /CAS rispettivamente.
Come verr? descritto in dettaglio in seguito, il circuito 200 di generazione di segnale di commutazione genera primi e secondi segnali di commutazione ?1 e ?2 fissati tramite collegamento a fili e simile per definire la struttura di ingresso e di uscita di questa DRAM. La DRAM pu? operare in tre modalit? di funzionamento di modalit? A, modalit? B e modalit? C.
La modalit? A ? una modalit? di funzionamento in cui viene utilizzato un segnale ext/CASO di comando di indirizzo di colonna esterno e l'ingresso ed uscita di un bit di dati vengono eseguite tramite un piedino IO. La modalit? B ? una modalit? di funzionamento in cui viene usato solo un segnale ext/CASO di comando di indirizzo di colonna esterno e l'ingresso e l'uscita di dati di quattro bit vengono eseguite in parallelo tramite quattro nodi IO 251a?251d.
La Modalit? C ? una modalit? di funzionamento in cui l'ingresso e l'uscita di dati vengono eseguite individualmente per nodi I/O 255a-255d utilizzando quattro segnali di comando di indirizzo di colonna esterni ext/CAS0-ext/CAS3.
Nella modalit? A, il primo e secondo segnale di commutazione ?1 e ?2 vengono fissati ad un livello basso e ad un livello alto, rispettivamente. Nella Modalit? B il primo e secondo segnale di commutazione ?1 e ?2 vengono fissati ad un livello alto. Nella Modalit? C, il primo e secondo segnale di commutazione ?1 e ?2vengono fissati ad un livello alto e ad un livello basso rispettivamente.
Il circuito 210 di selezione di blocco include un decodificatore 211 di selezione di blocco attivato in risposta ad un primo segnale di commutazione ?1 proveniente dal circuito 200 di generazione di segnale di commutazione per decodificare segnali di indirizzo interni RAn, /RAn, CAn e /CAn ed un circuito 212 di generazione di segnale di selezione di blocco per generare segnali di selezione di blocco di colonna BS0-BS3 secondo segnali di comando di indirizzo di colonna interni /CAS0-/CAS3 provenienti dal circuito 140 di memoria temporanea /CAS, primo e secondo segnale di commutazione ?1 e ?2 e segnali di decodifica /?0-/?3 provenienti dal decodificatore 211 di selezione di blocco.
Quando il primo segnale di commutazione ?1 reaggiunge un livello alto ed indica un'organizzazione di x4 bit (modalit? B e modalit? C), il decodificatore 211 di selezione di blocco fissa segnali di decodifica /?0-/?3 ad uno stato di impedenza elevata. Quando il primo segnale di commutazione ? 1 raggiunge un livello basso indicante modalit? A di un'organizzazione di x1 bit, i segnali di indirizzo applicati vengono decodificati per fissare uno dei quattro segnali di decodifica /?0-/?3 ad un livello basso.
Il circuito 212 di generazione di segnale di selezione di blocco attiva i segnali BS0-BS3 di selezione di blocco secondo segnali di comando di indirizzo di colonna interno /CAS0-/CAS3 quando il primo e secondo segnale di commutazione ?1 e ?2 raggiungono un livello alto ed un livello basso di modalit? C. Il circuito 212 di generazione di segnale di selezione di blocco attiva tutti i segnali BS0-BS3 di selezione di blocco quando il primo segnale di commutazione ?1 ed il secondo segnale di commutazione ?2 raggiungono entrambi un livello alto indicante la modalit? B. Quando il primo segnale di commutazione ?1 raggiunge un livello basso ed il secondo segnale di commutazione ?2 raggiunge un livello alto, viene attivato uno dei segnali BS0-BS3 di selezione di blocco secondo segnali di decodifica /?0-/?3 provenienti dal decodificatore 211 di selezione di blocco.
Il circuito 220 di commutazione fornisce ad un nodo di uscita corrispondente 231a-231d dati di uscita DO0-DO3 provenienti dal circuito 190 di controllo I/O corrispondenti ad un segnale di selezione di blocco attivato tra i segnali BS0-BS3 di selezione di blocco quando il secondo segnale di commutazione ?2 raggiunge un livello alto (quando nella modalit? A o modalit? B). Il circuito di controllo di uscita 230 seleziona uno di dati D00D03 secondo segnali di selezione di blocco BS0-BS3 e fornisce i dati selezionati al nodo di uscita 231a corrispondente al segnale BSO di selezione di blocco quando il primo segnale di commutazione Vi.raggiunge un livello basso indicante modalit? A. I nodi di uscita 231a-231d del circuito 230 di controllo di uscita sono collegati alla porzione di ingresso di memorie temporanee di uscita 251a-251d, rispettivamente.
Il circuito 240 di generazione di segnale di controllo di uscita attiva un segnale di controllo di uscita OD ad un livello alto quando un segnale /OE di abilitazione di uscita raggiunge uno stato attivato di un livello basso ed almeno uno dei segnali /CAS0-/CAS3 di comando di indirizzo di colonna interno raggiunge uno stato attivato di un livello basso.
Segnali AD0-AD3 di selezione di piedino di selezione IO provenienti dal circuito 220 di commutazione vengono forniti a memorie temporanee di uscita 251a-251d incluse nel circuito di uscita 250. Segnali AD0-AD3 di selezione di piedino IO provenienti dal circuito 220 di commutazione fissano tutti i segnali AD0-AD3 di selezione di piedino 10 ad uno stato attivato quando il secondo segnale di commutazione ? 2 raggiunge un livello alto e deve essere usato solo un segnale /CASO di comando di indirizzo di colonna. Quando il secondo segnale di commutazione ?2 raggiunge un livello basso ed indica che devono essere usati quattro segnali /CAS0-CAS3 di comando di indirizzo di colonna, vengono generati segnali AD0-AD3 di selezione di piedino 10 corrispondenti ai segnali BS0-BS3 di selezione di blocco, rispettivamente.
Memorie temporanee di uscita 251a?251d vengono fissate ad uno stato di alta impedenza di uscita quando segnali AD0-AD3 di selezione di piedino IO raggiungono un livello basso di uno stato disattivato.
Quando un secondo segnale di commutazione ?2 raggiunge un livello basso indicante modalit? C, il circuito 260 di generazione di segnale di controllo di scrittura risponde ad un segnale di abilitazione di scrittura /WE e ad un segnale CASk di comando di indirizzo di controllo entrambi raggiungenti uno stato attivato per innalzare il segnale di controllo di scrittura WD ad un livello alto di uno stato attivato. Quando il secondo segnale di commutazione ?2 raggiunge un livello alto ed indica modalit? A o B che utilizza solo un segnale /CASk di comando di indirizzo di colonna, il segnale WD di controllo di scrittura raggiunge uno stato attivato di un livello alto per un predeterminato periodo di tempo secondo l'attivazione del segnale /WE di abilitazione di scrittura e del segnale /CASk di comando di indirizzo di colonna interno.
La memoria temporanea d'ingresso 270e nel circuito di ingresso 270 ? collegata ad un piedino d'ingresso tramite il nodo 271a di ingresso di dati quando nella modalit? A di un'organizzazione di x1 bit. Nella modalit? B o C di un'organizzazione di x4 bit, la memoria temporanea 270e non ? collegata a questo piedino di ingresso di dati e viene fissata ad uno stato flottante di ingresso.
Poi, il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CAO, CA1, /CAO e /CA1 provenienti dalla memoria temporanea 150 di indirizzo di colonna secondo il primo segnale di commutazione ?1, segnali AD0-AD3 di selezione di piedino IO e segnali BS0-BS3 di selezione di blocco per eseguire l ' immisione/emissione di dati nell'unit? di x1 bit o x4 bit. L'operazione verr? descritta brevemente qui di seguito.
(A) Modalit? A: Vengono usati un segnale /CAS, un piedino d'ingresso di dati ed un piedino di uscita di dati.
Nella modalit? A, solo la memoria temporanea di uscita 251a ? collegata ad un piedino di uscita tramite un nodo 255a di uscita di dati. Memorie temporanee di uscita 251b-251d hanno nodi IO 255b-255d scollegati dai piedini IO. Inoltre, un piedino d'ingresso ? collegato alla memoria temporanea d'ingresso 270e tramite il nodo 271a di ingresso di dati. Quindi, il nodo di dati 255a viene usato solo per l'uscita di dati. Inoltre, viene usato solo il segnale ext/CASO di comando di indirizzo di colonna esterno. In questo caso, nel gruppo 140 di memoria temporanea /CAS, memorie temporanee /CAS 142-144 sono scollegate da terminali a piedino esterni e segnali di comando di indirizzo di colonna interni /CASI, /CAS2 e /CAS3 sono fissi ad un livello alto di uno stato disattivato.
Nel circuito 200 di generazione di segnale di commutazione, il primo segnale di commutazione ? 1 viene fissato ad un livello basso ed il secondo segnale di commutazione ?2 viene fissato ad un livello alto. Innanzitutto, verr? descritta un'operazione di lettura di dati con riferimento al diagramma di forma d'onda della Fig. 15.
Quando il segnale ext/RAS di comando di indirizzo di riga esterno sale ad un livello basso, il segnale /RAS di comando di indirizzo di riga interno proveniente dalla memoria temporanea /RAS 110 raggiunge uno stato attivato di un livello basso. La memoria temporanea 120 di indirizzo di riga preleva segnali AO-An di indirizzo esterni come un segnale di indirizzo di riga (indirizzo X) per generare segnali di indirizzo di riga interni RAO, /RAO-Ran. /RAn. Il decodificatore di riga 130 decodifica segnali di comando di indirizzo di riga interni RAO, da /RAO a RAn-1, /RAn-1 per fissare una corrispondente linea di parola WL ad uno stato selezionato nella matrice 170 a celle di memoria.
In parallelo all'operazione di selezione di riga nella matrice 170 a celle di memoria, il segnale /OE di abilitazione di uscita raggiunge uno stato attivato di livello basso al tempo t2. Poich? il segnale di comando di indirizzo di colonna ext/CASO raggiunge ancora un livello alto nello stato disattivato, il segnale OD di controllo generato dal circuito 240 di generazione di segnale di controllo di uscita mantiene uno stato disattivato di un livello basso.
Quando il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato attivato di un livello basso al tempo t3, segnali di indirizzo AO-An vengono prelevati ed agganciati dalla memoria temporanea 150 di indirizzo di colonna per generare segnali di indirizzo di colonna interni CAO, da /CAO a CAn, /CAn. Il decodificatore di colonna 160 decodifica segnali di indirizzo di colonna CA2, da /CA2 a CAn-1, /CAn-1 per selezionare sedici coppie di linee di bit. Qui, i dati di celle di memoria collegate alla linea selezionata nella matrice 170 di celle di memoria vengono rivelati da un amplificatore di rilevamento nel gruppo 180 di amplificatore di rilevamento per essere fissati ad uno stato agganciato. Dati sulle sedici coppie selezionate di linee di bit vengono trasmessi al circuito 190 di controllo I/O.
Dato che il secondo segnale di commutazione 2 raggiunge uno stato attivato di un livello alto, segnali AD0-AD3 di selezione di piedino IO di dati provenienti dal circuito 220 di commutazione raggiungono tutti il livello alto di uno stato attivato. Il circuito 190 di controllo ?/0'decodifica segnali di indirizzo di colonna CAO, /CAO, CAI e /CA1 per selezionare quattro coppie di bit dalle sedici coppie di linee di bit per fornire dati D00-DO3,
Dato che il primo ed il secondo segnale di commutazione ? 1 e?2 raggiungono il livello alto ed il livello basso, rispettivamente, il decodificatore 211 di selezione di blocco decodifica i segnali di indirizzo interni RAn, /RAri, CAn e /Can per fissare uno dei segnali di decodifica /?0-/?3 ad uno stato attivato secondo il risultato decodificato. Il circuito 212 di generazione di segnale di generazione fissa un segnale di selezione di blocco ad uno stato attivato corrispondente ad un segnale di decodifica attivato di segnali di decodifica /?0-/?3. I dati DO corrispondenti a questo segnale di selezione di blocco attivato, vengono applicati al circuito 230 di controllo di uscita tramite il circuito 190 di controllo I/O. Il circuito 230 di controllo di uscita trasmette i dati di un bit dal circuito 190 di controllo 1/0 al nodo di uscita 231a secondo il primo segnale di commutazione ?1.
Al tempo t3 il circuito 240 di generazione di segnale di controllo di uscita trascina il segnale OD di controllo di uscita ad uno stato attivato di un livello alto. La memoria temporanea di uscita 251a viene abilitata, per cui i dati applicati al suo nodo 231a vengono forniti al piedino 255a di uscita di dati. Sebbene memorie temporanee di uscita 251b-251d vengano pure abilitate, i dati non verranno emessi a piedini corrispondenti dato che i nodi IO di dati 255b-255d sono scollegati dai piedini 10.
Quando il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato disattivato di livello alto al tempo t4, il segnale OD di controllo di uscita raggiunge uno stato disattivato di un livello basso e la memoria temporanea di uscita 251a raggiunge uno stato disabilitato, avendo come risultato uno stato di impedenza elevata di uscita. Qui, il segnale /OE di abilitazione di uscita cambia anche ad un livello alto di uno stato disattivato.
Verr? descritta in seguito un'operazione di scrittura di dati con riferimento ad un diagramma di forma d'onda di operazione della Fig. 16.
Al tempo t1 quando il segnale ext/RAS di comando di indirizzo di riga esterno raggiunge un livello basso di uno stato attivato, i segnali AO-An di indirizzo applicati vengono prelevati dalla memoria temporanea 120 di indirizzo di riga per generare segnali interni di indirizzo di riga RAO, da /RAO a RAn, /Ran. Qui, dati Din vengono applicati al nodo di ingresso 271a e la memoria temporanea 270e di ingresso genera un dato di scrittura interno Din che viene fornito al circuito di controllo .1/0190. Al tempo t2 il segnale /WE di abilitazione di scrittura applicato al circuito 260 di generazione di segnale di controllo di scrittura raggiunge uno stato attivato di un livello basso. Il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato disattivato ed il segnale /CASO di comando di indirizzo di colonna interno raggiunge pure un livello alto di uno stato disattivato. Il segnale di controllo di scrittura /WD fornito dal circuito 260 di generazione di segnale di controllo di scrittura raggiunge uno stato disattivato di un livello basso.
Al tempo t1 e seguenti, un'operazione di selezione di linea di parola nella matrice 170 a celle di memoria viene eseguita dal decodificatore di riga 130 e l'operazione di rilevamento tramite il gruppo 180 di amplificatore di rilevamento viene eseguita, similare all'operazione al tempo della lettura di dati.
Vengono forniti segnali AO-An di indirizzo applicati esternamente corrispondenti ad un indirizzo di colonna (indirizzo Y), ed il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato attivato di un livello basso. Poi, sedici colonne, cio? celle di memoria di 16 bit vengono selezionate dal decodificatore 160 di colonna, similare all'operazione al tempo della lettura.
Il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CAO, /CAO, CA1, e /CAI per selezionare celle di memoria di quattro bit tra le celle di memoria di sedici bit, similare all'operazione della lettura di dati. Una cella di memoria di un bit viene selezionata dalla celle di memoria di quattro bit secondo segnali BS0-BS3 di selezione di blocco provenienti dal circuito 212 di generazione di segnale di selezione di blocco. In risposta all?attivazione del segnale /CASO di comando di indirizzo di colonna al tempo t3, viene generato un segnale WD di controllo di scrittura dal circuito 260 di generazione di segnale di controllo di scrittura che raggiunge un livello alto di uno stato attivato per un periodo di tempo predeterminato. Secondo questo segnale attivato di controllo di scrittura WD, il circuito di controllo I/O 190 scrive dati Din trasmessi dalla memoria temporanea d'ingresso 270e per il primo bit selezionato di cella di memoria.
(B) Modalit? B: vengono utilizzati un segnale di comando di indirizzo di colonna e quattro piedini IO.
Nell'operazione di modalit? B, primo e secondo segnale di commutazione ?1 e ?2 vengono fissati ad un livello alto. Il decodificatore 211 di selezione di blocco risponde ad un primo segnale di commutazione ?1 di un livello alto per fissare tutti i segnali di decodifica /?0-/?3 ad uno stato di impedenza elevata. In altre parole, al decodificatore 211 di selezione di blocco viene impedita un'operazione di decodifica. Il circuito 212 di generazione di segnale di selezione di blocco fissa tutti i segnali BS0-BS3 di selezione di blocco ad un livello alto di uno stato attivato dato che il primo ed il secondo segnale di selezione ?1 e ?2 sono entrambi alti. Come risultato, vengono selezionate celle di memoria di quattro bit nel circuito 190 di controllo I/O.
Poich? il secondo segnale di commutazione ?2 raggiunge un livello alto, i segnali AD0-AD3 di selezione di piedino IO provenienti dal circuito di commutazione 220 vengono fissati ad un livello alto di uno stato attivato.
Nel circuito di uscita 250, memorie temporanee di uscita 251a-251d vengono collegate a piedini IO tramite nodi IO 255a-255d. Nel circuito d'ingresso 270, memorie temporanee di ingresso 270a-270d vengono collegate a piedini IO tramite nodi IO 255a-255d. Il nodo 271a di ingresso di dati della memoria temporanea d'ingresso 270e ? scollegato dal piedino d'ingresso. Nel circuito 140 di memoria temporanea /CAS, un segnale ext/CASO di comando di indirizzo di colonna esterna viene applicato alla memoria temporanea /CAS 141. Le memorie temporanee /CAS 142-144 sono scollegate da terminali a piedino esterni, e segnali di comando di indirizzo di colonna interni /CAS1-/CAS3 sono fissi ad uno stato disattivato di un livello alto. Poich? l'ingresso/uscita di dati di quattro-bit devono essere eseguiti, un segnale di indirizzo An di un bit viene fissato ad uno stato di impedenza alta. L'operazione di ci? verr? descritta qui di seguito.
(i) Operazione di Lettura di Dati
Un'operazione di lettura di dati verr? descritta con riferimento al diagramma di forma d'onda di operazione della Fig. 17.
Quando il segnale ext/RAS di comando di indirizzo di riga esterno raggiunge uno stato attivato di un livello basso al tempo t1, la memoria temporanea 120 di indirizzo di riga preleva segnali di indirizzo A0-An-1 per generare segnali di indirizzo di riga interni RAO, da /RAO a RAn-1, /RAn-1. Il decodificatore di riga 130 decodifica segnali di indirizzo di riga interni RAO, da /RAO a RAn-1, /RAn-1 per selezionare una corrispondente linea di parola nella matrice 170 a celle di memoria. Poi, dati delle celle di memoria collegati alla linea di parola selezionata vengono letti su coppie di linee di bit, per cui i dati delle celle di memoria vengono rivelati ed amplificati dal gruppo 180 di amplificatore di rilevamento che deve essere agganciato.
Al tempo t2, il segnale /0E di abilitazione di uscita applicato al circuito 240 di generazione di segnale di controllo di uscita raggiunge uno stato attivato di un livello basso. Poich? il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato disattivato di un livello alto sotto questo stato, il segnale OD di controllo di uscita mantiene uno stato disattivato di livello basso.
Quando il segnale ext/CASO di comando di indirizzo di colonna esterno cade ad un livello basso al tempo t3, la memoria temporanea 150 di indirizzo di colonna preleva (aggancia) il segnale di indirizzo A0-An-1 e vengono forniti segnali di indirizzo di colonna CAO, da /CAO a /CAn-1, /CAn-1.
Nel decodificatore di colonna 160, segnali di indirizzo di colonna CA2, da /CA2 a CAn-1, /CAn-1 provenienti da memorie temporanee 150 di indirizzo di colonna vengono decodificati per selezionare sedici copie di linee di bit nella matrice 170 a celle di memoria. Dati sulle sedici linee di bit vengono trasmessi al circuito 190 di controllo I/O. Qui, segnali di selezione di blocco BS0-BS3 raggiungono tutti uno stato attivato e segnali AD0-AD3 di selezione di piedino IO raggiungono pure uno stato attivato. Sotto un tale stato, il circuito 190 di controllo I/O selezione a celle di memoria di quattro bit tra le celle di memoria selezionate di sedici bit secondo segnali di indirizzo di colonna CAO, /CAO, CA1 e /CA1 provenienti dalla memoria temporanea 150 di indirizzo di colonna per fornire dati dei quattro bit selezionati di celle di memoria al circuito 230 di controllo di uscita.
Poich? i segnali BS0-BS3 di selezione di blocco raggiungono tutti uno stato attivato ed il primo segnale di commutazione ?1 raggiunge un livello alto, il circuito 230 di controllo di uscita fornisce dati di quattro bit dal circuito 190 di controllo 1/0 a nodi di uscita 231a-231d e poi a memorie temporanee di uscita 251a-251d.
Quando il segnale ext/CASO di comando di indirizzo di colonna viene attivato per raggiungere un livello basso al tempo t3, il segnale OD di controllo di uscita proveniente dal circuito 240 di generazione di segnale di controllo di uscita viene attivato ad un livello alto. In risposta, vengono abilitate memorie temporanee di uscita 251a?251d, per cui dati di quattro bit provenienti dal circuito 230 di controllo di uscita vengono forniti a piedini IO tramite nodi IO 255a-255d.
Quando il segnale ext/CASO di comando di indirizzo di colonna raggiunge un livello alto di uno stato disattivato al tempo t4, il segnale OD di controllo di uscita raggiunge uno stato stato disattivato di un livello basso ed il segnale /OE di abilitazione di uscita raggiunge pure un livello alto di uno stato disattivato. Quindi, viene completata un'operazione di lettura di memoria.
(ii) Operazione di Scrittura di Dati
Un'operazione di scrittura di dati verr? descritta con riferimento alla Fig. 18. Similare alla lettura di dati, quando il segnale ext/RAS di comando di indirizzo di riga esterno viene attivato per raggiungere un livello basso al tempo t1, segnali di indirizzo di riga interni RAO, da /RAO a RAn-1, /Ran-1 provenienti dalla memoria temporanea 120 di indirizzo di riga vengono generati per selezionare una linea di parola nella matrice 170 a celle di memoria come un risultato di un decodificatore di riga 130 che esegue un'operazione di decodifica. Poi, vengono eseguiti il rivelamento di dati e l'amplificazione della riga selezionata di celle di memoria dal gruppo 180 di amplificatore di rilevamento che deve essere agganciato.
Al tempo t2, il segnale /WE di abilitazione di scrittura viene attivato per cadere ad un livello basso. Sotto questo stato, il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge uno stato disattivato di un livello alto ed il segnale WD di controllo di scrittura mantiene uno stato disattivato di livello basso.
Quando il segnale ext/CASO di comando di indirizzo di colonna esterno viene attivato per raggiungere un livello basso al tempo t3, il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura viene attivato per raggiungere un livello alto.
La memoria temporanea 165 di indirizzo di colonna genera segnali di indirizzo di colonna interni CAO-CAn?1 e /CA0-/CAn-1 da segnali di indirizzo esterni A0-An-1. Il decodificatore di colonna 160 decodifica segnali di indirizzo di colonna CA2, da /CA2 a CAn-1, /Can?1 per selezionare sedici bit di celle di memoria.
Il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CAO, /CAO, CA1 e /CA1 provenienti dalla memoria temporanea 150 di indirizzo di?colonna per selezionare celle di memoria di quattro bit dai sedici bit di memoria. 4 bit di dati di scrittura DI0-DI3 provenienti da memorie temporanee di ingresso 270a-270d sono gi? trasmessi al circuito 190 di controllo I/O. Il circuito 190 di controllo I/O scrive questi 4 bit di dati di scrittura DI0-DI3 nei 4 bit gi? selezionati di cella di memoria.
Quando il segnale di comando di indirizzo di colonna esterno ext/CASO raggiunge un livello alto al tempo t4, viene completata un'operazione di scrittura di dati.
(C) Modalit? C: vengono usati quattro segnali di comando di indirizzo di colonna e quattro piedini IO.
Nella modalit? C, memorie temporanee /CA 141-144 ricevono segnali di comando di indirizzo di colonna esterni ext/CAS0-est/CAS3, rispettivamente. Memorie temporanee di ingresso 270a-270d e memorie temporanee di uscita 251a-251d sono collegate a nodi IO 255a-255d. La memoria temporanea di ingresso 270e ? scollegata dal piedini 271a di ingresso di dati.
Nel circuito 200 di generazione di segnale di commutazione, il primo ed il secondo segnale di commutazione ?1 e ? 2 sono fissati ad un livello alto e ad un livello basso, rispettivamente. Sotto questo stato, il decodificatore 211 di selezione di blocco raggiunge uno stato di impedenza alta di uscita secondo un primo segnale di commutazione Vi di un livello alto. Vale a dire, segnali di decodifica /?0-/?3 vengono fissati ad uno stato di impedenza alta.
Poich? l'immissione/emissione di dati vengono eseguiti individualmente per nodi IO 255a-255d nella modalit? C, il circuito 212 di generazione di segnale di generazione di blocco fissa segnali di selezione di blocco BS0-BS3 ad uno stato attivato secondo segnali di comando di indirizzo di colonna /CAS0-/CAS3. Il circuito di commutazione 220 risponde ad un secondo segnale di commutazione ?2 di un livello basso per fissare segnali AD0-AD3 di selezione di piedino IO ad uno stato attivato secondo segnali BS0-BS3 di selezione di blocco. L'operazione verr? descritta qui di seguito.
(i) Operazione di lettura di Dati
Un'operazione di lettura di dati verr? descritta in seguito con riferimento al diagramma di forma d'onda di operazione della Fig. 19.
Verr? descritta un'operazione in cui segnali di comando di indirizzo di colonna esterni ext/CASO e ext/CAS1 vengono attivati.
Quando il segnale ext/RAS di comando di indirizzo di riga esterno viene attivato per essere abbassato ad un livello basso al tempo t1, il segnale di comando di indirizzo di riga /RAS proveniente dalla memoria temporanea /RAS 110 cade pure ad un livello basso. La memoria temporanea 120 di indirizzo di riga riceve segnali di indirizzo esterni da AO a An-1 (il segnale An viene fissato ad un'impedenza alta) per generare segnali di indirizzo di riga RAO, /RAO, /RAn-1, /Ran-1. Il decodificatore di riga 130 decodifica i segnali di indirizzo di riga applicati RAO, da /RAO a RAn-1, /RAn-1 per selezionare una corrispondente linea di parola nella matrice 170 a celle di memoria. Quando dati delle celle di memoria collegate alla linea di parola selezionata vengono letti a corrispondenti linee di bit, il gruppo 180 di amplificatore di rilevamento viene attivato per rivelare e amplificare i dati di una cella di memoria collegata alla linea di parola selezionata che deve essere agganciata.
Al tempo t2, il segnale /OE di abilitazione di uscita viene attivato ad un livello basso. Quindi, tutti i segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni sono ancora nello stato disattivato in corrispondenza ad un livello alto. Il segnale OD di controllo di uscita raggiunge uno stato disattivato di un livello basso e memorie temporanee di uscita 251a-251d raggiungono tutte uno stato di impedenza elevata di uscita. Segnali di indirizzo esterni A0-An-1 corrispondenti ad un indirizzo X (indirizzo di colonna) vengono applicati ed il segnale An di indirizzo esterno viene fissato ad uno stato di impedenza alta.
Quando almeno uno dei segnali ext/CAS0-ext/CAS3, di comando di indirizzo di colonna esterni, cio? segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna esterni vengono attivati ad un livello basso come ? mostrato nella Fig. 19 al tempo t3, segnali di comando di indirizzo di colonna interni /CASO e /CASI generati da memorie temporanee /CAS 141 e 142 che ricevono segnali ext/CASO e ext/CAS di comando di indirizzo di colonna esterni vengono attivati ad un livello basso.
In risposta all'attivazione di segnali /CASO e /CASI di comando di indirizzo di colonna interni, la memoria temporanea 150 di indirizzo di colonna aggancia segnali di indirizzo CASO a An-1 per fornire segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1. Il decodificatore di colonna 160 decodifica questi segnali di indirizzo di colonna CA2, da /CA2 a CAn-1, /Can-1 per selezionare celle di memoria di sedici bit tra celle di memoria collegate alla linea di parola selezionata nella matrice 170 a celle di memoria secondo il risultato decodificato. I dati dei sedici bit selezionati di celle di memoria vengono trasmessi al circuito 190 di controllo I/O.
Nel circuito 190 di controllo I/O, segnali di indirizzo di colonna CAO, /CAO, CA1, e /CA1 vengono decodificati per selezionare celle di memoria di quattro bit tra i sedici bit di celle di memoria secondo il risultato decodificato. Segnali BS0-BS3 di selezione di blocco generati dal circuito 212 di generazione di segnale di selezione di blocco vengono attivati secondo segnali di comando di indirizzo di colonna interni /CAS0-/CAS3. Quindi, vengono attivati segnali BS=-BS1 di selezione di blocco e vengono disattivati segnali BS2 e BS3 di selezione di blocco. Il circuito 190 di controllo 1/0 trasmette i dati dei quattro bit selezionati di celle di memoria al circuito 230 di controllo di uscita.
Il circuito 230 di controllo di uscita trasmette dati di due bit dal circuito 190 di controllo I/O a nodi di uscita 231a e 231b secondo segnali BS0-BS3 di selezione di blocco. Nodi di uscita 231c e 231d raggiungono uno stato di impedenza alta.
Secondo l'attivazione di segnali /CASO e /CASI di comando di indirizzo di colonna al tempo t3, il segnale OD di controllo di uscita proveniente dal circuito 240 di generazione di segnale di controllo di uscita viene attivato ad un livello alto. Come risultato, memorie temporanee di uscita 251a-251d raggiungono uno stato di abilitazione di uscita. Qui, segnali AD0-AD3 di selezione di piedino IO vengono attivati secondo segnali BS0-BS3 di selezione di blocco. Quindi, solo memorie temporanee di uscita 251a e 251b trasmettono simultaneamente i dati dal circuito di controllo di uscita 230 a nodi IO 255a e 255b, per cui memorie temporanee di uscita 251c e 251d mantengono uno stato di impedenza elevata di uscita.
(ii) Operazione di Scrittura di Dati
Nella scrittura di dati, primi dati di scrittura DQO e DQ1 vengono applicati a nodi IO 255a e 255b. I dati DQ2 e DQ3 applicati a nodi IO 255c e 255d raggiungono lo stato di impedenza elevata. Inoltre, vengono applicati segnali di indirizzo da A0 a An-1 corrispondenti ad un indirizzo X ed il segnale d'indirizzo An viene fissato ad uno stato di impedenza alta.
Facendo riferimento alla Fig. 20, quando il segnale ext/RAS di comando di indirizzo di riga esterno viene abbassato ad un livello basso al tempo t1, il segnale /RAS di comando di indirizzo di riga proveniente dalla memoria temporanea /RAS 110 viene abbassato ad un livello basso e viene attivata la memoria temporanea 120 di indirizzo di riga. La memoria temporanea 120 di indirizzo di riga aggancia segnali di indirizzo A0-An-1 per generare segnali di indirizzo di riga RAO, da /RAO a RAn-1, /RAn-1. Il decodificatore di riga 130 selezione una riga di celle di memoria nella matrice 170 a celle di memoria, per cui il gruppo 180 di amplificatore di rilevamento rivela, amplifica ed aggancia i dati di una riga selezionata di celle di memoria.
Al tempo t2, il segnale /WE di abilitazione di scrittura viene attivato per raggiungere un livello basso. La memoria temporanea di ingresso 270a-270d fornisce al circuito 190 di controllo I/O dati di scrittura interni DI0-DI3 corrispondenti a dati applicati a nodi IO 255a-255d. Tuttavia, tutti i segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni raggiungono un livello alto dello stato disattivato ed il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo in scrittura mantiene lo stato disattivato di un livello basso.
Quindi, il circuito 190 di controllo I/O non esegue ancora la scrittura di dati.
Quando i segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna esterni vengono attivati ad un livello basso al tempo t3, segnali di comando di indirizzo di colonna /CASO e /CASI provenienti dalle memorie temporanee /CAS 141 e 142 vengono attivati ad un livello basso. Segnali ext/CAS2 e ext/CAS3 di comando di indirizzo di colonna esterni mantengono un livello alto di uno stato disattivato e segnali /CAS2 e /CAS3 di comando di indirizzo di colonna raggiungono un livello alto di uno stato disattivato.
In risposta all'attivazione di segnali ext/CAS30 e ext/CAS1 di comando di indirizzo di colonna esterni al tempo t3, memorie temporanee di indirizzo di colonna 150 agganciano i segnali di indirizzo da A0 a An-1 gi? applicati (segnale An ad uno stato di impedenza elevata) per generare segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1. Il decodificatore di colonna 160 decodifica segnali di indirizzo di colonna CA2, da /CA2 a /CAn-1, /CAn-1 per selezionare celle di memoria di sedici bit.
Poich? il primo segnale di commutazione ?1 raggiunge un livello elevato, il circuito 190 di controllo I/O scrive dati di scrittura DI0-DI3 forniti da memorie temporanee di ingresso 270a-270d nelle celle di memoria di quattro bit tra le celle di memoria selezionate di sedici bit secondo segnali AD0-AD3 di selezione di piedino IO dal circuito di commutazione 220. Poich? segnali /CASO e /CASI di comando di indirizzo di colonna vendono attivati e vengono attivati segnali BSO e BS1 di selezione di blocco, segnali ADO e AD1 di selezione di piedino IO provenienti dal circuito 220 di commutazione vengono attivati e segnali AD2 e ?D3 di selezione di piedino 10 raggiungono uno stato disattivato di un livello basso. Quindi, il circuito 190 di controllo I/O scrive nei corrispondenti due bit di celle di memoria tra 4 bit i dati di scrittura DIO e DI1 forniti da memorie temporanee di ingresso 270a e 270b.
Il circuito 190 di controllo 1/0 raggiunge uno stato di impedenza elevata di uscita per i rimanenti due bit di celle di memoria, cosicch? non viene eseguita la scrittura di dati.
Poich? vengono utilizzati nella modalit? C una pluralit? di segnali ext/CASO ext/CAS3 di comando di indirizzo di colonna esterni, il segnale WD di controllo di scrittura generato dal circuito 260 di generazione di segnale di controllo di scrittura ha un periodo di tempo di attivazione similare a quello di segnali /CASO e /CASI di comando di indirizzo di colonna. Questo serve per assicurare l'esecuzione della scrittura di dati.
Quando segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna raggiungono un livello elevato al tempo t4, viene completata l'operazione di scrittura di dati. Il segnale WD di controllo di scrittura raggiunge uno stato disattivato di livello basso e dati di scrittura DQO e DQ1 ap- ' plicati a nodi IO 255a e 255b raggiungono uno stato di impedenza elevata.
Determinando una modalit? di operazione tramite un circuito 200 di generazione di segnale di commutazione come ? descritto sopra, l'immisione/emissione di dati possono essere eseguite per ogni piedino IO utilizzando quattro segnali ext/CAS0-ext/CA3 di comando di indirizzo di colonna esterni. Dato che i piedini IO che non richiedono uscite di dati possono essere fissati ad uno stato di impedenza elevata durante la lettura di dati, pu? essere ridotta la corrente consumata in una memoria temporanea di uscita. Inoltre, dati di piedini IO che non richiedono scrittura di dati e raggiungenti uno stato di impedenza elevata non verranno scritti in celle di memoria al momento della scrittura di dati, cosicch? pu? essere impedita la scrittura di bit di parit? errato.
Viene utilizzato solo un segnale ext/CASO di comando di indirizzo di colonna esterno dalla determinazione di una modalit? di operazione con il circuito 200 di generazione di segnale di commutazione ed un dispositivo che esegue l'immissione/emissione di dati di 1 bit e 4 bit pu? essere fabbricato con la stessa maschera. Quindi, un dispositivo di memoria a semiconduttore che pu? eseguire tre tipi di differente controllo di ingresso/uscita viene facilmente realizzato. La struttura specifica di ogni componente verr? descritta in seguito.
[Circuito di Generazione di Segnale di Commutazione]
Le Figg. 21A-21C mostrano la struttura e la modalit? di generazione di segnale del circuito di generazione di segnale di commutazione della Fig. 14. Facendo riferimento alle Figg. 21A-21C, un circuito 200 di generazione di segnale di commutazione include una piazzola 200a di alimentazione a cui viene applicato un potenziale di alimentazione esterno, piaz? zole 200b e 200f fornite adiacenti alla piazzola 200a di alimentazione, circuiti invertitori 200e e 200h forniti corrispondentemente a piazzole 200b e 200f e elementi resistori 200c e 200g di elevata resistenza collegati tra piazzole 200b e 200f ed il nodo 200d di potenza di massa.
Gli ingressi di circuiti invertitori 200e e 200h sono collegati a corrispondenti piazzole 200b e 200f. Gl elementi resistori 200c e 200g sono realizzati, per esempio, dalla resistenza di canale di un transistore MOS ed hanno una resistenza elevata pi? grande di 1Mo. Essi funzionano per abbassare i nodi di ingresso di circuiti invertitori 200e e 200h a livello di potenziale di massa. Primo e secondo segnale di commutazione ?1 e ? 2 vengono generati da circuiti invertitori 200e e 200h, rispettivamente.
Segnali di commutazione ?1 e ?2 di un livello desiderato vengono generati collegando selettivamente la piazzuola 200a di alimentazione con piazzuole 200b e 200f tramite un fili metallico sottile.
In seguito alla modalit? A di specifica, la piazzuola 200b ? collegata alla piazzuola 200a di alimentazione tramite un filo metallico sottile 200i come ? mostrato nella Fig. 21A. La piazzola 200f raggiunge uno stato flottante. Poich? un segnale di un livello alto viene applicato al circu?to invertitore 200e sotto un tale stato, il primo segnale di comunicazione ?1 generato dal circuito invertitore 200e raggiunge un livello basso. Il potenziale della piazzuola 200f raggiunge il livello di potenziale di massa tramite l'elemento resistore 200g, cosicch? il secondo segnale di commutazione ? 2 generato dal circuito invertitore 200h raggiunge un livello alto.
In seguito alla modalit? B di specifica, piazzuole 200b e 200f raggiungono entrambe uno stato flottante come ? mostrato nella Fig. 21B. Sotto questo stato, segnali di commutazione ?1 e ?2 provenienti da circuiti invertitori 200e e 200h vengono entrambi fissati ad un livello alto.
In seguito alla modalit? di specifica C, la piazzuola 200f ? collegata alla piazzuola 200a di alimentazione tramite un filo sottile 200i come ? mostrato nella Fig. 21C. La piazzuola 200b raggiunge uno stato flottante. In questo stato, il primo segnale di commutazione ?1 generato dal circuito invertitore 200e raggiunge un livello alto ed il secondo segnale di commutazione ?2 generato dal circuito invertitore 200h viene fissato ad un livello basso.
Fissando i livelli di potenziale di segnali di commutazione ?1e?1 tramite collegamento con un filo metallico sottile 200i come descritto sopra, pu? essere facilmente specificata la modalit? di funzionamento di questo dispositivo di memoria a semiconduttore.
(i) Modifica 1
La Fig. 22 mostra una modifica del circuito di generazione del segnale di commutazione. Facendo riferimento alla Fig 22, un circuito 200 di generazione di segnale di commutazione include circuiti invertitori 200e e 200h che generano primo e secondo segnale di commutazione ?1 e ?1, rispettivamente. Allo scopo di applicare potenziale di alimentazione Vcc e potenziale di massa Vss a circuiti invertitore 200e e 200h, vengono disposte una linea di alimentazione 200k ed una linea di massa 200j. Nella struttura di circuito di generazione di segnale di commutazione della Fig. 22, i nodi di ingresso dei circuiti invertitore 200e e 200h sono collegati alla linea di alimentazione 200k oppure alla linea di massa 200j tramite un'interconnessione metallica quale alluminio. Nella Fig. 22, interconnessioni metalliche formate selettivamente tramite una maschera, sono indicate da linee tratteggiate 200x, 200y, 200w e 200z. Secondo la struttura mostrata nella Fig. 22 pu? essere realizzato un dispositivo di memoria a semiconduttore che esegue tre tipi di controllo di ingresso/uscita utilizzando la stessa maschera escludendo l'interconnessione per determinare un segnale di ingresso per circuiti invertitore 200e e 200h.
(ii) Modifica 2
La Fig. 23 mostra una seconda modifica di un circuito 200 di generazione di segnale di commutazione. Facendo riferimento alla Fig. 23, il circuito 200 di generazione di segnale di commutazione include un rivelatore WCBR 200p per ricevere segnali di controllo esterni /RAS, /WE e /CAS, un circuito 200q di chiave di indirizzo attivato in risposta ad un segnale di rivelamento proveniente dal rivelatore WCBR 200p per prelevare i segnali di indirizzo esterni A0 e A1, una memoria di sola lettura (ROM) 200r abilitata in risposta ad un segnale di rivelamento proveniente dal rivelatore WCBR 200p per leggere i contenuti memorizzati con il segnale di indirizzo proveniente dal circuito 200c di chiave di indirizzo come un indirizzo ed un circuito 200s di aggancio sensibile ad un segnale di rivelamento proveniente dal rivelatore WCBR 200p per agganciare un'uscita della ROM 200r. Primo e secondo segnale di commutazione ? 1 e ?2 vengono forniti dal circuito di aggancio 200s.
Il rivelatore WCBR 200p genera un segnale WCBR di rilevamento in risposta alla caduta del segnale /RAS di comando di indirizzo di riga quando segnali /WE e /CAS raggiungono entrambi un livello basso. Il circuito 200q di chiave di indirizzo viene azionato da questo segnale di rivelamento WCBR proveniente dal rivelatore WCBR 200p per agganciare i segnali di indirizzo A0 e A1 applicati in quel momento. La ROM 200r memorizza in anticipo primi e secondi segnali di commutazione ?1 e ?2. Secondo un segnale di indirizzo proveniente dal circuito 200q di chiave di indirizzo, segnali di commutazione ?1 e ?2 di una predeterminata combinazione di logiche che vengono letti dalla ROM 200r. Secondo la struttura mostrata nella Fig. 23,
non si richiede alcuna modifica nella struttura hardware. Segnali di commutazione ?1 e ?2 possono essere generati con una combinazione predeterminata di logiche esternante tramite un software.
Inoltre, pu? essere usata una struttura in cui primo e secondo segnale di commutazione ?1 e ?2 vengono applicati direttamente da una sorgente
esterna.
[Decodificatore di Selezione di Blocco]
La Fig. 24A mostra un esempio di una struttura del decodificatore di
selezione di blocco mostrato nella Fig. 14. La Fig. 24B elenca le logiche
di ingresso/uscita del decodificatore di selezione di blocco della Fig. 24A.
Facendo riferimento alla Fig. 24A, un decodificatore 211 di selezione di blocco include un circuito invertitore 211a per invertire il primo segnale di commutazione V1, quattro circuiti NAND a due ingressi 211ba-211bd a cui vengono applicati segnali di comando di indirizzo di riga di combinazione differente e porte di trasferimento 211ca-211cd fornite corrispondentemente a circuiti NAND 211ba e 211bd, rispettivamente, per condizione in risposta ad un'uscita del circuito invertitore 211a.
Il circuito NAND 211ba riceve segnali di indirizzo /RAn e /CAn. Il circuito NAND 211bb riceve segnali di indirizzo RAn e /CAn. Il circuito NAND 211bc riceve segnali di indirizzo /RAn e CAn. Il circuito NAND 211bd riceve segnali di indirizzo RAn e CAn.
Porte di trasferimento 211ca-211cd sono formate da transitori MOS a canale n e conducono quando l'uscita del circuito invertitore 211a raggiunge un livello alto. Segnali di decodifica /?0-/?3 vengono forniti da porte di trasferimento 211ca-211cd. L'operazione verr? descritta brevemente in seguito.
Quando il primo segnale di commutazione ?1 raggiunge un livello alto, viene specificata la modalit? A e viene eseguita l'immissione/emissione di un bit di dati. In questo caso, l'uscita del circuito invertitore 211a raggiunge un livello basso, per cui porte di trasferimento 211ca-211cd sono disattivate. Segnali di decodifica /?0-/?3 raggiungono uno stato (Z) di impedenza elevata.
Quando il segnale di commutazione ?1 raggiunge un livello basso vengono utilizzati quattro piedini IO. In questo caso, l'uscita del circuito invertitore 211a raggiunge il livello alto e porte di trasferimento 211ca-211cd raggiungono tutte uno stato conduttivo. Secondo le logiche di segnali di indirizzo RAn, /RAn, CAn e /CAn, uno dei segnali di decodifica /?0-/?3 raggiunge uno stato attivato di un livello basso. Per esempio, quando segnali di indirizzo RAn e CAn raggiungono entrambi un livello alto, l'uscita del circuito NAND 211bd raggiunge un livello basso ed il segnale di decodifica /?3 diventa basso. Poich? i rimanenti circuiti NAND 211ba-211bc ricevono un segnale di un livello basso in corrispondenza di ogni ingresso, le uscite sono alte e segnali di decodifica /?0-/?2 raggiungono lo stato disattivato di un livello alto.
[Circuito di Generazione di Segnale di Selezione di Blocco]
La Fig. 25 mostra una struttura specifica del circuito di generazione di segnale di selezione di blocco della Fig. 14. Facendo riferimento alla Fig. 25, un circuito 212 di generazione di segnale di selezione di blocco include blocchi di circuito 212a-212d forniti corrispondentemente a segnali di decodifica /?0-/?3, rispettivamente ed un blocco di circuito 212E per attivare simultaneamente segnali BS0-BS3 di selezione di blocco secondo segnali di commutazione ?1 e ?2.
Ognuno dei blocchi di circuito 212A e 212D ha la stressa struttura circuitale e riceve segnali di decodifica e segnali di comando di indirizzo di colonna differenti.
Il blocco di circuito 212A include un elemento resistore 212g di resistenza elevata fornito tra un nodo 212c ed un nodo 212h di potenziale di alimentazione, circuiti invertitori 212i e 212j per formare un aggancio per invertire ed agganciare potenziali sul nodo 212c, un circuito invertitore 212a per invertire il segnale /CASO di comando di indirizzo di colonna, un circuito NAND a due ingressi 212b per ricevere l'uscita del circu?to invertitore 212a ed il primo segnale di commutazione ?1, un circuito invertitore 212c per invertire l'uscita del circuito NAND 212b ed un transistore MOS a canale N 212d che conduce in risposta ad un'uscita di un circuito invertitore 212 per caricare il nodo 212c al livello di potenziale di massa.
Blocchi di circuito 212B e 212D differiscono dal blocco di circuito 212A solo nel fatto che il segnale di decodifica ed il segnale di indirizzo di colonna applicati ad essi sono differenti. I componenti corrispondenti a quelli del blocco di circuito 212a hanno gli stessi caratteri di riferimento indicati e la loro descrizione non verr? ripetuta.
Il blocco di circuito 212E include un circuito NAND a due ingressi 212k per ricevere primo e secondo segnale di commutazione ?1 e ?2, un circuito invertitore 212m per invertire l'uscita del circuito NAND 212k ed un transistore MOS a canale N 212n che conduce in risposta ad un'uscita del circuito invertitore 212m per scaricare il nodo interno 212c di blocchi di circuito 212A-212D al livello di potenziale di massa.
Modalit? A: nella modalit? A, il primo segnale di commutazione 1 raggiunge un livello basso ed il secondo segnale di commutazione ?2 raggiunge un livello alto. In questo stato, l'uscita di ogni circuito NAND 212d in blocchi di circuito 212A-212D raggiunge un livello alto. Il transistore 212d riceve un segnale di livello basso in corrispondenza della sua porta tramite il circuito invertitore 212c che deve essere disattivato. Nel blocco di circuito 212E, l'uscita del circuito NAND 212k raggiunge un livello alto, cosicch? il transistore 212n riceve un segnale di un livello basso in corrispondenza della sua porta tramite il circuito invertitore 212m che deve essere disattivato. Nella modalit? A, uno dei segnali di decodifica /?0-/?3 provenienti dal decodificatore di selezione di blocco della Fig. 24A raggiunge uno stato attivato di un livello basso ed i rimanenti tre segnali di decodifica raggiungono un livello alto di uno stato disattivato. Per esempio, quando il segnale di decodifica /?0 raggiunge un livello basso ed i segnali di decodifica /?0-/?3 raggiungono un livello basso, i segnali di decodifica vengono invertiti dal circuito invertitore 212i, per cui il segnale BSO di selezione di blocco raggiunge un livello alto ed i segnali BS1-BS3 di selezione di blocco raggiungono un livello basso disattivato. In modo pi? specifico, segnali di selezione di blocco vengono attivati/disattivati secondo segnali di decodifica /?0-/?3 nella modalit? A.
Modalit? B: nella modalit? B, segnali di commutazione ?1 e ?2 raggiungono entrambi un livello alto ed il circuito NAND 212b funziona come un invertitore. L'uscita di un circuito NAND 212k del blocco di circuito 212e raggiunge un livello basso e l'uscita del circuito invertitore 212m raggiunge un livello alto. Questo induce il transistore 212n a condurre, per cui il nodo 212c viene scaricato al livello basso di potenziale di massa (nella modalit? B, tutti i segnali di decodifica /?0-/?3 raggiungono uno stato di impedenza elevata).
Quindi, tutti i segnali BSO?BS3 di selezione di blocco raggiungono uno stato attivato di un livello elevato indipendente dalle logiche di segnali /CAS0-/CAS3 di comando di indirizzo di colonna.
Modalit? C: nella modalit? C, primo e secondo segnale di commutazione ? 1 e ? 2 raggiungono un livello alto ed un livello basso, rispettivamente. In questo stato, il circuito NAND 212k nel blocco 212E di circuito fornisce un segnale di un livello alto che il transistore 212n viene interdetto. In blocchi di circuito 212A-212D, il circuito NAND 212b funziona come un invertitore per fornire un segnale di una logica corrispondente ad un segnale applicato /CASj (j=0-3) di comando di indirizzo di colonna. Segnali di decodifica /?0-/?3 raggiungono uno stato di impedenza elevata. Quindi, tramite l'invertitore 212c ed il transistore 212d, un segnale di una logica porta ad una logica di un corrispondente segnale /CASj di comando di indirizzo di colonna appare sul nodo 212c. Poich? la logica del segnale del nodo 212c ? invertita dal circuito invertitore 212i, segnali BS0-BS3 di selezione di blocco vengono attivati/disattivati secondo corrispondenti segnali /CAS0-/CAS3 di comando di indirizzo di colonna. Per esempio, quando il segnale /CASO di comando di indirizzo di colonna raggiunge uno stato attivato di livello basso, il circuito NAND 212b nel blocco di circuito 212a fornisce un'uscita di un livello basso. L'uscita del circuito invertitore 212c raggiunge un livello alto, il transistore 212d viene posto in condizione ed il nodo 212c raggiunge un livello basso di potenziale di massa. In questo caso, il segnale BSD di selezione di blocco raggiunge un livello alto. Quando il segnale /CASO di comando di indirizzo di colonna raggiunge un livello alto, il circuito NAND 212b fornisce un'uscita di livello alto nel blocco di circuito 212A. Il circuito invertitore 212c fornisce un'uscita di un livello basso ed il transistore 212d viene interdetto. In questo stato, il nodo 212c viene caricato dall'elemento transistore 212g per raggiungere un livello alto del potenziale di alimentazione ed il segnale BSO di selezione di blocco raggiunge un livello basso.
[Circuito di Commutazione]
La Fig. 26 mostra in modo specifico ima struttura di un circuito di commutazione della Fig. 14. Facendo riferimento alla Fig. 26, un circuito di commutazione 220 include circuiti NOR a due ingressi 220aa-220ad forniti corrispondentemente a segnali BS0-BS3 di selezione di blocco, rispettivamente e circuiti 220ba-220bd forniti corrispondentemente a circuiti NOR 220aa-220ad, rispettivamente. Ogni ingresso di circuiti NOR 220aa-220ad viene fornito con un secondo segnale di commutazione ?2. I segnali ADO-AD3 di selezione di piedino IO vengono generati da circuiti invertitori 220ba-220bb. L'operazione verr? descritta in seguito.
Modalit? A e B: in modalit? A e B, il secondo segnale ? 2 di selezione viene fissato ad un livello alto. In questo caso, le uscite NOR 220aa-220ad raggiungono un livello basso senza tener conto delle logiche di .segnali BS0-BS3 di selezione. Quindi, tutti i segnali AD0-AD3 di selezione di piedino IO raggiungono uno stato attivato di livello alto.
Modalit? C: nella modalit? C, il secondo segnale di commutazione ? 2 viene fissato ad un livello basso. Quindi, circuiti NOR 220aa-220ad funzionano come invertitori. In questo stato, segnali AD0-AD3 di selezione di piedino IO avranno logiche opposte a quelle di segnali BS0-Bs3 di selezione di blocco. Per esempio,.quando il segnale BSO di selezione di blocco raggiunge uno stato attivato di un livello alto, l'uscita del circuito NOR 220aa raggiunge un livello basso ed il segnale ADO di selezione di piedino IO fornito dal circuito invertitore 220ba raggiunge un livello alto. Se il segnale BSO di selezione-di blocco raggiunge un livello basso, l'uscita del circuito NOR 220aa raggiunge un livello alto ed il segnale ADO di selezione di piedino IO fornito dal circuito invertitore 220ba raggiunge un livello basso. Se il segnale BSO di selezione di blocco raggiunge un livello basso, l'uscita del circuito NOR 220aa raggiunge un livello alto ed il segnale ADO di selezione di piedino IO fornito dal circuito invertitore 220ba raggiunge un livello basso.
[Circuito di Controllo I/O]
La Fig. 27 ? uno schema a blocchi che mostra in modo specifico il circuito di controllo I/O 190 mostrato nella Fig. 14. Facendo riferimento alla Fig. 27, un circuito 190 di controllo I/O include un decodificatore parziale 191 per decodificare segnali di indirizzo di colonna CAD, /CAO, CA1 , e /CA1 per fornire segnali di decodifica p 1, p 2 e p 3 , un circuito 192b di controllo di scrittura x1 per ricevere un dato di scrittura DIN della memoria temporanea di ingresso 270e (si faccia riferimento alla Fig. 14) in un'organizzazione di x1 bit, un circuito 192a di controllo di scrittura x4 per ricevere 4 bit di dati DI0-DI3 ed un selettore 197 per fornire dati di uscita DO0-D03 nella lettura di dati.
Il circuito 190 di controllo I/O include quattro bus IO 193, 194, 195 e 196, ognuno includente 4 bit di linee IO. Il decodificatore parziale 191 ha una struttura similare a circuiti NAND 211ba-211bd mostrati nella Fig. 24A per fissare uno dei segnali di decodifica p0- p3 ad uno stato attivato secondo la combinazione logica di segnali di indirizzo di colonna applicati CAO, /CAO, CAI, /CA1. Segnali di decodifica pO- p3 specificano un bit (una linea IO) in ognuno dei 4 bit di bus IO 193-196.
Il circuito 192a di controllo di scrittura x4 viene attivato quando il primo segnale di commutazione ?1 raggiunge un livello alto di una modalit? di operazione (modalit? B o modalit? C) utilizzando quattro piedini IO. Secondo il segnale WD di controllo di scrittura i segnali AD0-AD3 di selezione di piedino IO ed i segnali di decodifica p0-p3 provenienti dal decodificatore parziale 191, il circuito 192a di controllo di scrittura x4 scrive su una linea IO specificata da segnali di decodifico p0-p3 in un bus IO specificato da segnali ADO?AD3 attivati di selezione di piedino IO.
Il circuito 192b di controllo di scrittura x1 viene attivato quando il primo segnale di commutazione ?1 raggiunge un livello basso e viene specificata una modalit? di operazione (modalit? A) che esegue l'immissione/emissione di dati di x1 bit. In questo caso, viene selezionato un blocco (cio? uno dei bus IO 193-196) secondo segnali BS0-BS3 di selezione di blocco, per cui dati DIN di scrittura vengono trasmessi su una linea IO secondo segnali di decodifica nel bus IO corrispondente al blocco selezionato.
Il selettore 197 seleziona un bit di dati da quattro bus IO 193-196 secondo i segnali di decodifica p 0-p3 e genera e trasmette al circuito 230 di controllo di uscita dati interni DO0-DO3.
La Fig. 28 mostra schematicamente una struttura di un circuito di controllo di scrittura x4 della Fig. 27. Facendo riferimento alla Fig. 28, un circuito 192a di controllo di scrittura x4 include circuiti di scrittura 198A-198D forniti corrispondentemente ai quattro bit di bus IO 193-196, rispettivamente. Nella Fig. 28, circuiti di scrittura 198A e 198C forniti corrispondentemente a bus IO 194 e 195 sono indicati solo dai loro caratteri di riferimento e non sono indicati nello schema a blocchi.
Circuiti di scrittura 198A-198D ricevono dati di scrittura DI0-DI3 da memoria temporanee di ingresso 270a-270d per trasmettere i dati di scrittura su una linea IO tra i corrispondenti bus IO 193-196. Questi circuiti di scrittura 198A-198D hanno la stessa struttura. L'attivazione/disattivazione di circuiti di scrittura 198A-198D sono controllate da un circuito NANO a due ingressi 199a che riceve il segnale WD di controllo di scrittura ed il primo segnale di commutazione </M e dall'invertitore 199b che inverte l'uscita del circuito NAND 199a. Quando l'uscita dell'invertitore 199b raggiunge un livello alto, vengono attivati i circuiti di scrittura 198A-198D. Quando l'uscita dell'invertitore 199b raggiunge un livello basso, vengono disabilitati i circuiti di scrittura 198A-198D, e raggiunge uno stato di impedenza elevata di uscita.
Circuiti di scrittura 198A-198D hanno ognuno la stessa struttura e gli stessi caratteri di riferimento vengono indicati per componenti corrispondenti. Il circuito di scrittura 198A include un circuito NAND a due ingressi 199c per ricevere il segnale ADO di selezione di piedino IO e l'uscita dell'invertitore 199b, un invertitore 199d per ricevere l'uscita del circuito NAND 199c, un invertitore 199e per ricevere dati di scrittura DIO, circuiti NAND 199f, 199h, 199j e 199m per ricevere l'uscita dell'invertitore 199d in corrispondenza di un ingresso ed invertitori 199g, 199i, 199k e 199n per invertire le uscite di circuiti NAND 199f, 199h, 199j e 199m. Circuiti NAND 199f, 199h, 199j e 199m hanno gli altri rispettivi ingressi forniti con segnali di decodifica p0 , p1 p2, e p3 .
Il circuito di scrittura 198A include inoltre porte di trasferimento TGO, TG1, TG2 e TG3 fornite corrispondentemente alle coppie di linee IO 101, da /IO1 a 104, /I04 per condurre in risposta ad uscite di invertitori 199g, 199i, 199k e 199n. Porte di trasferimento TG0-TG3.trasmettono dati di scrittura DIO e l'uscita dell'invertitore 199e su rispettive linee IO e /IO di bus IO quando in uno stato conduttivo. L'operazione verr? descritta brevemente in seguito.
Ognuno dei bus IO 193-196 include quattro coppie di linee IO. Quando il primo segnale di commutazione ? 1 raggiunge un livello alto, l'uscita dell'invertitore 199b sale ad un livello alto secondo il segnale WD di controllo di scrittura. Quando l'uscita del circuito invertitore 199bn raggiunge un livello basso, l'uscita del circuito NAND 199c raggiunge un livello alto e dati di invertitore 199b raggiungono un livello basso. Quindi, le uscite di invertitori 199g, 199i, 199k e 199n raggiungono un livello basso e porte di trasferimento TG0-TG3 vengono disattivate.
Nella modalit? A, il primo segnale di commutazione ? 1 raggiunge un livello basso e questo circuito di controllo di scrittura x4 raggiunge uno stato di impedenza elevata di uscita.
Nella modalit? B, tutti i segnali AD0-AD3 di selezione di piedino IO di dati raggiungono uno stato attivato di un livello alto. Quindi, il circuito NAND 199c funziona come un invertitore e l'uscita dell'invertitore 199d in ogni circuito di scrittura 198A-198D sale ad un livello alto secondo il segnale WD di controllo di scrittura. In risposta, qualunque delle uscite di circuiti NAND 199f, 199h, 199j e 199m cade ad un livello basso secondo segnali di decodifica p0 -p3 , per cui una corrispondente porta di trasferimento (qualunque di TG-TG3) conduce. Come risultato, dati di scrittura complementare provenienti dall'invertitore 199e e dati DIO di scrittura provenienti da una memoria temporanea d'ingresso vengono trasmessi sulla coppia di linee di bus IO selezionata dai segnali di decodifica p0-p3 . Quindi, dati DI0-DI3 di scrittura vengono trasmessi in parallelo su una linea IO in ognuno dei bus IO 193-196.
Nella modalit? C, segnali AD0-AD3 di selezione di piedino IO vengono attivati secondo segnali BS0-BS3 di selezione di blocco. In questo caso, segnali BS0-BS3 di selezione di blocco vengono attivati secondo segnali /CAS0-/CAS3 di comando di indirizzo di colonna. Quindi, il circuito NAND 199c funziona come un invertitore solo in un circuito di scrittura a cui ? richiesto accesso. L'uscita del circuito NAND 199c viene fissata ad un livello alto in un circuito di scrittura in cui non si richiede accesso. Quindi, porte di trasferimento TG0-TG3 nei circuiti di scrittura che non richiedono accesso vengono disattivate e non viene eseguita la scrittura di dati.
La Fig. 29 mostra in modo specifico una struttura di un circuito di controllo di scrittura x1 della Fig. 27. Facendo riferimento alla Fig. 29, un circuito 192b di controllo di scrittura x1 include circuiti di scrittura 201A-201D forniti corrispondentemente a quattro bit di bus IO 193-196, rispettivamente. Circuiti di scrittura 201A-201D hanno la stessa struttura e vengono attivati secondo il circuito WD di controllo di scrittura quando il primo segnale di commutazione ?1 raggiunge un livello basso (Modalit? A).
Facendo riferimento alla Fig. 29, il circuito 192b di controllo di scrittura x1 include un invertitore ,202a per ricevere il primo segnale di commutazione ?1 , un circuito NAND 202b a due ingressi per ricevere l'uscita dell'invertitore 202a ed il segnale WD di controllo di scrittura, un invertitore 202c per ricevere l'uscita NAND 202b ed un invertitore 202f per ricevere dati DIN di scrittura provenienti dalla memoria temporanea di ingresso 207e (si faccia riferimento alla Fig. 14). Una coppia di dati di scrittura complementari vengono generati dai dati DIN di scrittura e dall'uscita dell'invertitore 202f. L'uscita dell'invertitore 202c raggiunge un livello alto quando l'uscita del circuito NAND 202d raggiunge un livello basso. L'uscita del circuito NAND 202b raggiunge un livello basso quando il segnale WD di controllo di scrittura raggiunge un livello alto ed il primo segnale di commutazione ?1 raggiunge un livello basso.
Ognuno dei circuiti di scrittura 201A-201D include un circuito NAND 202d a due ingressi per ricevere un segnale BSk (k=-3) di selezione di blocco e l'uscita dell'invertitore 202c, un invertitore 202e per ricevere l'uscita del circuito NAND 202d, circuiti NAND a due ingressi 202g-202j per ricevere l'uscita dell'invertitore 202e ed un segnale di decodifica p i, invertitori 202k-202n per invertire le uscite di circuiti NAND 202g-202j e porte di trasferimento AG1-AG4 fornite corrispondentemente a rispettive coppie di linee IO per condurre quando le uscite di invertitori 202k-202n raggiungono un livello alto. Il loro funzionamento verr? descritto brevemente in seguito.
Nella modalit? A, il segnale di commutazione ?1 viene fissato ad un livello basso e l'uscita dell'invertitore 202a ? fissa ad un livello alto. In questo stato, il circuito NAND 202b funziona come un invertitore ed un segnale di una logica identica a quella del segnale WD di controllo di scrittura viene fornito dall'invertitore 202c. Quando il segnale WD di controllo di scrittura raggiunge un livello basso, l'uscita del circuito NAND 202d raggiunge un livello alto e l'uscita dell'invertitore 202e raggiunge un livello basso. Quindi, porte di trasferimento AG1-AG4 vengono tutte disattivate da circuiti NAND 202g-202j e invertitori 202k-202n.
Quando il segnale WD di controllo di scrittura sale ad un livello alto, l'uscita dell'invertitore 202c sale ad un livello alto ed il circuito NAND 202d funziona come un invertitore. Nella modalit? A, uno dei segnali BS0-BS3 di selezione di blocco viene attivato secondo segnali di decodifica /?0-/?3 provenienti dal decodificatore 211 di selezione di blocco (si faccia riferimento alla Fig. 14). Si assume che il segnale BSO di selezione di blocco raggiunga ora un livello alto. In questo stato l'uscita dell'invertitore 202a sale ad un livello alto nel circuito di lettura 201a, cosicch? circuiti NAND 202g-202j nel circuito 201a di scrittura funzionano come invertitori. Uno dei segnali di decodifica p1-p3 provenienti dal decodificatore parziale 191 (si faccia riferimento alla Fig. 27) raggiunge un livello alto di uno stato attivato. Quindi, la porta di trasferimento corrispondente al segnale di decodifica attivato conduce e dati DIN di scrittura ed un suo segnale invertito vengono trasmessi su una corrispondente coppia di linee IO. Se il segnale di decodifica /p0 raggiunge un livello alto, per esempio, l'uscita del circuito NAND 202j raggiunge un livello basso e l'uscita dell'invertitore 202k raggiunge un livello alto. Come risultato, la porta AG1 di trasferimento conduce e dati di scrittura vengono trasmessi su una coppia di linee IO 101 e /101. Poich? i segnali di decodifica p1-p3 raggiungono un livello basso, le uscite di invertitori 202k-202n raggiungono un livello basso e porte di trasferimento AG2-AG4 vengono disattivate. Quindi, segnali BS0-BS3 di selezione di blocco selezionano uno dei quattro bit di bus IO. Secondo segnali di decodifi?ca? p0-p3 una coppia di linee IO di 1 bit tra i bus IO selezionati di 4 bit viene selezionata secondo segnali di decodifica p0- p3 , per cui viene scritto 1 bit di dati.
Poich? il primo segnale di commutazione ?1 raggiunge un livello alto nelle modalit? B e C, l'uscita dell'invertitore 202c raggiunge un livello basso e l'uscita dell'invertitore 202e raggiunge un livello basso. Tutte le porte di trasferimento AG1-AG4 vengono disattivate. In modo pi? specifico, circuiti di scrittura 201A-201D raggiungono uno stato di impedenza elevata di uscita. Questo ? perch? vengono utilizzati quattro piedini IO quando il primo segnale di commutazione raggiunge un livello alto.
La Fig. 30 mostra una struttura specifica del selettore della Fig. 27. Facendo riferimento alla Fig. 30, un selettore 197 include circuiti di lettura 197A-197D forniti corrispondentemente a 4 bit di bus IO 193-196, rispettivamente ed un preamplificatore PA fornito corrispondentemente ad ogni coppia di linee IO di 101, /I01-I015, /I015.
Ognuno di circuiti di lettura 197A-197D ha la stessa struttura ed include porte di trasferimento ST1, ST2, ST3 e ST4 fornite corrispondentemente alle quattro coppie di linee IO dei corrispondenti quattro bit di bus IO. Porte di trasferimento ST1-ST4 conducono in risposta a segnali di decodifica p 1- p4. Il funzionamento verr? descritto in seguito.
Qualunque dei segnali di decodifica p 0-p 3 provenienti dal decodificatore parziale 191 (si faccia riferimento alla Fig. 27) raggiunge uno stato attivato di livello alto, per cui una porta di trasferimento corrispondente conduce. Come risultato, viene selezionata una coppia di linee IO tra i quattro bit di bus IO 193-196. L?uscita del preamplificatore A viene selezionata per fornire quattro bit di dati DO0-D01.
[Circuito di controllo di uscita]
La Fig. 31 mostra una struttura specifica del circuito di controllo di uscita della Fig. 14. Facendo riferimento alla Fig. 31, un circuito 230 di controllo di uscita include transistori MOS a canale n 230aa-230ad che conducono in risposta a segnali di selezione di blocco BS0-BS3, un invertitore 230g per invertire il primo segnale di commutazione ?1 , un transistore MOS a canale n 230h sensibile ad un'uscita dell'invertitore 230g per collegare il nodo di uscita 230c del transistore 230ab al nodo di uscita 230b del transistore 230aa, un transistore MOS a canale n 230i sensibile ad un'uscita dell'invertitore 230g per collegare il nodo di uscita 230d del transistore 203ac al nodo di uscita 230b del transistore, un transistore MOS a canale n 230j sensibile ad un'uscita dell'invertitore 230g per collegare il nodo di uscita 230e del transistore 230ad al nodo di uscita 230b del transistore 230aa ed amplificatori principali 230fa-230fd forniti corrispondentemente a nodi 230b, 230c, 230d e 230e per amplificare il potenziale di segnale di ogni nodo corrispondente. Il funzionamento verr? descritto in seguito.
Modalit? A: nella modalit? A, il primo segnale di commutazione ? 1 raggiunge un livello basso e l'uscita dell'invertitore 231 viene fisata ad un livello alto. In questo stato, transistori 230h, 230i e 230j conducono. In modo pi? specifico, dati di uscita trasmessi tramite transistori 230ab, 230ac e 230ad vengono trasmessi al n?do 230b.
Nella modalit? ?, uno dei segnali BS0-BS3 di selezione di blocco vie- t ne attivato secondo segnali di decodifica /?0-/?3 provenienti dal decodificatore 211 di selezione di blocco (si faccia riferimento alla Fig. 14). Come risultato, uno dei transistori 230aa-230ad conduce. Dati letti vengono trasmessi al nodo 230b tramite il transistore di conduzione. Come risultato, il segnale trasmesso al nodo 230b viene amplificato dall'amplificatore principale 230fa per essere fornito al nodo di uscita 231a. Il nodo di uscita 231a ? collegato alla memoria temporanea d? uscita 251a della Fig. 14. In un'organizzazione di bit xl, dati di scita DQO vengono forniti al piedino 255a di uscita di dati. Nodi di uscita 231b-231d sono collegati a memorie temporanee di uscita 251b-251d, rispettivamente, mostrate nella Fig. 14. Tuttavia, nella modalit? A, memorie temporanee di uscita 251b-251d sono scollegate da piedini IO e non viene eseguita l'uscita di dati.
Modalit? B: nella modalit? B il primo segnale di commutazione ? 1 viene fissato ad un livello alto e l'uscita 230e raggiunge un livello basso. C?me risultato transistori 230h, 230i e 230j vengono interdetti. Poich? tutti I segnali BS0-BS3 di selezione di blocco raggiungono un livello alto di uno stato attivato, transistori 230aa-230ad trasmettono dati DOO-D03 selezionati dal selettore 197 ad amplificatori principali 230fa-230fd, rispettivamente. Come risultato, vengono forniti 4 bit di dati in parallelo a nodi 231a-231d.
Modalit? C: in questo caso, il primo segnale di commutazione ?1 viene fissato ad un livello alto, e l'uscita dell'invertitore 230g viene fissata ad un livello basso. Segnali BS0-BS3 di selezione di blocco vengono attivati secondo segnali /CASO, CAS3 di comando di indirizzo di colonna. Per esempio, quando segnali /CASQ-/CAS3 di comando di indirizzo di colonna raggiungono uno sitato attivato di un livello basso, solo i segnali di selezione di blocco BSO e BS1 raggiungono un livello alto e segnali BS2 e BS3 di selezione di blocco mantengono un livello basso. Come risultato, segnali corrispondenti a dati D00 e D01 che richiedono accesso vengono forniti da amplificatori principali 230fa e 230fb. Amplificatori principali 230fc e 230fd hanno un ingresso di stato di impedenza elevata e forniscono dati indefiniti.
[Circuito di Generazione di Segnale di Controllo di Uscita]
La Fig. 32 mostra l'esempio di una struttura di circuito di generazione di segnale di controllo di uscita della Fig. 14. Facendo riferimento alla Fig. 32, un circuito 240 di generazione di segnale di controllo di uscita include un circuito logico 241 per fornire un segnale di un livello logico predeterminato secondo il segnale /0E di abilitazione di uscita e segnali /CAS0-/CAS3 di comando di indirizzo di colonna e quattro stadi di invertitori 240a-240d collegati in cascata per amplificare l'uscita del circuito logico 241 per fornire un segnale OD di controllo di uscita. Il circuito logico 241 include un invertitore 241a per invertire il segnale /?0? di abilitazione di uscita, un circuito NAND 241b a quattro ingressi per ricevere segnali /CAS0-/CAS3 di comando di indirizzo di colonna, un circuito NAND 241c a due ingressi per ricevere un'uscita dell'invertitore 241a ed un'uscita del circuito NAND 241b ed un invertitore 241d per invertire l'uscita del circuito NAND 241c.
Il circuito NAND 241b fornisce un segnale di un livello alto quando almeno uno dei segnali /CAS0-/CAS3 di comando di indirizzo di colonna raggiunge uno stato attivato.
La larghezza di porta, per esempio, viene incrementata con ogni stadio successivo di invertitori 240a-240d, avendo come risultato una pi? grande capacit? di comando di corrente. Il segnalo OD di controllo di uscita viene generato dall'invertitore 240d della capacit? di comando pi? grande. Quindi, il segnale OD di controllo di uscita pu? essere trasmesso lontano a velocit? elevata per comandare memorie temporanee di uscita 251a-251d a velocit? elevata. La capacit? di comando viene sequenzialmente aumentata in invertitori 240-240d come ? esposto nel seguito. Se la porzione di ingresso di un invertitore di grande capacit? di comando ? collegata alla porzione di uscita di un invertitore di bassa capacit? di comando, l'uscita dell'invertitore di alta capacit? di comando crescer? lentamente in confronto con l'aumento di un segnale di ingresso del convertitore di bassa capacit? di comando se vi ? una grande differenza nella capacit? di comando tra di essi. Questo significa che scorre corrente diretta dal potenziale di alimentazione al potenziale di massa nell'invertitore di elevata capacit? di comando durante l'aumento dell'uscita dell'invertitore di alta capacit? di comando, avendo come risultato consumo aumentato di corrente. Riducendo la differenza di capacit? di comando in invertitori 240a-240d come ? mostrato nella Fig. 32, si pu? realizzare la riduzione nel consumo di potenza.
[Circuito di uscita]
La Fig. 33 mostra una struttura specifica di un circuito di ingresso della Fig. 14. Nella Fig. 33, ognuna delle memorie temporanee di uscita 251, 252, 253 e 254 nel circuito di uscita 250 ha la stessa struttura. La memoria temporanea di uscita 251 include un circuito NAND a tre ingressi 251a per ricevere un segnale su un nodo di uscita 231a (si faccia riferimento alla Fig. 31), il segnale ADO di selezione di piedino IO ed il segnale OD di controllo di uscita, un invertitore 251b per invertire l'uscita del circuito NAND 251a, un transistore MOS a canale n 251c che conduce in risposta ad un'uscita dell'invertitore 251b per collegare il nodo di potenziale di alimentazione 256 al nodo IO 255a, un invertitore 251d per invertire il potenziale del segnale sul nodo 231a, un circuito NAND 251e per ricevere il segnale OD di controllo di uscita dell'invertitore 251d ed il segnale ADO di selezione di piedino IO, un invertitore 251f per invertire l'uscita del circuito NAND 251e ed un transistore MOS a canale n 251g ?che conduce in risposta ad un'uscita dell'invertitore 251f per collegare il piedino IO 255a al nodo 257 di potenziale di massa.
Memorie temporanee di uscita 252-254 includono una struttura similare alla memoria temporanea di uscita 251 e componenti corrispondenti avranno lo stesso carattere di riferimento con un suffisso applicato. La descrizione dettagliata non.verr? ripetuta. Il funzionamento di ci? verr? descritto in seguito.
Modalit? A: nella modalit? A, tutti i segnali AD0-AD3 di selezione di piedino IO raggiungono un livello alto. Sebbene tutte le memorie temporanee di uscita 251-254 siano azionabili in questo stato, memorie temporanee di uscita 252-254 sono scollegate da piedini IO, cosicch? le loro uscite raggiungono uno stato flottante. Nella modalit? A, dati del primo bit selezionato di celle memoria vengono trasmessi al nodo 231a. Quando i dati trasmessi sono un segnale di un livello alto ed in risposta ad un livello alto di segnale OD, le uscite di circuiti NAND 251a e 251e raggiungono un livello basso e transistori 251c e 251g vengono posti in conduzione ed interdetti, rispettivamente, per cui un segnale di livello alto viene fornito in corrispondenza del nodo 255a. Dati DQO sul nodo 255a vengono trasmessi ad un corrispondente piedino IO.
Modalit? B: nella modalit? B, tutti i segnali AD0-AD3 di selezione di piedini IO raggiungono uno stato attivato di un livello alto e tutte le memorie temporanee di uscita 251-254 raggiungono uno stato azionabile. In questo caso, dati di quattro bit vengono applicati in parallelo a nodi di uscita 231a-231d. Quando il segnale OD di controllo di uscita sale ad un livello alto, le porzioni di uscita di transistori 251c, 251g, 252c, 252g, 253c, 253g, 254c e 254g raggiungono uno stato conduttivo/stato non conduttivo secondo il potenziale del segnale applicato a nodi 231a-231d, per cui vengono trasmessi dati a nodi 255a-255b di ingresso/uscita.
Modalit? C: nella modalit? C, segnali AD0-AD3 di selezione di piedino IO vengono attivati secondo segnali /CAS0-CAS3 di comando di indirizzo di colonna. Viene considerato un caso in cui vengono attivati i segnali /CASO e /CASI di comando di indirizzo di colonna e segnali /CAS2 e /CAS3 di comando di indirizzo di colonna raggiungono uno stato disattivato di un livello alto. Similare alla modalit? B, segnali di logiche corrispondenti ai dati applicati a nodi 231a e 231b vengono trasmessi su nodi di ingresso/uscita 252a e 255b sotto questo stato. Poich? segnale AD2 e AD3 di selezione di piedino IO raggiungono un livello baso di uno stato disattivato in memorie temporanee di uscita 253 e 254, uscite di circuiti NAND 253a, 253e, 254a e 254e raggiungono un livello alto e transistori 253c, 253g, 254c e 254g raggiungono uno stato di non conduzione in risposta a segnali di livelli bassi forniti da invertitori 253b, 253f, 254b e 254f. I nodi IO 255c e 255d raggiungono uno stato di impedenza elevata. Quindi, se amplificatori principali 230fe e 230fd mostrati nella Fig. 31 forniscono dati incerti secondo lo stato di impedenza elevata del loro ingresso nella modalit? C, memorie temporanee di uscita 253 e 254 raggiungono uno stato di impedenza elevata di uscita e non viene eseguita l'uscita non richiesta di dati.
Regolando uno stato di impedenza elevata di uscita tramite segnali AD2 e AD3 di selezione di piedino IO, non devono essere realizzati il caricamento e lo scaricamento di piedini di ingresso/uscita (piedini IO), avendo come risultato la riduzione nella potenza consumata in un memoria temporanea di uscita.
[Circuito di Generazione e di Segnale di Controllo di scrittura] La Fig. 34 mostra in modo specifico una struttura di circuito 260 di generazione di segnale di controllo di scrittura della Fig. 14. Facendo riferimento alla Fig. 34, un circuito 260 di generazione di segnale di scrittura include un invertitore 260a per ricevere un segnale di abilitazione di scrittura /WE, un circuito NAND a quattro ingressi 260b per ricevere segnali /CASO?/CAS3 di comando di indirizzo di colonna, un circuito NAND a due ingressi 260c per ricevere uscite del convertitore 260a e circuito NAND 260b, un invertitore 260d per ricevere un'uscita e circuito NAND 260c, un circuito NAND 260e a due ingressi per ricevere l'uscita dell'invertitore 260d in corrispondenza di un ingresso e l'uscita dell'invertitore 260n in corrispondenza dell'altro ingresso ed un invertitore 260f per invertire l'uscita,del circuito NAND 260e. Viene generato un segnale WD di controllo di scrittura dall'invertitore 260f.
Il circuito NAND 260b fornisce un segnale di un livello alto quando almeno uno dei segnali /CAS0-/CAS3 di comando di indirizzo di colonna raggiunge uno stato attivato di un livello basso. Quindi, il circuito NAND 260c fornisce un segnale di un livello basso quando almeno un segnale di comando di indirizzo di colonna raggiunge uno stato attivato ed il segnale /WE di abilitazione di scrittura raggiunge uno stato attivato di un livello basso.
Il circuito 260 di generazione di segnale di controllo di scrittura include inoltre un circuito di ritardo 260g per ritardare il segnale WD di controllo di scrittura per un tempo predeterminato, un invertitore 260h per invertire l'uscita del circuito di ritardo 260g, un circuito NAND a due ingressi 260i per ricevere le uscite dell'invertitore 260h e del circuito NAND 260a, un circuito NAND a due ingressi 260j per ricevere uscite del circuito NAND 260i e dell'invertitore 260d, un invertitore 260k per invertire il secondo segnale di commutazione ? 2, un circuito NOR a due ingressi 260m per ricevere le uscite dell'invertitore 260k e del circuito NAND 260a ed un invertitore 260n per invertire l'uscita di un circuito NOR a due ingressi 260m. Circuiti NAND 260i e 260j formano un flip-flop. Poi, verr? descritto brevemente il suo funzionamento.
Modalit? A e B: in modalit? A e B, il secondo segnale di commutazione ? 2 viene fissato ad un livello alto e l'uscita dell'invertitore 260k viene fissata ad un livello basso. Quindi, il circuito 260m funziona come un invertitoresed un segnale di una logica corrispondente all'uscita del circuito NAND.260a viene fornito dall'invertitore 260n.
Prima che venga designata la scrittura di dati, l'uscita dell'invertitore 260d raggiunge un livello basso l'uscita del circuito NAND 260j raggiunge un livello alto. Quindi, il circuito NOR 260m fornisce un'uscita di un livello basso e l'invertitore 260n fornisce un'uscita di un livello alto.
Quando il segnale /WE di abilitazione di scrittura ed il segnale CASO di comando di indirizzo di colonna raggiungono un livello basso, l'uscita dell'invertitore 260d sale ad un livello alto. Come risultato, entrambi gli ingressi del circuito NAND 260e raggiungono un livello alto per fornire segnali di un livello basso. Il segnale WD di controllo di scrittura fornito dall'invertitore 260f raggiunge uno stato attivato di livello alto. Sebbene un segnale di un livello alto venga fornito dall'invertitore 260d al circuito NANO 260j, l'uscita dell'invertitore 260h inizialmente raggiunge un livello alto e l'uscita del circuito NAND 260i raggiunge un livello basso. Quindi, l'uscita del circuito NAND 260a non cambia e mantiene il livello alto.
Quando trascorre un tempo predeterminato, il circuito di ritardo 260g risponde ad un segnale WD di controllo di scrittura per crescere ad un livello alto e l'uscita dell'invertitore 260h cade ad un livello basso. In risposta, l'uscita del circuito NAND 260i sale ad un livello alto e l'uscita del circuito NAND 260j sale ad un livello basso. Come risultato, l'uscita del.circuito NOR 260m raggiunge un livello alto e l'uscita dell'invertitore 260n raggiunge un livello alto. L'uscita del circuito NAND 260e raggiunge un livello alto ed il segnale di controllo di scrittura WD fornito dall'invertitore 260f cade ad un livello basso. Tramite il tempo di ritardo fornito dal circuito di ritardo 260g, viene fissato il periodo di tempo di uno stato di attivazione del segnale WD di controllo di scrittura.
Quando termina un ciclo, il segnale /WE di abilitazione di scrittura ed il segnale /CASO di comando di indirizzo di colonna raggiungono entrambi un livello alto. In risposta, l'uscita dell'invertitore 260d raggiunge un livello basso e l'uscita del circuito NAND 260j viene fissata ad un livello alto. Sebbene questa regolazione induca l'uscita del circuito NOR 260m a raggiungere un livello basso e l'uscita dell'invertitore 260m a raggiungere un livello alto, l'uscita del circuito NAND 260e raggiunge un livello alto a causa di un segnale di livello basso proveniente dall'invertitore 260d e l'invertitore 260f mantiene il livello basso.
Modalit? C: nel caso della modalit? C, il segnale di commutazione ^2 viene fissato ad un livello basso. In questo stato, l'uscita dell'invertitore 260k raggiunge un livello alto e l'uscita del circuito NOR 260m raggiunge un livello basso. L'uscita dell'invertitore 260n ? fissa ad un livello alto. Quindi, in questo stato, il segnale WD di controllo di scrittura cambia secondo l'uscita dell'invertitore 260d dato che il circuito NAND 260e opera come un invertitore. In modo pi? specifico, nella modalit? C, il segnale WD di controllo di scrittura mantiene lo stato attivato di un livello alto quando il segnale /WE di abilitazione di scrittura e qualunque dei segnali /CAS0-/CAS3 di comando di indirizzo di colonna raggiungono uno stato attivato.
Quindi, regolando il segnale WD di controllo di scrittura, non come un impulso monostabile, ma un segnale mantenente uno stato-attivato duran? te il tempo di attivazione di segnali /CAS0-/CAS3 di comando di indirizzo di colonna nella modalit? C, la scrittura di dati pu? essere eseguita in modo affidabile secondo la temporizzazione di segnali di comando di indirizzo di colonna /CAS0-/CAS3. Qui, possono essere scritti i dati in indirizzi differenti secondo segnali /CAS0-/CAS3 di comando di indirizzo di colonna (durante un ciclo di uno stato di attivazione del segnale /WE di abilitazione di scrittura).
[Memoria Temporanea CAS]
La Fig. 35 mostra una struttura di memorie temporanee CAS 142-144 della Fig. 14. Facendo riferimento alla Fig. 35, una memoria temporanea /CAS 142 (143, 144) include un elemento resistore 148 di elevata resistenza collegato ad una piazzuola 147, un invertitore 145 avente la porzione d'ingresso collegata alla piazzuola 147 ed un invertitore 146 per ricevere l'uscita dell'invertitore 145. La piazzuola 147 ? collegata tramite un filo metallico sottile ad un terminale 149 a piedino esterno per essere collegata selettivamente, come,? mostrato dalla linea tratteggiata nel diagramma. In modalit? A e B, la piazzuola 147 ? scollegata dal terminale 149 a piedino esterno. In questo caso, la porzione di ingresso dell'invertitore 145 ? fissa ad un livello alto ed un segnale di comando di indirizzo di colonna interno ? fisso ad uno stato disattivato di livello alto di un livello alto dovuto all'elemento resistore alto 148.
Nella modalit? C, la piazzuola 147 ed il terminale 149 a piedino esterno sono collegati tramite collegamento con un filo metallico'sottile indicato dalla linea tratteggiata nel disegno.
Memorie temporanee /CAS possono avere la piazzu?la 147 e l'invertitore 145 collegati/scollegati tramite un'interconnessione metallica secondo la modalit? di operazione. Come un'alternativa della struttura mostra nella Fig. 35, una porta di trasmissione pu? essere fornita tra la piazzuola 147 e la porzione di ingresso dell'invertitore 145 che diventa conduttivo/non conduttivo in risposta ad un secondo segnale ?2. Nel caso delle modalit? A e B, la porta di trasmissione viene disattivata, nel caso della modalit? C, la porta di trasmissione conduce.
[Memoria Temporanea di Indirizzo di Colonna]
La Fig. 36 mostra una struttura di un circuito di generazione di segnale di indirizzo di colonna applicato ad una memoria temporanea di indirizzo di colonna. Facendo riferimento alla Fig. 36, una memoria temporanea 150 di indirizzo di colonna include un circuito NAND a quattro ingressi 150a per ricevere segnali /CAS0-/CAS3 di comando di indirizzo di colonna in corrispondenza della sua porzione di ingresso di segnale di controllo. Quando almeno uno dei segnali /CAS0-/CAS3 di comando di indirizzo di colonna raggiunge uno stato attivato di un livello basso, il segnale CAS di comando di indirizzo di colonna fornito dal circuito NAND 150a raggiunge uno stato attivato di un livello alto. La memoria temporanea di indirizzo di colonna esegue l'aggancio di un segnale di indirizzo secondo questo segnale CAS di comando di indirizzo di colonna. In modo pi? specifico, l'uscita del circuito a porta 150a viene attivata quando viene attivato il segnale /RAS proveniente da una memoria temporanea /RAS.
[Forma di Realizzazione 2]
La Fig. 37 mostra una struttura di una DRAM secondo una seconda forma di realizzazione della presente invenzione. La DRAM mostrata nella Fig. 37 ha tutti i nodi di ingresso/uscita 255a-255d collegati a piedini IO. La DRAM pu? funzionare nell'una o nell'altra modalit? della modalit? B che esegue l'ingresso/uscita di quattro bit di dati secondo un segnale di comando di indirizzo di colonna e della modalit? C che esegue l'ingresso/uscita in modo indipendente di ogni bit di dati secondo segnali di indirizzo di colonna. Poich? non viene usata una organizzazione di x1 bit, non viene usato il primo segnale di commutazione ?1 per commutare tra un'organizzazione di x1 bit ed un'organizzazione di x4 bit. Viene usato solo un secondo segnale di commutazione ? 2 per specificare 1 oppure 4 segnali di comando di indirizzo di colonna. Quindi, non viene fornito un circuito di controllo di uscita per commutare il percorso di trasmissione di dati tra un'organizzazione di x1 bit, cio? modalit? A, ed un'organizzazione di x4 bit, cio? modalit? B e C, nell'uscita di dati. Inoltre, poich? non viene usata un'organizzazione x1 bit, non viene fornito un circuito di selezione di blocco dato che non deve essere generato un segnale di selezione di blocco.
Il circuito 205 di generazione di segnale di commutazione genera un secondo segnale di commutazione ? 2 indicante se la DRAM riceve quattro segnali di comando di indirizzo di colonna oppure un segnale di comando di indirizzo di colonna, cio? se opera nella modalit? B oppure nella modalit? C.
Il circuito di commutazione 220 risponde ad un segnale di commutazione ?2 proveniente dal circuito 205 di generazione del segnale di commutazione per attivare tutti i segnali AD0-AD3 di selezione di piedino IO oppure per attivare segnali AD0-AD3 di selezione di piedino IO secondo segnali di comando di indirizzo di colonna /CAS0-/CAS3.
Quando il segnale ^ 2 di commutazione,proveniente dal circuito 205 di generazione di segnale di commutazione indica modalit? B, il circuito 260 di generazione di segnale di controllo di scrittura genera un segnale WD di controllo di scrittura avente una larghezza di impulso predeterminata in risposta ad un segnale /WE di abilitazione di scrittura ed un segnale di comando di indirizzo di colonna (per esempio /CASO). Quando il segnale ?2 di commutazione indica modalit? C, il circuito 260 di generazione di segnale di controllo genera un segnale di controllo di scrittura che viene attivato durante l'attivazione di un segnale di comando di indirizzo di colonna. La struttura di questo circuito 260 di generazione di segnale di controllo di scrittura ? similare a quella mostrata nella Fig. 34.
Il circuito 190 di controllo 1/0 decodifica segnali di indirizzo di colonna CAO, /CAO, CA1, /CA1 provenienti dalla memoria temporanea 150 di indirizzo di colonna per selezionare quattro bit di celle di memoria dai sedici bit di celle di memoria selezionati dal decodificatore di colonna 160. Nella scrittura di dati, il circuito 190 di controllo I/O esegue la scrittura di dati per i piedini IO selezionati, cio? per celle di memoria corrispondenti a piedini applicati con dati validi secondo segnali AD0-AD3 di selezione di piedino 10 provenienti dal circuito 220 di commutazione. Durante la lettura di dati, il circuito 190 di controllo 1/0 seleziona dati di quattro bit di'celle di memoria secondo segnali di indirizzo di colonna CAO,/CAO, CA1, /CA1 per fornire i dati a memorie temporanee di usci-? ta 251-254.
Memorie temporanee di uscita 251-254 nel circuito di uscita 250 eseguono l'uscita di dati secondo rispettivi segnali AD0-AD3 di selezione di piedino IO. La temporizzazione di uscita di dati viene determinata da un segnale OD di.controllo di uscita proveniente dal circuito 240 di generazione di segnale di controllo di uscita.
La struttura rimanente ? similare a quella della DRAM della prima forma di realizzazione mostrata nella Fig. 14. Componenti corrispondenti hanno gli stesi caratteri di riferimento indicati e la loro descrizione non verr? ripetuta. Il funzionamento verr? descritto in seguito.
(I) Modalit? B: l'ingresso/uscita di dati viene eseguito utilizzando solo un segnale di comando di indirizzo di colonna.
Nella modalit? B, il segnale ?2 di commutazione generato dal circuito 205 di generazione di segnale di commutazione viene fissato a livello alto. Nel circuito 140 di memoria temporanea /CAS, solo la memoria temporanea 141 /CAS ? collegata ad un terminale esterno a piedino per ricevere un segnale ext/CSO di comando di indirizzo di colonna esterno per generare un segnale /CASO di comando di indirizzo di colonna interno. Le memorie temporanee 142-144 /CAS rimanenti sono scollegate dai terminali esterni a piedino, cosicch? segnali /CAS1-/CAS2 di comando di indirizzo di colonna interni vengono mantenuti in corrispondenza dello stato disattivato di un livello alto. Il circuito di commutazione 220 risponde ad un segnale di commutazione ^2 di un livello alto proveniente dal circuito 205 di generazione di segnale di commutazione per fissare tutti i segnali AD0-AD3 di selezione di piedino IO ad uno stato attivato di un livello alto.
(i) Operazione di Lettura di Dati
La lettura di dati nella modalit? B verr? descritta con riferimento alla Fig. 38. segnali di indirizzo da A0 a An-1 corrispondenti ad un indirizzo X (indirizzo di riga) vengono forniti da una sorgente esterna ed il segnale ext/RAS di comando di indirizzo di riga esterno viene attivato ad un livello basso al tempo t1. Il segnale /RAS di comando di indirizzo di riga interno proveniente dalla memoria temporanea /RAS 110 raggiunge uno stato attivato di un livello basso. La memoria temporanea 120 di indirizzo di riga risponde ad un segnale /RAS di comando di indirizzo di riga di un livello basso per agganciare segnali di indirizzo da A0 a An-1 per generare segnali di indirizzo di riga RAO, da /RAO a RAn-1, /RAn-1. Poich? viene utilizzata solo un'organizzazione di x4 bit, si deve notare che i segnali di indirizzo sono A0-An-1 e non viene usato un segnale di indirizzo An.
Il decodificatore 130 di riga decodifica segnali di indirizzo di riga RAO, da /RAO a RAn-1, /RAn-1 per selezionare una corrispondente linea di parola nella matrice 170 a celle di memoria. Il potenziale della linea di parola selezionata viene innalzato ad un livello alto. Dati delle celle di memoria collegate a questa linea di parola selezionata vengono letti ad *una corrispondente linea di bit (BL o /BL), per cui dati di questa cella di memoria vengono rivelati, amplificati ed agganciati da un amplificatore di rilevamento del gruppo 180 di amplificatore di rilevamento. ;Al tempo t2, il segnale /0E di abilitazione di uscita viene attivato ad un livello basso. Tuttavia, dato che il segnale ext/CASO di comando di indirizzo di colonna raggiunge un livello alto, il segnale OD di controllo di uscita mantiene il livello basso. Vengono applicati segnali di indirizzo A0-An-1 corrispondenti ad un indirizzo Y. Quando il segnale ext/CASO di comando di indirizzo di colonna esterno viene attivato ad un livello basso al tempo t3, la memoria 150 di indirizzo di colonna aggancia il segnale di indirizzo da AO a An-1 per generare segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1. ;Il decodificatore 160 di colonna decodifica segnali di indirizzo di colonna CA2, da /CA2 a CAn-, /CAn-1 per selezionare sedici bit di celle di memoria (16 copie di linee di bit) dalle celle di memoria collegate alla linea di parola selezionata. I dati dei sedici bit di celle di memoria vengono trasmessi al circuito 190 di controllo I/O. Il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CAO, /CAO, CA1 e /CAT per selezionare inoltre quattro bit di dati di cella di memoria corrispondenti ad ogni piedino IO di dati dai sedici bit di celle di memoria. Si deve notare che non vengono usati nella lettura di dati segnali AD0-AD3 di selezione di piedino IO. ;In risposta al segnale /CASO di comando di indirizzo di colonna attivato al tempo t3, viene attivato il segnale OD di controllo di uscita proveniente dal circuito 140 di generazione di segnale di controllo di uscita per salire ad un livell? alto. Tutti i segnali AD0-AD3 di selezione di piedino IO raggiungono uno stato attivato di un livello alto. Quindi, memorie temporanee di uscita 252-254 vengono attivate in risposta a questo segnale OD di controllo di uscita, per cui dati di quattro bit provenienti dal circuito 190 di controllo I/O vengono trasmessi ai rispettivi nodi corrispondenti di ingresso/uscita 255a-255d. Nodi 255a-255d di ingresso/uscita sono collegati a terminali esterni a piedino IO, per cui dati di quattro bit vengono forniti in parallelo ad una sorgente esterna. ;Quando il segnale ext/CASO di comando di indirizzo di colonna esterno viene disattivato per salire ad un livello alto al tempo t4, viene compietato un ciclo di lettura di dati e memorie temporanee di uscita 251-254 raggiungono uno stato di impedenza elevata di uscita. ;(ii) Operazione di Scrittura di dati ;Nella scrittura di dati, vengono applicati segnali di indirizzo da AO a An-1 corrispondenti ad un indirizzo X e vengono forniti dati DQ0-DQ3 a nodi di ingresso/uscita 255a-255d. Memorie temporanee di ingresso 270-270d nel circuito di ingresso 270 generano dati di scrittura interni DI0-DI3 da dati DQ0-DQ3 per trasmettere gli stessi al circuito 190 di controllo I/O. Il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura raggiunge ancora uno stato disattivato, cos? che non viene eseguita la scrittura di dati. ;Quando il segnale ext/RAS di comando di indirizzo di riga esterno cade ad un livello basso al tempo t1, vengono eseguite un'operazione di selezione di linea di parola e rivelamento, applicazione e aggancio di dati di celle di memoria collegate ad una linea di parola selezionata dalla memoria temporanea 120 di indirizzo di riga, dal decodificatore di riga 130 e dal gruppo 180 di amplificatore di rivelamento come nella lettura di dati. ;Al tempo t2, il segnale /WE di abilitazione di scrittura viene attivato per cadere ad un livello basso. Qui, il segnale ext/CASO di comando e di indirizzo di colonna esterno ? ancora tad un livello alto di uno stato disattivato. Quindi, il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura mantiene uno stato disattivato di un livello basso. ;Quando il segnale ext/CASO di comando di indirizzo di colonna cade ad un livello basso al tempo t3, il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo raggiunge un livello alto di uno stato attivato per un tempo predeterminato. ;La memoria temporanea 150 di indirizzo di colonna risponde all'attivazione del segnale ext/CASO di comando di indirizzo di colonna esterno per generare segnali di indirizzo di colonna CASO, da /CASO a CAn-1, /CAn-1 Il decodificatore 160 di colonna decodifica questi segnali di indirizzo di colonna CA2, da /CA2 a CAn-1, /CAn-1 per selezionare i 16 bit di celle di memoria delle celle di memoria collegate alla linea di parola selezionata. Il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CA0,?/CAO, CA1 e /CA1 per selezionare quattro bit di celle di memoria tra i 16 bit delle celle di memoria. Segnali AD0-AD3 di selezione di piedino IO proveniente dal circuito 220 di commutazione raggiungono tutti uno stato attivato. Quindi, il circuito 190 di controllo 1/0 scrive i 4 bit di dati di scrittura DI0-DI3 provenienti dalle memorie temporanee di ingresso 270a-270d nei quattro bit selezionati di celle di memoria. ;(II) Modalit? C: vengono utilizzati quattro segnali di comando di indirizzo di colonna e quattro piedini IO. ;Nella modalit? C, memorie temporanee /CAS 141-144 ricevono segnali ext/CAS0-ext/CAS3, di comando di indirizzo di colonna esterni, rispettivamente. Nodi di ingresso/uscita 255a-255d sono collegati a piedini esterni IO.' ;(i) operazione di lettura di dati: la lettura di dati verr? descritta con riferimento ad un diagramma di forma d'onda di funzionamento della Fig. 40. ;Il funzionamento del segnale ext/RAS di comando di indirizzo di riga esterno attivato al tempo t1 e del segnale /OE di abilitazione di uscita attivato al tempo t2 ? similare a quel dato dell'operazione di lettura di dati nella modalit? B mostrata nella Fig. 38. ;Quando almeno uno di segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni (2 segnali ext/CASO ext/CAS1 di comando di indirizzo di colonna nella figura 40) viene attivato ad un livello basso al tempo t3, il segnale OD di controllo di uscita proveniente dal circuito 240 di generazione di controllo di uscita raggiunge uno stato attivato di un livello alto. ;In risposta all'attivazione di segnali di comando di indirizzo di colonna interni /CASO e /CASI, la memoria temporanea 150 di indirizzo di co-,lonna genera segnali di indirizzo di colonna CAO, /CAO - CA1 /CA1. Il decodificatore 160 di colonna decodifica segnali di indirizzo di colonna da CA2/CA2 a CAn-1/CAn-1 per selezionare celle di memoria di 16 bit tra le celle di memoria collegate alla linea di parola selezionata nella matrice 170 a celle di memoria. ;Il circuito 190 di controllo 1/0 decodifica segnali di indirizzo di colonna CAO, /CAO - CA1/CA1 per selezionare quattro bit di celle di memoria tra i 16 bit selezionati di celle di memoria. I dati dei quattro bit selezionati di celle di memoria vengono forniti a memorie temporanee di uscita 251-254. Nella modalit? C, segnali AD0-AD3 di selezione di piedino 10 provenienti dal circuito 252 di commutazione vengono attivati secondo segnali di comando di indirizzo di colonna interni /CAS0-/CAS3. ;Quando i segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna esterni vengono attivati come mostrato nella Fig. 40, vengono attivati segnali ADO e AD1 di selezione di piedino IO e segnali AD2 e AD3 di selezione di piedino IO mantengono uno stato disattivato. Come risultato, memorie temporanee di uscita 251 e 252 vengono abilitate a memorizzare temporaneamente dati letti interni DO0 e D01 trasmessi dal circuito 190 di controllo I/O. I dati memorizzati temporaneamente vengono forniti a nodi di ingresso/uscita 255a e 255b come dati letti DQO e DQ1. Memorie temporanee di uscita 253 e 254 raggiungono uno stato di impedenza elevata di uscita dato che vengono disattivati segnali AD2 e AD3 di selezione di piedino IO. ;Quando i segnali di comando di indirizzo di colonna attivati (segnali ext/CASO e ext/CAS1 nella Fig. 40 (raggiungono uno stato disattivato di un livello alto a tempo t4 viene anche disattivato il segnale OT di controllo di uscita e le memorie temporanee di uscita 251 e 252 raggiungono uno stato di impedenza elevata di uscita. ;(ii) Operazione di scrittura di dati ;La scrittura di dati nella modalit? C verr? descritta con riferimento ad un diagramma di forma d'onda e di operazione della Fig. 41. Fino al tempo t2, viene eseguita l'operazione similare alla scrittura di dati nella modalit? B mostrata nella Fig. 29. Dati di scrittura interni DIO e DI1 corrispondenti a dati di scrittura esterni DQO e DQ1 vengono generati da memorie temporanee di ingresso 270a e 270b per essere forniti al circuito 190 di controllo I/O. Memorie temporanee di ingresso 270c e 270d hanno i loro nodi di ingresso/uscita 255c e 255d fissati ad uno stato di impedenza elevata per generare dati di scrittura interni DI2 e DI3 di uno stato incerto. ;Quando almeno uno di segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni (segnali ext/CASO e ext/CAS1 della Fig. 40) viene attivato al tempo t3, segnali di indirizzo di colonna CAO, da /CAO a CAn-1, CAn-1 vengono generati dalla memoria temporanea 150 di indirizzo di colonna. Il decodificatore 160 di colonna seleziona 16 bit di celle di memoria dalle celle di memoria collegate alla linea di parola selezionata nella matrice 170 a celle di memoria. ;Il circuito 190 di controllo I/O decodifica segnali di indirizzo di colonna CAO, /CAO, CA1 e /CA1 per selezionare 4 bit di celle di memoria tra i 16 bit di celle di memoria. Tuttavia, qui, vengono attivati segnali ADO e AD1 di selezione di piedino IO provenienti dal circuito 220 di commutazione e vengono disattivati segnali AD2 e AD3 di selezione di piedino IO. Quindi il circuito 190 di controllo I/O risponde ad un segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura per eseguire la scrittura di dati solo per celle di memoria corrispondenti a segnali ADO e AD1 di selezione di piedino 10. La scrittura di dati non viene eseguita per celle di memoria corrispondenti a segnali AD2 e AD3 di selezione di piedino IO (per queste celle di memoria, il circuito 190 di controllo 1/0 raggiunge uno stato di impedenza elevata di uscita). ;Il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura mantiene uno stato attivato durante l'attivazione di segnali /CASO e /CASI di comando di indirizzo di colonna nella modalit? C. Quindi, la scrittura di dati pu? essere eseguita in modo affidabile. ;Quando segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna vengono disattivati da uno stato attivato per raggiungere un livello alto al tempo t4, il segnale WD di controllo di scrittura viene pure disattivato per raggiungere un livello basso. Quindi, viene completata un'operazione di scrittura di dati. ;Commutando la modalit? di generazione di segnali di selezione di piedino IO provenienti dal circuito 220 di commutazione con un segnale di commutazione ? 2 proveniente dal circuito 205 di generazione di segnale di commutazione, pu? essere facilmente realizzata una DRAM che funziona nelle modalit? B e C. La struttura di ogni componente verr? descritta in seguito. Componenti aventi una struttura similare a quelli della DRAM descritta nella forma di realizzazione 1 non verranno ripetuti. Solo componenti differenti, cio? circuito di controllo IO, il circuito di generazione di segnale di commutazione e il circuito di commutazione verranno descritti. ;[Circuito di Generazione di Segnale di Commutazione] ;Le Fig. 42A e 42B mostrano la struttura del circuito di generazione di segnale di commutazione della Fig. 37. Facendo riferimento alle Fig. 42A e 42B, un circuito 205 di generazione di segnale di commutazione include un elemento resistore 200 di resistenza elevata (pi? di 1M?? fornito tra una piazzola 200f e un nodo 200d di potenziale di massa e un invertitore 200h avente la sua porzione di ingresso collegata alla piazzola 200f. Una piazzuola 200a di alimentazione per ricevere potenziale Vcc di alimentazione viene fornita in prossimit? della piazzola 200f. ;Nella modalit? B (viene usato solo un segnale di comando di indirizzo di colonna), la piazzuola 200f ? scollegata dalla piazzuola 200a di alimentazione come mostrato nella Fig. 42A. In questo stato, il segnale 2 di commutazione generato dall'invertitore.200h raggiunge un livello alto dato che un segnale di livello basso di potenziale di massa viene applicato l'invertitore 200h tramite l'elemento resistore 200c. ;Nella modalit? C dove vengono usati quattro segnali di comando di indirizzo di colonna, la piazzuola 200f ? connessa collegando con un filo sottile di metallo alla piazzuola 200a di alimentazione come mostrato nella Fig. 42B. In questo stato, il segnale ?2 di commutazione generato dall'invertitore 200h raggiunge un livello basso dato che un segnale del livello di potenziale Vcc di alimentazione viene applicato alla porzione di ingresso dell'invertitore 200h. Collegando selettivamente la piazzola 200f alla piazzuola 200a di alimentazione tramite collegamento come sopra descritto, una DRAM che esegue controllo di ingresso/uscita differente pu? essere fabbricata con la stessa maschera. ;Un'interconnessione metallica pu? essere formata per fissare il potenziale della porzione di ingresso dell'invertitore 200h utilizzando una maschera, al posto della struttura del collegamento selettivo della piazzuola tramite collegamento. ;Alternativamente, pu? essere usata una struttura in cui un segnale ? 2 di commutazione viene applicato direttamente da una sorgente esterna. ;[Circuito di Commutazione] ;La Fig. 43 mostra la caratteristica del circuito di commutazione della Fig. 37. Il circuito di commutazione 220 include invertitori 220CA -220CD per invertire segnali di comando di indirizzo di colonna /CASO/CAS3, circuiti NOR 220aa-220ad aventi un ingresso che riceve uscite spettive di invertitori 220ca-220cd e invertitori 220ba-220bd per invertire le uscite di circuiti NOR 220aa 220ad il segnale V2 di commutazione viene applicato agli altri ingressi di circuiti NOR 220aa -220ad. ;Segnali AD0-AD3 di selezione di piedino IO vengono generati da invertitori 220ba-220bd. ;Quando il segnale ?2 di commutazione raggiunge un livello alto indicante modalit? B, le uscite di circuiti NOR 220aa ? 220ad raggiungono un livello basso e segnali ADO - AD3 di selezione di piedino IO generati da invertitori 220ba-220bd raggiungono uno stato attivato di un livello alto. Come risultato, vengono eseguite l'immissione/emissione di dati di 4 bit. ;Nella modalit? C, il segnale ? 2 di commutazione viene fissato ad un livello basso e circuiti NOR 220aa - 220ad funzionano come invertitori. ;Quindi, segnali AD0-AD3 di selezione di piedino IO vengono attivati/disattivati secondo l'attivazione/disattivazione di corrispondenti segnali /CAS0-/CAS3 di comando di indirizzo di colonna. ;[Circuito di controllo I/O] ;La Fig. 44 mostra una struttura specifica del circuito di controllo I/O della Fig. 27. Il circuito 190 di controllo I/O della Fig. 44 differisce dal circuito di controllo I/O della prima forma di realizzazione nel fatto che viene incluso solo un circuito 192 di controllo di x4 bit dato che non viene usato un primo segnale di commutazione ?1. Un segnale WD di controllo di scrittura e segnali AD0-AD3 di selezione di piedino IO vengono applicati al circuito NAND 199c fornito in corrispondenza della porzione di ingresso del circuito 192a di controllo di x4 bit. La struttura rimanente ? similare a quella della Fig. 28. ;Il bus IO include bus IO 193 - 196, ognuno avente una larghezza di quattro bit. Ognuno dei bus IO 193 - 196 corrisponde ad un piedino IO di dati. Circuiti 198A - 198D di controllo di scrittura vengono forniti corrispondentemente a bus IO 193 - 196 di quattro bit. Nella Fig. 44, non sono indicati i circuiti di controllo di scrittura 198B e 198C forniti corrispondentemente a bus IO 194 e 195. Nella struttura della Fig. 44, la scrittura di dati viene eseguita per i corrispondenti 4 bit di bus IO solo quando vengono attivati i segnali ADO - AD3 di selezione di piedino IO. Segnali di decodifica p0 -p3 provenienti dal decodificatore parziale 191 selezionano una coppia di linee IO di un bit dai 4 bit di bus IO. ;Nella modalit? B, tutti i segnali ADO - AD3 di selezione di piedino IO raggiungono uno stato attivato di livello alto. Quindi, l'uscita dell'invertitore 199D raggiunge un livello alto quando il segnale WD di controllo di scrittura raggiunge un livello alto, per cui la scrittura di dati viene eseguita su una coppia di linee IO in ognuno di 4 bit di bus IO 193 - 196 secondo segnali di decodifica p 0 - p3. ;Nella modalit? C, segnali ADO - AD3 di selezione di piedino IO vengono attivati in modo indipendente secondo segnali CAS0-/CAS3 di comando di indirizzo di colonna. Quindi, solo il circuito di scrittura fornito nel bus IO che richiede la scrittura di dati esegue la scrittura di dati. Quando segnali AD0-AD3 di selezione di piedino IO raggiungono uno stato disattivato di un livello basso, circuiti di scrittura 198A-199D raggiungono uno stato di impedenza elevata di uscita. ;La porzione,di uscita del circuito 190 di controllo I/O include un circuito di selezione 197 per selezionare un bit di dati (uscita di un preamplificatore PA) da bus 193 - 196 IO di quattro bit e amplificatori principali 230fa - 230fd per amplificare 4 bit di dati provenienti dal circuito di selezione 197. Il circuito di selezione 197 include selettori 197A-197D forniti corrispondentemente a linee IO 193-196. La struttura di selettori 197A-197 D ? similare a quella mostrata nella figura 30 e dati di un bit di celle di memoria vengono selezionati da un corrispondente bus IO di 4 bit secondo segnali di decodifica p 0- p 3. ;Amplificatori principali 230fa~230fd amplificano segnali di uscita provenienti da selettori 197a-197d per fornire dati DO0-DO3 di uscita interni. Quindi, la porzione di uscita di dati di questo circuito di controllo IO fornisce 4 bit di dati se nella modalit? B oppure nella modalit? C. ;Memorie temporanee di uscita 251-254 hanno una struttura similare a quella mostrata nella figura 33 e vengono abilitate/disabilitate da segnali AD0-AD3 di selezione di piedino IO. ;Secondo la struttura sopra descritta, l'ingresso/uscita parallelo di 4 bit di dati e controllo di ingresso/uscita indipendente di ogni bit di quattro bit di dati possono essere facilmente realizzati. ;[Forma di realizzazione 3] ;La Fig. 45 mostra una struttura di una DRAM secondo una terza forma di realizzazione della presente invenzione. La DRAM della Fig. 45 ha il decodificatore di colonna 160 ricevente segnali di indirizzo di colonna CAO, da /CAO a CAn-T/CAn-1 provenienti dalla memoria temporanea 150 di indirizzo di colonna per selezionare quattro bit di celle di memoria nella matrice 170 a celle di memoria. I 4 bit selezionati di celle di memoria corrispondono a nodi 255a-255d di ingresso/uscita di dati, rispettivamente Il circuito 240 di generazione di segnale di controllo di uscita riceve segnali AD0-AD3 di selezione di piedino IO provenienti dal circuito di commutazione 220 e fornisce segnali ODO-OD3 di controllo di uscita a memorie temporanee di uscita 251-254, rispettivamente. Segnali ODO-OD3 di controllo di uscita vengono attivati/disattivati in risposta ad attivazione/disattivazione di segnali AD0-AD3 di selezione di piedino IO. Il circuito 190 di controllo I/O scrive dati in una cella di memoria secondo segnali AD0-AD3 di selezione di piedino IO nella scrittura di dati. La scrittura di dati viene eseguita per una cella di memoria corrispondente ad un segnale attivato di selezione di piedino IO di dati. ;Il circuito 190 di controllo I/O trasmette in parallelo dati di 4 bit di celle di memoria selezionate dal decodificatore di colonna 160 a memorie temporanee di uscita 251-254 nella lettura di dati. Il circuito 190 di controllo I/O non esegue un operazione di decodifica. ;Nodi 255a?255d di ingresso/uscita sono collegati a piedini esterni 10. Il circuito 205 di generazione di segnale di commutazione genera un segnale di commutazione ?2 per specificare la modalit? B oppure la modalit? C. Il circuito 220 di commutazione attiva tutti i segnali AD0-AD3 di selezione di piedino IO secondo il segnale ? 2 di commutazione oppure attiva rispettivamente segnali ADO?AD3 di selezione di piedino 10 secondo segnali /CAS0-/CAS3. di comando di indirizzo di colonna. L'operazione verr? descritta in seguito. ;(I) Modalit? B: l'ingresso/uscita di 4 bit di dati viene eseguito utilizzando un segnale di comando di indirizzo di colonna. ;(a) Operazione di lettura di dati: facendo riferimento al diagramma di forma d'onda operazionale della figura 46, verr? descritta la lettura di dati. Quando il segnale ext/RAS di comando di indirizzo di riga esterno viene dichiarato al tempo t1, la memoria temporanea 120 di indirizzo di riga aggancia segnali di indirizzo da A0 a An-1 per generare segnali di indirizzo di riga interni RAO, da /RAO a RAn?1, /RAn?1. Il decodificatore 130 di riga decodifica questi segnali di indirizzo di riga RAO, da /RAO a RAn-1, /RAn-1 per selezionare una corrispondente linea di parola nella matrice 170 a celle di memoria. Il gruppo 180 di amplificatore di rilevamento rivela, amplifica e aggancia dati delle celle di memoria collegate alla linea di parola selezionata. ;Al tempo t2 viene dichiarato il segnale di abilitazione di uscita /QE. Qui, il segnale ext/CASO di comando di indirizzo di colonna raggiunge ancora il livello alto di uno stato disattivato e segnali di controllo di uscita ODO-OD3 provenienti dal circuito 240 di generazione di segnale di controllo di uscita raggiungono un livello basso di uno stato disattivato. ;Al tempo t3, viene dichiarato il segnale ext/CASO di comando di indirizzo di colonna. Nella modalit? B, Segnali ext/CAS-ext/CAS3 di comando di indirizzo di colonna esterni applicati a memorie temporanee /CAS 142-144 raggiungono uno stato di impedenza elevata, e segnali /CAS1-/CAS3 di comando di indirizzo di colonna interni vengono fissati ad un livello alto di uno stato disattivato. ;In risposta all'attivazione del segnale ext/CAsO di comando di indirizzo di colonna interno al tempo t3, il segnale /CASO di comando di indirizzo di colonna interno generato dalla memoria temporanea /CAS 141 viene dichiarato, per cui la memoria temporanea 150 di indirizzo di colonna aggancia segnali di indirizzo da A0 a An-1 per generare il segnale di indirizzo di colonna CAO, da CAO a CAn-1,/CAn-1. Il decodificatore 160 di colonna decodifica questi n bit di segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1 per selezionare quattro bit di celle di memoria tra le celle di memoria collegate alla linea di bit selezionata. I quattro bit selezionati di celle di memoria corrispondono a nodi 255a-255d di ingresso/uscita di dati rispettivamente. I 4 bit di celle di memoria vengono amplificati dal circuito 190 di controllo I/O per essere forniti a memorie temporanee di uscita 251-254 come dati letti DO0-DO3. ;In risposta all'attivazione del segnale ext/CASO di comando di indirizzo di colonna esterno al tempo t3, viene generato un segnale di controllo di uscita proveniente dal circuito 240 di generazione di segnale di controllo di uscita. Nella modalit? B, tutti i segnali AD0-AD3 di selezione di piedino IO aggiungono uno stato attivato di un livello alto. In questo stato, il circuito 240 di generazione di segnale di controllo di uscita fornisce a memorie temporanee di uscita 251-254 segnali ODO-OD3 di controllo di uscita che raggiungono lo stato attivato di un livello alto. Memorie temporanee di uscita 251-254 memorizzano temporaneamente dati interni letti DO0-DO3 secondo segnali ODO-OD3 di controllo di uscita per trasmettere dati di uscita DQ0-DQ3 a nodi 255a-255d di ingresso/uscita di dati e poi a piedini esterni IO. ;Quando il segnale EXT/CASO di comando di indirizzo di colonna esterno raggiunge un livello alto al tempo t4, segnali di controllo di uscita ODO-0D3 cadono pure ad un livello basso, per cui viene completato un ciclo di lettura di dati. ;(II) Operazione di scrittura di dati: ;La scrittura di dati nella modalit? D verr? descritta in seguito con riferimento alla Fig. 47. Quando dati DQ0-DQ3 di scritture esterni vengono applicati al piedino di ingresso 255a-255d, memorie temporanee di ingresso 270a-270d generano e forniscono al circuito 190 di controllo I/O dati interni di scrittura DI0-DI3. Qui, il segnale WD di controllo di scrittura raggiunge uno stato disattivato di un livello basso, cos? che non viene ancora eseguita la scrittura di dati. ;Al tempo t1, il segnale ext/RAS di comando di indirizzo di riga esterno cade ad un livello basso e segnali RAO, da /RAO a RAn-1, /RAn-1 di indirizzo di riga vengono generati dalla memoria temporanea 120 di indirizzo di riga. Una linea di parola corrispondente viene selezionata nella matrice 170 a celle di memoria dal decodificatore 130 e dati di celle di memoria collegate alle linee di parola selezionate vengono rivelati, amplificati e agganciati dal gruppo 180 di amplificatore di rivelamento. ;Al tempo t2, viene dichiarato il segnale /WE di abilitazione di scrittura. Qui, il segnale ext/CASO di comando di indirizzo di colonna esterno raggiunge un livello alto di uno stato disattivato e il segnale WD di controllo di scrittura mantiene lo stato disattivato di un livello basso. ;Quando il segnale ext/CASO di comando di indirizzo di colonna esterno cade ad un livello basso,al tempo t3, vengono generati segnali di indirizzo di colonna CA0, da /CA0 a CAn-1, /CAn-1 dalla memoria temporanea 150 di indirizzo di colonna. Il decodificatore 160 di colonna decodifica questi segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1 per selezionare 4 bit di celle di memoria tra le celle di memoria collegate alla linea di parola selezionata. ;Il circuito 260 di generazione di segnale di controllo di scrittura ; risponde all'attivazione del segnale ext/CASO di comando di indirizzo di colonne esterno al tempo t3 per attivare un segnale WD di controllo di scrittura per un tempo predeterminato secondo un segnale attivato /CASO interno di comando di indirizzo di colonna. ;Segnali AD0-AD3 di selezione di piedino 10 raggiungono uno stato attivato di un livello alto nella modalit? B..Il circuito 190 di controllo I/O risponde al segnale WD di controllo di scrittura per scrivere dati di scrittura interni DI0-DI3 provenienti da memorie temporanee di ingresso 270a-270c in 4 bit di celle di memoria selezionate dal decodificatore di colonna 160. ;Al tempo t4, il segnale ext/CASO di comando di indirizzo di colonna esterno sale ad un livello alto per cui viene completato un ciclo di scrittura di dati. ;(II) Modalit? C: vengono utilizzati quattro segnali di comando di indirizzo di colonna e 4 piedini IO ;(a) Operazione di lettura di dati: la lettura di dati nella modalit? C verr? descritta con riferimento alla Fig. 48. ;Nella modalit? C, memorie temporanee /CAS 141-144 ricevono segnali ext/CAS0-ext/CAS3 di comando di indirizzo di colonna esterni, rispettivamente. Il segnale ?2 di commutazione proveniente dal circuito 205 di generazione di segnale di commutazione viene fissato ad un livello basso e il circuito 220 di commutazione attiva segnali AD0-AD3 di selezione di piedino IO secondo segnali /CAS0-CAS3 di comando di indirizzo di colonna. ;(i) Operazione di lettura di dati: la lettura di dati nella modalit? C verr? descritta con riferimento alla Fig. 48. L?operazione del segnale ext/RAS di comando di indirizzo di riga esterno attivato al tempo t1 e del segnale /0E di abilitazione di uscita attivato al tempo t2 ? similare a quella nell'operazione di lettura di dati nella modalit? B mostrata nella Fig. 46. Viene selezionata una linea di parola dal decodificatore di riga 130 e il rivelamento, l'amplificazione e l'aggancio di dati delle celle di memoria selezionate vengono eseguiti dal gruppo 180 di amplificatore di rilevamento. ;Al tempo t3, almeno un segnale di comando di indirizzo di colonna esterna (2 segnali di comando di indirizzo di colonna esterni ext/CASO e ext/CAS1 nella Fig. 48) viene attivato. In risposta, la memoria temporanea 150 di indirizzo di colonna genera segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1 da segnali di indirizzo A0-An-1.Il decodificatore 160 di colonna decodifica questi segnali di indirizzo di colonna CAO, da /CAO a CAn-1, /CAn-1 per selezionare 4 bit di celle di memoria in modo simultaneo dalle celle di memoria selezionate nella matrice 170 a celle di memoria. Il circuito 190 di controllo I/O amplifica dati dei 4 bit di celle di memoria selezionate dal decodificatore di colonna 160 per fornire gli stessi a memorie temporanee di uscita 251-254 come dati letti interni D00-DQ3. ;In risposta all'attivazione di segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna esterni al tempo t3, il circuito 240 di generazione di segnale di controllo di uscita genera un segnale di controllo uscita. Qui, vengono attivati segnali ADO e AD1 di selezione di piedino IO e vengono disattivati segnali AD2 e AD3 di selezione di piedino IO. Quindi, il circuito 240 di generazione di segnale di controllo di uscita attiva segnali di controllo di uscita ODO e 0D1 corrispondenti a segnali ADO e AD1 di selezione di piedino IO e segnali di controllo di uscita 0D2 e 0D3 corrispondenti a segnali AD2 e AD3 di selezione di piedino IO mantengono lo stato disattivato. Come risultato, vengono abilitate memorie temporanee di uscita 251 e 252, per cui dati letti DQO e DQ1 provenienti da dati D00 e D01 letti interni vengono generati per essere trasmessi a nodi 255a e 255b di ingresso/uscita. Memorie temporanee di uscita 253 e 254 raggiungono uno stato di impedenza elevata di uscita dato che vengono disattivati segnali di controllo di uscita 0D2 e 0D3. ;Al tempo t4, segnali di comando di indirizzo di colonna esterni ext/CASO e ext/CAS1 salgono entrambi ad un livello alto, per cui viene completato un ciclo di lettura di dati. ;(ii) Operazione di scrittura di dati: la lettura di dati nella modalit? C verr? descritta con riferimento alla Fig. 49. ;Viene eseguita l'operazione fino al tempo t2 similare a quella della modalit? di operazione di scrittura di dati nella modalit? B della Fig. 47. ;Quando segnali ext/CASO e ext/CAS? di comando di indirizzo di colonna esterni vengono?attivati ad un livello basso al tempo t3, il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnali di controllo di scrittura raggiunge uno stato attivato di un livello alto. Nella modalit? C, il segnale ? 2 di commutazione raggiunge un livello basso e il segnale WD di controllo di scrittura proveniente dal circuito 260 di generazione di segnale di controllo di scrittura viene attivato durante l'attivazione di segnali /CASO e /CASI di comando di indirizzo di colonna. ;Segnali ADO e AD1 di selezione di piediiio IO vengono attivati e segnali AD2 e AD3 di selezione di piedino IO mantengono lo stato disattivato. Il circuito 190 di controllo I/O scrive dati DIO e DI1 di scrittura interni tra i dati DIO?DI3 di scrittura interni provenienti da memorie temporanee di ingresso 270a- 270c in celle di memoria corrispondenti a segnali ADO e AD1 di selezione di piedino IO. Poich? i segnali AD2 e AD3 di selezione di piedino IO sono disattivati, dati DI2 e DI3 letti interni non vengono scritti in celle di memoria. ;Al tempo t4, segnali ext/CASO e ext/CAS1 di comando di indirizzo di colonna salgono ad un livello alto. Il segnale /WE di abilitazione di scrittura sale pure ad un livello alto e il segnale WD di controllo di scrittura cade ad un livello basso. Quindi, viene completato un ciclo di scrittura di dati. ;Anche se il decodificatore di colonna ha una struttura di selezione di 4 bit di celle di memoria, l'ingresso/uscita di dati possono essere realizzati selettivamente per i 4 bit di celle di memoria, come descritto sopra. La struttura specifica di ogni componente verr? descritta in seguito. ;Le strutture del circuito 205 di generazione di segnale di commutazione e del circuito 220 di commutazione sono similari a quelle del circuito di generazione di segnali di commutazione (Fig. 42A e 42B) e del circuito di commutazione (Fig. 43) descritte nella seconda forma di realizzazione. ;[Circuito di controllo I/O] ;La Fig. 50 mostra in modo specifico una struttura del circuito di controllo I/O della Fig. 45. Facendo riferimento alla Fig. 50 un circuito 190 di controllo I/O include 4 coppie di linee I/O 193a-196a. Coppie 193a-196a di linee I/O corrispondono a nodi 255a-255d di ingresso/uscita di dati, rispettivamente. Il circuito 190 di controllo I/O include un circuito di scrittura 392 e un circuito di lettura 391. ;Il circuito di lettura 391 include un preamplificatore PA fornito corrispondentemente a rispettive coppie di linee IO 193a-196a per amplificare differenzialmente i dati su corrispondenti coppie IO e /IO di linee IO e un amplificatore principale MA per amplificare ulteriormente l'uscita del preamplificatore PA. Dati DO0-DO3 letti interni vengono forniti dall'amplificatore principale MA. Quindi, il circuito 391 di lettura fornisce 4 bit di dati DOO-D03 in parallelo ad una memoria temporanea di uscita nella lettura di dati. ;Il circuito 392 di scrittura include circuiti 392A e 392D di controllo di scrittura forniti corrispondentemente a coppie di linee IO 193a-196a, rispettivamente. Circuiti 392A-392D di controllo di scrittura hanno la stessa struttura e includono un invertitore 401 per invertire dati di scrittura interni DI (DI0-DI3), un circuito NAND 402 a due ingressi per ricevere un segnale AD di selezione di piedino IO (AD0-AD3) e un segnale WD di controllo di scrittura, un invertitore 403 per invertire l'uscita del circuito NAND 402 e una porta di trasferimento 404, che conduce in risposta ad un uscita dell'invertitore 403, per trasmettere i dati DI di scrittura interni e l'uscita dell'invertitore 401 a linee IO corrispondenti IO e /IO (100-103 e /IO0-/IO3). ;Nella modalit? B, tutti i segnali AD0-AD3 di selezione di piedino IO raggiungono uno stato attivo. In questo stato, il circuito NAND 402 funziona come un invertitore e la porta 404 di trasferimento conduce secondo un segnale WD di controllo di scrittura. In modo pi? specifico, dati di scrittura interni DI0-DI3 vengono trasmessi in parallelo alle 4 coppie di linee IO 193a 196a nella modalit? B. ;Nella modalit? C, segnali AD0-AD3 di selezione di piedino IO vengono attivati secondo segnali /CAS0-/CAS3 di comando di indirizzo di colonna. Per esempio, se viene disattivato il segnale ADO di selezione di piedino IO, l'uscita del circuito NAND 402 raggiunge un livello alto e l'uscita dell'invertitore 403 raggiunge un livello basso. Quindi, in questo caso anche se il segnale WD di controllo di scrittura raggiunge uno stato attivo di un livello alto, la porta 404 di trasferimento viene disattivata e i dati di scrittura interni DIO non verranno trasmessi alla coppia di linee IO 193a. Quindi, Pu? essere eseguita la scrittura solo dei dati richiesti secondo segnali AD0-AD3 di selezione di piedino IO, cio?, segnali /CAS0-/CAS3 di comando di indirizzo di colonna nella modalit? C. ;[Circuito di generazione di segnale di controllo di uscita] ;La Fig. 51 mostra in modo specifico una struttura del circuito 240 di generazione di segnale di controllo di uscita della Fig. 45. Facendo riferimento alla Fig. 51, un circuito 240 di generazione di segnale di controllo di uscita include un circuito logico 241 per determinare la temporizzazione di uscita dei dati secondo il segnale di abilitazione di uscita /OE e segnali /CAS0-/CAS3 di comando di indirizzo di colonna e un?unit? 242 di generazione di segnale di controllo per generare segnali ODO-OD3 di controllo di uscita corrispondenti a memorie temporanee di uscita 251-254. ;Il circuito logico 241 include un invertitore 241a per invertire il segnale /OE di abilitazione di uscita, un circuito NAND 241B a 4 ingressi per ricevere segnali /CAS0-/CAS3, di comando di indirizzo di colonna, un circuito NAND 241C a due ingressi per ricevere le uscite dell'invertitore 241a e del circuito NAND 241b e un invertitore 241d per invertire l'uscita del circuito NAND 241C. ;Un segnale di un livello alto viene fornito dal circuito logico 241 quando il segnale /OE di abilitazione di uscita raggiunge uno stato attivato di un livello basso e viene attivato almeno un segnale /CAS0-/CAS3 di comando di indirizzo di colonna. La temporizzazione di uscita di dati viene determinata da questo segnale di un livello alto. ;Il circuito 242 di generazione di segnale di controllo include un invertitore 240a per ricevere l'uscita del circuito logico 241 (invertitore 241d), un invertitore 240b per invertire l'uscita dell'invertitore 240a, circuiti NAND a due ingressi 240c-240f per ricevere segnali AD0-AD3 di selezione di piedino IO in corrispondenza di ogni ingresso e invertitori 240g-240j per -invertire le uscite di circuiti NAND 240c-240f. L'uscita dell'invertitore 240b viene applicata ad ogni altro ingresso di circuiti NAND 240c-240f. Segnali ODO-OD3 di controllo di uscita vengono generati da invertitori 240g-240j.*
Nella modalit? B, tutti i segnali AD0-AD3 di selezione di piedino IO raggiungono uno stato attivato di un livello alto. Sotto questo stato, circuiti NAND 250c-240f funzionano come invertitori. Quindi, quando un'uscita dell'invertitore 240b raggiunge un livello alto, cio? quando il segnale che determina la temporizzazione di uscita proveniente dal circuito logico 241 raggiunge un livello alto, le uscite di circuiti NAND 240c-240f cadono ad un livello basso e segnali ODO-OD3 di controllo di uscita salgono ad un livello alto simultaneamente tramite invertitori 240g-240j.
Nella modalit? C, segnali AD0-AD3 di selezione di piedino IO vengono attivati secondo segnali /CAS0-/CAS3 di comando di indirizzo di colonna. Per esempio, se il segnale ADO di selezione di piedino IO raggiunge un livello basso di uno stato disattivato, l'uscita del circuito NAND 240c raggiunge un livello basso e il segnale ODO di controllo di uscita ? fisso ad un livello basso senza tener conto del livello logico dell'uscita del circuito logico 241. Quindi, la memoria temporanea 251 di uscita (si faccia riferimento alla Fig. 45) mantiene uno stato di impedenza elevata di uscita. Se il segnale ADO di selezione di piedino IO ? alto, viene attivato il segnale ODO di controllo di uscita ad un livello alto in risposta al cambiamento dell'uscita del circuito logico 241 ad un livello alto similare alla modalit? precedente D. Quindi, segnali ODO-OD3 di controllo di uscita applicati a memorie temporanee di uscita 251-254 possono essere comandati individualmente secondo ogni modalit? di operazione utilizzando segnali AD0-AD3 di selezione di piedino IO.
[Circuito di uscita]
La Fig. 52 mostra in modo specifico un circuito di uscita della Fig. 45. La struttura del circuito di uscita della Fig. 250 ? similare a quella del circuito di uscita 250 descritto con riferimento alla Fig. 22 nella precedente prima forma di realizzazione. Componenti corrispondenti hanno lo stesso numero di riferimento indicato e la loro descrizione non verr? ripetuta.
Nella struttura di circuito di uscita 250 della Fig. 52, segnali 0D0-0D3 di controllo di uscita vengono generati tramite un'operazione NAND di segnale OD di controllo di uscita e di segnali AD0-AD3 di selezione di piedino IO. Quindi, il circuito di uscita della Fig. 52 differisce da quello mostrato nella Fig. 33 Nel fatto che circuiti NAND 251a, 251e, 252a, 252e, 253e, 254a e 254e forniti in corrispondenza della porzione di ingresso di ogni memoria temporanea di uscita includono un circuito NAND a due ingressi per ricevere segnali ODO?0D3 di controllo di uscita corrispondenti in corrispondenza di un ingresso.
Nella modalit? B, segnali 0D0-0D3 di controllo di uscita vengono attivati in parallelo per raggiungere un livello alto secondo il segnale /CAS di comando di indirizzo di colonna esterno e il segnale /0E di abilitazione di uscita. In questo caso, dati corrispondenti a dati letti interni D00-D03 trasmessi dal circuito 190 di controllo I/O vengono trasmessi a nodi di ingresso/uscita 255a-255d (dati di uscita DQ0-DQ3).
Nella modalit? C, segnali ODO-OD3 di controllo di uscita vengono attivati in modo selettivo. Quando un segnale di controllo di uscita raggiunge un livello basso di uno stato disattivato, una memoria temporanea di uscita corrispondente-raggiunge uno stato di impedenza elevata di uscita. Per esempio, se il segnale ODO di controll? di uscita raggiunge uno stato disattivato di un livello basso nella memoria temporanea di uscita 251, le uscite di circuiti NAND 251a e 251e raggiungono un livello alto senza tener conto della logica di dati DOO letti interni, per cui transistori 251c e 251g della porzione di uscita vengono interdetti per raggiungere uno stato di impedenza elevata di uscita.
Quindi, secondo la presente invenzione, il controllo di ingresso/uscita di dati pu? essere eseguito per piedini IO rispettivi tramite una pluralit? di segnali di comando di indirizzo di colonna. L'uscita di dati non necessari pu? essere proibita con riferimento a piedini IO nell'uscita di dati, cos? che viene ridotto il consumo di potenza richiesto per l'uscita di dati non necessari. Inoltre, la scrittura di dati non necessari pu? essere inibita in modo affidabile nella scrittura di dati.
Inoltre, La struttura di ingresso/uscita di un dispositivo pu? essere modificata solo con il cambiamento di un segnale di commutazione e un dispositivo di memoria a semiconduttore che esegue diversi controlli di ingresso/uscita pu? essere fabbricato con le stesse maschere sostanzialmente per tutte le maschere.
Sebbene la presente invenzione sia stata descritta e illustrata in dettaglio, si comprende chiaramente che la stessa ? solo a titolo di illustrazione e di esempio e non deve essere considerata a titolo di limitazione, essendo lo spirito e l'ambito della presente invenzione limitati solamente dai termini delle rivendicazioni apposte.

Claims (28)

  1. R IV E N D ICA Z ION I 1. Dispositivo di memoria a semiconduttore comprendente: una matrice (170) a celle di memoria includente una pluralit? di celmemoria (170a); N nodi di accesso di dati (255a-255d) dove N ? un intero pi? grande mezzi (140) di generazione di segnale di designazione di selezione di na per generare N segnali (CAS0-/CAS3) di designazione di colonna spondenti rispettivamente a detti N nodi di accesso di dati; mezzi (120, 130, 150, 160, 191, 197; 120, 130, 150, 160) di selezione lla di colonna per selezionare simultaneamente N celle di memoria da matrice a celle di memoria secondo un segnale di indirizzo, dette N di memoria selezionate corrispondendo ad ognuno di detti N nodi di so di dati; e mezzi di accesso (192a, 197, 240, 250, 260, 270; 392, 240, 250, 260, sensibili ad un segnale (AD0-AD3) di identificazione di nodo indicanogni detto nodo di accesso di dati ? disponibile e almeno uno di N segnali di designazione di selezione di colonna per accedere ad ella di memoria corrispondendo ad un nodo di accesso di dati indicato nibile da detto segnale di identificazione di nodo da dette N celle moria selezionate per una di scrittura e lettura di dati.
  2. 2. Dispositivo di memoria a semiconduttore secondo la rivendicazione cui detti nodi (255a-255d) di accesso di dati includono un nodo di a di dati per fornire all'esterno un dato di uscita e detti segnali ntificazione di nodi includono una pluralit? di segnali di selezione di piedino generati per ogni nodo di uscita in cui detti mezzi di accesso comprendono mezzi (240) di generazione di segnale di controllo di uscita per generare un segnale di controllo di uscita in risposta ad un segnale di abilitazione di uscita e almeno uno di detti N segnali di designazione di selezione di colonna; una pluralit? di mezzi di memoria temporanea (251a-251d) forniti corrispondentemente ad ognuno di detti N nodi di uscita di dati, sensibili a detto segnale di controllo di uscita e ad un corrispondente segnale di selezione di piedino per fornire dati di una logica corrispondente a dati letti da dette N celle di memorie selezionate in un nodo di uscita di dati corrispondente come detti dati di uscita, in cui ogni mezzo di detta pluralit? di mezzi di memoria temporanea viene fissato ad uno stato di impedenza elevata di uscita quando un nodo di uscita di dati corrispondente viene indicato non disponibile da un corrispondente segnale di selezione di piedino.
  3. 3. Dispositivo di memoria a semiconduttore secondo la rivendicazione 2, in cui i detti nodi (255a-255d) di accesso di dati includono un nodo di uscita di dati per fornire i dati di una logica corrispondente a dati letti da una cella di memoria selezionata ad un esterno come un dato di uscita e detti segnali di identificazione di nodo includono una pluralit? di segnali di selezione di piedino generati corrispondentemente ad ogni detto nodo di uscita di dati, in cui detti mezzi di accesso (240, 25?, 260, 270, 192a, 197) comprendono mezzi logici (241) sensibili a detti segnali di designazione di selezione di indirizzo di colonna e ad un segnale di abilitazione d'uscita per generare un segnale di controllo di uscita, mezzi (242) per generare un segnale di designazione di uscita (0D0-0D1) corrispondenti ad ognuno di detti nodi di uscita di dati secondo detto segnale di controllo di uscita e ognuno di detti segnali di selezione di piedino, mezzi (251a-251d) di memoria temporanea di uscita forniti corrispondentemente ad ogni detto nodo di uscita di dati, sensibili a segnali di designazione di uscita corrispondenti per fornire dati di logiche corrispondenti a dati letti da dette N celle di memoria selezionate a nodo di uscita di dati corrispondente come detti dati di uscita, in cui ognuno di detti mezzi di memoria temporanea di uscita viene fissato ad uno stato di impedenza elevata di uscita quando un corrispondente segnale di selezione di piedino indica uno stato non disponibile di un nodo di uscita di dati.
  4. 4. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, comprendente inoltre: mezzi (205) di generazione di segnale di commutazione per generare un segnale di commutazione ( ?2) indicante una modalit? di controllo di ingresso e di uscita, mezzi di commutazione (220) per generare detto segnale (AD0-AD3) di identificazione di nodo in risposta a detto segnale di commutazione e a detto segnale di designazione di selezione di colonna in cui detti mezzi di commutazione comprendono mezzi per regolare detto segnale di identificazione di nodo ad uno stato in cui tutti i detti nodi di accesso di dati sono disponibili quando detto segnale di co zione indica una prima modalit? di controllo di ingresso e di uscita (modalit? B) e per generare un segnale di identificazione di modalit? indicante se ognuno di detti nodi di accesso di dati ? disponibile secondo ognuno di detti segnali di designazione di selezione di colonna quando detto segnale di commutazione indica una seconda modalit? di controllo di ingresso e di uscita (modalit? C).
  5. 5. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, comprendente inoltre: primi mezzi (200e) di generazione di segnale di commutazione per generare un primo segnale di commutazione (Vi) per indicare una prima modalit? (modalit? A) utilizzando un nodo specifico di detti nodi (251a-251d) di accesso di dati come un nodo di uscita di dati e una seconda modalit? (modalit? B e modalit? C) utilizzante tutti detti nodi di accesso di dati come nodi di uscita di dati, secondi mezzi (200h) di generazione di segnale di commutazione per generare un secondo segnale di commutazione (?2) indicante una terza modalit? (modalit? B) che controlla in comune tutte le uscite di dati di detti nodi di uscita di dati e una quarta modalit? (modalit? C) che controlla individualmente ogni uscita di dati di detti nodi d? uscita di dati, mezzi (211) di selezione di blocco sensibili a detto primo segnale di commutazione, a detto secondo segnale di commutazione, a detto segnale di designazione di selezione di colonna e ad*un segnale di indirizzo per generare un segnale di selezione di blocchi che specifica una cella di memoria che memorizza dati che devono essere letti a detto nodo di uscita di dati, e mezzi di commutazione (220) sensibili a detto secondo segnale di commutazione e a detto segnale di selezione di blocco per generare detto segnale di identificazione di nodo indicante se detto nodo di uscita di dati ? disponibile.
  6. 6. Dispositivo di memoria a semiconduttore secondo la rivendicazione 5 in cui detti mezzi di accesso (190, 230, 240, 260, 270) comprendono mezzi di uscita (230, 250) sensibili a detto segnale di selezione di blocco e a detto primo segnale di commutazione per fornire dati letti da una cella di memoria specificata da detto segnale di selezione di blocco a detto n?do specifico quando detto primo segnale di commutazione indica detto primo nodo e per fornire in parallelo dati di logiche corrispondenti a dati letti da dette N celle di memoria selezionate a detto nodo di uscita di dati quando detto primo segnale di commutazione indica detta seconda modalit?.
  7. 7. Disppsitivo di memoria a semiconduttore secondo la rivendicazione 2, comprendente inoltre: mezzi (200e) di generazione del primo segnale di commutazione per generare un primo segnale di commutazione (?1) indicante una prima modalit? (modalit? A) usando solo un nodo di uscita specifico (251a) tra detti nodi (251a-25d) di uscita di dati e una seconda modalit? (modalit? B, modalit? C) utilizzante tutti i detti nodi di uscita di dati, mezzi (200h) di generazione di secondo segnale 'di commutazione per generare un secondo segnale di commutazione (?1).indicante una terza modalit? (modalit? A, modalit? B) in cui detta pluralit? di mezzi di memoria temporanea sono controllati in comune e una quarta modalit? (modalit? C) in cui detta pluralit? di mezzi di memoria temporanea sono controllati modo indipendente. mezzi (210) di selezione di blocco per generare un segnale (BS0-BS3) di selezione di blocco che specifica una cella di memoria tra dette N celle di memoria selezionate delle quali devono essere letti i dati secondo detto primo segnale di commutazione, detto secondo segnale di commutazione, detti N segnali di designazione di selezione di colonna e un segnale di indirizzo; mezzi di commutazione (220) sensibili a detto segnale di selezione di blocco e a detto secondo segnale di commutazione per generare detto segnale (AD0-AD3) di selezione di piedino, e mezzi (230) di controllo di uscita sensibili a detto primo segnale di commutazione e a detto segnale di selezione di piedino per trasmettere selettivamente dati di detta cella di memoria specificata o a corrispondenti mezzi di memoria temporanea o ad una memoria temporanea (251a) fornita corrispondentemente a detto nodo di uscita di dati specifico.
  8. 8. Dispositivo di memoria a semiconduttore secondo la rivendicazione 7, in cui detti mezzi (210) di selezione di blocco comprendono mezzi (211) di decodifica di selezione di blocco per decodificare detto segnale di indirizzo per generare un segnale di decodifica (/?0-/?3) che specifica una cella di memoria della quale dati memorizzati devono essere letti in detto nodo di uscita specifico da dette N celle di memoria selezionate quando detto primo segnale di commutazione (?1) indica detta prima modalit? e raggiungente uno stato di elevata impedenza di uscita quando detto primo segnale di commutazione indica detta seconda modalit?, mezzi (212) per generare detto segnale di selezione di blocco secondo detto segnale di decodifica quando detto primo segnale di commutazione indica detta prima modalit? per generare detto segnale di selezione di blocco in modo da specificare tutte dette N celle di memoria selezionate quando detto primo segnale di commutazione indica detta seconda modalit? e detto secondo segnale di commutazione indica detta terza modalit? e per generare detto segnale di selezione di blocco secondo detto segnale di designazione di selezione di colonna quando detto primo segnale di commutazione indica detta seconda modalit? e detto secondo segnale di commutazione indica detta quarta modalit?.
  9. 9. Dispositivo di memoria a semiconduttore secondo la rivendicazione 7, in cui detti mezzi (220) di commutazione comprendono mezzi (220aa-220ad, 220ba-220bd) per generare detto segnale (AD0-AD3) di selezione di piedino cosicch? tutti detti nodi di uscita di dati raggiungono uno stato disponibile quando detto secondo segnale di commutazione (?2) indica detta terza modalit? e per generare detto segnale (AD0-AD3) di selezione di piedino secondo detto segnale (BS0-BS3) di selezione di blocco quando detto secondo segnale di commutazione indica detta quarta modalit?.
  10. 10. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, in cui detti nodi (255a-255d) di accesso di dati includono un nodo di ingresso/uscita di dati a cui vengono trasmessi dati di scrittura applicati esternamente, in cui detti mezzi di accesso (192a, 197, 240, 250, 260, 270; 240, 50, 260, 270, 392) comprendono una pluralit? di mezzi di memoria temporanea (270a-270d) forniti corrispondentemente ad ognuno di detti nodi di ingresso di dati per generare dati di scrittura interni da dati su un corrispondente nodo di ingresso di dati, mezzi (260) di generazione di segnale di controllo di scrittura sensibili ad un segnale di abilitazione di scrittura e ad almeno uno di detti segnali di designazione di selezione di colonna per generare un segnale di controllo di scrittura, e mezzi di scrittura (192a; 392) sensibili ad un segnale (AD0-AD3) di selezione di piedino che specifica una cella di memoria a cui devono essere scritti dati tra dette N celle di memoria selezionate e a detto segnale di controllo di scrittura per scrivere dati di scrittura interni applicati da detti mezzi di memoria temporanea in una cella di memoria specificata da detto segnale di selezione di piedino.
  11. 11. Dispositivo di memoria a semiconduttore secondo la rivendicazione 10, comprendente inoltre mezzi di commutazione (220) per generare detto segnale di identificazione di nodo in risposta ad un segnale di commutazione ( ?2) indicante una prima modalit? (modalit? A, modalit? B) che controlla in comune la scrittura di dati da detto nodo di ingresso ed una seconda modalit? (modalit? C) che controlla individualmente la lettura di dati da detta pluralit? di memorie temporanee di ingresso e detto segnale (/CAS0-/CAS2) di designazione di selezione di colonna per generare detto segnale di identificazione di nodo, in cui detto segnale di identificazione di nodo comprende un segnale (AD0-AD3) di selezione di piedino generato corrispondentemente-ad ogni detto nodo di ingresso, in cui detti mezzi di commutazione comprendono mezzi (220aa-220ad, 220ba-220bd; 212, 220aa220ad, 220ba-220bd) per attivare detto segnale di selezione di piedino co sicch? tutti di detti nodi di ingresso sono disponibili quando in detta prima modalit? e per generare detto segnale di selezione di piedino secondo detto segnale di designazione di selezione di colonna quando in detta seconda modalit?.
  12. 12. Dispositivo di memoria a semiconduttore secondo la rivendicazione 10, in cui detti mezzi (260) di generazione di segnale di controllo di scrittura comprendono inoltre mezzi (260a-260k) sensibili ad un segnale di commutazione indicante una prima modalit? in cui la scrittura di dati di ?detto nodo di ingresso viene controllata in comune ed una seconda modalit? in cui la scrittura viene controllata individualmente per attivare detto segnale di controllo di scrittura durante l?attivazione di almeno uno di detti segnali di selezione di colonna quando in detta seconda modalit? e detto segnale di controllo di scrittura per un tempo predeterminato quando in detta prima modalit?.
  13. 13. Dispositivo di memoria a semiconduttore secondo la rivendicazione 12, in cui detti mezzi (260) di generazione di segnale di controllo comprendono mezzi (260a, 260b, 260c, 260d) sensibili a detto segnale di abilitazione di scrittura ed all'attivazione di almeno uno di detto segnale di designazione di selezione di colonna per generare un segnale di generazione di scrittura, mezzi di flip-flip (260i, 260j) sensibili a detto segnale di designazione di scrittura''per venire fissati, una porta logica (260k, 260m, 260n) sensibile a detto segnale di commutazione per trasmettere un'uscita di detti mezzi di flip-flop quando detto segnale di commutazione indica detta prima modalit? e per attivare costantemente l'uscita di detti mezzi di flip-flop quando in detta seconda modalit?, mezzi (260e, 260f) sensibili ad un'uscita di detti mezzi di porta logica e a detto segnale di designazione di scrittura per generare detto segnale di controlo di scrittura, e mezzi di ritardo (260g, 260h) per ritardare detto segnale di controllo di scrittura (WD) di un tempo predeterminato ed applicare il segnale di controllo di scrittura ritardato ad un ingresso di ripristino di detti mezzi di flip-flop.
  14. 14. Dispositivo di memoria a semiconduttore secondo la rivendicazione 11, comprendente inoltre mezzi (205; 200) di generazione di segnale di commutazione per generare detto segnale ( ?2) di commutazione.
  15. 15. Dispositivo di memoria a semiconduttore secondo la rivendicazione 10, comprendente inoltre: mezzi (210) di selezione di blocco sensibile ad un segnale di commutazione (?1) indicante una prima modalit? in cui la scrittura di dati viene effettuata utilizzando un nodo di ingresso addizionale (271a) fornito in aggiunta a detti nodi (251a-251b) di ingresso di dati ed una memoria temporanea (270e) di ingresso addizionale fornita corrispondentemente a detto nodo di ingresso addizionale ed una seconda modalit? in cui la scrittura di dati viene effettuata utilizzando detti nodi di ingresso di dati, per generare un segnale di selezione di blocco per specificare una cella di memoria soggetta a detta scrittura di dati tra dette N celle di memoria selezionate secondo detto segnale di indirizzo quando in detta prima modalit?, mezzi di inibizione (199a) sensibili a detto segnale di commutazione per inibire la scrittura da detti mezzi di scrittura, e mezzi (192b) di scrittura addizionali sensibili a detto segnale di commutazione ed a detto segnale di selezione di blocco per scrivere in una cella di memoria specificata da detto segnale di selezione di blocco un dato di scrittura proveniente da detta memoria temporanea di ingresso addizionale.
  16. 16. Dispositivo di memoria a semiconduttore secondo la rivendicazione 11, comprendente inoltre: un nodo di ingresso addizionale (271a) fornito in aggiunta al nodo di ingresso di dati, una memoria temporanea (270e) di ingresso addizionale fornita corrispondentemente a detto nodo di ingresso addizionale per generare dati di scrittura interni da dati su detto nodo di ingresso addizionale, mezzi (200; 200e) per generare un segnale di commutazione addizionale (fi) indicante una terza modalit? (modalit? A) in cui la scrittura di dati viene eseguita utilizzando detto nodo di ingresso addizionale e detta memoria temporanea di ingresso addizionale ed una quarta modalit? (modalit? B, modalit? C) in cui la scrittura di dati viene eseguita utilizzando detti nodi di ingresso di dati, mezzi (210) di selezione di blocco per decodificare detto segnale di indirizzo per generare un segnale di selezione di blocco che specifica una cella di memoria da dette N celle di memoria selezionate sottoposta alla scrittura di dati di scrittura interni da detta memoria temporanea di ingresso addizionale quando detto segnale di commutazione addizionale indica detta terza modalit?, mezzi di inibizione (199a) per inibire la scrittura tramite detti mezzi di scrittura quando detto segnale di commutazione addizionale indica detta terza modalit?, mezzi (212) per trasmettere detto segnale di selezione di blocco invece di detto segnale di designazione di selezione di colonna a detti mezzi di commutazione (220) quando detto segnale di commutazione addizionale indica detta seconda modalit?, e mezzi (192b) di scrittura addizionali per scrivere un dato di scrittura da detta memoria temporanea di ingresso addizionale in una cella di memoria da detto segnale di selezione di blocco quando detto segnale di commutazione addizionale indica detta terza modalit?.
  17. 17. Dispositivo di memoria a semiconduttore secondo la rivendicazione 16, in cui detti mezzi (210) di selezione di blocco comprendono mezzi (211) di decodificatore di selezione di blocco per decodificare n segnale di indirizzo per generare un segnale di decodifica (/?0-/?3) che specifica una cella di memoria sottoposta a scrittura di dati da dette celle di memoria selezionate secondo il risultato di decodifica quando etto segnale (?1) di commutazione addizionale indica detta terza modali?, e per raggiungere uno stato di impedenza elevata di uscita quando deto segnale di commutazione addizionale indica detta quarta modalit?, e mezzi (212) di generazione di segnale di selezione per generare detto egnale di selezione di blocco secondo detto segnale di decodifica quando etto segnale di commutazione ( ?2) indica detta terza modalit? e per generare detto segnale di selezione di blocco secondo detto segnale di designazione di selezione di colonna quando detto segnale di commutazione indica detta seconda modalit?.
  18. 18. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, in cui detto segnale (/CAS0-CAS3) di designazione di selezione di colonna comprende un segnale di comando che fornisce una temporizzazione di aggancio di un segnale di indirizzo di colonna.
  19. 19. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, in cui detti nodi di accesso di dati comprendono un nodo di ingresso/uscita di dati a cui dati di scrittura esterni e dati di uscita esterni vengono trasmessi.
  20. 20. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, in cui detti mezzi di accesso (240, 250, 260, 270, 190) comprendono sia un circuito di scrittura (260, 270, 190, 192a, 192b) per scrivere dati in una cella di memoria selezionata ed un circuito di lettura di dati (190, 240, 250; 230, 240, 250, 190) per-leggere dati da una cella di memoria selezionata.
  21. 21. Metodo di comando di un dispositivo di memoria a semiconduttore includente una matrice (170) a celle di memoria avente una pluralit? di celle di memoria (170a) ed una pluralit? di nodi (255a-255d) di ingresso di dati, detto metodo comprendente le fasi di: generazione di un segnale (AD0-AD3) di selezione di piedino indicante se ognuno di detti nodi di ingresso di dati ? disponibile, selezione in modo simultaneo di un numero di celle di memoria corrispondenti in numero a detti nodi di ingresso di dati da detta matrice a celle di memoria, ognuna della pluralit? selezionata di celle di memoria corrispondente ad un nodo di ingresso di dati differente, e scrittura di dati applicati ad un nodo di ingresso indicato disponibile in una corrispondente celle di memoria secondo detto segnale di selezione di piedino.
  22. 22. Metodo secondo la rivendicazione 21, comprendente inoltre le fasi di: generazione di un segnale di commutazione (?1) indicante che deve essere usato un nodo di ingresso differente (271a) che differisce da detti nodi di ingresso di dati (255a-255d), generazione di un segnale di selezione di blocco per selezionare una cella di memoria tra dette celle di memoria selezionate a cui dati applicati a detto nodo differente d'ingresso devono essere scritti in risposta a detto segnale di commutazione, invalidazione di detto segnale di selezione di piedino per scrivere dati di una logica corrispondente ai dati applicati a detto piedino d'ingresso differente secondo detto segnale di selezione di blocco in una cella di memoria specificata da detto segnale di selezione di blocco.
  23. 23. Metodo secondo la rivendicazione 21, in cui detta fase di generazione di un segnale di selezione di piedino comprende la fase di generazione di detto segnale di selezione di piedino secondo una pluralit? di segnali (/CAS0-/CAS3) di designazione di selezione di colonna generati corrispondentemente a detta pluralit? di nodi di ingresso.
  24. 24. Metodo secondo la rivendicazione 23 comprendente inoltre la fase di resa di detto segnale di selezione di piedino per indicare che tutti i nodi di ingresso sono disponibili in risposta alla disattivazione di detto segnale di commutazione.
  25. 25. Metodo di comando di un dispositivo di memoria a semiconduttore includente una matrice (170) a celle di memoria avente una pluralit? di celle di memoria (170a) ed un pluralit? di nodi di uscita (250a-250d) di dati, detto metodo comprendente le fasi di: generazione di segnale (AD0-AD3) di selezione di piedino indicante se ognuno di detti nodi di uscita di dati ? disponibile, selezione in modo simultaneo di un numero di celle di memoria corrispondenti in numero a detti nodi di ingresso di dati da detta matrice a celle di memoria, ognuna delle celle di memoria selezionate corrispondente ad un nodo di uscita di dati differente, e fornitura di dati letti da una cella di memoria corrispondente ad un nodo di uscita indicato disponibile al nodo di uscita indicato disponibile secondo detti segnali di selezione di piedino.
  26. 26. Metodo secondo la rivendicazione 25, comprendente inoltre le fasi di: generazione di un segnale di commutazione (?1) per eseguire l'emissione di dati utilizzando solo un nodo di uscita specifico tra detti nodi (255a-255d) di uscita di dati, generazione di un segnale (BS0-BS3) di selezione di blocco per specificare una cella di memoria corrispondente a detto nodo di uscita specifico tra'dette celle di memoria selezionate, e fornitura a detto nodo di uscita specifico di dati di una cella di memoria specificata da detto segnale.di selezione di blocco in risposta a detto segnale di commutazione e a detto segnale di selezione di blocco.
  27. 27. Metodo secondo la rivendicazione 25, in cui detta fase di generazione di segnali (AD0-AD3) di selezione di piedino comprende le fasi di generazione di una pluralit? di segnali di designazione di selezione di colonna, e generazione di detti segnali di selezione di piedino secondo detti segnali di designazione di selezione di colonna.
  28. 28. Metodo secondo la rivendicazione 25, in cui detta fase di generazione di segnali (AD0-AD3) di selezione di piedino comprende le fasi di generazione di una pluralit? di segnali (/CAS0-/CAS3) di designazione di selezione di colonna, generazione di detto segnale di selezione di piedino secondo detto segnale di designazione di selezione di colonna, e attivazione di tutti i segnali di selezione di piedino quando viene usato solo un segnale specifico di designazione di selezione di colonna tra detta pluralit? di segnali di designazione di selezione di colonna.
IT93MI002712A 1992-12-25 1993-12-22 Dispositivo di memoria a semiconduttore con disposizione di bit di dati di ingresso / uscita cambiabile IT1265428B1 (it)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34645092A JP3218103B2 (ja) 1992-12-25 1992-12-25 半導体記憶装置

Publications (3)

Publication Number Publication Date
ITMI932712A0 ITMI932712A0 (it) 1993-12-22
ITMI932712A1 true ITMI932712A1 (it) 1995-06-22
IT1265428B1 IT1265428B1 (it) 1996-11-22

Family

ID=18383515

Family Applications (1)

Application Number Title Priority Date Filing Date
IT93MI002712A IT1265428B1 (it) 1992-12-25 1993-12-22 Dispositivo di memoria a semiconduttore con disposizione di bit di dati di ingresso / uscita cambiabile

Country Status (5)

Country Link
US (1) US5400292A (it)
JP (1) JP3218103B2 (it)
KR (1) KR970006191B1 (it)
DE (1) DE4344254C2 (it)
IT (1) IT1265428B1 (it)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226079A (ja) * 1994-02-14 1995-08-22 Matsushita Electric Ind Co Ltd 半導体メモリ装置
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5610864A (en) 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
TW325566B (en) * 1996-01-31 1998-01-21 Toshiba Co Ltd Semiconductor integrated circuit (IC) device
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6088285A (en) * 1998-01-20 2000-07-11 Oki Electric Industry Co., Ltd. Semiconductor memory circuit in which pattern widths of switching circuit and buffers are formed within a pattern width of a column unit
KR100317498B1 (ko) * 1999-06-23 2001-12-24 박종섭 입력 패드 제어 회로
US6275407B1 (en) * 1999-06-29 2001-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device having sense and data lines for use to read and write operations
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP3881477B2 (ja) 1999-09-06 2007-02-14 沖電気工業株式会社 シリアルアクセスメモリ
JP2006024886A (ja) * 2004-06-07 2006-01-26 Renesas Technology Corp 半導体集積回路装置
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
JP2011081553A (ja) * 2009-10-06 2011-04-21 Renesas Electronics Corp 情報処理装置及びその制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60179984A (ja) * 1984-02-27 1985-09-13 Nec Corp メモリ回路方式
JPS6260193A (ja) * 1985-09-11 1987-03-16 Hitachi Ltd 半導体記憶装置
EP0299697B1 (en) * 1987-07-15 1993-09-29 Hitachi, Ltd. Semiconductor integrated circuit device
US4956811A (en) * 1987-09-16 1990-09-11 Hitachi, Ltd. Semiconductor memory
JPH03232196A (ja) * 1990-02-07 1991-10-16 Toshiba Corp 半導体記憶装置
JPH03241587A (ja) * 1990-02-19 1991-10-28 Hitachi Ltd 半導体メモリ素子
US5053999A (en) * 1990-03-28 1991-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy and capable of sequentially selecting memory cell lines
JP2533404B2 (ja) * 1990-09-11 1996-09-11 三菱電機株式会社 半導体記憶装置
JPH05290584A (ja) * 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
ITMI932712A0 (it) 1993-12-22
KR940016225A (ko) 1994-07-22
DE4344254C2 (de) 1996-04-11
JPH06195965A (ja) 1994-07-15
KR970006191B1 (ko) 1997-04-24
IT1265428B1 (it) 1996-11-22
US5400292A (en) 1995-03-21
JP3218103B2 (ja) 2001-10-15
DE4344254A1 (de) 1994-06-30

Similar Documents

Publication Publication Date Title
ITMI932712A1 (it) Dispositivo di memoria a semiconduttore con disposizione di bit di dati di ingresso / uscita cambiabile
US6546503B2 (en) Synchronous semiconductor memory device capable of reducing test cost and method of testing the same
US5752260A (en) High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses
US5060230A (en) On chip semiconductor memory arbitrary pattern, parallel test apparatus and method
US5864505A (en) Random access memory with plural simultaneously operable banks
US20020075749A1 (en) Method and apparatus for generating memory addresses for testing memory devices
KR20060127014A (ko) 비휘발성 메모리용 플렉시블 및 영역 효율성 컬럼 리던던시
JPH01134790A (ja) 半導体記憶装置
US7865786B2 (en) Scanned memory testing of multi-port memory arrays
CN113963739A (zh) 占据面积减少的熔丝电路
US6798701B2 (en) Semiconductor integrated circuit device having data input/output configuration variable
US6349064B1 (en) Semiconductor memory device capable of independent selection of normal and redundant memory cells after programming of redundant address
US20020176297A1 (en) Semiconductor memory device
US8107314B2 (en) Semiconductor storage device and method for producing semiconductor storage device
JPH0821239B2 (ja) ダイナミック型半導体記憶装置およびそのテスト方法
US6839807B2 (en) Multi-way set associative cache memory
US10276222B2 (en) Method for accessing a memory and memory access circuit
US20060028897A1 (en) Byte enable logic for memory
CN112053729A (zh) 存储器件及其操作方法
US8787075B2 (en) Low-voltage semiconductor memory
US9715944B1 (en) Automatic built-in self test for memory arrays
US6377506B2 (en) Semiconductor device
GB2259594A (en) On-chip semiconductor memory test apparatus
US7356746B2 (en) Embedded testing circuit for testing a dual port memory
JPH11250698A (ja) 半導体記憶装置の並列テスト回路装置およびテスト回路 装置

Legal Events

Date Code Title Description
0001 Granted
TA Fee payment date (situation as of event date), data collected since 19931001

Effective date: 19961231