CN112053729A - 存储器件及其操作方法 - Google Patents

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Abstract

本申请公开了一种存储器件及其操作方法，并且存储器件包括：多个第一数据线；多个第二数据线；公共冗余存储区域，其耦接到第二数据线中的至少一个修复线；多个正常存储区域，其共同耦接到第一数据线，并且共同耦接到除修复线以外的其余第二数据线；以及修复电路，其耦接到第一数据线和第二数据线，并且适用于基于行地址、列地址和区域地址，通过将第一数据线中的一些或全部移位到所述第二数据线中的一些或全部，用公共冗余存储区域中的至少一个冗余存储单元替换正常存储区域中的至少一个有缺陷存储单元。

Description

存储器件及其操作方法
相关申请的交叉引用
本申请要求于2019年6月5日提交的申请号为10-2019-0066757的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明的各种实施例涉及半导体设计技术，并且更具体地，涉及具有修复功能的存储器件及其操作方法。
背景技术
存储器件可以具有修复功能。例如，修复功能可以用冗余存储单元(备用存储单元)替换有缺陷存储单元。
通常，由于存储器件具有其中每个存储区域(例如，存储体)分配有备用存储区域的结构，因此在特定存储区域中的有缺陷存储单元只能用在对应的被分配备用存储区域中的备用存储单元来替换。
因此，当在给定存储区域中的有缺陷存储单元的数量比在对应的被分配备用存储区域中的备用存储单元的数量大时，备用存储区域没有足够的备用存储单元来替换全部的有缺陷存储单元。相反，较大的备用存储区域(即，容纳比对应的存储区域中的存储单元多的备用存储单元的一个备用存储区域)占用了不必要的大面积。
存储器件可以在低温下运行，并且这样做比在室温下运行的存储器件所消耗的功率少得多。例如，与在室温下运行的动态随机存取存储器(DRAM)中的存储单元相比，在低温下运行的DRAM中包括的存储单元具有更长的数据保留时间。因此，在低温下运行的DRAM很少执行刷新操作或使刷新时段最大化，从而降低了功耗。
在低温下运行的存储器件中存在有缺陷存储单元仍然是一个问题。在这种情况下，出现了本发明的实施例。
发明内容
本发明的各个实施例涉及一种存储器件及其操作方法，其中多个正常存储区域共享一个冗余存储区域。
根据一个实施例，一种存储器件可以包括：多个第一数据线；多个第二数据线；公共冗余存储区域，其耦接到第二数据线中的至少一个修复线；多个正常存储区域，其共同耦接到第一数据线，并且共同耦接到除修复线以外的其余第二数据线；修复电路，其耦接到第一数据线和第二数据线，并适用于基于行地址、列地址和区域地址，通过将所述第一数据线中的一些或全部移位到所述第二数据线中的一些或全部，用所述公共冗余存储区域中的至少一个冗余存储单元替换所述正常存储区域中的至少一个有缺陷存储单元。
根据另一个实施例，一种存储器件可以包括：多个第一全局数据线；多个第二全局数据线；多个第三全局数据线；公共冗余存储区域，其耦接到第二全局数据线之中的修复线；多个正常存储区域，其共同耦接到第一全局数据线，并且共同耦接到除修复线以外的其余第二全局数据线；第一检测器，其适用于基于行地址、列地址和区域地址来检测有缺陷存储单元，并产生第一检测信号；第二检测器，其适用于基于所述第一检测信号来产生与所述第一全局数据线之中的所述有缺陷线相对应的第二检测信号，其中通过所述有缺陷线传输所述有缺陷存储单元的数据；以及线移位器，其耦接到第一全局数据线至第三全局数据线，并适用于基于所述第二检测信号来将相对于有缺陷线设置在一侧上的至少一个第一全局数据线移位到至少一个第二全局数据线。
根据又一实施例，一种存储器件的操作方法可以包括：进入写入模式；以及检测到在存储器件中存在有缺陷存储单元；检测第一全局数据线之中的有缺陷线，通过所述有缺陷线传输多个写入数据之中的与所述有缺陷存储单元相对应的写入数据；将相对于有缺陷线设置在一侧的至少一个第一全局数据线移位到至少一个第二全局数据线；以及将多个写入数据中的一比特位写入数据写入公共冗余存储区域，并且将多个写入数据中的其余写入数据写入不存在有缺陷存储单元的正常存储区域。
所述操作方法还可以包括：进入读取模式；检测到在存储器件中存在有缺陷存储单元；检测在第一全局数据线之中的有缺陷线；将相对于有缺陷线设置在一侧的至少一个第一全局数据线移位到至少一个第二全局数据线；从公共冗余存储区域中读取多个读取数据中的一比特位读取数据，并从不存在有缺陷存储单元的正常存储区域中读取多个读取数据中的其余读取数据。
根据另一个实施例，一种存储系统可以包括：多个正常存储区域；多个第一数据线、多个第二数据线和多个第三数据线；公共冗余存储区域；修复线；修复电路，其通过修复线耦接到公共冗余存储区域，所述修复电路还包括多个移位逻辑电路，每个移位逻辑电路包括多个开关，所述多个开关用于响应于移位控制信号来选择多个第一数据线和多个第二数据线中的一个以及将选中的数据线耦接到多个第三数据线中的一个。
附图说明
图1是示出根据实施例的存储器件的组件的框图。
图2是示出诸如图1所示的修复电路的框图。
图3是示出诸如图2所示的线移位器的框图。
图4是示出诸如图3所示的移位逻辑电路的电路图。
图5是示出诸如图1所示的公共冗余存储区域的电路图。
图6是示出诸如图1所示的正常存储区域的框图。
具体实施方式
下面参考附图更详细地描述各种实施例。提供这些实施例是为了使本公开透彻和完整，并将本公开的范围充分传达给本领域技术人员。在整篇公开内容中，相同的附图标记指代相同的部分。另外，在整篇说明书中，对“一实施例”、“另一实施例”等的引用不一定仅是一个实施例，并且对任何这样的短语的不同引用不一定是同一实施例。
图1是示出根据实施例的存储器件的框图。
参考图1，存储器件可以包括多个正常存储区域110、120、130和140、修复电路200和公共冗余存储区域300。
多个正常存储区域110至140可以共同耦接到第一全局数据线SGIO0至SGIO127。正常存储区域110至140可以共同耦接到第二全局数据线SGIO_DUM0至SGIO_DUM126。然而，正常存储区域110至140未耦接到第二全局数据线SGIO_DUM127，该第二全局数据线SGIO_DUM127是修复线并且在下面的描述中如此表示。
修复电路200可以耦接到第一全局数据线SGIO0至SGIO127、第二全局数据线SGIO_DUM0至SGIO_DUM127以及第三全局数据线GIO0至GIO127。修复电路200可以基于行地址XADD<i>、列地址YADD<j>和区域地址BADD<k>来修复包括在正常存储区域110至140的任意一个中的至少一个有缺陷存储单元。例如，修复电路200可以根据行地址XADD<i>、列地址YADD<j>和区域地址BADD<k>而选择存储单元，并检测选中的存储单元是否为有缺陷存储单元，并且如果是，则产生第一检测信号XYBHIT<0:99>。基于第一检测信号XYBHIT<0:99>，修复电路200可以通过将第一全局数据线SGIO0至SGIO127的一些或全部移位到第二全局数据线SGIO_DUM0至SGIO_DUM127的一些或全部而用包括在公共冗余存储区域300中的冗余存储单元替换有缺陷存储单元。修复电路200可以将相对于第一全局数据线SGIO0至SGIO127的有缺陷线设置在一侧上的至少一个第一全局数据线移位到第二全局数据线SGIO_DUM0至SGIO_DUM127的至少一个第二全局数据线。有缺陷线是通过其传输有缺陷存储单元的数据的线。至少一个第二全局数据线可以包括修复线SGIO_DUM127。
公共冗余存储区域300可以耦接到修复线SGIO_DUM127。公共冗余存储区域300可以通过修复线SGIO_DUM127耦接到修复电路200。公共冗余存储区域300可以基于第一检测信号XYBHIT<0:99>而用冗余存储单元替换有缺陷存储单元。
图2是示出图1所示的修复电路200的框图。
参考图2，修复电路200可以包括第一检测器210、第二检测器220和线移位器230。
基于行地址XADD<i>、列地址YADD<j>和区域地址BADD<k>，第一检测器210可以检测选中的存储单元是否为有缺陷存储单元，并且如果是，则产生第一检测信号XYBHIT<0:99>。例如，第一检测器210可以将行地址XADD<i>、列地址YADD<j>和区域地址BADD<k>分别与有缺陷存储单元中先前储存的行地址、列地址和区域地址进行比较。第一检测器210可以产生对应于比较结果的第一检测信号XYBHIT<0:99>。第一检测器210可以包括储存器REG0，在该储存器REG0中储存指示有缺陷存储单元的位置的行地址、列地址和区域地址。例如，储存器REG0可以包括与第一检测信号XYBHIT<0:99>的100比特位相对应的100个熔丝组。储存器REG0中的100个熔丝组可以储存100个有缺陷存储单元的地址。100个有缺陷存储单元可以随机地分布在正常存储区域110至140的至少一个正常存储区域中。第一检测器210可以将第一检测信号XYBHIT<0:99>提供给公共冗余存储区域(图1的300)。
基于第一检测信号XYBHIT<0:99>，第二检测器220可以产生与第一全局数据线SGIO0至SGIO127的有缺陷线相对应的第二检测信号IODEC<0:127>。例如，第二检测器220可以将第一检测信号XYBHIT<0:99>与先前储存的指示有缺陷线的位置的线地址进行比较。第二检测器220可以基于线地址来产生第二检测信号IODEC<0:127>。第二检测器220可以包括储存有线地址的储存器REG1。例如，储存器REG1可以包括与第一检测信号XYBHIT<0:99>的100比特位相对应的100个熔丝组。储存器REG1中的100个熔丝组可以储存第一全局数据线SGIO0至SGIO127的100个有缺陷线的线地址。
线移位器230可以耦接到第一全局数据线SGIO0至SGIO127、第二全局数据线SGIO_DUM0至SGIO_DUM127以及第三全局数据线GIO0至GIO127。线移位器230可以基于第二检测信号IODEC<0:127>来将相对于有缺陷线设置在一侧上的至少一个第一全局数据线移位到至少一个第二全局数据线。如上所述，至少一个第二全局数据线可以包括修复线SGIO_DUM127。
图3是示出图2中示出的线移位器230的框图。
参考图3，线移位器230可以包括控制逻辑电路231和多个移位逻辑电路233_0至233_127。
控制逻辑电路231可以基于第二检测信号IODEC<0:127>来产生多个移位控制信号SFT<0:127>。多个移位控制信号SFT<0:127>可以分别对应于第一全局数据线SGIO0至SGIO127。例如，控制逻辑电路231可以激活在移位控制信号SFT<0:127>之中的、与第一全局数据线SGIO0至SGIO127的有缺陷线相对应的移位控制信号。此外，控制逻辑电路231可以激活在移位控制信号SFT<0:127>之中的、与相对于有缺陷线设置在一侧上的至少一个第一全局数据线相对应的至少一个移位控制信号。
移位逻辑电路233_0至233_127可以分别耦接到第一全局数据线SGIO0至SGIO127、第二全局数据线SGIO_DUM0至SGIO_DUM127以及第三全局数据线GIO0至GIO127。例如，第一移位逻辑电路233_0可以耦接到第一全局数据线SGIO0、第二全局数据线SGIO_DUM0和第三全局数据线GIO0。移位逻辑电路233_0至233_127中的每个可以基于移位控制信号SFT<0:127>来选择第一全局数据线SGIO0至SGIO127之一和第二全局数据线SGIO_DUM0至SGIO_DUM127之一。移位逻辑电路233_0至233_127中的每个可以将选中的全局数据线耦接到第三全局数据线GIO0至GIO127之一。例如，第一移位逻辑电路233_0可以选择第一全局数据线SGIO0和第二全局数据线SGIO_DUM0中的一个，并且将选中的全局数据线耦接到第三全局数据线GIO0。移位逻辑电路233_0至233_127中的每个可以被配置为相同或基本相同。因此，下面以示例的方式描述第一移位逻辑电路233_0。
图4是示出图3所示的第一移位逻辑电路233_0的电路图。
参考图4，第一移位逻辑电路233_0可以包括第一耦接组件SW00、反相组件(即，反相器)INV0和第二耦接组件SW01。
第一耦接组件SW00可以基于移位控制信号SFT<0:127>中的移位控制信号SFT<0>来将第三全局数据线GIO0耦接到第一全局数据线SGIO0。
反相组件INV0可以将移位控制信号SFT<0>进行反相，并且产生被反相的移位控制信号。
第二耦接组件SW01可以基于被反相的移位控制信号来将第三全局数据线GIO0耦接到第二全局数据线SGIO_DUM0。
图5是示出图1所示的公共冗余存储区域300的电路图。
参考图5，公共冗余存储区域300可以包括多个冗余存储单元310和多个开关320。
每个冗余存储单元310可以耦接到每个开关320。每个冗余存储单元310可以包括锁存器。例如，冗余存储单元310可以包括与第一检测信号XYBHIT<0:99>的100比特位相对应的100个锁存器LAT0至LAT99。换句话说，100个锁存器LAT0至LAT99可以替换100个有缺陷存储单元。尽管在本实施例中描述了每个冗余存储单元310包括锁存器，但是本发明不限于此。例如，每个冗余存储单元310可以包括静态随机存取存储器(SRAM)而不是锁存器。
开关320可以并联耦接到修复线SGIO_DUM127。换句话说，开关320可以耦接在修复线SGIO_DUM127与冗余存储单元310之间。开关320可以基于第一检测信号XYBHIT<0:99>而被控制。例如，开关320可以包括与第一检测信号XYBHIT<0:99>的100比特位相对应的100个开关SW0至SW99。开关SW0至SW99中的每个可以根据第一检测信号XYBHIT<0:99>的对应比特位而将冗余存储单元310的对应锁存器耦接到修复线SGIO_DUM127。
图6是示出图1所示的正常存储区域110至140的框图。每个正常区可以相同或基本相同。因此，图6代表性地示出了作为示例的第一正常存储区域110。
参考图6，第一正常存储区域110可以包括使能逻辑电路111、多个多路复用器113_0至113_127以及存储单元区域115。
使能逻辑电路111可以基于区域地址BADD<k>来产生第一区域使能信号EN<0>。例如，当区域地址BADD<k>指示第一正常存储区域110时，使能逻辑电路111可以激活第一区域使能信号EN<0>，而当区域地址BADD<k>指示第二正常存储区域至第四正常存储区域120、130和140中的任意一个时，使能逻辑电路111可以将第一区域使能信号EN<0>去激活。
多路复用器113_0至113_127可以基于第一区域使能信号EN<0>而被使能。多路复用器113_0至113_127可以分别耦接到第一全局数据线SGIO0至SGIO127、第二全局数据线SGIO_DUM0至SGIO_DUM126以及第四全局数据线BGIO0至BGIO127。例如，第二多路复用器113_1可以耦接到第一全局数据线SGIO1、第二全局数据线SGIO_DUM0和第四全局数据线BGIO1。多路复用器113_0至113_127中的每个可以基于移位控制信号SFT<0:127>来选择第一全局数据线SGIO0至SGIO127之一和第二全局数据线SGIO_DUM0至SGIO_DUM126之一。例如，第二多路复用器113_1可以选择第一全局数据线SGIO1和第二全局数据线SGIO_DUM0中的任意一个，并且将选中的全局数据线耦接到第四全局数据线BGIO1。尽管示出了由于不存在对应的第二全局数据线而将第一多路复用器113_0耦接到第一全局数据线SGIO0和第四全局数据线BGIO0，但是第一多路复用器113_0可以耦接到单独的虚设线，而不是耦接到第二全局数据线。
存储单元区域115可以耦接到第四全局数据线BGIO0至BGIO127。存储单元区域115可以根据行地址XADD<i>和列地址YADD<j>来选择存储单元。存储单元区域115可以以写入模式将加载到第四全局数据线BGIO0至BGIO127上的写入数据储存在选中的存储单元中。存储单元区域115可以以读取模式从选中的存储单元读取数据，并且将所读取的数据输出到第四全局数据线BGIO0至BGIO127。
在下文中，描述了根据实施例的具有上述配置的存储器件的操作。
下面描述了存储器件在写入模式下的操作。
当存储器件进入写入模式时，可以通过第三全局数据线GIO0至GIO127将多个写入数据传输到修复电路200。例如，可以通过第三全局数据线GIO0至GIO127将128比特位写入数据传输到修复电路200。
修复电路200可以检测在选中的存储单元中是否存在有缺陷存储单元，并且检测第一全局数据线SGIO0至SGIO127中的有缺陷线。有缺陷线是通过其传输与有缺陷存储单元相对应的写入数据的线。
当未检测到有缺陷存储单元时，可以经由修复电路200将通过第三全局数据线GIO0至GIO127传输的写入数据写入到存储单元区域115，该存储单元区域115被包括在从第一正常存储区域110至第四正常存储区域140之中选择的正常存储区域中。
另一方面，当检测到有缺陷存储单元时，修复电路200可以将第一全局数据线SGIO0至SGIO127中的一些或全部移位至第二全局数据线SGIO_DUM0至SGIO_DUM127中的一些或全部，并用包括在公共冗余存储区域300中的冗余存储单元替换有缺陷存储单元。修复电路200可以将在第一全局数据线SGIO0至SGIO127之中的、相对于有缺陷线设置在一侧上的至少一个第一全局数据线移位到第二全局数据线SGIO_DUM0至SGIO_DUM127之中的、相对于与有缺陷线相对应的第二全局数据线设置在一侧上的至少一个第二全局数据线。至少一个第二全局数据线可以包括修复线SGIO_DUM127。例如，当第一全局数据线SGIO126是有缺陷线时，修复电路200可以将第一全局数据线SGIO126和SGIO127分别移位到第二全局数据线SGIO_DUM126和SGIO_DUM127。
因此，可以通过修复电路200将128比特位写入数据中的1比特位写入数据写入到公共冗余存储区域300，并且可以通过修复电路200将其他127比特位写入数据写入到存储单元区域115，该存储单元区域115被包括在从第一正常存储区域110至第四正常存储区域140之中选择的正常存储区域中。在此，有缺陷存储单元从存储单元区域115中被排除。
下面描述存储器件在读取模式下的操作。
当存储器件进入读取模式时，可以从存储单元区域115读取多个数据，该存储单元区域115域被包括在从第一正常存储区域110至第四正常存储区域140之中选择的正常存储区域中。例如，可以从存储单元区域115读取128比特位的数据。
修复电路200可以检测在选中的存储单元中是否存在有缺陷存储单元，并且检测第一全局数据线SGIO0至SGIO127中的有缺陷线。有缺陷线是通过其传输与有缺陷存储单元相对应的读取数据的线。
当未检测到有缺陷存储单元时，可以将通过第一全局数据线SGIO0至SGIO127传输的读取数据经由修复电路200传输到第三全局数据线GIO0至GIO127。
当检测到有缺陷存储单元时，修复电路200可以将第一全局数据线SGIO0至SGIO127中的一些或全部移位到第二全局数据线SGIO_DUM0至SGIO_DUM127中的一些或全部，并用包括在公共冗余存储区域300中的冗余存储单元替换有缺陷存储单元。修复电路200可以将在第一全局数据线SGIO0至SGIO127之中的、相对于有缺陷线设置在一侧上的至少一个第一全局数据线移位到在第二全局数据线SGIO_DUM0至SGIO_DUM127之中的、相对于与有缺陷线相对应的第二全局数据线设置在一侧上的至少一个第二全局数据线。至少一个第二全局数据线可以包括修复线SGIO_DUM127。例如，当第一全局数据线SGIO126是有缺陷线时，修复电路200可以将第一全局数据线SGIO126和SGIO127分别移位到第二全局数据线SGIO_DUM126和SGIO_DUM127。
因此，可以通过修复电路200从公共冗余存储区域300中读取128比特位读取数据中的1比特位数据，并且可以通过修复电路200从存储单元区域115中读取其他127比特位读取数据，该存储单元区域115被包括在从第一正常存储区域110至第四正常存储区域140中选择的正常存储区域中。在此，有缺陷存储单元从存储单元区域115中被排除。
根据本实施例的实施方式，多个正常存储区域共享一个冗余存储区域，从而改善了修复有缺陷存储单元时的灵活性和响应性。
这种效果和优点在以伪低温运行的存储器件中甚至更加明显。
尽管已经关于特定实施例示出和描述了本发明，但是所公开的实施例并非是限制性的。此外，应注意，在不脱离本发明的精神和/或范围的情况下，如本领域技术人员鉴于本公开将认识到的那样，可以通过替代、改变和修改以各种方式来实现本发明。本发明旨在涵盖落入所附权利要求范围内的所有此类替代、改变和修改。

Claims (21)

1.一种存储器件，包括：
多个第一数据线；
多个第二数据线；
公共冗余存储区域，其耦接到所述第二数据线中的至少一个修复线；
多个正常存储区域，其共同耦接到所述第一数据线，并且共同耦接到除所述修复线以外的其余第二数据线；以及
修复电路，其耦接到所述第一数据线和所述第二数据线，并且适用于基于行地址、列地址和区域地址，通过将所述第一数据线中的一些或全部移位到所述第二数据线中的一些或全部，用所述公共冗余存储区域中的至少一个冗余存储单元替换所述正常存储区域中的至少一个有缺陷存储单元。
2.根据权利要求1所述的存储器件，其中，所述修复电路将所述第一数据线中相对于有缺陷线设置在一侧上的至少一个移位到所述第二数据线中的至少一个，其中通过所述有缺陷线传输所述有缺陷存储单元的数据。
3.根据权利要求2所述的存储器件，其中，耦接到所述公共冗余存储区域的所述至少一个修复线包括作为所述第二数据线之中的靠外侧线的一个修复线。
4.根据权利要求1所述的存储器件，其中，所述修复电路基于所述行地址、所述列地址和所述区域地址来检测所述至少一个有缺陷存储单元，以及基于检测结果来将所述第一数据线中的一些或全部移位到所述第二数据线中的一些或全部。
5.根据权利要求1所述的存储器件，其中，所述修复电路包括：
第一检测器，其适用于基于所述行地址、所述列地址和所述区域地址来检测所述有缺陷存储单元并产生第一检测信号；
第二检测器，其适用于基于所述第一检测信号来产生与所述第一数据线之中的有缺陷线相对应的第二检测信号，其中通过所述有缺陷线传输所述有缺陷存储单元的数据；以及
线移位器，其适用于基于所述第二检测信号来将所述第一数据线中相对于所述有缺陷线设置在一侧上的至少一个移位到所述第二数据线中的至少一个。
6.如权利要求5所述的存储器件，
其中，所述第二数据线中的至少一个包括耦接到所述公共冗余存储区域的所述至少一个修复线，以及
其中，耦接到所述公共冗余存储区域的所述至少一个修复线包括作为所述第二数据线之中的靠外侧线的一个修复线。
7.根据权利要求5所述的存储器件，其中，所述第一检测器包括储存器，在所述储存器中储存指示所述至少一个有缺陷存储单元的位置的所述行地址、所述列地址和所述区域地址。
8.根据权利要求5所述的存储器件，其中，所述第二检测器包括储存器，在所述储存器中储存指示所述有缺陷线的位置的线地址。
9.根据权利要求5所述的存储器件，其中，所述线移位器包括：
控制逻辑电路，其适用于基于所述第二检测信号来产生多个移位控制信号；以及
多个移位逻辑电路，每个移位逻辑电路适用于基于所述移位控制信号来选择所述第一数据线和所述第二数据线中的任意一个，并且将选中的数据线耦接到多个第三数据线中的任意一个。
10.根据权利要求9所述的存储器件，其中，所述移位逻辑电路中的每个包括：
第一耦接组件，其适用于基于对应的移位控制信号来将对应的第三数据线耦接到对应的第一数据线；
反相组件，其适用于将所述对应的移位控制信号进行反相，并产生被反相的移位控制信号；以及
第二耦接组件，其适用于基于所述被反相的移位控制信号来将所述对应的第三数据线耦接到对应的第二数据线。
11.根据权利要求1所述的存储器件，其中，所述冗余存储单元包括静态随机存取存储器SRAM或锁存器。
12.一种存储器件，包括：
多个第一全局数据线；
多个第二全局数据线；
多个第三全局数据线；
公共冗余存储区域，其耦接到所述第二全局数据线之中的修复线；
多个正常存储区域，其共同耦接到所述第一全局数据线，并且共同耦接到除所述修复线以外的其余第二全局数据线；
第一检测器，其适用于基于行地址、列地址和区域地址来检测有缺陷存储单元，并产生第一检测信号；
第二检测器，其适用于基于所述第一检测信号来产生与所述第一全局数据线之中的有缺陷线相对应的第二检测信号，其中通过所述有缺陷线传输所述有缺陷存储单元的数据，以及
线移位器，其耦接到所述第一全局数据线至所述第三全局数据线，并且适用于基于所述第二检测信号来将所述第一全局数据线中相对于所述有缺陷线设置在一侧上的至少一个移位到所述第二全局数据线中的至少一个。
13.根据权利要求12所述的存储器件，其中，所述公共冗余存储区域包括：
多个开关，其并联地耦接到所述修复线，并且基于所述第一检测信号而被控制；以及
多个冗余存储单元，其分别耦接到所述开关。
14.如权利要求13所述的存储器件，其中，所述冗余存储单元中的每个包括静态随机存取存储器SRAM或锁存器。
15.根据权利要求12所述的存储器件，其中，所述线移位器包括：
控制逻辑电路，其适用于基于所述第二检测信号来产生多个移位控制信号；以及
多个移位逻辑电路，每个移位逻辑电路适用于基于所述移位控制信号来选择所述第一全局数据线和所述第二全局数据线中的任意一个，并且将选中的全局数据线耦接到所述第三全局数据线中的任意一个。
16.如权利要求15所述的存储器件，其中，所述移位逻辑电路中的每个包括：
第一耦接组件，其适用于基于对应的移位控制信号来将对应的第三全局数据线耦接到对应的第一全局数据线；
反相组件，其适用于将所述对应的移位控制信号进行反相，并产生被反相的移位控制信号；以及
第二耦接部件，其适用于基于所述被反相的移位控制信号来将所述对应的第三全局数据线耦接到对应的第二全局数据线。
17.根据权利要求12所述的存储器件，其中，所述第一检测器包括储存器，在所述储存器中储存指示所述有缺陷存储单元的位置的所述行地址、所述列地址和所述区域地址。
18.根据权利要求12所述的存储器件，其中，所述第二检测器包括储存器，在所述储存器中储存指示所述有缺陷线的位置的线地址。
19.一种存储器件的操作方法，包括：
进入写入模式；
检测在所述存储器件中存在有缺陷存储单元；
检测第一全局数据线之中的有缺陷线，通过所述有缺陷线传输多个写入数据之中的与所述有缺陷存储单元相对应的写入数据；
将所述第一全局数据线中相对于所述有缺陷线设置在一侧上的至少一个移位到第二全局数据线中的至少一个；以及
将所述多个写入数据中的一比特位写入数据写入公共冗余存储区域，并将所述多个写入数据中的其余写入数据写入不存在所述有缺陷存储单元的正常存储区域。
20.根据权利要求19所述的操作方法，还包括：
进入读取模式；
检测在所述存储器件中存在所述有缺陷存储单元；
检测所述第一全局数据线之中的所述有缺陷线；
将所述第一全局数据线中相对于所述有缺陷线设置在一侧上的至少一个移位到所述第二全局数据线中的至少一个；以及
从所述公共冗余存储区域中读取多个读取数据中的一比特位读取数据，并从不存在所述有缺陷存储单元的所述正常存储区域中读取所述多个读取数据中的其余读取数据。
21.一种存储系统，包括：
多个正常存储区域；
多个第一数据线、多个第二数据线和多个第三数据线；
公共冗余存储区域；
修复线；以及
修复电路，其通过所述修复线耦接到所述公共冗余存储区域，所述修复电路还包括多个移位逻辑电路，所述移位逻辑电路中的每个包括多个开关，所述多个开关用于响应于移位控制信号来选择所述多个第一数据线和所述多个第二数据线中的一个以及将选中的数据线耦接到所述多个第三数据线中的一个。
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