CN110751975A - 存储器件及其测试电路 - Google Patents

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Abstract

本发明提供一种存储器件及其测试电路。存储器件包括：多个存储单元阵列；多个数据传送器，其分别与多个存储单元阵列相对应并且适用于传送从对应的存储单元阵列并行读取的数据；以及测试电路，其适用于：在测试模式期间，在多个数据传送器之中选择一个数据传送器，并且将从被选中的数据传送器并行传送的数据顺序地输出到多个数据输入/输出焊盘之中的一个数据输入/输出焊盘。

Description

存储器件及其测试电路
相关申请的交叉引用
本申请要求2018年7月24日提交的第10-2018-0086050号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
示例性实施例涉及一种存储器件，更具体地，涉及一种用于执行存储器件的测试操作的测试电路。
背景技术
存储系统可以用作用于消费者或工业用途的各种电子设备的主存储器件或辅助存储器件。例如，电子设备包括计算机、移动电话、便携式数字助理(PDA)、数码相机、游戏机、导航系统等。用于实现存储系统的存储器件可以被划分为诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器件，以及诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM或ReRAM)和快闪存储器的非易失性存储器件。
存储器件可以包括用于储存数据的多个存储单元。随着存储器件的集成密度增大，存储单元的数量增多，需要更多的时间和成本来测试存储单元。因此，为了测试存储器件，可以应用并行测试方案。
例如，当测试多个DRAM芯片时，DRAM芯片的数据输入和输出(输入/输出)焊盘中的仅一个焊盘可以用于将测试数据写入DRAM芯片。即，测试数据可以经由一个数据输入/输出焊盘被输入，然后被复制并被储存到多个DRAM芯片中的对应存储单元中。通过读取操作，数据可以从多个DRAM芯片的对应存储单元读取然后被比较。根据比较结果，存储器件可以确定相同的数据是否被储存在多个DRAM芯片的对应存储单元中，并且所述确定结果可以经由一个数据输入/输出焊盘被输出为测试通过/失败。
通过测试操作，存储器件在测试失败的情况下可能仅检查存储单元中是否存在缺陷，但是可能不检查存在缺陷的存储单元的地址。当经由多个DRAM芯片的所有数据输入/输出焊盘来读取测试数据时，可以检查有缺陷的存储单元的地址。然而，由于与数据输入/输出焊盘耦接的测试设备中所包括的探针(probe pin)的数量是固定的，因此可以由测试设备同时测试的DRAM芯片的数量减少。结果，在存储器件的工艺成本提高的同时，存储器件的测试时间可能增多。因此，需要可以减少测试存储器件所需的时间和成本的用于存储器件的测试电路和测试方法。
发明内容
各种实施例涉及一种测试电路，其能够根据存储器件的测试操作来控制数据被输入到存储器件/从存储器件输出数据。
在本发明的一个实施例中，一种存储器件包括：多个存储单元阵列；多个数据传送器，其分别与所述多个存储单元阵列相对应，并且适用于传送从对应的存储单元阵列并行读取的数据；以及测试电路，其适用于：在测试模式期间，在所述多个数据传送器之中选择一个数据传送器，并且将从选中的数据传送器并行传送的数据顺序地输出到多个数据输入/输出焊盘之中的一个数据输入/输出焊盘。
在本发明的一个实施例中，一种存储器件包括：多个数据输入/输出线组；多个串行化器，其与相应的数据输入/输出线组相对应，并且适用于将经由对应组的数据输入/输出线传送的数据串行化；以及测试电路，其适用于：在测试模式期间，选择所述多个数据输入/输出线组中的一个组，并且将经由被选中的组的数据输入/输出线传送的数据输出到所述多个串行化器中的一个串行化器。
在本发明的一个实施例中，一种存储器件包括：多个存储单元阵列；多个数据传送器，其分别与所述多个存储单元阵列相对应，每个数据传送器适用于从对应的存储单元阵列接收数据，并且传送接收到的数据；多个数据输入/输出线组，其分别与所述多个数据传送器相对应；多个串行化器，每个串行化器耦接到多个数据焊盘之中的对应的数据焊盘且经由对应的数据输入/输出线组耦接到对应的数据传送器，并且适用于将来自对应的数据传送器的数据串行化；以及测试电路，其包括至少一个选择单元，所述选择单元经由多个线耦接到所述多个数据传送器，所述至少一个选择单元适用于：从在所述多个数据传送器之中顺序地选择的一个数据传送器接收数据，并且经由对应的串行化器将来自顺序地选中的所述一个数据传送器的数据输出到从所述多个数据焊盘之中被选中的一个数据焊盘，使得所述对应的串行化器将来自所述至少一个选择单元的数据串行化，并且将被串行化的数据传送到被选中的所述一个数据焊盘。
附图说明
图1是示出根据本发明的实施例的存储器件的框图。
图2是示出根据本发明的一个实施例的输入/输出电路和测试电路的框图。
图3是示出根据本发明另一实施例的输入/输出电路和测试电路的框图。
图4是根据本发明的一个实施例的输入/输出电路和测试电路的信号波形图。
具体实施方式
以下将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施例。相反，这些实施例被提供以使本公开彻底和完整，并且将向本领域技术人员充分传达本发明的范围。此外，为了清楚地描述本发明的主题，将省略与公知的功能或配置有关的详细描述。在整个公开内容中，在本发明的相应附图和实施例中，相同的附图标记表示相同的部件。
图1是示出根据本发明的实施例的存储器件100的框图。参考图1，存储器件100可以包括多个存储单元阵列110、地址接收器120、控制逻辑130、行解码器140、列解码器150、输入和输出(输入/输出)电路160以及测试电路170。
每个存储单元阵列110可以包括耦接在多个位线BL与多个字线WL之间的多个存储单元。存储单元阵列110可以分别与感测放大器对应。从多个存储单元读取/写入多个存储单元的数据可以由感测放大器感测和放大。
地址接收器120可以经由地址端子ADD从外部接收地址。地址接收器120可以从接收到的地址产生行地址RADD和列地址CADD。地址接收器120可以包括用于储存接收到的地址然后将其输出的寄存器。
根据行地址RADD，行解码器140可以选择对应的行，即存储单元阵列110中的字线WL。行解码器140可以通过将行地址RADD解码来产生指示对应的字线WL的字线驱动信号WDL。
根据列地址CADD，列解码器150可以选择存储单元阵列110中的对应的列或输入/输出线IO。列解码器150可以通过将列地址CADD解码来产生指示对应的输入/输出线IO的列选择信号YI。
控制逻辑130可以根据经由命令端子CMD从外部输入的信号而产生内部命令。具体地，当从外部输入的信号的组合指示测试模式时，控制逻辑130可以产生用于控制测试电路170的测试模式信号TM或选择信号SEL。控制逻辑130可以包括命令解码器、模式寄存器组等。根据从外部输入的信号的组合，控制逻辑130可以基于在模式寄存器组中设置的值来产生测试模式信号TM或选择信号SEL。
输入/输出电路160可以经由输入/输出线IO耦接到存储单元阵列110。响应于由列解码器150产生的列选择信号YI，输入/输出电路160可以在输入/输出线IO与数据输入/输出焊盘DQ之间传送数据。
测试电路170可以经由输入/输出电路160而耦接到输入/输出线IO。测试电路170可以响应于通过控制逻辑130产生的测试模式信号TM或选择信号SEL来执行测试操作。在测试模式期间，测试电路170可以从输入/输出线IO接收数据，并且将通过测试操作获得的数据输出到数据输入/输出焊盘DQ。将参考图2和图3更详细地描述根据本实施例的输入/输出电路160的配置和测试电路170的配置
图2是示出根据本发明的一个实施例的输入/输出电路和测试电路的框图，例如，图1中所示的输入/输出电路160和测试电路170。
如上所述，图1的存储器件100可以包括多个存储单元阵列110。每个存储单元阵列110可以储存经由多个数据输入/输出线IO并行输入/输出的数据。例如，存储器件100可以包括八个存储单元阵列110。当存储器件100的突发长度为16时，可以经由16个数据输入/输出线IO1<0:15>至IO8<0:15>从/向每个存储单元阵列110并行地读取/写入数据。以下描述将集中于这样的实施例，但是本公开不限于此。
参考图2，输入/输出电路160可以包括与相应存储单元阵列110相对应的八个数据传送器220_1至220_8。数据传送器220_1至220_8可以传送经由16个数据输入/输出线IO1<0:15>至IO8<0:15>从存储单元阵列110并行地读取的数据。
例如，第一数据传送器220_1可以与图1中的存储单元阵列110中的第一存储单元阵列相对应。第一数据传送器220_1可以将数据传送到对应的输出线。可以经由16个数据输入/输出线IO1<0:15>并行地从第一存储单元阵列读取数据。
第一数据传送器220_1可以包括中继器。即，第一数据传送器220_1可以将数据输入/输出线IO1<0:15>的逻辑电平驱动到输出线的逻辑电平。下文中，为方便起见，通过与数据输入/输出线IO1<0:15>至IO8<0:15>相同的附图标记来表示数据传送器220_1至220_8的输出线。
类似地，第八数据传送器220_8可以与图1中的存储单元阵列110中的最末存储单元阵列相对应。第八数据传送器220_8可以将数据传送到对应的输出线IO8<0:15>。可以经由16个数据输入/输出线IO8<0:15>从最末存储单元阵列并行地读取数据。
测试电路170_1可以包括多个组合单元210_1至210_16，其分别与数据传送器220_1至220_8的16个输出线IO1<0:15>至IO8<0:15>相对应。
在测试模式期间，响应于通过控制逻辑130产生的测试模式信号TM，组合单元210_1至210_16可以将对应的输出线IO1<0:15>至IO8<0:15>的输出信号进行组合。即，组合单元210_1至210_16可以比较对应的输出线IO1<0:15>至IO8<0:15>的逻辑电平，并且将比较结果输出到输出线T<0:15>。
例如，第一组合单元210_1可以与数据传送器220_1至220_8的第一输出线IO1<0>至IO8<0>相对应。第一组合单元210_1可以对数据传送器220_1至220_8的第一输出线IO1<0>至IO8<0>的输出信号执行逻辑运算(例如，XOR运算)。因此，当数据传送器220_1至220_8的第一输出线IO1<0>至IO8<0>的输出信号的逻辑电平不同时，第一组合单元210_1可以向输出线T<0>输出高电平信号。
类似地，第十六组合单元210_16可以与数据传送器220_1至220_8的最末输出线IO1<15>至IO8<15>相对应。第十六组合单元210_16可以对数据传送器220_1至220_8的最末输出线IO1<15>至IO8<15>的输出信号执行逻辑运算(例如，XOR运算)。因此，当数据传送器220_1至220_8的最末输出线IO1<15>至IO8<15>的输出信号的逻辑电平不同时，第十六组合单元210_16可以向输出线T<15>输出高电平信号。
输入/输出电路160还可以包括八个串行化器230_1至230_8，其分别与八个数据传送器220_1至220_8相对应。串行化器230_1至230_8可以将从对应的数据传送器220_1至220_8并行传送的数据顺序地输出到数据输入/输出焊盘DQ1至DQ8。
在测试模式期间，组合单元210_1至210_16可以将相对应的输出线IO1<0:15>至IO8<0:15>的逻辑电平进行比较，并且将比较结果输出到串行化器230_1至230_8之中的一个串行化器，例如，第一串行化器230_1。因此，第一串行化器230_1可以将经由组合单元210_1至210_16的输出线T<0:15>传送的比较结果顺序地输出到第一数据输入/输出焊盘DQ1。
根据本实施例，在测试模式期间，相同的数据可以被写入多个存储单元阵列110。被写入的数据又可以经由多个存储单元阵列110的输入/输出线IO1<0:15>至IO8<0:15>被并行地读取。可以通过组合单元210_1至210_16来比较所读取的数据，并且，可以经由一个数据输入/输出焊盘DQ1来顺序地输出比较结果。因此，可以快速检查存储单元阵列110中包括的每个存储单元是否有缺陷。此外，由于使用了一个数据输入/输出焊盘DQ1，测试设备可以同时测试多个存储器件，这可以减少测试时间和成本。
图3是示出根据本发明的另一实施例的输入/输出电路和测试电路的框图，例如，图1中所示的输入/输出电路160和测试电路170。
如上所述，图1的存储器件100可以包括八个存储单元阵列110，并且可以经由16个数据输入/输出线IO1<0:15>至IO8<0:15>从/向每个存储单元阵列110并行地读取/写入数据。下文中，将省略与图2相同的组件的重复描述，并且以下描述将集中于根据另一实施例的测试电路170_2。
参考图3，在测试模式期间，测试电路170_2可以选择数据传送器220_1至220_8中的一个数据传送器。因此，可以在多个第一数据输入/输出线组IO1<0:15>至第八数据输入/输出线组IO8<0:15>之中选择一个数据输入/输出线组。测试电路170_2可以将经由选中的组的数据输入/输出线传送的数据输出到串行化器230_1至230_8中的一个串行化器，例如，第一串行化器230_1。
图3示出了第一串行化器230_1被包括在输入/输出电路160中。然而，根据本实施例，第一串行化器230_1可以被包括在测试电路170_2中。因此，测试电路170_2可以将从选中的数据传送器并行传送的数据顺序地输出到输入/输出数据焊盘DQ1至DQ8中的一个数据输入/输出焊盘，例如，第一数据输入/输出焊盘DQ1。
测试电路170_2可以包括与数据输入/输出线组IO1<0:15>至IO8<0:15>的相应数据输入/输出线相对应的多个选择单元310_1至310_16。即，选择单元310_1至310_16可以分别与数据传送器220_1至220_8的16个输出线IO1<0:15>至IO8<0:15>相对应。
在测试模式期间，响应于由控制逻辑130产生的选择信号SEL1至SEL8，选择单元310_1至310_16可以将选中的数据输入/输出线组的数据输入/输出线(即，选中的数据传送器的输出线)的数据输出到输出线T<0:15>。例如，当在测试模式中第一选择信号SEL1通过控制逻辑130被激活时，通过选择单元310_1至310_16，第一数据输入/输出线组IO1<0:15>(即，第一数据传送器220_1)可以被选中。响应于被激活的第一选择信号SEL1，选择单元310_1至310_16可以将第一数据输入/输出线组IO1<0:15>(即，第一数据传送器220_1的输出线IO1<0:15>)的数据输出到第一串行化器230_1。
具体地，第一选择单元310_1可以与数据传送器220_1至220_8的第一输出线IO1<0>至IO8<0>相对应。在测试模式期间，当第一选择信号SEL1被激活时，第一选择单元310_1可以在数据传送器220_1至220_8的第一输出线IO1<0>至IO8<0>之中选择第一数据传送器220_1的第一输出线IO1<0>。然后，第一选择单元310_1可以将选中的输出线IO1<0>的数据输出到输出线T<0>。
类似地，第16选择单元310_16可以与数据传送器220_1至220_8的最末输出线IO1<15>至IO8<15>相对应。在测试模式期间，当第一选择信号SEL1被激活时，第十六选择单元310_16可以在数据传送器220_1至220_8的最末输出线IO1<15>至IO8<15>之中选择第一数据传送器220_1的最末输出线IO1<15>。然后，第十六选择单元310_16可以将选中的输出线IO1<15>的数据输出到输出线T<15>。
因此，第一数据传送器220_1的输出线IO1<0:15>的数据可以通过第一选择单元310_1至第十六选择单元310_16而被传送到第一串行化器230_1。第一串行化器230_1可以经由第一数据输入/输出焊盘DQ1来顺序地输出传送来的数据。
选择单元310_1至310_16中的每一个可以包括第一多路复用器。第一多路复用器可以包括1:8多路复用器，所述1:8多路复用器选择八个输入信号中的一个输入信号并将其输出。此时，串行化器230_1至230_8中的每一个可以包括第二多路复用器。第二多路复用器可以包括1:16多路复用器，所述1:16多路复用器选择十六个输入信号中的一个输入信号并将其输出。
根据本实施例，在测试模式期间，图1的控制逻辑130可以响应于从外部输入的信号来执行计数操作。控制逻辑130可以基于计数操作来顺序地产生选择信号SEL1至SEL8。响应于顺序产生的选择信号SEL1至SEL8，选择单元310_1至310_16可以顺序地选择数据传送器220_1至220_8。然后，选择单元310_1至310_16可以将选中的数据传送器的输出线的数据输出到第一串行化器230_1。将基于图4的信号波形图更详细地描述这种操作。
随着与先前数据相比在输入到存储器件100/从存储器件100输出的数据中相位改变的比特位的数量增大，可能出现同步切换噪声(SSN)和符号间干扰(ISI)。因此，当输入到存储器件100/从存储器件100输出的数据包括比在先前时间点更多数量的翻转比特位时，存储器件可以使用其中包括的数据总线反相(DBI)电路来将数据反相。替代地，DBI电路可以对输入到存储器件100/从存储器件100输出的数据中的特定逻辑电平的比特位进行计数，并基于计数值将数据反相。因此，可以写入/读取包含相对较少数量的具有特定逻辑电平的比特位的数据，以减小在存储器件100中可能出现的峰值电流。
DBI电路可以分别与数据传送器220_1至220_8的16个输出线IO1<0:15>至IO8<0:15>相对应，并且选择性地将对应输出线的逻辑电平反相。根据本实施例，选择单元310_1至310_16可以与DBI电路相邻地布置，并且共用DBI电路的输入线。
图4是根据本发明的一个实施例的输入/输出电路和测试电路的信号波形图，例如，图3中所示的输入/输出电路160和测试电路170_2。如上所述，图4示出了在其中图1的控制逻辑130执行计数操作，并且顺序地产生选择信号SEL1至SEL8的情况。
在测试模式期间，测试数据可以被写入多个存储单元阵列110。被写入的测试数据可以经由与相应存储单元阵列110相对应的数据输入/输出线组IO1<0:15>至IO8<0:15>来并行读取。
当从外部输入指示测试模式的信号时，控制逻辑130可以以预定时间间隔来顺序地产生选择信号SEL1至SEL8。控制逻辑130可以执行计数操作，每当计数值接近参考值时，顺序地产生选择信号SEL1至SEL8。
参考图4，第一选择信号SEL1可以由控制逻辑130首先激活。响应于被激活的第一选择信号SEL1，选择单元310_1至310_16可以选择第一数据传送器220_1。即，选择单元310_1至310_16可以选择第一数据输入/输出线组IO1<0:15>的数据D1<0:15>，并且将选中的数据输出到输出线T<0:15>。因此，第一串行化器230_1可以将经由输出线T<0:15>输入的数据D1<0:15>顺序地输出到第一数据输入/输出焊盘DQ1。
当在第一选择信号SEL1被激活之后经过预定时间时，控制逻辑130可以将第二选择信号SEL2激活。响应于被激活的第二选择信号SEL2，选择单元310_1至310_16可以选择第二数据传送器220_2。即，选择单元310_1至310_16可以选择第二数据输入/输出线组IO2<0:15>的数据D2<0:15>，并且将选中的数据输出到输出线T<0:15>。第一串行化器230_1可以在数据D1<0:15>之后将经由输出线T<0:15>输入的数据D2<0:15>顺序地输出到第一数据输入/输出焊盘DQ1。
当选择信号SEL1至SEL8被顺序地激活时，第八选择信号SEL8可以最后被激活。响应于被激活的第八选择信号SEL8，选择单元310_1至310_16可以选择第八数据传送器220_8。即，选择单元310_1至310_16可以选择第八数据输入/输出线组IO8<0:15>的数据D8<0:15>，并且将选中的数据输出到输出线T<0:15>。第一串行化器230_1可以将经由输出线T<0:15>输入的数据D8<0:15>顺序地输出到第一数据输入/输出焊盘DQ1。
根据本实施例，在测试模式期间，可以对被写入存储单元阵列110的所有存储单元的数据进行再次读取和检查。可以将写入的数据与读取的数据进行比较，以检测存储单元的存在缺陷的位置，即，其中存在缺陷的数据的地址。因此，可以更准确地测试存储器件。
此外，由于在检查所有存储单元的数据时仅使用一个数据输入/输出焊盘DQ1，因此用于测试操作的输入/输出线的数量可以减少，并且可以测试各种存储器件。结果，可以在不增加测试存储器件所需的时间和成本的情况下提高测试操作的可靠性。
根据本实施例，在存储器件的测试模式期间，测试电路可以将数据写入存储器件中包括的多个存储单元，并且读取和检查所写入的数据。测试电路可以对写入的数据和读取的数据进行比较，不仅检查是否存在缺陷，还检测存储单元中存在缺陷的位置。
此外，由于仅通过一个数据输入/输出焊盘来检查多个存储单元的数据，因此可以在同时测试多个存储器件的同时提高测试操作的可靠性。因此，可以减少测试存储器件所需的时间和成本。
尽管出于说明性目的已经描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种存储器件，包括：
多个存储单元阵列；
多个数据传送器，其分别与所述多个存储单元阵列相对应，并且适用于传送从对应的存储单元阵列并行读取的数据；以及
测试电路，其适用于：在测试模式期间，在所述多个数据传送器之中选择一个数据传送器，并且将从被选中的数据传送器并行传送的数据顺序地输出到多个数据输入/输出焊盘之中的一个数据输入/输出焊盘。
2.如权利要求1所述的存储器件，其中，所述测试电路包括：
多个选择单元，每个所述选择单元与所述数据传送器的相应的输出线相对应，并且适用于响应于选择信号而输出被选中的数据传送器的输出线的数据。
3.如权利要求2所述的存储器件，还包括：
多个串行化器，其与相应的数据传送器相对应，并且适用于将从所述数据传送器并行传送的数据顺序地输出到所述输入/输出焊盘。
4.如权利要求3所述的存储器件，其中，所述测试电路包括所述多个串行化器之中的一个串行化器，以及
在所述测试模式期间，所述一个串行化器并行地接收从所述选择单元输出的数据，并且将接收到的数据顺序地输出到所述数据输入/输出焊盘之中的所述一个数据输入/输出焊盘。
5.如权利要求2所述的存储器件，还包括：
控制逻辑，其适用于在测试模式期间响应于从外部输入的命令来产生选择信号。
6.如权利要求5所述的存储器件，其中，所述控制逻辑执行计数操作，而以设定的时间间隔来顺序地产生所述选择信号。
7.如权利要求6所述的存储器件，其中，所述多个选择单元响应于顺序地产生的选择信号来顺序地选择所述数据传送器，并且输出被选中的数据传送器的输出线的数据。
8.如权利要求2所述的存储器件，还包括：
多个数据总线反相DBI电路，其分别与所述数据传送器的多个输出线相对应，并且适用于选择性地将对应输出线的逻辑电平反相。
9.根据权利要求8所述的存储器件，其中，所述多个选择单元与所述多个DBI电路相邻地布置，并且共用所述DBI电路的输入线。
10.一种存储器件，包括：
多个数据输入/输出线组；
多个串行化器，其与相应的数据输入/输出线组相对应，并且适用于将经由对应的组的数据输入/输出线传送的数据串行化；以及
测试电路，其适用于：在测试模式期间，选择所述多个数据输入/输出线组中的一个组，并且将经由被选中的组的数据输入/输出线传送的数据输出到所述多个串行化器中的一个串行化器。
11.如权利要求10所述的存储器件，其中，所述测试电路包括：
多个第一选择单元，每个第一选择单元与所述数据输入/输出线组的相应的数据输入/输出线相对应，并且适用于响应于选择信号而输出被选中的组的数据输入/输出线的数据。
12.如权利要求11所述的存储器件，还包括：
与相应的串行化器相对应的多个数据输入/输出焊盘。
13.如权利要求12所述的存储器件，其中，每个串行化器包括：
第二选择单元，其适用于将经由对应组的所述数据输入/输出线并行传送的数据顺序地输出到所述多个数据输入/输出焊盘中的对应的数据输入/输出焊盘。
14.如权利要求13所述的存储器件，其中，在所述测试模式期间，所述一个串行化器的所述第二选择单元并行接收从所述多个第一选择单元输出的数据，并且将接收到的数据顺序地输出到所述对应的数据输入/输出焊盘。
15.如权利要求11所述的存储器件，还包括：
控制逻辑，其适用于在所述测试模式期间响应于从外部输入的命令来产生所述选择信号。
16.如权利要求15所述的存储器件，其中，所述控制逻辑执行计数操作，而以设定的时间间隔来顺序地产生所述选择信号。
17.如权利要求16所述的存储器件，其中，所述多个第一选择单元响应于顺序地产生的所述选择信号而顺序地选择所述数据输入/输出线组，并输出被选中的组的数据输入/输出线的数据。
18.如权利要求11所述的存储器件，还包括：
多个数据总线反相DBI电路，其分别与所述数据输入/输出线组的多个数据输入/输出线相对应，并且适用于选择性地将对应的数据输入/输出线的逻辑电平反相。
19.如权利要求18所述的存储器件，其中，所述多个第一选择单元与所述多个DBI电路相邻地布置，并且共用所述DBI电路的输入线。
20.一种存储器件，包括：
多个存储单元阵列；
多个数据传送器，其分别与所述多个存储单元阵列相对应，每个数据传送器适用于从对应的存储单元阵列接收数据以及传送接收到的数据；
多个数据输入/输出线组，其分别与所述多个数据传送器相对应；
多个串行化器，每个串行化器耦接到多个数据焊盘之中的对应的数据焊盘且经由对应的数据输入/输出线组耦接到对应的数据传送器，并且适用于将来自对应的数据传送器的数据串行化；以及
测试电路，其包括至少一个选择单元，所述选择单元经由多个线耦接到所述多个数据传送器，所述至少一个选择单元适用于：从在所述多个数据传送器之中顺序地选择的一个数据传送器接收数据，并且经由对应的串行化器将来自被顺序地选中的所述一个数据传送器的数据输出到从所述多个数据焊盘之中选中的一个数据焊盘，使得所述对应的串行化器将来自所述至少一个选择单元的数据串行化并将被串行化的数据传送到被选中的所述一个数据焊盘。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323664B1 (en) * 1999-07-22 2001-11-27 Samsung Electronics Co., Ltd. Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
US20040252549A1 (en) * 2003-06-16 2004-12-16 Kim Joung-Yeal Systems and methods for simultaneously testing semiconductor memory devices
CN1885430A (zh) * 2005-06-22 2006-12-27 秦蒙达股份公司 并行数据路径体系结构
US20070073981A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc Multi-port memory device with serial input/output interface
US20080005493A1 (en) * 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Multi-port memory device with serial input/output interface
US20080310240A1 (en) * 2007-06-13 2008-12-18 Hynix Semiconductor Inc. Semiconductor memory device having I/O unit
KR20100033182A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 메모리장치의 테스트 제어회로 및 방법
KR20110073966A (ko) * 2009-12-24 2011-06-30 주식회사 하이닉스반도체 반도체 메모리 장치
CN102651231A (zh) * 2011-02-28 2012-08-29 海力士半导体有限公司 半导体存储器件
CN103578564A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 半导体装置
US20150003171A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor device, semiconductor system including the same and test method thereof
US20150242352A1 (en) * 2014-02-24 2015-08-27 Samsung Electronics Co., Ltd. Semiconductor memory device, memory system, and method using bus-invert encoding
CN107527642A (zh) * 2016-06-17 2017-12-29 三星电子株式会社 包括缓冲存储器的存储器器件和存储器模块

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257199A (ja) * 2001-12-28 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
US7486718B2 (en) * 2003-08-04 2009-02-03 Marvell International Ltd. Architectures, circuits, systems and methods for reducing latency in data communications
US7613065B2 (en) * 2005-09-29 2009-11-03 Hynix Semiconductor, Inc. Multi-port memory device
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100695437B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 멀티 포트 메모리 소자
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
US7613049B2 (en) * 2007-01-08 2009-11-03 Macronix International Co., Ltd Method and system for a serial peripheral interface
US7707467B2 (en) 2007-02-23 2010-04-27 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit
KR100871711B1 (ko) * 2007-05-03 2008-12-08 삼성전자주식회사 싱글-엔디드 시그널링과 차동 시그널링을 지원하는 다중위상 송/수신 회로 및 차동 시그널링에서 싱글-엔디드시그널링 전환을 위한 클럭킹 방법
KR101529291B1 (ko) * 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
KR20170039792A (ko) * 2015-10-01 2017-04-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 장치
KR20180079811A (ko) * 2017-01-02 2018-07-11 삼성전자주식회사 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치
KR102585218B1 (ko) * 2017-09-28 2023-10-05 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
KR20190056890A (ko) * 2017-11-17 2019-05-27 삼성전자주식회사 메모리 장치 및 그것의 동작 방법

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323664B1 (en) * 1999-07-22 2001-11-27 Samsung Electronics Co., Ltd. Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
US20040252549A1 (en) * 2003-06-16 2004-12-16 Kim Joung-Yeal Systems and methods for simultaneously testing semiconductor memory devices
CN1885430A (zh) * 2005-06-22 2006-12-27 秦蒙达股份公司 并行数据路径体系结构
US20070073981A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc Multi-port memory device with serial input/output interface
US20080005493A1 (en) * 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Multi-port memory device with serial input/output interface
US20080310240A1 (en) * 2007-06-13 2008-12-18 Hynix Semiconductor Inc. Semiconductor memory device having I/O unit
KR20100033182A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 메모리장치의 테스트 제어회로 및 방법
KR20110073966A (ko) * 2009-12-24 2011-06-30 주식회사 하이닉스반도체 반도체 메모리 장치
CN102651231A (zh) * 2011-02-28 2012-08-29 海力士半导体有限公司 半导体存储器件
CN103578564A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 半导体装置
US20150003171A1 (en) * 2013-06-28 2015-01-01 SK Hynix Inc. Semiconductor device, semiconductor system including the same and test method thereof
US20150242352A1 (en) * 2014-02-24 2015-08-27 Samsung Electronics Co., Ltd. Semiconductor memory device, memory system, and method using bus-invert encoding
CN107527642A (zh) * 2016-06-17 2017-12-29 三星电子株式会社 包括缓冲存储器的存储器器件和存储器模块

Also Published As

Publication number Publication date
KR102476201B1 (ko) 2022-12-12
CN110751975B (zh) 2023-08-15
KR20200011216A (ko) 2020-02-03
US10818373B2 (en) 2020-10-27
US20200035320A1 (en) 2020-01-30

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