CN115620788A - 操作存储器装置和存储器控制器的方法以及存储器系统 - Google Patents

操作存储器装置和存储器控制器的方法以及存储器系统 Download PDF

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金俊亨
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车相彦
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Abstract

提供操作存储器装置和存储器控制器的方法以及存储器系统。操作存储器装置的方法包括：从控制器接收第一命令；基于第一命令激活存储器单元阵列的页；读取激活的页的数据；从读取的数据检测错误；对检测到的错误进行纠正，以生成纠错数据；基于检测到的错误是单个位错误，将纠错数据回写到激活的页；以及基于检测到的错误是多位错误，阻止纠错数据到激活的页的回写。

Description

操作存储器装置和存储器控制器的方法以及存储器系统
技术领域
与示例实施例一致的方法、设备和系统涉及存储器装置、存储器控制器和存储器系统。
背景技术
在高性能电子系统中广泛使用的半导体存储器装置在容量和速度两者上正在增加。作为半导体存储装置的示例，动态随机存取存储器(DRAM)是通过在电容器中存储电荷来存储数据的易失性存储器。
当将数据写入半导体存储器装置、从半导体存储器装置读取数据、或将数据存储在半导体存储器装置中时，可能发生错误。例如，错误可以是其中数据位之一具有错误的单个位(single-bit)错误、以及其中两个或更多个位具有错误的多位错误。这样的错误可通过纠错电路被纠正。
作为示例，奇偶校验(parity)信息可从将被从存储器装置读取或将被写入存储器装置的数据生成，并且对数据的错误检测操作和纠正操作可通过奇偶校验信息被执行。当具有单个位纠错能力的纠错电路纠正多位错误时，数据可能被错误地纠正。
发明内容
一个或多个示例实施例提供操作防止错误的累积的存储器装置的方法。
一个或多个示例实施例提供操作防止错误的累积的存储器控制器的方法。
一个或多个示例实施例提供防止错误的累积的存储器系统。
根据示例实施例的一个方面，一种操作存储器装置的方法包括：从控制器接收第一命令；基于第一命令，激活存储器单元阵列的页；读取激活的页的数据；从读取的数据检测错误；纠正检测到的错误，以生成纠错数据；基于检测到的错误是单个位错误，将纠错数据回写到激活的页；以及基于检测到的错误是多位错误，阻止纠错数据到激活的页的回写。
根据示例实施例的一个方面，一种操作存储器控制器的方法包括：将读取-修改-写入命令发送到存储器装置；从存储器装置接收错误信息信号，错误信息信号指示从自存储器装置的存储器单元阵列读取的数据检测到的错误；以及基于错误信息信号指示检测到的错误是多位错误，将回写阻止信号提供给存储器装置，以阻止存储器装置将通过对检测到的错误进行纠正而获得的纠错数据回写到存储器单元阵列。
根据示例实施例的一个方面，一种存储器系统包括：存储器控制器；以及存储器装置，包括纠错电路和设置在存储器单元阵列中的多个存储体阵列。存储器装置被配置为：基于从存储器控制器接收的第一命令来执行存储器操作。纠错电路被配置为执行清理操作，清理操作包括：检测从存储器单元阵列读取的数据的错误，对检测到的错误进行纠正以生成纠错数据，以及将纠错数据回写到存储器单元阵列。存储器控制器被配置为：基于由纠错电路检测到的错误是多位错误，将第二命令提供给存储器装置，以阻止清理操作。
然而，本发明的方面不限于在此阐述的方面。通过参照下面给出的本发明的具体实施方式，本发明这些和其他方面对于本发明所属领域的普通技术人员将变得更加清楚。
附图说明
从以下结合附图的描述，上面的和其他的目的、特征和优点将变得更加清楚，其中：
图1是示出根据示例实施例的存储器系统的示图。
图2是示出根据示例实施例的存储器装置的示图。
图3是用于解释图2的存储器单元阵列的示图。
图4是用于解释根据示例实施例的存储器系统的操作的流程图。
图5和图6是用于解释根据示例实施例的存储器系统的操作的时序图。
图7示出根据示例实施例的存储器装置的示意性布局。
图8和图9是用于解释根据示例实施例的存储器系统的纠错电路的操作的示图。
图10是示出根据示例实施例的存储器装置的示图。
图11是用于解释根据示例实施例的存储器系统的操作的流程图。
图12是用于解释根据示例实施例的存储器系统的操作的示图。
图13至图15是用于解释根据示例实施例的存储器系统的纠错电路的操作的示图。
图16是示出根据示例实施例的存储器系统的示图。
图17和图18是示出根据示例实施例的存储器装置的示图。
图19是示出根据示例实施例的存储器系统的示图。
图20是示出根据示例实施例的存储器装置的示图。
图21是用于解释根据示例实施例的存储器系统的操作的流程图。
图22是示出根据示例实施例的包括存储器系统的存储器芯片的示图。
图23是示出根据示例实施例的包括存储器系统的存储器装置的示图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是示出根据示例实施例的存储器系统的示图。图2是示出根据示例实施例的存储器装置的示图。图3是用于解释图2的存储器单元阵列的示图。
参照图1，存储器系统1包括存储器控制器100和存储器装置200。
存储器控制器100可总体控制存储器装置200的操作。存储器控制器100可提供用于控制存储器装置200的各种信号。例如，存储器控制器100可提供命令(或命令信号)CMD、地址ADDR和时钟信号CLK。此外，存储器控制器100可响应于来自主机的请求而将数据DQ提供给存储器装置200以写入数据，或者可从存储器装置200读取数据DQ并接收该数据。
存储器控制器100可向存储器装置200提供指示模式寄存器232指定存储器装置200的操作模式的MRS命令。
存储器控制器100可从存储器装置200接收错误信息信号EIS，并且将回写阻止(write-back block)信号WB_Block提供给存储器装置200。如果存储器控制器100基于提供的错误信息信号EIS确定存储在存储器装置200中的数据具有多位错误，则存储器控制器100可将回写阻止信号WB_Block提供给存储器装置200。这将在下面参照图2详细描述。
存储器装置200可响应于来自存储器控制器100的命令CMD、地址ADDR或时钟信号CLK而执行存储器操作。例如，存储器装置200可执行读取操作、写入操作或擦除操作。
此外，存储器装置200可执行数据清理(scrubbing)操作。存储器装置200的数据清理操作可包括读取存储器单元阵列的数据和将其中从读取的数据检测到的错误被纠正的数据回写到存储器单元阵列。在示例实施例中，存储器装置200的数据清理操作可由外部命令(诸如，来自存储器控制器100的多用途命令(例如，读取-修改-写入命令))指示。在示例实施例中，可在自动模式下以规则周期执行存储器装置200的数据清理操作，而无需来自存储器控制器100的命令。
存储器装置200可包括易失性存储器(诸如，DRAM)。另外，存储器装置200可包括非易失性存储器(诸如，磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和NAND(与非)闪存)。存储器装置200的类型可根据各种示例实施例而改变。在下文中，尽管存储器装置200包括DRAM的情况被描述为示例，但是示例实施例不限于此。
根据图2和图3，存储器装置200可包括存储器单元阵列210、行解码器221、感测放大器单元222、列解码器223、控制逻辑(例如，控制逻辑电路)230、命令解码器231、地址寄存器240、纠错电路(或者，纠错码(ECC)电路或ECC)250、数据输入/输出(I/O)缓冲器260、存储体控制逻辑280以及输入/输出门控(例如，输入/输出门控电路)290。
存储器单元阵列210可包括第一存储体阵列210a至第八存储体阵列210h。第一存储体阵列210a至第八存储体阵列210h中的每个可包括形成在多条字线WL(例如，m条字线WL1至WLm，m为正整数)与多条位线BL(例如，n条位线BL1至BLn，n为正整数)的交叉点处的多个存储器单元MC。每个存储器单元MC可具有DRAM单元结构。存储器单元MC连接到的字线WL可被称为行，存储器单元MC连接到的位线BL可被称为列。
行解码器221可包括连接到第一存储体阵列210a至第八存储体阵列210h中的每个的第一存储体行解码器221a至第八存储体行解码器221h。行解码器221可从命令解码器231接收命令，并且从地址寄存器240接收行地址ADDR_R。行解码器221可通过字线WL连接到存储器单元MC。行解码器221可选择写入数据或读取数据的存储器单元MC。行解码器221可对存储器单元阵列210的字线WL执行选择操作。
感测放大器单元222可包括连接到第一存储体阵列210a至第八存储体阵列210h中的每个的第一存储体感测放大器222a至第八存储体感测放大器222h。感测放大器单元222可放大由行解码器221和列解码器223选择的存储器单元的数据，并且将放大的数据提供给数据输入/输出缓冲器260。在一个示例中，感测放大器单元222可包括m个感测放大器S/A1至S/Am。
列解码器223可包括连接到第一存储体阵列210a至第八存储体阵列210h中的每个的第一存储体列解码器223a至第八存储体列解码器223h。列解码器223可从命令解码器231接收命令，并且从地址寄存器240接收列地址ADDR_C。列解码器223可对列地址ADDR_C进行解码，并且对存储器单元阵列210的位线BL执行选择操作。作为示例，列选择线(CSL)可被应用于存储器装置200，并且通过列选择线CSL的位线BL选择操作可被执行。
控制逻辑电路230可控制存储器装置200的操作。例如，控制逻辑电路230可生成内部控制信号CTL1、CTL2和CTL3，使得存储器装置200执行读取操作或写入操作。例如，控制逻辑电路230可生成对命令CMD进行解码以控制输入/输出门控电路290的第一内部控制信号CTL1、控制纠错电路250的第二内部控制信号CTL2、和控制错误信息寄存器(EIR)233的第三内部控制信号CTL3。
控制逻辑电路230可基于错误发生信号EGS以存储器单元行(页)为单位对错误发生进行计数。控制逻辑电路230可基于错误发生信号EGS将错误信息EINF提供给错误信息寄存器233。这里，错误信息EINF可包括关于地址信息、错误发生的数量、包括错误的子页的数量等的信息。控制逻辑电路230使用第三控制信号CTL3控制错误信息寄存器233，使得包括存储器单元行或子页的错误信息的错误信息信号EIS被发送到存储器控制器100。
控制逻辑电路230可包括命令解码器231和模式寄存器232，命令解码器231对从存储器控制器100接收的命令CMD进行解码，模式寄存器232用于设置存储器装置200的操作模式。
命令解码器231可对从外部输入的命令CMD进行解码，以生成用于驱动存储器装置200的一个或多个内部控制信号。命令解码器231可将回写阻止内部信号iWB_Block提供给纠错电路250，回写阻止内部信号iWB_Block通过对从存储器控制器100接收的回写阻止信号WB_Block进行解码而被生成。
另一方面，当从存储器控制器100接收回写阻止信号WB_Block的模式寄存器232设置阻止纠错电路250的回写的模式时，命令解码器231可不单独地将回写阻止内部信号iWB_Block提供给纠错电路250。
模式寄存器232可响应于用于指定存储器装置200的操作模式的MRS命令来设置内部模式。也就是说，模式寄存器232可转换存储器装置200的操作模式。例如，当回写阻止信号WB_Block从存储器控制器100提供时，模式寄存器232可设置用于阻止纠错电路250的回写的模式。
错误信息寄存器233可响应于从控制逻辑电路230提供的第三控制信号CTL3，将错误信息信号EIS提供给存储器控制器100。具体地，错误信息寄存器233可将包括存储的错误信息EINF的错误信息信号EIS提供给存储器控制器100。
地址寄存器240可从存储器控制器100接收包括行地址ADDR_R和列地址ADDR_C的地址ADDR。地址寄存器240可将接收的行地址ADDR_R提供给行解码器221，并且将接收的列地址ADDR_C提供给列解码器223。在一个示例中，地址寄存器240可将存储体地址BANK_ADDR提供给存储体控制逻辑280。
数据输入/输出缓冲器260可在写入操作中基于从存储器控制器100提供的时钟信号CLK将数据DQ提供给纠错电路250，并且可在读取操作中将从纠错电路250提供的数据DQ提供给存储器控制器100。
纠错电路250可包括ECC编码器和ECC解码器。纠错电路250的ECC编码器可在控制逻辑电路230的控制下对将被写入存储器单元阵列210的存储器单元行中的数据执行ECC编码，纠错电路250的ECC解码器可对从存储体阵列210a至210h读取的码字CW执行ECC解码。
具体地，ECC编码器可对将被写入存储器单元阵列210的数据执行纠错编码，以形成添加了奇偶校验(parity)位的数据。奇偶校验位可被存储在存储器单元阵列210中。此外，ECC解码器可根据执行结果确定纠错解码是否成功，并且可根据确定结果输出指令信号。ECC解码器可使用在执行ECC编码时生成的奇偶校验位来纠正数据的错误位。
纠错电路250可以以码字(图8和图9的CW)为单位对存储体阵列210a至210h的数据执行ECC编码或ECC解码。在示例实施例中，码字CW具有突发长度16和八个数据I/O单元路径，并且码字CW可包括128位普通数据(normal data)(图8和图9的ND)。此外，在示例实施例中，码字CW可包括8位奇偶校验数据(图8和图9的PD)。
当作为执行ECC解码的结果错误在码字CW的数据中被检测到时，纠错电路250控制到控制逻辑电路230的与错误有关的信号(例如，错误发生信号EGS)。
图4是用于解释根据示例实施例的存储器系统的操作的流程图。图5和图6是用于解释根据示例实施例的存储器系统的操作的时序图。图5示出纠错电路250的回写未被阻止的情况。图6示出纠错电路250的回写被阻止的情况。图7示出根据示例实施例的存储器装置的示意性布局。图8和图9是用于解释根据示例实施例的存储器系统的纠错电路的操作的示图。
参照图1以及图4至图6，存储器系统1的存储器控制器100将命令提供给存储器装置200(S110)。例如，如果存储器控制器100在时间点T1提供命令，则命令信号CMD可被启用。
在示例实施例中，由存储器控制器100提供的命令可包括刷新命令。在示例实施例中，由存储器控制器100提供的命令可包括指示清理的命令。由存储器控制器100提供的命令不限于此，并且除了刷新命令和指示清理的命令之外，由存储器控制器100提供的命令还可包括指示存储器装置200的各种存储器操作的命令。
接下来，存储器装置200响应于从存储器控制器100接收的命令而激活字线(S120)。在时间点T2，激活字线的信号(或字线激活信号)ACT从低转变到高，并且选择的字线可被启用。
接下来，存储器装置200读取与存储器单元阵列210的在操作S120激活的字线连接的存储器单元的数据(S130)。例如，在时间点T3，数据读取信号READ从低转变到高以开始读取，并且在时间点T4，数据读取信号READ从高转变到低以完成读取。也就是说，存储器装置200可在时间点T3与时间点T4之间的时间期间读取选择的存储器单元的数据。
接下来，存储器装置200从自存储器单元读取的数据检测错误，并且执行单个位(single-bit)纠正(S140)。具体地，存储器装置200的纠错电路250可检测包括在从存储器单元读取的数据中的错误，并且可执行单个位纠正。
接下来，存储器控制器100确定在操作S140检测到的错误是否是多位错误(S150)。具体地，存储器控制器100可基于从存储器装置200的错误信息寄存器233接收的错误信息信号EIS，来确定由纠错电路250检测到的错误是多位错误还是单个位错误。
接下来，如果在操作S140检测到的错误被确定为不是多位错误(即，单个位错误)，则存储器装置200的纠错电路250将在操作S140经历单个位纠正的数据回写到存储器单元上(S180)。例如，如果检测到的错误被确定为单个位错误，则回写阻止信号WB_Block不被启用，并且回写信号WB在时间点T5从低转变到高并被启用，纠错电路250可开始将经历单个位纠正的数据回写到存储器单元。如果回写信号WB在时间点T6从高转变到低并被停用，则纠错电路250可终止纠正后的数据的回写。也就是说，纠错电路250可在时间点T5与时间点T6之间的时间期间将经历单个位纠正的数据回写到选择的存储器单元上。
相反，如果在操作S140检测到的错误被确定为多位错误，则存储器装置200接收纠错电路250的回写阻止信号WB_Block(S160)。具体地，如图1和图2中所示，如果检测到的错误被确定为多位错误，则存储器控制器100将回写阻止信号WB_Block提供给存储器装置200。
接下来，阻止将纠错数据回写到存储器装置200的存储器单元(S170)。具体地，命令解码器231可向纠错电路250提供通过对从存储器控制器100接收的回写阻止信号WB_Block进行解码而生成的回写阻止内部信号iWB_Block，以阻止纠错电路250的回写。当纠错电路250从命令解码器231接收回写阻止内部信号iWB_Block时，纠错电路250可不将在操作S140经历单个位纠正的数据回写到存储器单元上。
例如，当回写阻止信号WB_Block在图6中的时间点T7从低转变到高并且被启用时，纠错电路250被阻止回写纠正数据。因此，数据回写信号WB不被启用(即，停用)，并且纠错电路250不将通过单个位纠正生成的纠正后的数据回写到存储器单元上。
尽管图2示出纠错电路250从命令解码器231接收回写阻止内部信号iWB_Block，但是示例实施例不限于此。在另一示例中，当模式寄存器232基于从存储器控制器100接收的回写阻止信号WB_Block来设置阻止纠错电路250的回写的模式时，即使纠错电路250接收到用于阻止回写的另一信号，纠错电路250的回写操作也可被阻止。
尽管图5和图6示出当信号(诸如，命令CMD、字线激活信号ACT、数据读取信号READ、数据回写信号WB和回写阻止信号WB_Block)是逻辑低(0)时，信号对应于停用状态，并且当信号对应于逻辑高(1)时，信号被启用，但是示例实施例不限于此。例如，当信号对应于逻辑低(0)时，信号可被启用。在另一示例中，多个数字信号中的一些在对应于逻辑高(1)时被启用，并且其他数字信号可在对应于逻辑低(0)时被启用。
再次参照图2、图4和图7，存储器装置200可包括多个存储体阵列210a至210h(例如，多个存储体Aa、Ab、Ac、Ad、Ba、Bb、Bc、Bd、Ca、Cb、Cc、Cd、Da、Db、Dc和Dd)。可在存储器装置200的中心处设置的周围区域PERI中设置数据线、命令/地址垫(pad)块、数据垫块等。可在存储体阵列210a至210h周围设置行解码器ROW DEC和列解码器COL DEC，以访问存储体阵列210a至210h内部的存储器单元。在一个示例中，可在存储体阵列210a至210h周围设置感测放大器SA。
可在命令/地址垫块中设置命令和地址可被输入到的输入/输出鳍。可在数据垫块中设置数据可被输入到和数据可从其被输出的输入/输出引脚。
在操作S160，当码字CW包括多位错误时，存储器控制器100可将回写阻止信号WB_Block提供给控制逻辑电路230。基于回写阻止信号WB_Block，控制逻辑电路230可将回写阻止内部信号iWB_Block提供给纠错电路250。此时，控制逻辑电路230可将回写阻止内部信号iWB_Block整体地提供给连接到多个存储体阵列210a至210h的纠错电路250。也就是说，控制逻辑电路230可整体地提供回写阻止内部信号iWB_Block，以同时阻止所有多个存储体阵列210a至210h的纠错电路250中的每个被回写。
参照图8，在示例实施例中，作为由纠错电路250执行ECC解码的结果，包括在码字CW中的普通数据ND可包括错误位，码字CW从包括在存储体阵列210a至210h中的存储器单元被读取。例如，如所说明的，普通数据ND可包括多于一个错误位，因此可包括多位错误。
参照图9，在示例实施例中，包括在码字CW中的奇偶校验数据PD可包括错误位，码字CW从包括在存储体阵列210a至210h中的奇偶校验单元被读取。例如，如所说明的，奇偶校验数据PD可包括多于一个错误位，因此可包括多位错误。
如图8和图9中所示，码字CW可具有128个数据位和8个奇偶校验位。码字CW可具有16(行)和8个DQ鳍(列)的突发长度。当多位错误在码字CW中被检测到时，纠错电路250的回写可针对整个码字CW被阻止。
尽管图8和图9示出仅普通数据ND具有多位错误或仅奇偶校验数据PD具有多位错误的示例，但是示例实施例不限于此。例如，可在包括在从存储器单元阵列210的存储器单元和奇偶校验单元读取的码字CW中的普通数据ND和奇偶校验数据PD两者中检测到多位错误。
如图8和图9中所示，在码字CW的普通数据ND或奇偶校验数据PD包括多位错误的情况下，当纠错电路250对检测到的错误执行单个位纠正操作时，错误位的数量可增加。也就是说，纠错电路250可能误纠正(miscorrect)包括多个错误位的数据。为了避免误纠正，当码字中存在多于一个错误位(即，多位错误)时，纠错电路250的回写可被阻止。在纠错电路250的回写被阻止(图4的S160)的情况下，即使纠错电路250读取数据(图4的S130)并执行检测到的错误的单个位纠正(图4的S140)，纠正后的数据也不被回写到码字CW上(图4的S170)。在纠错电路250的回写被阻止的情况下，可防止错误由于纠错电路250的纠错而增加。
尽管图8和图9示出码字CW的突发长度是16，数据列的数量是8，并且从存储器单元读取的码字CW的普通数据ND是128位，但是示例实施例不限于此。此外，尽管图8和图9示出奇偶校验数据PD是8位，但是示例实施例不限于此。也就是说，可根据示例实施例改变普通数据ND和奇偶校验数据PD的位。
图10是示出根据示例实施例的存储器装置的示图。为了便于解释，将主要描述与参照图2描述的点不同的点。
参照图10，控制逻辑电路230可响应于从存储器控制器100接收的回写阻止信号WB_Block，将回写阻止内部信号iWB_Block提供给列解码器223而不是纠错电路250。因此，存储器装置200总体上不阻止纠错电路250的回写，而是可控制列解码器223的位线BL选择操作，以选择性地阻止存储器单元阵列210的个别存储体阵列的回写。例如，列解码器223可通过列选择线CSL对位线BL执行选择操作。
图11是用于解释根据示例实施例的存储器系统的操作的流程图。图12是用于解释根据示例实施例的存储器系统的操作的示图。图13至图15是用于解释根据示例实施例的存储器系统的纠错电路的操作的示图。
参照图11至图14，存储器系统1的存储器控制器100将RMW(读取-修改-写入)命令提供给存储器装置200(S210)。RMW命令可包括例如用于指示将数据仅写入整个存储器单元之中的一些存储器单元中的命令。例如，RMW命令可包括用于指示将新的数据写入存储体阵列的第一部分(PART 1)和与第一部分(PART 1)不同的第二部分(PART 2)中的命令。
接下来，存储器装置200响应于从存储器控制器100接收的命令而激活字线(S220)。
接下来，存储器装置200读取存储器单元阵列210的选择的存储器单元的数据(S230)。
接下来，存储器装置200从自第一部分(PART 1)读取的数据检测错误，并且执行单个位纠正(S240)。
接下来，存储器控制器100确定在操作S240检测到的错误是否是多位错误(S250)。
接下来，当在操作S250检测到的错误被确定为不是多位错误而是单个位错误时，存储器装置200的纠错电路250将在操作S240经历单个位纠正的数据回写到存储器单元的第一部分和第二部分(即，PART 1和PART 2)上(S280)。
相反，如果在操作S250检测到的错误被确定为多位错误，则纠错电路250的回写被部分地阻止(S260)。具体地，根据从存储器控制器100接收的回写阻止信号WB_Block，纠错电路250可不将在操作S240通过单个位纠正生成的纠正数据回写到存储体阵列的第一部分(PART 1)上。
具体地，当列解码器223从控制逻辑电路230接收回写阻止内部信号iWB_Block时，列解码器223可控制列选择线CSL(例如，m条列选择线CSL1至CSLm)，以使连接到存储体阵列210a的第一部分(PART 1)的存储器单元MC的位线BL去激活。当连接到存储体阵列210a的第一部分的存储器单元MC的位线BL被去激活时，纠正后的数据可不被回写到存储体阵列210a的第一部分(PART 1)的存储器单元MC上。
在存储体阵列的第一部分(PART 1)中读取的码字CW中，列解码器223控制列选择线CSL，以使第一部分的位线BL去激活。因此，经历单个位纠正的纠正数据不被回写到在存储体阵列的第一部分(PART 1)处读取的码字CW上，因此，错误位数据可被保持。
接下来，存储器装置200将新的数据写入存储体阵列的第二部分(PART2)上(S270)。具体地，当列解码器223从控制逻辑电路230接收回写阻止内部信号iWB_Block时，列解码器223可控制列选择线CSL，以激活连接到其中回写未被阻止的存储体阵列210a的第二部分(PART 2)的存储器单元MC的位线BL。
当连接到存储体阵列210a的第二部分(PART 2)的存储器单元MC的位线BL被激活时，经历由纠错电路250进行的单个位纠正的数据可被回写，同时将新的数据写入存储体阵列210a的第二部分(PART 2)的存储器单元MC上。
因为列解码器223控制列选择线CSL，以激活第二部分(PART 2)的位线BL，所以输入/输出门控电路290可通过写入驱动器将接收的码字CW写入存储体阵列的第二部分(PART2)的存储器单元上。
参照图11、图13和图14，当存储器装置200根据在操作S210接收的RMW命令将数据仅写入存储体阵列的第二部分上，并且在操作S250检测到的错误被确定为与第一部分(PART 1)对应的数据中的多位错误时，除了存储体阵列的第二部分(PART 2)之外，将被写入存储体阵列的第一部分(PART1)上的码字CW的第一部分(PART 1)的回写可被阻止，并且将被写入存储体阵列的第二部分(PART 2)上的码字CW的回写可被允许。
另一方面，参照图11和图15，当在操作S250检测到的错误被确定为单个位错误时，将被写入存储体阵列的第一部分(PART 1)上的码字CW的第一部分(PART 1)的回写可由纠错电路250执行。
图16是示出根据示例实施例的存储器系统的示图。图17和图18是示出根据示例实施例的存储器装置的示图。为了便于解释，将主要描述与参照图1、图2和图10描述的点不同的点。
根据图16和图17，存储器控制器100和存储器装置200可不发送错误信息信号或接收回写阻止信号。
基于从纠错电路250提供的错误发生信号EGS，控制逻辑电路230可将回写阻止信号WB_Block提供给纠错电路250。
也就是说，存储器装置200不从存储器控制器100接收指示由纠错电路250检测到的错误的命令或用于控制纠错电路250的操作的命令，并且控制逻辑电路230可向纠错电路250提供回写阻止信号WB_Block，回写阻止信号WB_Block是用于指示存储器装置200内部的纠错电路250的纠正数据的回写阻止的信号。
具体地，存储器装置200可包括内部检测电路234。存储器装置200的控制逻辑电路230可包括内部检测电路234。内部检测电路234可基于从纠错电路250接收的错误发生信号EGS内部地确定由纠错电路250检测到的错误是多位错误还是单个位错误。
如果内部检测电路234将由纠错电路250检测到的错误确定为多位错误，则内部检测电路234可向纠错电路250提供回写阻止信号WB_Block。
尽管图17示出纠错电路250的回写操作由从控制逻辑电路230接收的回写阻止信号WB_Block阻止，但是示例实施例不限于此。例如，如果控制逻辑电路230的内部检测电路234将由纠错电路250检测到的错误确定为多位错误，则模式寄存器232可基于由内部检测电路234确定的结果来设置用于阻止纠错电路250的回写的模式。在这种情况下，取决于由模式寄存器232设置的回写阻止模式，纠错电路250不从控制逻辑电路230接收用于阻止回写的另一信号，并且可不执行回写。
参照图18，存储器装置200还可包括刷新控制电路270。
刷新控制电路270可对包括在存储器单元阵列210中的多个存储器单元行执行刷新操作。响应于根据命令解码器231的命令解码结果从控制逻辑电路230提供的第一刷新控制信号IREF1(未示出)或第二刷新控制信号IREF2(未示出)，刷新控制电路270可顺序地输出刷新行地址REF_ADDR。刷新控制电路270还可将从控制逻辑电路230提供的错误地址EADDR存储在内部表中。在一个示例中，行地址复用器(RA MUX)可接收刷新行地址REF_ADDR。
当存储器装置200以规则周期在自动模式下执行清理操作时，存储器装置200的清理操作可由刷新控制信号IREF1和IREF2指示。也就是说，存储器装置200的清理操作可与存储器装置200的刷新一起被执行。例如，存储器装置200可检测并纠正激活的字线数据的错误，同时通过激活存储体阵列的字线产生刷新效果，并且可将纠正后的数据回写到存储体阵列。此时，如果内部检测电路234检测到通过纠错电路250检测到的错误为多位错误，则内部检测电路234可将回写阻止信号WB_Block提供给列解码器223。通过基于回写阻止信号WB_Block控制列解码器223的位线BL选择操作，由刷新控制信号IREF1和IREF2指示的清理操作的回写可被阻止。
当存储器装置200响应于刷新控制信号IREF1和IREF2以规则周期在自动模式下执行清理操作时，在存储器装置200的测试操作中设置的刷新周期信息和清理周期信息可以以非易失性形式被存储在包括存储器装置200的存储器芯片内部。随着存储器装置200进行操作，当将以非易失性形式存储在存储器芯片内部的刷新周期信息和清理周期信息被提供给存储器控制器100时，存储器控制器100可在与该周期信息对应的周期向存储器装置200提供由刷新控制信号IREF1和IREF2解码的命令。
模式寄存器232可包括与清理操作相关联的MRS码。模式寄存器232可转换模式，使得存储器装置200根据模式寄存器232的设置而执行清理操作或不执行清理操作。例如，当将模式寄存器232被设置为执行清理操作的模式时，存储器装置200可响应于刷新控制信号IREF1和IREF2而一起执行清理操作以及刷新操作。另一方面，当模式寄存器232被设置为不执行清理操作的模式时，存储器装置200响应于刷新控制信号IREF1和IREF2而仅执行刷新操作，并且可不执行清理操作。
图19是示出根据示例实施例的存储器系统的示图。图20是示出根据示例实施例的存储器装置的示图。图21是用于解释根据示例实施例的存储器系统的操作的流程图。为了便于解释，将主要描述与参照图1、图2和图4描述的那些、参照图10和图11描述的那些以及参照图16至图18描述的那些的差异。
参照图19和图20，存储器控制器100可从存储器装置200接收错误信息信号EIS，并且将纠正阻止信号Correction_Block提供给存储器装置200。具体地，基于接收的错误信息信号EIS，当由纠错电路250检测到的错误被确定为多位错误时，存储器控制器100可将纠正阻止信号Correction_Block提供给存储器装置200。
控制逻辑电路230的命令解码器231可向纠错电路250提供通过对从存储器控制器100接收的纠正阻止信号Correction_Block进行解码而生成的纠正阻止内部信号iCorrection_Block。
模式寄存器232可响应于用于指定存储器装置200的操作模式的MRS命令来设置内部模式。也就是说，模式寄存器232可转换存储器装置200的操作模式。例如，当纠正阻止信号Correction_Block从存储器控制器100被接收到时，模式寄存器232可设置阻止纠错电路250的纠错操作的模式。
尽管图20示出纠错电路250的纠错操作通过基于由存储器控制器100提供的纠正阻止信号Correction_Block而从存储器装置200的控制逻辑电路230接收的纠正阻止内部信号iCorrection_Block被阻止，但示例实施例不限于此。
例如，如图17中所示，存储器装置200的控制逻辑电路230包括内部检测电路234，并且当内部检测电路234基于从纠错电路250接收的错误发生信号EGS而将由纠错电路250检测到的错误确定为多位错误时，纠正阻止信号Correction_Block可被提供给纠错电路250以阻止纠错电路250的纠错。
参照图21，存储器系统1的存储器控制器100将命令提供给存储器装置200(S310)。
接下来，存储器装置200响应于从存储器控制器100接收的命令而激活字线(S320)。
接下来，存储器装置200读取与存储器单元阵列210的在S320中激活的字线连接的存储器单元的数据(S330)。
接下来，存储器控制器100确定在操作S330读取的数据是否具有多位错误(S340)。具体地，存储器装置200的纠错电路250检测包括在从存储器单元读取的数据中的错误，并且存储器控制器100确定由纠错电路250检测到的错误是否是多位错误。例如，参照图19和图20，存储器控制器100可基于从存储器装置200的错误信息寄存器233接收的错误信息信号EIS来确定由纠错电路250检测到的错误是多位错误还是单个位错误。
接下来，如果在操作S340检测到的错误被确定为单个位错误，则存储器装置200的纠错电路250执行在操作S330读取的数据的单个位纠正(S380)。
接下来，纠错电路250将在操作S380经历单个位纠正的纠错数据回写到存储器单元(S390)。
相反，当在操作S340检测到的错误被确定为多位错误时，存储器装置200接收阻止纠错电路250的纠错的纠正阻止信号Correction_Block(S350)。具体地，如图20中所示，存储器装置200的控制逻辑电路230可从存储器控制器100接收纠正阻止信号Correction_Block。
接下来，阻止存储器装置200的读取数据的纠错(S360)。具体地，如图20中所示，命令解码器231可向纠错电路250提供通过对从存储器控制器100接收的纠正阻止信号Correction_Block进行解码而生成的纠正阻止内部信号iCorrection_Block，以阻止纠错电路250的纠错。即使纠错电路250从通过ECC解码读取的码字CW检测到错误，因为纠错被阻止，所以具有单个位纠正能力的纠错电路250也不执行从存储器单元读取的数据的单个位纠正。
接下来，存储器装置200将从存储器单元读取的并且未被纠错的数据回写到存储器单元(S370)。具体地，纠错电路250可使用码字CW将未经历单个位纠正的数据回写到存储器单元。
当码字CW包括多位错误时，如果纠错电路250对检测到的错误执行单个位纠正操作，则错误位的数量可增加。因此，因为纠错电路250的纠错在操作S360被阻止，所以错误位可能不会增加。
图22是示出根据示例实施例的包括存储器系统的存储器芯片的示图。
参照图22，存储器芯片1000可包括大量的半导体层LA1至LAk。可假设最低半导体层LA1对应于主芯片，剩余的半导体层LA2至LAk对应于从芯片。
大量的半导体层LA1至LAk经由贯穿硅过孔(TSV，也称为，硅通孔)向彼此发送信号和从彼此接收信号，并且主芯片LA1通过形成在外侧上的导体与外部控制器进行通信。下面将描述以作为主芯片的第一半导体层1100和作为从芯片的第k半导体层1200为中心的存储器芯片1000的配置和操作。
第一半导体层1100包括用于驱动设置在从属芯片中的存储器区域的各种外围电路。例如，第一半导体层1100可包括用于驱动存储器的字线的行驱动器、用于驱动存储器的位线的列驱动器、用于控制数据输入/输出的数据输入/输出单元、从外部接收命令的命令解码器、从外部接收并缓冲地址的地址缓冲器等。此外，第一半导体层1100还可包括用于控制从芯片的刷新操作的刷新控制逻辑。刷新控制逻辑像刷新控制电路一样被配置，并且可控制从芯片的刷新操作。此外，第一半导体层1100可包括用于以内置(built-in)方式测试存储器芯片1000中的功能的内置自测试(BIST或Bist)逻辑1300。根据BIST逻辑1300的测试结果，存储器单元阵列的存储器单元行的数据保持时间可被判断，并被存储在每个刷新时区的刷新控制逻辑的表单元中。
另一方面，第k半导体层1200可包括存储器区域和外围电路区域，存储器区域包括存储器单元阵列，用于读取/写入存储器区域的数据的其他外围电路(例如，行解码器、列解码器、位线感测放大器等)设置在外围电路区域中。
数据清理操作由BIST逻辑1300执行的周期可被内置(即，预设)在存储器装置内部。如果数据清理操作不是由用于指示清理操作的新的命令指示，而是由刷新控制电路执行，则BIST逻辑可包括由刷新控制电路执行的数据清理操作的周期等。
根据BIST逻辑1300的测试结果，如果在从存储器单元阵列读取的数据中存在多位错误，则纠正和回写检测到的错误的操作可被阻止。
图23是示出根据示例实施例的包括存储器系统的存储器装置的示图。
参照图23，存储器装置2000可包括安装在基底300上的多个存储器芯片200。存储器装置2000还可包括将命令CMD和地址ADDR提供给多个存储器芯片200的存储器控制器100，以及设置在基底300的一端处的输入/输出垫400。输入/输出垫400可连接到多个存储器芯片200的相应的数据输入/输出DQ路径。
存储器芯片200包括纠错电路，并且可根据上述示例实施例执行清理操作和纠错操作。
尽管图23示出存储器装置2000包括八个存储器芯片200，但这是示例，并且示例实施例不限于此。存储器芯片200的数量可根据存储器装置2000或存储器芯片200的相应的数据存储容量而变化。例如，存储器装置2000可包括十六个存储器芯片200。如果包括八个存储器芯片的存储器装置和包括十六个存储器芯片的存储器装置具有相同的数据存储容量，则八个存储器芯片的数据存储容量可以是十六个存储器芯片的数据存储容量的两倍。此外，“连接到包括八个存储器芯片的存储器装置的每个存储器芯片的数据输入/输出DQ路径的数量”可以是“连接到包括十六个存储器芯片的存储器装置的每个存储器芯片的数据输入/输出路径的数量”的两倍。
虽然已经具体示出和描述了示例实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种操作存储器装置的方法，所述方法包括：
从控制器接收第一命令；
基于第一命令，激活存储器单元阵列的页；
读取激活的页的数据；
从读取的数据检测错误；
纠正检测到的错误，以生成纠错数据；
基于检测到的错误是单个位错误，将纠错数据回写到激活的页；以及
基于检测到的错误是多位错误，阻止纠错数据到激活的页的回写。
2.根据权利要求1所述的操作存储器装置的方法，其中，阻止纠错数据到激活的页的回写的步骤包括：
从控制器接收阻止纠错数据的回写的第二命令；以及
基于第二命令，阻止纠错数据的回写。
3.根据权利要求1所述的操作存储器装置的方法，还包括：
通过控制器确定检测到的错误是否是多位错误；并且
基于检测到的错误是多位错误，通过控制器将阻止纠错数据的回写的第二命令提供给存储器装置。
4.根据权利要求1所述的操作存储器装置的方法，其中，激活的页包括数据单元和奇偶校验单元，并且
其中，阻止纠错数据的回写的步骤包括：基于检测到的错误在奇偶校验单元中，阻止纠错数据的回写。
5.根据权利要求1所述的操作存储器装置的方法，其中，激活的页包括第一区域和第二区域，并且
其中，阻止纠错数据的回写的步骤包括：
将新的数据写入第一区域；以及
阻止纠错数据到第二区域的回写。
6.根据权利要求1所述的操作存储器装置的方法，其中，存储器单元阵列包括多个存储体阵列，
其中，所述页设置在所述多个存储体阵列中，并且
其中，阻止纠错数据的回写的步骤包括：阻止纠错数据到所述多个存储体阵列中的每个的回写。
7.根据权利要求1所述的操作存储器装置的方法，其中，存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个包括多个页，并且
其中，所述多个存储体阵列中的第一存储体阵列的第一页被允许回写纠错数据，而针对第一存储体阵列的第二页，纠错数据的回写被阻止。
8.一种操作存储器控制器的方法，所述方法包括：
将读取-修改-写入命令发送到存储器装置；
从存储器装置接收错误信息信号，错误信息信号指示从自存储器装置的存储器单元阵列读取的数据检测到的错误；以及
基于错误信息信号指示检测到的错误是多位错误，将回写阻止信号提供给存储器装置，以阻止存储器装置将通过对检测到的错误进行纠正而获得的纠错数据回写到存储器单元阵列。
9.根据权利要求8所述的操作存储器控制器的方法，还包括：用读取-修改-写入命令来发送指示清理存储在存储器单元阵列中的数据的清理命令。
10.根据权利要求8所述的操作存储器控制器的方法，其中，存储器单元阵列包括第一区域和第二区域，
其中，回写阻止信号控制存储器装置，以阻止纠错数据到存储器装置的第一区域的回写，并且
其中，回写阻止信号控制存储器装置，以允许纠错数据到存储器装置的第二区域的回写。
11.根据权利要求8所述的操作存储器控制器的方法，其中，存储器单元阵列包括多个存储体阵列，并且
其中，回写阻止信号控制存储器装置，以阻止将纠错数据回写到所述多个存储体阵列中的每个。
12.根据权利要求8所述的操作存储器控制器的方法，其中，存储器单元阵列包括多个存储体阵列，所述多个存储体阵列中的每个包括多个页，并且
其中，回写阻止信号控制存储器装置，以允许将纠错数据回写到所述多个存储体阵列中的第一存储体阵列的第一页，并且阻止将纠错数据回写到第一存储体阵列的第二页。
13.根据权利要求8所述的操作存储器控制器的方法，其中，将回写阻止信号提供给存储器装置的步骤包括：通过所述存储器控制器基于错误信息信号来确定从存储器单元阵列读取的数据是否包括多位错误。
14.根据权利要求8所述的操作存储器控制器的方法，其中，存储器单元阵列包括数据单元和奇偶校验单元，并且
其中，将回写阻止信号提供给存储器装置的步骤包括：基于奇偶校验单元包括多位错误，将回写阻止信号提供给存储器装置，以控制存储器装置阻止将纠错数据回写到存储器单元阵列。
15.一种存储器系统，包括：
存储器控制器；以及
存储器装置，包括纠错电路和设置在存储器单元阵列中的多个存储体阵列，
其中，存储器装置被配置为：基于从存储器控制器接收的第一命令来执行存储器操作，
其中，纠错电路被配置为执行清理操作，清理操作包括：检测从存储器单元阵列读取的数据的错误，对检测到的错误进行纠正以生成纠错数据，以及将纠错数据回写到存储器单元阵列，并且
其中，存储器控制器被配置为：基于由纠错电路检测到的错误是多位错误，将第二命令提供给存储器装置，以阻止清理操作。
16.根据权利要求15所述的存储器系统，其中，第二命令被配置为：阻止纠错电路生成纠错数据。
17.根据权利要求15所述的存储器系统，其中，第二命令被配置为：阻止纠错电路将纠错数据回写到存储器单元阵列。
18.根据权利要求17所述的存储器系统，其中，第二命令被配置为：阻止纠错电路将纠错数据回写到所述多个存储体阵列中的每个。
19.根据权利要求17所述的存储器系统，其中，所述多个存储体阵列中的每个包括多个页，并且
其中，第二命令被配置为：阻止纠错电路将纠错数据回写到所述多个存储体阵列之中的第一存储体阵列的第一页，并且允许纠错电路将纠错数据回写到第一存储体阵列的第二页。
20.根据权利要求17所述的存储器系统，其中，存储器单元阵列包括第一区域和第二区域，并且
其中，第二命令被配置为：阻止纠错电路将纠错数据回写到第一区域，并且允许纠错电路将纠错数据回写到第二区域。
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