CN1885430A - 并行数据路径体系结构 - Google Patents

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Abstract

一种存储器装置，包括：用于存储数据的存储器阵列；用于在读操作中作为该存储器装置的输出提供从该存储器阵列检索的数据的数据焊盘；并行读数据路径，各耦合于存储器阵列与数据焊盘之间，其中并行读数据路径包括可以以不同操作模式操作的同步数据路径和异步数据路径；以及模式选择器，用于选择并行读数据路径的其中之一以将从该存储器阵列检索的数据提供到该数据焊盘。

Description

并行数据路径体系结构
技术领域
本发明涉及一种适于伪SRAM的并行数据路径体系结构，更具体来说，涉及允许以多种不同操作模式和时钟频率从存储器阵列读取数据的体系结构。
背景技术
静态随机存取存储器(SRAM)芯片在如无线电话的移动和无线装置中广泛地被采用。不同于动态随机存取存储器(DRAM)装置，SRAM将信息保留在存储器阵列中，同时持续施加电源，而无需周期性刷新操作。虽然具有如速度、成本和易于操作等的优点，但是SRAM比相当存储器容量的DRAM明显庞大，因为SRAM存储器阵列的每个存储元件(存储单元)比DRAM存储元件需要更多晶体管。移动应用中的SRAM中的读和写操作通常以异步方式(即不使用时钟信号)使用信号数据速率(SDR)模式(即利用每个列存取脉冲存取一个比特)来执行。相比之下，DRAM一般以同步方式使用外部提供的时钟来操作以利用SDR接口或双数据速率(DDR)接口来执行读和写操作，其中利用每个时钟脉冲存取两个比特，一个在上升沿以及一个在下降沿。
随着诸如数字照相机、语音处理、游戏、振铃音等越来越多的特征和功能被合并在无线电话中，因尺寸方面的考虑，增加的存储器需求已经使常规SRAM越来越不令人满意。因此，现在在如无线电话的移动应用中使用伪SRAM。如本领域所熟知的，伪SRAM实际是实质上模仿SRAM装置的操作的DRAM装置。与其他DRAM装置一样，伪SRAM需要周期性刷新操作以将数据维持在存储单元阵列中，虽然刷新操作对于控制器是隐藏的。在DRAM上，数据路径是芯片中读和写操作期间控制数据流和定时的部分。在写操作期间，数据路径将数据从芯片焊盘(chip pad)传输到存储数据的存储器阵列中。在读操作期间，数据路径将数据带出存储器阵列并带到焊盘，以便可以经总线等将数据从芯片驱出到另一个装置。
数据路径的体系结构和设计受DRAM接口、其操作模式和芯片工作的时钟频率影响。因为伪SRAM芯片正在更广泛地被使用，所以为了与多种多样的系统和装置兼容，对于伪SRAM芯片，所期望的是包括早先SRAM芯片的异步接口和目前商品DRAM的同步接口。在同步操作情况中，这种伪SRAMD应该能够在宽范围的时钟频率和数据等待时间上工作。
发明内容
根据本发明的示范实施例，一种如伪SRAM的存储器装置包括并行数据路径体系结构，其中多个读数据路径将存储器阵列耦合到存储器装置的输出数据焊盘(data pad)。这些读数据路径对应于不同模式的操作，以及模式选择器基于存储器装置正在被操作的方式选择使用哪个读数据路径以将从存储器阵列检索的数据传送到输出数据焊盘。
例如，读数据路径可以包括异步数据路径，选择它以在没有外部时钟信号提供到存储器装置的情况下将检索的数据传送到焊盘。读数据路径还可以包括以不同模式操作的多个同步数据路径。例如，同步数据路径的其中之一可以以适于较低时钟频率的锁存模式操作，而另一个同步数据路径可以以适于较高时钟频率的FIFO(先进先出)模式操作。模式选择器可以使用时钟频率指示符来选择要采用这些同步数据路径的哪一个。例如，在某些存储器装置中，外部提供的CAS(列存取选通)等待时间信号的值反映该时钟频率，并可以用作时钟频率指示符。
根据本发明另一个方面，一种在存储器装置中执行读操作的方法包括：响应接收到读命令从存储器阵列检索数据；选择异步数据路径，以响应于没有外部时钟信号的情况下将该检索的数据提供到该存储器装置的焊盘；以及响应检测到外部时钟信号，选择多个同步数据路径的其中之一将检索的数据提供到该存储器装置的焊盘，其中选择同步数据路径作为该存储器装置接收到的外部信号的函数。
再者，一种根据本发明另一个方面制造存储器装置的方法包括：设置多个并行读数据路径，各耦合在存储器阵列和该存储器装置的数据焊盘之间，该并行读数据路径包括多个可以不同操作模式操作的同步数据路径和异步数据路径；以及设置模式选择器，用于选择并行读数据路径的其中之一以将从该存储器阵列检索的数据提供到该数据焊盘。
在考虑本发明特定实施例的下文定义、描述和说明性附图之后，将明了本发明的上述和其他特征和优点，其中利用不同附图中相同的引用号来指代相同的组件。虽然这些描述探讨本发明的特定细节，但是应该理解可能和确实存在许多变化，基于本文的描述，而对于本领域技术人员是显而易见的。
附图说明
图1是在概念上说明根据本发明一个示范实施例的读数据路径并行体系结构的框图。
图2是示出异步、锁存同步和FIFO同步模式的读存取操作的波形的时序图。
图3是说明根据本发明一个示范实施例的并行读路径体系结构的实施的框图。
图4是说明根据本发明另一个示范实施例的并行读路径体系结构的实施的框图。
图5是根据本发明一个示范实施例用于在读存取操作期间选择并行读数据路径的其中之一的模式选择逻辑的功能流程图。
具体实施方式
图1在概念上图示根据本发明一个示范实施例的存储器装置10的读数据路径并行体系结构。图1所示的体系结构是说明主功能单元的概念图，它不一定说明物理关系。存储器装置10包括经如下三个独立的并行读数据路径耦合到芯片的输出焊盘14的存储器阵列12，三个独立的并行读数据路径是：异步数据路径16、锁存同步数据路径18、以及FIFO同步数据路径20。术语“并行”在本文中是在电路的含义上使用的(两个或多个路径，各连接在电路中相同两个点之间)，并且无需路径是几何学上平行的。作为非限定示例，存储器装置10可以是伪SRAM、如为在移动、无线或电池供电的装置中使用而设计的伪SRAM。但是，本发明并不局限于伪SRAM装置，并且涵盖任何期望采用多个可选择数据路径模式以用于读取数据的存储器装置。
在某些应用中，可能期望存储器装置中具有多个不同的执行读操作的模式。例如，SRAM芯片通常作为单个数据速率(SDR)且异步的装置来操作(不利用外部时钟信号执行读和写操作)，而DRAM芯片通常是利用SDR接口或双数据速率(DDR)接口操作的同步装置。许多无线电话已经便利地使用SRAM芯片。因为伪SRAM芯片(它是DRAM装置)由于尺寸和存储器需求的原因在此类应用中替代SRAM芯片，所以可能期望保留相同的异步客户接口，以便较新的伪SRAM芯片与较旧的SRAM芯片可以互换。此外，其中根据时钟信号执行读和写操作的同步接口还允许使伪SRAM芯片能够像DRAM装置一样使用。
DRAM所共有的是能够在时钟频率范围起作用。因为时钟信号是外部提供到存储器装置的信号，所以时钟速度按其中使用存储器装置的系统的需求和设计来规定。利用同步操作，不同的读模式可以更好地适应于在不同时钟频率上使用。例如，“锁存”模式可以适于SDR读操作或采用较低频率时钟信号的操作。另一方面，“FIFO”模式可以更好地适于DDR读操作或采用较高频率时钟信号的操作。如本领域中所熟知的，读数据的锁存模式基本涉及将数据移入和移出触发器。在读数据路径上的数据被锁存在触发器中，并变为可供芯片的输出电路在时钟的相同上升沿上可获取(即在至输出焊盘的数据路径中有一个锁存)。相比之下，FIFO模式采用先进先出(FIFO)移位寄存器或缓冲方案，涉及至少两个比特的缓冲(例如，两位FIFO)。
在图1所示的示范体系结构中，通过设有异步数据路径、同步锁存数据路径和同步FIFO数据路径，该存储器装置可以以多种读模式来操作，由此，改进了存储器装置在用于多种不同系统配置、接口和应用中的可互换性。
虽然该示范实施例包括这三个并行读数据路径以及对应的读操作模式，但是将认识到本发明并不局限于这三种特定的读路径/模式，而且还可以实施读路径/模式的其他组合(即可以使用附加的或不同的模式或路径)。
再次参考图1，当接收到外部读命令时，从存储器阵列12中检索数据，并进入三个并行数据路径16、18和20的每一个。模式选择逻辑模块22(或简称“模式选择器”)基于存储器装置的操作模式选择并行数据路径的其中之一以将数据传递到输出焊盘14。模式选择器通过使能信号仅使能这三个数据路径的其中之一，以及被使能的数据路径将数据驱动到片外驱动器以便置于输出数据焊盘上。该方法导致三个独立的读路径模式，各具有各自的定时和控制。如本文更详细描述的，模式选择器基于表示存储器装置的操作模式的多个信号来确定操作模式(例如，检测到读命令、指示存在或不存在外部时钟信号的信号、时钟频率指示符和测试模式信号)。
结合图2的时序图，对每个数据路径模式的操作予以更详细的描述，其中还说明具有三个不同、独立模式的优点。图2的第一行所示的时钟信号(CLK)仅适用于同步模式，因为在异步模式中没有外部时钟信号存在。在异步模式中，当接收到读信号时，生成一系列的列存取信号，以根据读地址(未示出)顺序地从存储器阵列中的存储器单元的列中检索数据。如图2的下一行所示，存在从列存取脉冲的时间到从列读取的数据在读数据路径上变成有效时的延迟。该延迟对于所有读操作保持基本不变，它是存储器装置设计的一种功能(例如，硬件响应时间、传播延迟等)，并且与选择哪个模式来读取数据无关。在异步模式中，数据在从列读取的数据变成有效之后短时间即在输出焊盘上变成可用，如从“从列读取的数据”上所示的数据比特到图2所示的“异步”数据行的箭头所示。
在同步读数据路径模式的情况中，在读操作期间存在时钟信号，将列存取选通信号与该时钟信号同步。参考图2所示的第一列存取脉冲，注意在列存取之后发生的第一时钟信号的上升沿之前对应的“从列读取的数据”是有效的。因此，在此情况中可以采用锁存模式。确切地来说，可以使用列存取脉冲之后的第一时钟脉冲的上升沿以将从列读取的数据锁存到触发器中，由此立即将数据移动到输出，从而在时钟脉冲的上升沿之后数据在输出上立刻变成可用，如图2中的从第一时钟脉冲的上升沿到“锁存”数据行的箭头所示。
图2所示的时钟频率和信号定时适于实施锁存模式，因为在时钟信号的下一个上升沿之前，从存储器阵列检索的数据在数据路径上有效。此配置一般配合SDR读操作中相对慢的时钟频率是可能的。但是，如先前解释的，列存取脉冲之后读取的数据变成有效所需的时间期间在存储器装置中基本保持不变；因此，随着时钟频率的增加，下一个时钟脉冲的上升沿可能在读取的数据在数据路径上有效之前发生，由此无法使用下一个时钟脉冲来锁存读取的数据，换言之，随着时钟频率的增加，时钟信号的下一个上升沿发生得更快，这样随着时钟频率增加，在数据是有效时与时钟的下一个上升沿之间存在的余量越来越小。最终，在足够高的时钟频率上，时钟脉冲的下一个上升沿将在数据有效之前到达，由此无法利用时钟信号的下一个上升沿来锁存数据。虽然图2中未明示地示出，但是可以通过想像列存取脉冲与“从列读取的数据”上的对应有效数据之间的间隔保持固定，而连续列存取脉冲之间(以及连续时钟脉冲之间)的间隔缩短，来设想到在较高时钟频率下的这种效应。
在无法采用锁存模式的较高时钟频率上，FIFO模式变得有用。作为非限定示例，约133MHz的时钟频率可以是适于使用锁存模式的较低时钟频率与适于使用FIFO模式的较高时钟频率之间的划分。一般，可以使用锁存模式的最大时钟频率取决于存储器装置的具体设计和操作的功能，而且本发明不限于适于锁存同步模式的任何具体最大时钟频率。
根据图2所示的示范实施例，在FIFO模式中，可以使用定时器确定何时逝去必要的时间期间，以在列存取信号之后预定时间处将时钟信号锁存到FIFO寄存器或缓冲器(而非直接使用时钟信号来锁存数据)。该定时器实质上复制或模仿列路径的电路导致的延迟加某个小的附加延迟，以提供缓冲或余量来确保数据是有效的。定时器在列存取脉冲的定时处启动，以及当定时器结束时，发出脉冲以指示从列读取的数据是有效的。由此，在同步FIFO模式中，实质上植入预定的延迟，以确保将数据锁存到FIFO之前从列读取的数据在数据路径是有效的。
可以使用定时器期满时发出的脉冲将数据锁存到FIFO中。一旦锁存在FIFO中，该数据在时钟的下一个上升沿被移出，且在输出焊盘上变成可用。在图2中，假定在发生第二时钟脉冲的上升沿之前的某个时间将数据锁存到FIFO，以使通过第二时钟脉冲的上升沿将数据移到输出，如从第二时钟脉冲延伸到FIFO数据行的箭头所示。在包括两组寄存器或触发器的二位FIFO的情况中，两个连续列存取可以在将第一列存取移到输出之前到达并被存储在FIFO中。
图3说明根据本发明一个实施例的并行数据路径体系结构的具体实施。为了简明起见，未示出存储器阵列和输出焊盘。从存储器阵列检索的数据在并行读数据路径上到达时，表示为“数据输入”，而当从读数据路径的其中之一提供到输出焊盘时表示为“数据输出”。数据输入被提供如下三个读数据路径：异步路径30、锁存同步路径32以及FIFO同步路径34。在该实施例中，模式选择器包括三个模式选择逻辑单元：异步选择逻辑单元36、锁存同步选择逻辑单元38、以及FIFO同步选择逻辑单元40。这三个模式选择逻辑单元分别向分别耦合到异步路径30、锁存同步路径32和FIFO同步路径34的三个输出驱动器42、44和46提供使能信号。通过向输出驱动器42、44和46的其中之一提供使能信号，一次仅使能一个路径。与两个未选的路径相关联的两个输出驱动器保持高阻抗状态，而被选的输出驱动器向输出提供数据。在图3所示的实施例中，对三个模式的每一个采用单独的选择逻辑。另一个选项是，设有给所有模式共用的模式选择逻辑，以及选择性地仅向这些输出驱动器的其中之一发送使能信号。
图4说明以不同方式实施并行数据路径体系结构的本发明另一个实施例。在该配置中，从存储器阵列检索的数据被提供到三个并行读数据路径(异步路径50、锁存同步路径52和FIFO同步路径54)，以及使用复用器56来选择性地将这三个路径的其中之一上的数据传递到共用的输出驱动器60。复用器56由模式选择逻辑单元58控制，它基于指示存储器装置的操作模式的信号选择适合的读数据路径。虽然图4中示出为复用器，但是还可以使用任何种类的选择装置或电路。该实施避免了为每个读数据路径设有单独的输出驱动器的需要。
另一个选项是设有位于并行读数据路径的上游的复用器或其他选择装置。在此情况中，复用器将检索的数据提供到三个读数据路径的仅其中之一，然后将数据提供到输出驱动器。
如前所述，模式选择器根据存储器装置的当前操作模式选择并行读数据路径的其中之一。在图5的功能流程图中图示了用于选择读数据路径的模式选择逻辑的一个示范实施例。在图5所示的方案中，实质上使用三部分信息来选择输出读数据路径：读命令存在；外部时钟信号存在或不存在；以及时钟频率指示符。将认识到，本发明并不局限于图5所示的具体逻辑或者使用这些具体信号来选择读数据路径，而且还可以使用其他或附加的信号或逻辑。例如，可以使用测试模式信号来促使某个读数据路径被选择。
选择并行读数据路径的其中之一的先决条件是存储器装置接收到读命令。因此，在图5中，模式选择逻辑在操作100以检测读命令开始，必须向模式选择器提供它的指示。存储器装置检测是否存在外部时钟信号，并将信号提供到模式选择器，以指示外部时钟信号的存在或不存在。在操作110中，模式选择逻辑基于时钟信号指示符评估是否存在时钟信号。如果不存在时钟信号，则模式选择逻辑选择异步读数据路径(操作120)。另一方面，如果存在时钟信号，则模式选择逻辑进行到决策框150，以确定要选择两个同步模式的哪一个。
时钟频率指示符实质使模式选择器能够在适于较低时钟频率的锁存同步模式与适于较高时钟频率的FIFO同步模式之间做出选择。根据具体存储器装置的设计，可以有多种可能的选项用于提供时钟频率指示符，以在锁存同步数据路径和FIFO同步数据路径之间做出选择。某些存储器装置可用的一种选项是，采用CAS等待时间信号作为时钟频率指示符，因为内部延迟和主要受数据路径延迟时间和输出电路的片外驱动器延迟时间影响的输出电路的处理时间的原因，输出数据项DQ不与将外部读命令RD施加到芯片的瞬间同时出现。为了避免在将外部读命令RD施加到控制端之后的随机时间点上在输出数据端生成数据项，将施加外部读命令RD与适合的数据项出现在输出数据端时的瞬间之间的等待时间设为，根据施加到芯片的配置信号的预定值。该等待时间通常由CAS等待时间指定。CAS等待时间是表示当将外部读命令信号RD施加到控制端以启动对存储单元的读存取时的时间点与该存储单元的数据项DQ出现在输出数据端时的时间点之间的时钟周期数的值。
必须为存储器装置提供特定的CAS等待时间值(例如，2、3、4等)。该值存储在存储器装置的模式寄存器中，它指令装置按接收到读命令与对应数据在输出上可用之间的特定时钟周期数操作。CAS等待时间在本发明范围是有用的，因为CAS等待时间常常对应于时钟频率。例如，2或3的CAS等待时间一般对应于较低时钟频率，而4或更多的CAS等待时间对应于较高时钟频率。这是因为存储器装置中传播延迟很大程度上是固定的；由此，在较高时钟频率上，更多的时钟周期数将发生在接收到读命令和数据到达输出之间。
通常，同步存储器装置将包括在某个频率范围中提供时钟信号时要求用户选择某些CAS等待时间值的规范。例如，根据操作要求，4的CAS等待时间可以指示提供的时钟频率大于133MHz，而2或3的CAS等待时间可以指示施加时钟频率小于133MHz。因为CAS等待时间对应于时钟频率，所以可以使用CAS等待时间以在锁存的同步模式与FIFO同步模式之间做出选择。继续讨论该示例，如果锁存模式适于133MHz以下的时钟频率，则2或3的CAS等待时间促使模式选择逻辑选择锁存同步模式，而4或更大的CAS等待时间将促使模式选择逻辑选择FIFO同步模式。
返回到图5，更具体来说，在步骤150，如果CAS等待时间具有对应于适于FIFO模式的时钟频率的高值，则选择FIFO同步路径(操作170)。另一方面，如果CAS等待时间不具有高值(指示适于锁存模式的时钟频率)，则在操作160，选择锁存同步路径。
在前述示例中，使用CAS等待时间在锁存同步模式与FIFO同步模式之间做出选择，因为在本示例中CAS等待时间表示时钟频率。该方法避免了在存储器装置中需要设有能够检测外部时钟运行多快的电路。另一种选项是，在存储器装置上包括执行如下操作的电路：检测时钟频率，然后基于检测到的时钟频率在锁存与FIFO模式之间做出选择。但是，如果该存储器装置尚未包括确定外部时钟信号的频率的功能，该方法需要附加的电路。在任何情况中，本发明并不局限于用于提供时钟频率指示符的任何具体的实施，可以采用表示时钟频率的任何信号或信号的组合作为时钟频率指示符。
根据存储器装置的设计，模式选择逻辑中的潜在复杂因素是，在读操作中，可能无法及时检测外部时钟信号的存在来为第一列存取选择同步读数据路径的其中之一。在此情况中，无论操作模式，第一列存取将路由经过同步数据路径。如果存储器装置正在同步操作，则外部时钟将被第二列存取检测到，然后第二和后续列存取路由经过同步数据路径的其中之一。图5图示了此可能情况。确切地来说，在选择了异步读数据路径(操作120)的情况下，如果在第一次列存取之后未检测到任何时钟信号，则读操作继续采用异步路径。换言之，如果在第一次列存取已经路由经过异步数据路径之后检测到时钟信号，则将后续列存取路由经过同步数据路径的其中之一。在图5中，该决策逻辑由操作130表示。确切地来说，如果为第一次列存取选择了异步读数据路径，则检查时钟信号的存在；否则，读操作继续采用异步数据路径。将认识到在实际实施中，可以在读操作的初始部分期间持续监视时钟信号的存在。
虽然前述示例包括在单个数据速率(SDR)上操作的存储器装置，但是本发明还可应用于DDR存储器装置或同时允许SDR和DDR读操作的存储器装置。
描述了新的和改进的并行数据路径体系结构的优选实施例，但是确信本领域技术人员根据上文提出的原理将建议其他修改、变化和更改。因此，要理解确信所有此类变化、修改和更改落在所附权利要求定义的本发明范围内。虽然本文采用特定的术语，但是它们是在通用和描述性意义上使用的而非出于限定的目的。

Claims (28)

1.一种存储器装置，包括：
-存储器阵列，其包括配置为存储数据的多个存储单元；
-多个数据焊盘，其配置为在读操作中作为所述存储器装置的输出提供从所述存储器阵列检索的数据；
-多个并行读数据路径，各耦合于所述存储器阵列和所述数据焊盘之间，所述并行读数据路径包括：多个可以以不同操作模式操作的同步数据路径和异步数据路径；以及
-模式选择器，配置为选择所述并行读数据路径的其中之一，以将从所述存储器阵列检索的数据提供到所述数据焊盘。
2.如权利要求1所述的存储器装置，其中所述存储器装置是伪静态随机存取存储器(伪RAM)。
3.如权利要求1所述的存储器装置，其中所述多个同步数据路径包括可在第一时钟频率范围上操作的第一同步数据路径和可在高于所述第一时钟频率范围的第二时钟频率上操作的第二同步数据路径。
4.如权利要求1所述的存储器装置，其中所述多个同步数据路径包括可以以锁存模式操作的第一同步数据路径和可以以先进先出(FIFO)模式操作的第二同步数据路径。
5.如权利要求1所述的存储器装置，其中所述模式选择器响应外部时钟信号的不存在而选择所述异步数据路径。
6.如权利要求1所述的存储器装置，其中所述多个同步数据路径包括第一和第二同步数据路径，以及在外部时钟信号存在的情况下，所述模式选择器选择所述第一同步数据路径以响应具有第一值的列存取选通(CAS)等待时间命令，以及选择所述第二同步数据路径以响应具有第二值的所述列存取选通等待时间命令。
7.一种存储器装置，包括：
-存储器阵列，其包括配置为存储数据的多个存储单元；
-多个数据焊盘，其配置为在读操作中作为所述存储器装置的输出提供从所述存储器阵列检索的数据；
-多个并行读数据路径，各耦合于所述存储器阵列和所述数据焊盘之间，所述并行读数据路径包括：异步数据路径、可在第一时钟频率范围上以锁存模式操作的第一同步数据路径、以及可在高于所述第一时钟频率范围的第二时钟频率范围上以先进先出(FIFO)模式操作的第二同步数据路径；以及
-模式选择器，配置为选择所述并行读数据路径的其中之一，以将从所述存储器阵列检索的数据提供到所述数据焊盘。
8.如权利要求7所述的存储器装置，其中所述存储器装置是伪静态随机存取存储器(伪RAM)。
9.如权利要求7所述的存储器装置，其中所述模式选择器响应外部时钟信号的不存在而选择所述异步数据路径。
10.如权利要求7所述的存储器装置，其中在外部时钟信号存在的情况下，所述模式选择器选择所述第一同步数据路径以响应具有第一值的列存取选通(CAS)等待时间命令，以及选择所述第二同步数据路径以响应具有第二值的所述列存取选通等待时间命令。
11.一种存储器装置，包括：
-存储器阵列，其包括配置为存储数据的多个存储单元；
-多个数据焊盘，其配置为在读操作中作为所述存储器装置的输出提供从所述存储器阵列检索的数据；
-多个并行读数据路径，各耦合于所述存储器阵列和所述数据焊盘之间，所述并行读数据路径包括异步数据路径和多个同步数据路径；以及
-模式选择器，其配置为选择所述并行读数据路径的其中之一，以将从所述存储器阵列检索的数据提供到所述数据焊盘，其中所述模式选择器选择所述异步数据路径以响应外部时钟信号的不存在，以及在外部时钟信号存在的情况下，选择所述同步数据路径的其中之一作为列存取选通(CAS)等待时间命令的函数。
12.如权利要求11所述的存储器装置，其中所述存储器装置是伪静态随机存取存储器(伪RAM)。
13.如权利要求11所述的存储器装置，其中所述多个同步数据路径包括以锁存模式操作的第一同步数据路径和以先进先出(FIFO)模式操作的第二同步数据路径。
14.一种伪静态随机存取存储器(伪RAM)，包括：
-存储器阵列，其包括配置为存储数据的多个存储单元；
-多个数据焊盘，其配置为在读操作中作为所述存储器装置的输出提供从所述存储器阵列检索的数据；
-多个并行读数据路径，各耦合于所述存储器阵列和所述数据焊盘之间，所述并行读数据路径包括：异步数据路径、可在第一时钟频率范围上以锁存模式操作的第一同步数据路径、以及可在高于所述第一时钟频率范围的第二时钟频率范围上以先进先出(FIFO)模式操作的第二同步数据路径；以及
-模式选择器，其配置为选择所述并行读数据路径的其中之一，以将从所述存储器阵列检索的数据提供到所述数据焊盘，其中所述模式选择器选择所述异步数据路径以响应外部时钟信号的不存在，以及在外部时钟信号存在的情况下，选择所述第一和第二同步数据路径的其中之一作为列存取选通(CAS)等待时间命令的函数。
15.一种存储器装置，包括：
-用于存储数据的部件；
-输出部件，用于作为所述存储器装置的输出提供从用于存储数据的部件检索的数据；
-多个并行读数据路径，各耦合于所述用于存储数据的部件与所述输出部件之间，所述并行读数据路径包括：可以多个不同操作模式操作的同步数据路径和异步数据路径；以及
-用于选择所述多个并行读数据路径的其中之一，以将从所述用于存储数据的部件检索的数据提供到所述输出部件的部件。
16.如权利要求15所述的存储器装置，其中所述存储器装置是伪静态随机存取存储器(伪RAM)。
17.如权利要求15所述的存储器装置，其中所述多个同步数据路径包括可在第一时钟频率范围上操作的第一同步数据路径和可在高于所述第一时钟频率范围的第二时钟频率上操作的第二同步数据路径。
18.如权利要求15所述的存储器装置，其中所述多个同步数据路径包括可以以锁存模式操作的第一同步数据路径和可以以先进先出(FIFO)模式操作的第二同步数据路径。
19.如权利要求15所述的存储器装置，其中所述用于选择的部件响应外部时钟信号的不存在而选择所述异步数据路径。
20.如权利要求15所述的存储器装置，其中所述多个同步数据路径包括第一和第二同步数据路径，以及在外部时钟信号存在的情况下，所述用于选择的部件选择所述第一同步数据路径以响应具有第一值的列存取选通(CAS)等待时间命令，以及选择所述第二同步数据路径以响应具有第二值的所述列存取选通等待时间命令。
21.一种在存储器装置中执行读操作的方法，包括：
-(a)响应接收到读命令从存储器阵列检索数据；
-(b)选择异步数据路径，将检索的数据提供到存储器装置的焊盘以响应没有外部时钟信号；以及
-(c)选择多个同步数据路径的其中之一以向所述存储器装置的焊盘提供所述检索的数据，以响应检测到外部时钟信号，其中选择所述多个同步数据路径的其中之一作为所述存储器装置接收到的外部信号的函数。
22.如权利要求21所述的方法，其中所述外部信号是列存取选通(CAS)等待时间信号。
23.如权利要求22所述的方法，其中所述多个同步数据路径包括可以以锁存模式操作的第一同步数据路径和可以以先进先出(FIFO)模式操作的第二同步数据路径，以及(c)包括选择所述第一同步数据路径以响应具有第一值的所述列存取选通等待时间信号，以及选择所述第二同步数据路径以响应具有第二值的所述列存取选通等待时间信号。
24.如权利要求23所述的方法，其中所述第一同步数据路径可在第一时钟频率范围上操作，以及所述第二同步数据路径可在高于所述第一时钟频率范围的第二时钟频率上操作。
25.一种制造存储器装置的方法，包括：
-(a)设置多个并行读数据路径，各耦合于所述存储器装置的多个数据焊盘与存储器阵列之间，所述并行读数据路径包括多个可以以不同操作模式操作的同步数据路径和异步数据路径；以及
-(b)设置模式选择器，用于选择所述多个并行读数据路径的其中之一以将从所述存储器阵列检索的数据提供到所述数据焊盘。
26.如权利要求25所述的方法，其中(a)包括设置可以以锁存模式操作的第一同步数据路径和可以以先进先出(FIFO)模式操作的第二同步数据路径。
27.如权利要求25所述的方法，其中所述模式选择器响应外部时钟信号的不存在而选择所述异步数据路径。
28.如权利要求25所述的方法，其中(a)包括设置第一和第二同步数据路径，以及在外部时钟信号存在的情况下，所述模式选择器选择所述第一同步数据路径以响应具有第一值的列存取选通(CAS)等待时间信号，以及选择所述第二同步数据路径以响应具有第二值的所述列存取选通等待时间信号。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102841872A (zh) * 2011-05-02 2012-12-26 西部数据技术公司 用于命令处理的高性能路径
US8559261B2 (en) 2007-12-20 2013-10-15 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
CN109901049A (zh) * 2019-01-29 2019-06-18 厦门码灵半导体技术有限公司 检测集成电路用时序路径中异步路径的方法、装置
CN110751975A (zh) * 2018-07-24 2020-02-04 爱思开海力士有限公司 存储器件及其测试电路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070057695A1 (en) * 2005-09-15 2007-03-15 Hermann Ruckerbauer Semiconductor memory chip with re-drive unit for electrical signals
US7492793B2 (en) * 2005-10-20 2009-02-17 International Business Machines Corporation Method for controlling asynchronous clock domains to perform synchronous operations
JP4524662B2 (ja) * 2005-10-21 2010-08-18 エルピーダメモリ株式会社 半導体メモリチップ
KR100738965B1 (ko) * 2006-03-07 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동기 모드 감지 회로 및 방법
KR100695289B1 (ko) * 2006-03-09 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법
WO2008146091A1 (en) * 2007-05-25 2008-12-04 Freescale Semiconductor, Inc. Data processing system, data processing method, and apparatus
JP4561782B2 (ja) 2007-06-21 2010-10-13 ソニー株式会社 半導体メモリ装置、半導体メモリ装置の動作方法
JP4561783B2 (ja) * 2007-06-21 2010-10-13 ソニー株式会社 半導体メモリ装置、半導体メモリ装置の動作方法
JP2009044489A (ja) * 2007-08-09 2009-02-26 Panasonic Corp 転送性能最適化機能付非同期吸収回路
JP4762261B2 (ja) * 2008-03-12 2011-08-31 株式会社東芝 メモリシステム
JP5687412B2 (ja) * 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
KR101278269B1 (ko) * 2011-08-26 2013-06-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 데이터 전송 방법
US9929972B2 (en) * 2011-12-16 2018-03-27 Qualcomm Incorporated System and method of sending data via a plurality of data lines on a bus
US8527802B1 (en) * 2012-08-24 2013-09-03 Cypress Semiconductor Corporation Memory device data latency circuits and methods
US8873264B1 (en) 2012-08-24 2014-10-28 Cypress Semiconductor Corporation Data forwarding circuits and methods for memory devices with write latency
US10171106B2 (en) * 2017-05-26 2019-01-01 Micron Technology, Inc. Systems and methods for multi-stage data serialization in a memory system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5402389A (en) * 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
JP2817679B2 (ja) * 1995-09-20 1998-10-30 日本電気株式会社 半導体メモリ
KR100217747B1 (ko) * 1996-06-21 1999-09-01 윤종용 메모리의 전송데이타 인터페이스 장치 및 방법
JP4060442B2 (ja) 1998-05-28 2008-03-12 富士通株式会社 メモリデバイス
US6327175B1 (en) * 1999-09-13 2001-12-04 Cypress Semiconductor Corporation Method and apparatus for controlling a memory array with a programmable register
JP2002109881A (ja) 2000-09-28 2002-04-12 Toshiba Corp 半導体集積回路
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
JP3959341B2 (ja) * 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
JP2004071103A (ja) 2002-08-08 2004-03-04 Sharp Corp 自己同期型ｆｉｆｏメモリ装置
JP4088227B2 (ja) * 2003-09-29 2008-05-21 株式会社東芝 半導体集積回路装置
JP2005222581A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
KR100521048B1 (ko) 2004-04-20 2005-10-11 주식회사 하이닉스반도체 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법
KR100585179B1 (ko) * 2005-02-07 2006-06-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 기입및 독출 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8559261B2 (en) 2007-12-20 2013-10-15 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US8837237B2 (en) 2007-12-20 2014-09-16 Conversant Intellectual Property Management Inc. Dual function compatible non-volatile memory device
CN101842846B (zh) * 2007-12-20 2015-02-04 考文森智财管理公司 可兼容双重功能的非易失性存储器装置
CN102841872A (zh) * 2011-05-02 2012-12-26 西部数据技术公司 用于命令处理的高性能路径
CN102841872B (zh) * 2011-05-02 2017-09-22 西部数据技术公司 用于命令处理的高性能路径
CN110751975A (zh) * 2018-07-24 2020-02-04 爱思开海力士有限公司 存储器件及其测试电路
CN110751975B (zh) * 2018-07-24 2023-08-15 爱思开海力士有限公司 存储器件及其测试电路
CN109901049A (zh) * 2019-01-29 2019-06-18 厦门码灵半导体技术有限公司 检测集成电路用时序路径中异步路径的方法、装置
CN109901049B (zh) * 2019-01-29 2021-05-04 厦门码灵半导体技术有限公司 检测集成电路用时序路径中异步路径的方法、装置

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