JP4060442B2 - メモリデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の半導体を利用した不揮発性メモリデバイスに関し、特に、非同期の読み出し動作とクロックに同期した読み出し動作を切換可能にしたメモリデバイスに関する。
【０００２】
【従来の技術】
半導体を利用したメモリデバイスは、高速にアクセスすることができ、コンピュータシステムにおいて、メインメモリやその他の高速アクセスを要求されるメモリとして利用される。一方、半導体メモリデバイスは、大容量のデータやプログラムを記憶するには不向きであり、かかる大容量メモリとしては、依然としてハードディスクが利用されている。また、半導体メモリデバイスのうち、主にメインメモリに利用されるダイナミックＲＡＭは、電源が切られると記憶データが失われる揮発性メモリであり、一時的に保持するだけのデータやプログラムを記憶するには好適であるが、コンピュータの立ち上がり時に読み出されるＢＩＯＳや、その他のプログラムを記憶するには不向きである。
【０００３】
そのような中で、電源が切られても記憶データが消失しない不揮発性メモリが注目されている。特に、不揮発性メモリを利用したフラッシュメモリは、消去動作に一定の制限があるものの、そのメモリの動作原理から電源がオフ状態でも記憶データを保持する不揮発性メモリであり、しかも、ハードディスク等の外部記憶装置に比較すると高速アクセスが可能である。したがって、近年において、コンピュータシステム内において、コンピュータの立ち上げ時に自動的に読み出されるＢＩＯＳを、かかるフラッシュメモリに記憶させることが頻繁に行われるようになってきた。
【０００４】
【発明が解決しようとする課題】
コンピュータの立ち上げ時に行われる動作には、電源オンに伴いＢＩＯＳが記憶されているフラッシュメモリが自動的にアクセスされ、そのＢＩＯＳのデータが読み出されること、更に、ハードディスク内に記憶されているオペレーティング・システム（ＯＳ）が読み出され、ダイナミックＲＡＭで構成されるメインメモリに記憶されることなどが含まれる。そして、その後のアプリケーションプログラムの実行時には、メインメモリに記憶されているＯＳを逐次読みだして、ハードディスク等の外部記憶装置内のアプリケーションプログラムを実行する。近年のダイナミックＲＡＭは、ＳＤＲＡＭ等の様にクロックに同期して読み出し動作を行う同期型のメモリである。特に、クロックに同期して複数ビットのデータを連続して出力するバーストモードの読み出し動作は、高速読み出しには欠かせない機能である。従って、かかるバースト読み出し動作により、メインメモリ内のＯＳが高速に読み出される。
【０００５】
一方、従来のフラッシュメモリは、非同期型のメモリであり、あるアドレスの入力に応答して一定のアクセス時間後にそのアドレスに記憶されているデータが読み出される。
【０００６】
上記したＯＳは、通常のアプリケーションに比較してそのデータ容量は小さく、一方、フラッシュメモリの大容量化に伴い、ＯＳ程度のデータ容量であれば十分にフラッシュメモリに記憶させることができるようになってきた。もしＯＳがフラッシュメモリに記憶されると、ハードディスクからメインメモリへの転送動作が不要になり、コンピュータの立ち上がりに必要な時間を従来に比較して大幅に短くすることできる。ところが、従来のフラッシュメモリは非同期型であるので、システム側は、メインメモリに対するバースト読み出しと同様な読み出し動作を、ＯＳ等を記憶したフラッシュメモリに対しては行うことができない。従って、フラッシュメモリへの読み出し動作が遅いという理由で、ＯＳ等をフラッシュメモリに記憶させる提案は、さほど魅力的でない。
【０００７】
そこで、本発明の目的は、クロック同期型の読み出し動作を可能にするフラッシュメモリ等の不揮発性メモリデバイスを提供することにある。
【０００８】
更に、本発明の目的は、バースト読み出しを可能にするフラッシュメモリ等の不揮発性メモリデバイスを提供することにある。
【０００９】
更に、本発明の目的は、クロック同期型の読み出し動作と非同期型の読み出し動作の両方が可能なフラッシュメモリ等のメモリデバイスを提供することにある。
【００１０】
更に、本発明の目的は、システム側から見て、従来の非同期型の読み出し動作も可能であり、メインメモリと同様なクロック同期型の読み出し動作も可能であり、必要に応じて両方の間で切換可能なフラッシュメモリを提供することにある。
【００１１】
更に、本発明の目的は、非同期型の読み出し動作と、バースト読み出し動作とを適宜切換可能なフラッシュメモリを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、フラッシュメモリ等の不揮発性メモリデバイスにおいて、クロックに同期したバースト読み出しモードとクロックに非同期の通常読み出しモードの両方の読み出し動作を可能にした構成であり、電源投入に応答して通常読み出しモードに設定され、バースト読み出しを指令する制御信号に応答してバースト読み出しモードに設定されることを特徴とする。そのために、メモリデバイスは、内部にバーストモード切換回路を有し、このバーストモード切換回路が、電源投入に応答して出力回路を通常読み出しモードに設定し、電源投入後はクロックに非同期な読み出し動作を可能にする。更に、システム側から供給されるバーストモード制御信号に応答して、バーストモード切換回路が出力回路をバースト読み出しモードに設定する。従って、システム側は、従来のメインメモリにアクセスするのと同様な環境化で、不揮発性メモリデバイスへのバースト読み出しを実行することができる。
【００１３】
上記の目的を達成するために、本発明は、不揮発性のメモリセルを有するメモリデバイスにおいて、
前記メモリセルからの読み出しデータを、クロックに同期したバースト読み出し動作、またはクロックに非同期の通常読み出し動作を行う出力回路と、
電源投入時に、前記出力回路を前記通常読み出しモードに設定し、外部からの所定の制御信号に応答して、前記出力回路を前記バースト読み出しモードに設定するバーストモード切換回路とを有することを特徴とする。
【００１４】
上記の発明によれば、電源投入時は、通常読み出しモードでの動作を行い、バースト読み出しモードを指令する制御信号に応答してバースト読み出しモードに設定されるので、電源投入時とその後の動作時で、クロックに非同期の動作モードとクロックに同期する動作モードとに設定することができる。
【００１５】
更に、上記の目的を達成する為に、本発明は、バースト制御信号に応じて、クロックに同期した第１の読み出しモードまたは該クロックに非同期の第２の読み出しモードに切り換えられるメモリデバイスにおいて、
前記第１の読み出しモードでは、第１の制御信号が活性化レベルの時に前記クロックに同期してアドレス信号が取り込まれ、前記第１の制御信号から所定の時間後において第２の制御信号が活性化レベルの間、複数の読み出しデータが前記クロックに同期して出力され、
電源投入時に、前記バースト制御信号を第２の読み出しモードの状態に設定し、前記第１の制御信号の活性化レベルに応答して、前記バースト制御信号を第１の読み出しモードの状態に設定するバーストモード切換回路を有することを特徴とする。
【００１６】
上記の発明によれば、電源投入時は強制的にクロックに非同期な通常読み出しモードでの動作を行い、その後は、バーストモード読み出しを指令する信号に応答してクロックに同期したバースト読み出しを可能にすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１８】
図１は、本発明にかかる不揮発性メモリデバイスであるフラッシュメモリが使用されるシステム例を示す図である。このシステム例は、パーソナルコンピュータ等の例であり、ＣＰＵ１０は、メインメモリ１２、フラッシュメモリ１４または１６及び外部記憶装置１８に、バス２２を経由して接続される。外部記憶装置１８は、例えばハードディスクであり、所定のインターフェース２０を介してバス２２に接続される。外部記憶装置１８内には、オペレーティング・システム（ＯＳ）とそれ以外のアプリケーションプログラムが記録される。フラッシュメモリ１６は、コンピュータが電源投入された時のブートＲＯＭとして利用され、例えばＢＩＯＳが格納される。通常は、かかるブートＲＯＭとして利用されるフラッシュメモリ１６は、クロックに非同期の読み出しモードで動作する。尚、フラッシュメモリ１６と１４とは、いずれか一方が利用される。後述する通り、フラッシュメモリ１４が、本発明にかかる不揮発性メモリデバイスで構成される。
【００１９】
メインメモリ１２は、例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等のようなクロックに同期して内部が動作する高速半導体メモリデバイスで構成される。従って、メインメモリ１２は、ＣＰＵ１０により、或いは図示しないメモリコントローラにより制御され、少なくともクロックに同期したバースト読み出しモードで動作することが可能である。
【００２０】
従って、コンピュータに電源が投入された時、ＣＰＵ１０は、先ずブートＲＯＭであるフラッシュメモリ１６内のＢＩＯＳを読み出す。この読み出し動作は、クロックに非同期の通常の読み出しモードである。その後、外部記憶装置１８内に格納されているＯＳが、メインメモリ１２内に読み出され、ＣＰＵ１０は、メインメモリ１２からＯＳを適宜読み出して、所定のアプリケーションプログラムを実行する。ＣＰＵ１０は、メインメモリ１２から、クロックに同期した高速読み出しモードでＯＳを読み出す。
【００２１】
ところで、本発明にかかるフラッシュメモリは、クロックに非同期の通常読み出しモードと、クロックに同期したバースト読み出しモードとの両方をサポートする。従って、上記の一般的なシステム上での使用環境では、フラッシュメモリ１４内に、ＢＩＯＳに加えて外部記憶装置１８内のＯＳも記憶させることが可能になる。そして、フラッシュメモリ１４は、電源投入時に、クロックに非同期の通常読み出しモードでＢＩＯＳが読み出され、その後、メインメモリと同様にクロックに同期したバースト読み出しモードでＯＳが読み出される。従って、ＣＰＵ１０は、従来のフラッシュメモリ１６からのＢＩＯＳ読み出し制御と、メインメモリ１２からのＯＳ読み出し制御の方法を変更する必要がない。しかも、ＯＳは、既にフラッシュメモリ１４内に記憶されているので、電源投入時に外部記憶装置１８からメインメモリ１２に読み出して記憶する必要がなく、コンピュータの立ち上がり時間を大幅に短縮することができる。
【００２２】
上記の様に、比較的データ容量の少ないＯＳをフラッシュメモリ内に記憶し、そのフラッシュメモリにバースト読み出しモード機能をもたせることにより、パーソナルコンピュータ等の立ち上げ時間を短縮させることが可能になる。また、比較的データ容量の少ないアプリケーションプログラムをフラッシュメモリ内に記憶することにより、そのアプリケーションプログラムを立ち上げる時間も短くすることの可能になる。しかも、ＣＰＵ１０或いは図示しないメモリコントローラは、フラッシュメモリからのＯＳやプログラムの読み出しを、メインメモリに記憶された場合と同様にして行うことができる。
【００２３】
図２は、本発明の実施の形態例にかかるフラッシュメモリの構成図である。図２のフラッシュメモリは、不揮発性メモリのセルアレイ２１と、そのワード線を選択する行デコーダ２２と、列方向の選択を行う列デコーダ２３と、列デコーダ２３により選択されるビット線とセンスアンプＳＡとを接続する列選択回路２４とを有する。更に、複数のアドレス（ＡＤＤ）３２を取り込み、行デコーダ２２及び列デコーダ２３にアドレスを供給するアドレスバッファ２５と、出力ゲートトランジスタ２７〜３０を制御するセンスアンプデコーダ２６とを有する。センスアンプデコーダ２６は、４つのセンスアンプＳＡの出力を適宜出力バッファ３１に供給する為に、出力ゲートトランジスタ２７〜３０のいずれかを導通状態に制御する。
【００２４】
アドレスバッファ２５には、アドレス（ＡＤＤ）３２、制御信号であるイニシャルアドレス（／ＩＡ）３３及びクロック（ＣＬＫ）３４が供給される。また、センスアンプデコーダ２６には、クロック（ＣＬＫ）３４、アドレスバッファからの２ビットのアドレス４０及び制御信号であるバーストアドレス（／ＢＡ）３６が供給される。更に、イニシャルアドレス（／ＩＡ）３３と、リセット信号（／ＲＥＳＥＴ）３８とが供給されるバーストモード切換回路３９が設けられる。このバーストモード切換回路３９は、バースト制御信号（ＢＵＲＳＴ）３５を生成し、内部のアドレスバッファ２５及びセンスアンプデコーダ２６等に供給する。
【００２５】
上記のセンスアンプデコーダ２６と、出力ゲートトランジスタ２７〜３０と出力バッファ３１とで出力回路が構成され、バースト制御信号に応答して、クロックに同期したバースト読み出しモードまたはクロックに非同期の通常読み出しモードのいずれかの動作で読み出しを行う。また、バースト制御信号３５は、アドレスバッファ２５にも供給され、アドレスバッファ２５は、バースト制御信号３５に応答して、外部から供給されるアドレス３２をクロック３４に同期して取り込む。バースト制御信号３５が非バーストモードの場合は、アドレスバッファ２５は、クロック３４に非同期でアドレス３２を取り込む。
【００２６】
図３は、バースト読み出しモードのタイミングチャート図である。また、図４は、通常読み出しモードのタイミングチャート図である。図２に示したフラッシュメモリは、クロックに同期したバースト読み出しモードと、クロックに非同期の通常読み出しモードの両方で動作可能である。以下に、両読み出しモードの動作を、図３，４のタイミングチャート図を参照して説明する。
【００２７】
先ず、バースト読み出しモードの時は、バーストモード切換回路３９が、バースト制御信号３５をバーストモード状態（Ｈレベル）に設定する。そして、図３に示される通り、イニシャルアドレス／ＩＡがＬレベルの期間に、クロックＣＬＫの立ち上がりエッジに応答して、外部から供給されたアドレスＡＤＤがアドレスバッファ２５に取り込まれる。この取り込まれたアドレスが、バースト読み出しの先頭アドレスとなる。アドレスバッファ２５から供給されるアドレスに応じて、行デコーダが１本のワード線を選択し、列デコーダ２３が４本のビット線を選択する。その結果、４ビットのデータが４つのセンスアンプＳＡに出力され増幅される。
【００２８】
アドレスバッファ２５は、更にセンスアンプデコーダ２６にアドレス４０を供給し、センスアンプデコーダ２６は、先頭アドレスに対応した１つのセンスアンプＳＡを選択し、対応する出力ゲート２７〜３０を導通させる。その結果、先頭アドレスに対応する読み出しデータが、出力バッファ３１に供給され、入出力端子３７から出力される。図３のタイミングチャートによれば、イニシャルアドレス／ＩＡがＬレベルになってから３クロック後のクロックＣＬＫの立ち上がりエッジに同期して、先頭アドレスに対応するデータＤｎが出力される。そして、制御信号であるバーストアドレス／ＢＡがＬレベルの期間において、クロックＣＬＫの立ち上がりエッジに応答して、残りのセンスアンプＳＡ内の読み出しデータが、出力バッファ３１に供給される。図３の例では、バーストアドレス／ＢＡがＬレベルの間に、３つのクロックＣＬＫの立ち上がりエッジが存在するので、読み出しデータＤn+1 、Ｄn+2 及びＤn+3 が、連続して出力される。
【００２９】
上記の通り、バースト読み出しモードでは、アドレスバッファ２５がアドレスＡＤＤをクロックの立ち上がりエッジに同期して取り込む動作を行い、出力回路部分は、クロックＣＬＫの立ち上がりエッジに同期してセンスアンプのデータを出力し、更に、バーストアドレス／ＢＡのＬレベルの期間中のクロックＣＬＫの立ち上がりエッジに応答して、残りのセンスアンプのデータを出力する。この様に、バースト読み出しでは、クロックに同期して動作し、連続して複数の読み出しデータを出力することができるので、高速読み出し動作が可能である。
【００３０】
次に、クロックに非同期の通常読み出しモードでは、バーストモード切換回路３９が、バースト制御信号３５を通常モード（Ｌレベル）に設定する。それに伴い、アドレスバッファ２５はクロックとは無関係に、外部から供給されたアドレスＡＤＤを取り込み、行デコーダ２２及び列デコーダ２３にそれらのアドレスを供給する。同様に、アドレスバッファ２５は、２ビットのアドレス４０をセンスアンプデコーダ２６に供給する。行デコーダ２２がアドレスに対応する１つのワード線を選択し、列デコーダ２３がアドレスに対応する４本のビット線を選択する。そして、４つのセンスアンプＳＡが同時に４つのデータを読み出す。
【００３１】
センスアンプデコーダ２６は、供給される２ビットのアドレスに従って、１つのセンスアンプＳＡの出力を出力バッファ３１に供給する為に、１つの出力ゲートトランジスタ２７〜３０を導通する。
【００３２】
上記の通り、非バースト読み出しである通常読み出しモードでは、クロックに非同期にアドレスが取り込まれ、１つのデータのみが読み出される。従って、図４のタイミングチャートに示される通り、アドレスＡｎ〜Ａn+3 に対応するデータＤｎ〜Ｄn+3 が、アドレスの供給に応答して順次読み出される。４ビットのデータを読み出す為には、４セットのアドレスを供給する必要があり、バースト読み出しモードよりも低速動作となる。
【００３３】
図２に示されたフラッシュメモリは、更に、メモリセルの消去または書き込み（プログラム）モードを有する。フラッシュメモリは、ある大きなブロックの単位でメモリセルアレイのデータを一括して消去し、新たなデータの書き込みを行う。図５は、かかる消去または書き込み時のタイミングチャート図である。フラッシュメモリは、制御信号／ＷＥがＬレベルの期間に、複数の入出力端子Ｉ／Ｏに供給されるコマンドを取り込み、そのコマンドをデコードして、消去モードあるいは書き込みモードを検出する。かかる検出された消去或いは書き込みモードに応じて、図示しない消去回路または書き込み回路が制御される。具体的には、ワード線レベルやビット線レベルが、消去時のレベル或いは書き込み時のレベルに制御される。
【００３４】
図６は、バーストモード切換回路の第１の例を示す図である。また、図７は、図６のバーストモード切換回路の動作の真理値表を示す図である。真理値表内のＸは、ＨまたはＬレベルのいずれでもよいことを意味する。
【００３５】
図６のバースト切換回路内に設けられた電源判定回路５０は、電源が投入された時に電源Ｖｃｃのレベルを判定して、電源Ｖｃｃが所定の基準レベルより低い間は、判定信号Ｐ０をＬレベルにし、電源Ｖｃｃが所定の基準レベルより高くなると判定信号Ｐ０をＨレベルにする。また、バーストモード切換回路では、ＮＯＲゲート５２とインバータ５３からなるラッチ回路５４が、バースト制御信号（ＢＵＲＳＴ）３５の状態を保持する。このラッチ回路５４は、電源判定信号Ｐ０とリセット信号／ＲＥＳＥＴとが入力されるＮＡＮＤゲート５１の出力、またはイニシャルアドレス（／ＩＡ）３３によりインバータ５５を経由して制御されるトランジスタ５６のドレインレベルにより、反転制御される。
【００３６】
このバーストモード切換回路は、図７に示される通り、電源が投入された時またはリセット動作を行った時に、自動的にバースト制御信号ＢＵＲＳＴをＬレベルに設定して、非バーストモード（通常読み出しモード）にする。また、イニシャルアドレス／ＩＡがＬレベルになると、自動的にバースト制御信号ＢＵＲＳＴをＨレベルに設定して、バースト読み出しモードにする。
【００３７】
先ず、通常状態では、リセット信号／ＲＥＳＴはＨレベルにある。そこで、電源が投入され、電源Ｖｃｃの電圧が徐々に上がっていく過程で、基準値以下の間は判定信号Ｐ０＝Ｌが出力され、ＮＡＮＤゲート５１の出力がＨレベルとなり、バースト制御信号ＢＵＲＳＴはＬレベルとなり、非バースト読み出しモード（通常読み出しモード）に設定される。この状態が、図７でのケース１の状態である。更に、電源Ｖｃｃの電圧が上昇して基準値以上になると、電源判定信号Ｐ０＝Ｈが出力され、ＮＡＮＤゲート５１の出力がＬレベルとなるが、インバータ５３の出力がＨレベルであるので、ＮＯＲゲート５２の出力であるバースト制御信号ＢＵＲＳＴはＬレベルのまま変化しない。従って、非バースト読み出し状態が、ラッチ回路５４により保持される。この状態が、図７でのケース４の状態である。
【００３８】
次に、バースト読み出しを行う場合は、外部からイニシャルアドレス／ＩＡがＬレベルに制御され、インバータ５５の出力がＨレベルになり、Ｎチャネルトランジスタ５６を強制的に導通させ、トランジスタ５６のドレイン端子５７をＬレベルに引き下げ、ＮＡＮＤゲート５１の出力のＬレベルとあいまって、ＮＯＲゲート５２の出力であるバースト制御信号ＢＵＲＳＴをＨレベルに切り替える。その結果、バースト制御信号ＢＵＲＳＴはバースト読み出しモードに設定される。この状態は、ラッチ回路５４により保持され、その後イニシャルアドレス／ＩＡがＨレベルに切り換わっても、バーストモード状態は保持される。これが、図７のケース３の状態である。
【００３９】
更に、バーストモード状態から、リセット動作がされると、リセット信号／ＲＥＳＥＴがＬレベルになるので、電源投入時と同様にして、バースト制御信号ＢＵＲＳＴは、再度Ｌレベルに切り換えられ、非バースト読み出しモードに設定される。これが、図７のケース２の状態である。この状態がラッチ回路５４により保持されるので、リセット信号／ＲＥＳＥＴがＨレベルに戻っても、バースト制御信号ＢＵＲＳＴ＝Ｌの状態が保持される。そして、この状態でイニシャルアドレス／ＩＡがＬレベルになってバースト読み出しが指令されると、上記と同様に、バースト制御信号ＢＵＲＳＴは再度Ｈレベルとなり、バースト読み出しモードになる。
【００４０】
以上の通り、図６に示されたバーストモード切換回路によれば、電源投入時に非バースト読み出しモードに設定され、イニシャルアドレス／ＩＡ＝Ｌによりバースト読み出しモードに切り換えられ、リセット信号／ＲＥＳＥＴ＝Ｌにより非バースト読み出しモードに切り換えられる。従って、図１のフラッシュメモリ１４は、ＢＩＯＳとＯＳ等のプログラムとが記録され、電源投入時はクロックに同期しない非バースト読み出しモードで動作し、バースト読み出しを指令するとクロックに同期したバースト読み出しモードに切り換えられてメインメモリと同様な高速が読み出し動作をすることができる。かかるフラッシュメモリを利用することにより、立ち上がり時間を短縮したパーソナルコンピュータを提供することが可能になる。
【００４１】
図８は、バーストモード切換回路の別の例を示す図である。図９は、図８のバーストモード切換回路の動作の真理値表を示す図である。真理値表内のＸは、ＨまたはＬレベルのいずれでもよいことを意味する。
【００４２】
図８に示されたバーストモード切換回路例は、図６の例と同様に、電源判定回路５０、その出力Ｐ０とリセット信号／ＲＥＳＥＴが供給されるＮＡＮＤゲート５１、ＮＯＲゲート５２とインバータ５３とで構成されるラッチ回路５４及びＮチャネルトランジスタ５６を有する。更に、Ｐチャネルトランジスタ５７が設けられ、ライトイネーブル信号／ＷＥ、複数の入出力端子のうちに所定の入出力端子Ｉ／Ｏ、イニシャルアドレス／ＩＡ、及び複数の入出力端子Ｉ／Ｏに供給されるコマンドから生成されるセット信号ＳＥＴにより、トランジスタ５６，５７が制御され、ラッチ回路５４の状態が所望の状態に切り換えられる。
【００４３】
電源投入時に、電源判定回路５０が電源Ｖｃｃの低い状態を検出して出力Ｐ０をＬレベルにし、ＮＯＲゲート５２の出力がＬレベルとなり、バースト制御信号ＢＵＲＳＴが非バースト読み出しモード（通常読み出しモード、Ｌレベル）に設定される（ケース１０）。また、一旦バースト読み出しモードに設定されても、リセット信号／ＲＥＳＥＴをＬレベルに制御することにより、ラッチ回路５４のＮＯＲゲート５２の出力をＬレベルに切り換えることができる（ケース１１）。更に、イニシャルアドレス／ＩＡ＝Ｌにより、ＮＡＮＤゲート６４の出力がＨレベルとなり、トランジスタ５６を導通させ、ＮＯＲゲート５２の出力を強制的にＨレベルに切り換える。その結果、バースト制御信号ＢＵＲＳＴは、バースト読み出しモード（Ｈレベル）となり、その状態がラッチ回路５４により保持される（ケース１４）。以上の動作は、図６のバーストモード切換回路例の場合と同じである。
【００４４】
図８のバーストモード切換回路は、更に、消去または書き込み（プログラム）動作時のライトイネーブル信号／ＷＥ＝Ｌレベルに応答して、バースト制御信号ＢＵＲＳＴをＬレベルの非バースト読み出しモードに設定し、メモリをクロックに非同期の動作状態にする（ケース１３）。また、このバーストモード切換回路は、複数の入出力端子Ｉ／Ｏに供給される所定のコマンドにより、セット信号ＳＥＴをモード切換状態（Ｈレベル）にし、その後特定の入出力端子Ｉ／ＯをＨレベルまたはＬレベルにすることにより、バースト読み出しモードまたは非バースト読み出しモードに設定することを可能にする（ケース１９，２０）。
【００４５】
即ち，フラッシュメモリは，図５で説明したとおり，消去または書き込み時は，ライトイネーブル信号／ＷＥ＝Ｌレベルに応答して，所定のコマンドが与えられる。従って，ライトイネーブル信号／ＷＥ＝Ｌレベルにより，インバータ５９の出力はＨレベル，ＮＯＲゲート５８の出力はＬレベルとなり，Ｐチャネルトランジスタ５７が導通し，ＮＯＲゲート５２の出力が強制的にＬレベルに切り換えられる。その結果，バースト制御信号ＢＵＲＳＴはＬレベルの非バースト読み出し状態に設定され，その状態がラッチ回路５４により保持される（ケース１３）。従って，この状態では，フラッシュメモリはクロックに非同期の状態となる。
【００４６】
図８の回路において、複数の入出力端子Ｉ／Ｏに所定のコマンドを入力することにより、コマンドデコーダ６５がそれをデコードし、セット信号のラッチ回路６６の出力ＳＥＴをＨレベルに保持する。この状態が、モード設定状態である。そこで、その後、特定の入出力端子Ｉ／ＯがＨレベルになると、ＮＡＮＤゲート６３の入力が全てＨレベルとなりその出力はＬレベルとなる。従って、ＮＡＮＤゲート６４の出力がＨレベルとなり、トランジスタ５６が導通し、ＮＯＲゲート５２の出力がＨレベルとなり、バースト制御信号ＢＵＲＳＴがバースト読み出し状態（Ｈレベル）に設定される（ケース２０）。
【００４７】
更に、モード設定状態（ＳＥＴ＝Ｈ）において、特定の入出力端子Ｉ／ＯがＬレベルになると、ＡＮＤゲート６２の入力が全てＨレベルとなり、その出力がＨレベルとなる。従って、ＮＯＲゲート５８の出力がＬレベルとなり、トランジスタ５７が導通し、ＮＯＲゲート５２の出力がＬレベルとなり、バースト制御信号ＢＵＲＳＴが非バースト読み出し状態（Ｌレベル）に設定され、フラッシュメモリは、クロックに非同期の状態となる（ケース１９）。
【００４８】
図１０は、図８のバーストモード切換回路の動作のフローチャート図である。上記した通り、電源投入時（Ｓ２）に、自動的に非バーストモードに設定される（Ｓ４）。その後、バースト読み出しを指令するイニシャルアドレス／ＩＡがＬレベルになると（Ｓ６）、バースト読み出しモードに設定される（Ｓ８）。更に、消去或いは書き込み（プログラム）を指令するライトイネーブル／ＷＥがＬレベルになると（Ｓ１０）、再度、非バースト読み出しモードとなり、クロックに非同期の動作となる（Ｓ１２）。
【００４９】
そして、複数の入出力端子Ｉ／Ｏに所定のコマンドが入力されると、内部のセット信号ＳＥＴがＨレベルとなり（Ｓ１４）、その後の特定の入出力端子Ｉ／ＯがＨレベルまたはＬレベルに応じて、バースト読みだしモードまたは非バースト読みだしモードに設定される（Ｓ１６，Ｓ１８，Ｓ２０）。また、リセット動作されてリセット信号／ＲＥＳＥＴがＬレベルになると（Ｓ２２）、強制的に非バースト読みだしモードに設定される（Ｓ２４）。
【００５０】
モード設定状態において特定の入出力端子Ｉ／Ｏにより、モードの設定を行う際に、セット信号ＳＥＴ＝Ｈレベルにしてから後の特定の入出力端子Ｉ／ＯのＨレベルまたはＬレベルにより、モード設定が可能になるように構成される。その理由は、ライトイネーブル信号／ＷＥ＝Ｌはコマンド入力状態を意味し、消去または書き込み時とモード設定状態でのモード設定とを区別するためである。
【００５１】
フラッシュメモリ内のバースト読み出し及び通常の非同期の読み出しの動作については、一般的なＳＤＲＡＭ等のメモリと同様である。
【００５２】
上記実施の形態例では、フラッシュメモリを例にして説明したが、本発明はフラッシュメモリ等の不揮発性メモリに限定されず、それ以外の半導体を利用したメモリデバイスであって、クロックに同期したバースト読み出しモードと非同期の非バースト読み出しモードを併用することが要求されるメモリデバイスにおいて、同様に適用することができる。
【００５３】
【発明の効果】
以上説明した通り、本発明によれば、メモリデバイスにおいて、クロックに同期したバースト読み出しモードと非同期の非バースト読み出しモードを併用し、電源投入時は自動的に非バースト読み出しモードになり、バースト読み出しを指令する制御信号に応答してバースト読み出しモードに切換られる。また、リセット動作によって、非バーストモードに切り換えることができる。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性メモリデバイスであるフラッシュメモリが使用されるシステム例を示す図である。
【図２】本発明の実施の形態例にかかるフラッシュメモリの構成図である。
【図３】バースト読み出しモードのタイミングチャート図である。
【図４】通常読み出しモードのタイミングチャート図である。
【図５】消去または書き込み時の簡単なタイミングチャート図である。
【図６】バーストモード切換回路の第１の例を示す図である。
【図７】図６のバーストモード切換回路の動作の真理値表を示す図である。
【図８】バーストモード切換回路の別の例を示す図である。
【図９】図８のバーストモード切換回路の動作の真理値表を示す図である。
【図１０】図８のバーストモード切換回路の動作のフローチャート図である。
【符号の説明】
１４ フラッシュメモリ
２６ センスアンプデコーダ
ＳＡ センスアンプ
２７〜３０ 出力ゲートトランジスタ
３１ 出力バッファ
Ｉ／Ｏ 入出力端子
３９ バーストモード切換回路
５４ ラッチ回路
【発明の属する技術分野】
本発明は、フラッシュメモリ等の半導体を利用した不揮発性メモリデバイスに関し、特に、非同期の読み出し動作とクロックに同期した読み出し動作を切換可能にしたメモリデバイスに関する。
【０００２】
【従来の技術】
半導体を利用したメモリデバイスは、高速にアクセスすることができ、コンピュータシステムにおいて、メインメモリやその他の高速アクセスを要求されるメモリとして利用される。一方、半導体メモリデバイスは、大容量のデータやプログラムを記憶するには不向きであり、かかる大容量メモリとしては、依然としてハードディスクが利用されている。また、半導体メモリデバイスのうち、主にメインメモリに利用されるダイナミックＲＡＭは、電源が切られると記憶データが失われる揮発性メモリであり、一時的に保持するだけのデータやプログラムを記憶するには好適であるが、コンピュータの立ち上がり時に読み出されるＢＩＯＳや、その他のプログラムを記憶するには不向きである。
【０００３】
そのような中で、電源が切られても記憶データが消失しない不揮発性メモリが注目されている。特に、不揮発性メモリを利用したフラッシュメモリは、消去動作に一定の制限があるものの、そのメモリの動作原理から電源がオフ状態でも記憶データを保持する不揮発性メモリであり、しかも、ハードディスク等の外部記憶装置に比較すると高速アクセスが可能である。したがって、近年において、コンピュータシステム内において、コンピュータの立ち上げ時に自動的に読み出されるＢＩＯＳを、かかるフラッシュメモリに記憶させることが頻繁に行われるようになってきた。
【０００４】
【発明が解決しようとする課題】
コンピュータの立ち上げ時に行われる動作には、電源オンに伴いＢＩＯＳが記憶されているフラッシュメモリが自動的にアクセスされ、そのＢＩＯＳのデータが読み出されること、更に、ハードディスク内に記憶されているオペレーティング・システム（ＯＳ）が読み出され、ダイナミックＲＡＭで構成されるメインメモリに記憶されることなどが含まれる。そして、その後のアプリケーションプログラムの実行時には、メインメモリに記憶されているＯＳを逐次読みだして、ハードディスク等の外部記憶装置内のアプリケーションプログラムを実行する。近年のダイナミックＲＡＭは、ＳＤＲＡＭ等の様にクロックに同期して読み出し動作を行う同期型のメモリである。特に、クロックに同期して複数ビットのデータを連続して出力するバーストモードの読み出し動作は、高速読み出しには欠かせない機能である。従って、かかるバースト読み出し動作により、メインメモリ内のＯＳが高速に読み出される。
【０００５】
一方、従来のフラッシュメモリは、非同期型のメモリであり、あるアドレスの入力に応答して一定のアクセス時間後にそのアドレスに記憶されているデータが読み出される。
【０００６】
上記したＯＳは、通常のアプリケーションに比較してそのデータ容量は小さく、一方、フラッシュメモリの大容量化に伴い、ＯＳ程度のデータ容量であれば十分にフラッシュメモリに記憶させることができるようになってきた。もしＯＳがフラッシュメモリに記憶されると、ハードディスクからメインメモリへの転送動作が不要になり、コンピュータの立ち上がりに必要な時間を従来に比較して大幅に短くすることできる。ところが、従来のフラッシュメモリは非同期型であるので、システム側は、メインメモリに対するバースト読み出しと同様な読み出し動作を、ＯＳ等を記憶したフラッシュメモリに対しては行うことができない。従って、フラッシュメモリへの読み出し動作が遅いという理由で、ＯＳ等をフラッシュメモリに記憶させる提案は、さほど魅力的でない。
【０００７】
そこで、本発明の目的は、クロック同期型の読み出し動作を可能にするフラッシュメモリ等の不揮発性メモリデバイスを提供することにある。
【０００８】
更に、本発明の目的は、バースト読み出しを可能にするフラッシュメモリ等の不揮発性メモリデバイスを提供することにある。
【０００９】
更に、本発明の目的は、クロック同期型の読み出し動作と非同期型の読み出し動作の両方が可能なフラッシュメモリ等のメモリデバイスを提供することにある。
【００１０】
更に、本発明の目的は、システム側から見て、従来の非同期型の読み出し動作も可能であり、メインメモリと同様なクロック同期型の読み出し動作も可能であり、必要に応じて両方の間で切換可能なフラッシュメモリを提供することにある。
【００１１】
更に、本発明の目的は、非同期型の読み出し動作と、バースト読み出し動作とを適宜切換可能なフラッシュメモリを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、フラッシュメモリ等の不揮発性メモリデバイスにおいて、クロックに同期したバースト読み出しモードとクロックに非同期の通常読み出しモードの両方の読み出し動作を可能にした構成であり、電源投入に応答して通常読み出しモードに設定され、バースト読み出しを指令する制御信号に応答してバースト読み出しモードに設定されることを特徴とする。そのために、メモリデバイスは、内部にバーストモード切換回路を有し、このバーストモード切換回路が、電源投入に応答して出力回路を通常読み出しモードに設定し、電源投入後はクロックに非同期な読み出し動作を可能にする。更に、システム側から供給されるバーストモード制御信号に応答して、バーストモード切換回路が出力回路をバースト読み出しモードに設定する。従って、システム側は、従来のメインメモリにアクセスするのと同様な環境化で、不揮発性メモリデバイスへのバースト読み出しを実行することができる。
【００１３】
上記の目的を達成するために、本発明は、不揮発性のメモリセルを有するメモリデバイスにおいて、
前記メモリセルからの読み出しデータを、クロックに同期したバースト読み出し動作、またはクロックに非同期の通常読み出し動作を行う出力回路と、
電源投入時に、前記出力回路を前記通常読み出しモードに設定し、外部からの所定の制御信号に応答して、前記出力回路を前記バースト読み出しモードに設定するバーストモード切換回路とを有することを特徴とする。
【００１４】
上記の発明によれば、電源投入時は、通常読み出しモードでの動作を行い、バースト読み出しモードを指令する制御信号に応答してバースト読み出しモードに設定されるので、電源投入時とその後の動作時で、クロックに非同期の動作モードとクロックに同期する動作モードとに設定することができる。
【００１５】
更に、上記の目的を達成する為に、本発明は、バースト制御信号に応じて、クロックに同期した第１の読み出しモードまたは該クロックに非同期の第２の読み出しモードに切り換えられるメモリデバイスにおいて、
前記第１の読み出しモードでは、第１の制御信号が活性化レベルの時に前記クロックに同期してアドレス信号が取り込まれ、前記第１の制御信号から所定の時間後において第２の制御信号が活性化レベルの間、複数の読み出しデータが前記クロックに同期して出力され、
電源投入時に、前記バースト制御信号を第２の読み出しモードの状態に設定し、前記第１の制御信号の活性化レベルに応答して、前記バースト制御信号を第１の読み出しモードの状態に設定するバーストモード切換回路を有することを特徴とする。
【００１６】
上記の発明によれば、電源投入時は強制的にクロックに非同期な通常読み出しモードでの動作を行い、その後は、バーストモード読み出しを指令する信号に応答してクロックに同期したバースト読み出しを可能にすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１８】
図１は、本発明にかかる不揮発性メモリデバイスであるフラッシュメモリが使用されるシステム例を示す図である。このシステム例は、パーソナルコンピュータ等の例であり、ＣＰＵ１０は、メインメモリ１２、フラッシュメモリ１４または１６及び外部記憶装置１８に、バス２２を経由して接続される。外部記憶装置１８は、例えばハードディスクであり、所定のインターフェース２０を介してバス２２に接続される。外部記憶装置１８内には、オペレーティング・システム（ＯＳ）とそれ以外のアプリケーションプログラムが記録される。フラッシュメモリ１６は、コンピュータが電源投入された時のブートＲＯＭとして利用され、例えばＢＩＯＳが格納される。通常は、かかるブートＲＯＭとして利用されるフラッシュメモリ１６は、クロックに非同期の読み出しモードで動作する。尚、フラッシュメモリ１６と１４とは、いずれか一方が利用される。後述する通り、フラッシュメモリ１４が、本発明にかかる不揮発性メモリデバイスで構成される。
【００１９】
メインメモリ１２は、例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等のようなクロックに同期して内部が動作する高速半導体メモリデバイスで構成される。従って、メインメモリ１２は、ＣＰＵ１０により、或いは図示しないメモリコントローラにより制御され、少なくともクロックに同期したバースト読み出しモードで動作することが可能である。
【００２０】
従って、コンピュータに電源が投入された時、ＣＰＵ１０は、先ずブートＲＯＭであるフラッシュメモリ１６内のＢＩＯＳを読み出す。この読み出し動作は、クロックに非同期の通常の読み出しモードである。その後、外部記憶装置１８内に格納されているＯＳが、メインメモリ１２内に読み出され、ＣＰＵ１０は、メインメモリ１２からＯＳを適宜読み出して、所定のアプリケーションプログラムを実行する。ＣＰＵ１０は、メインメモリ１２から、クロックに同期した高速読み出しモードでＯＳを読み出す。
【００２１】
ところで、本発明にかかるフラッシュメモリは、クロックに非同期の通常読み出しモードと、クロックに同期したバースト読み出しモードとの両方をサポートする。従って、上記の一般的なシステム上での使用環境では、フラッシュメモリ１４内に、ＢＩＯＳに加えて外部記憶装置１８内のＯＳも記憶させることが可能になる。そして、フラッシュメモリ１４は、電源投入時に、クロックに非同期の通常読み出しモードでＢＩＯＳが読み出され、その後、メインメモリと同様にクロックに同期したバースト読み出しモードでＯＳが読み出される。従って、ＣＰＵ１０は、従来のフラッシュメモリ１６からのＢＩＯＳ読み出し制御と、メインメモリ１２からのＯＳ読み出し制御の方法を変更する必要がない。しかも、ＯＳは、既にフラッシュメモリ１４内に記憶されているので、電源投入時に外部記憶装置１８からメインメモリ１２に読み出して記憶する必要がなく、コンピュータの立ち上がり時間を大幅に短縮することができる。
【００２２】
上記の様に、比較的データ容量の少ないＯＳをフラッシュメモリ内に記憶し、そのフラッシュメモリにバースト読み出しモード機能をもたせることにより、パーソナルコンピュータ等の立ち上げ時間を短縮させることが可能になる。また、比較的データ容量の少ないアプリケーションプログラムをフラッシュメモリ内に記憶することにより、そのアプリケーションプログラムを立ち上げる時間も短くすることの可能になる。しかも、ＣＰＵ１０或いは図示しないメモリコントローラは、フラッシュメモリからのＯＳやプログラムの読み出しを、メインメモリに記憶された場合と同様にして行うことができる。
【００２３】
図２は、本発明の実施の形態例にかかるフラッシュメモリの構成図である。図２のフラッシュメモリは、不揮発性メモリのセルアレイ２１と、そのワード線を選択する行デコーダ２２と、列方向の選択を行う列デコーダ２３と、列デコーダ２３により選択されるビット線とセンスアンプＳＡとを接続する列選択回路２４とを有する。更に、複数のアドレス（ＡＤＤ）３２を取り込み、行デコーダ２２及び列デコーダ２３にアドレスを供給するアドレスバッファ２５と、出力ゲートトランジスタ２７〜３０を制御するセンスアンプデコーダ２６とを有する。センスアンプデコーダ２６は、４つのセンスアンプＳＡの出力を適宜出力バッファ３１に供給する為に、出力ゲートトランジスタ２７〜３０のいずれかを導通状態に制御する。
【００２４】
アドレスバッファ２５には、アドレス（ＡＤＤ）３２、制御信号であるイニシャルアドレス（／ＩＡ）３３及びクロック（ＣＬＫ）３４が供給される。また、センスアンプデコーダ２６には、クロック（ＣＬＫ）３４、アドレスバッファからの２ビットのアドレス４０及び制御信号であるバーストアドレス（／ＢＡ）３６が供給される。更に、イニシャルアドレス（／ＩＡ）３３と、リセット信号（／ＲＥＳＥＴ）３８とが供給されるバーストモード切換回路３９が設けられる。このバーストモード切換回路３９は、バースト制御信号（ＢＵＲＳＴ）３５を生成し、内部のアドレスバッファ２５及びセンスアンプデコーダ２６等に供給する。
【００２５】
上記のセンスアンプデコーダ２６と、出力ゲートトランジスタ２７〜３０と出力バッファ３１とで出力回路が構成され、バースト制御信号に応答して、クロックに同期したバースト読み出しモードまたはクロックに非同期の通常読み出しモードのいずれかの動作で読み出しを行う。また、バースト制御信号３５は、アドレスバッファ２５にも供給され、アドレスバッファ２５は、バースト制御信号３５に応答して、外部から供給されるアドレス３２をクロック３４に同期して取り込む。バースト制御信号３５が非バーストモードの場合は、アドレスバッファ２５は、クロック３４に非同期でアドレス３２を取り込む。
【００２６】
図３は、バースト読み出しモードのタイミングチャート図である。また、図４は、通常読み出しモードのタイミングチャート図である。図２に示したフラッシュメモリは、クロックに同期したバースト読み出しモードと、クロックに非同期の通常読み出しモードの両方で動作可能である。以下に、両読み出しモードの動作を、図３，４のタイミングチャート図を参照して説明する。
【００２７】
先ず、バースト読み出しモードの時は、バーストモード切換回路３９が、バースト制御信号３５をバーストモード状態（Ｈレベル）に設定する。そして、図３に示される通り、イニシャルアドレス／ＩＡがＬレベルの期間に、クロックＣＬＫの立ち上がりエッジに応答して、外部から供給されたアドレスＡＤＤがアドレスバッファ２５に取り込まれる。この取り込まれたアドレスが、バースト読み出しの先頭アドレスとなる。アドレスバッファ２５から供給されるアドレスに応じて、行デコーダが１本のワード線を選択し、列デコーダ２３が４本のビット線を選択する。その結果、４ビットのデータが４つのセンスアンプＳＡに出力され増幅される。
【００２８】
アドレスバッファ２５は、更にセンスアンプデコーダ２６にアドレス４０を供給し、センスアンプデコーダ２６は、先頭アドレスに対応した１つのセンスアンプＳＡを選択し、対応する出力ゲート２７〜３０を導通させる。その結果、先頭アドレスに対応する読み出しデータが、出力バッファ３１に供給され、入出力端子３７から出力される。図３のタイミングチャートによれば、イニシャルアドレス／ＩＡがＬレベルになってから３クロック後のクロックＣＬＫの立ち上がりエッジに同期して、先頭アドレスに対応するデータＤｎが出力される。そして、制御信号であるバーストアドレス／ＢＡがＬレベルの期間において、クロックＣＬＫの立ち上がりエッジに応答して、残りのセンスアンプＳＡ内の読み出しデータが、出力バッファ３１に供給される。図３の例では、バーストアドレス／ＢＡがＬレベルの間に、３つのクロックＣＬＫの立ち上がりエッジが存在するので、読み出しデータＤn+1 、Ｄn+2 及びＤn+3 が、連続して出力される。
【００２９】
上記の通り、バースト読み出しモードでは、アドレスバッファ２５がアドレスＡＤＤをクロックの立ち上がりエッジに同期して取り込む動作を行い、出力回路部分は、クロックＣＬＫの立ち上がりエッジに同期してセンスアンプのデータを出力し、更に、バーストアドレス／ＢＡのＬレベルの期間中のクロックＣＬＫの立ち上がりエッジに応答して、残りのセンスアンプのデータを出力する。この様に、バースト読み出しでは、クロックに同期して動作し、連続して複数の読み出しデータを出力することができるので、高速読み出し動作が可能である。
【００３０】
次に、クロックに非同期の通常読み出しモードでは、バーストモード切換回路３９が、バースト制御信号３５を通常モード（Ｌレベル）に設定する。それに伴い、アドレスバッファ２５はクロックとは無関係に、外部から供給されたアドレスＡＤＤを取り込み、行デコーダ２２及び列デコーダ２３にそれらのアドレスを供給する。同様に、アドレスバッファ２５は、２ビットのアドレス４０をセンスアンプデコーダ２６に供給する。行デコーダ２２がアドレスに対応する１つのワード線を選択し、列デコーダ２３がアドレスに対応する４本のビット線を選択する。そして、４つのセンスアンプＳＡが同時に４つのデータを読み出す。
【００３１】
センスアンプデコーダ２６は、供給される２ビットのアドレスに従って、１つのセンスアンプＳＡの出力を出力バッファ３１に供給する為に、１つの出力ゲートトランジスタ２７〜３０を導通する。
【００３２】
上記の通り、非バースト読み出しである通常読み出しモードでは、クロックに非同期にアドレスが取り込まれ、１つのデータのみが読み出される。従って、図４のタイミングチャートに示される通り、アドレスＡｎ〜Ａn+3 に対応するデータＤｎ〜Ｄn+3 が、アドレスの供給に応答して順次読み出される。４ビットのデータを読み出す為には、４セットのアドレスを供給する必要があり、バースト読み出しモードよりも低速動作となる。
【００３３】
図２に示されたフラッシュメモリは、更に、メモリセルの消去または書き込み（プログラム）モードを有する。フラッシュメモリは、ある大きなブロックの単位でメモリセルアレイのデータを一括して消去し、新たなデータの書き込みを行う。図５は、かかる消去または書き込み時のタイミングチャート図である。フラッシュメモリは、制御信号／ＷＥがＬレベルの期間に、複数の入出力端子Ｉ／Ｏに供給されるコマンドを取り込み、そのコマンドをデコードして、消去モードあるいは書き込みモードを検出する。かかる検出された消去或いは書き込みモードに応じて、図示しない消去回路または書き込み回路が制御される。具体的には、ワード線レベルやビット線レベルが、消去時のレベル或いは書き込み時のレベルに制御される。
【００３４】
図６は、バーストモード切換回路の第１の例を示す図である。また、図７は、図６のバーストモード切換回路の動作の真理値表を示す図である。真理値表内のＸは、ＨまたはＬレベルのいずれでもよいことを意味する。
【００３５】
図６のバースト切換回路内に設けられた電源判定回路５０は、電源が投入された時に電源Ｖｃｃのレベルを判定して、電源Ｖｃｃが所定の基準レベルより低い間は、判定信号Ｐ０をＬレベルにし、電源Ｖｃｃが所定の基準レベルより高くなると判定信号Ｐ０をＨレベルにする。また、バーストモード切換回路では、ＮＯＲゲート５２とインバータ５３からなるラッチ回路５４が、バースト制御信号（ＢＵＲＳＴ）３５の状態を保持する。このラッチ回路５４は、電源判定信号Ｐ０とリセット信号／ＲＥＳＥＴとが入力されるＮＡＮＤゲート５１の出力、またはイニシャルアドレス（／ＩＡ）３３によりインバータ５５を経由して制御されるトランジスタ５６のドレインレベルにより、反転制御される。
【００３６】
このバーストモード切換回路は、図７に示される通り、電源が投入された時またはリセット動作を行った時に、自動的にバースト制御信号ＢＵＲＳＴをＬレベルに設定して、非バーストモード（通常読み出しモード）にする。また、イニシャルアドレス／ＩＡがＬレベルになると、自動的にバースト制御信号ＢＵＲＳＴをＨレベルに設定して、バースト読み出しモードにする。
【００３７】
先ず、通常状態では、リセット信号／ＲＥＳＴはＨレベルにある。そこで、電源が投入され、電源Ｖｃｃの電圧が徐々に上がっていく過程で、基準値以下の間は判定信号Ｐ０＝Ｌが出力され、ＮＡＮＤゲート５１の出力がＨレベルとなり、バースト制御信号ＢＵＲＳＴはＬレベルとなり、非バースト読み出しモード（通常読み出しモード）に設定される。この状態が、図７でのケース１の状態である。更に、電源Ｖｃｃの電圧が上昇して基準値以上になると、電源判定信号Ｐ０＝Ｈが出力され、ＮＡＮＤゲート５１の出力がＬレベルとなるが、インバータ５３の出力がＨレベルであるので、ＮＯＲゲート５２の出力であるバースト制御信号ＢＵＲＳＴはＬレベルのまま変化しない。従って、非バースト読み出し状態が、ラッチ回路５４により保持される。この状態が、図７でのケース４の状態である。
【００３８】
次に、バースト読み出しを行う場合は、外部からイニシャルアドレス／ＩＡがＬレベルに制御され、インバータ５５の出力がＨレベルになり、Ｎチャネルトランジスタ５６を強制的に導通させ、トランジスタ５６のドレイン端子５７をＬレベルに引き下げ、ＮＡＮＤゲート５１の出力のＬレベルとあいまって、ＮＯＲゲート５２の出力であるバースト制御信号ＢＵＲＳＴをＨレベルに切り替える。その結果、バースト制御信号ＢＵＲＳＴはバースト読み出しモードに設定される。この状態は、ラッチ回路５４により保持され、その後イニシャルアドレス／ＩＡがＨレベルに切り換わっても、バーストモード状態は保持される。これが、図７のケース３の状態である。
【００３９】
更に、バーストモード状態から、リセット動作がされると、リセット信号／ＲＥＳＥＴがＬレベルになるので、電源投入時と同様にして、バースト制御信号ＢＵＲＳＴは、再度Ｌレベルに切り換えられ、非バースト読み出しモードに設定される。これが、図７のケース２の状態である。この状態がラッチ回路５４により保持されるので、リセット信号／ＲＥＳＥＴがＨレベルに戻っても、バースト制御信号ＢＵＲＳＴ＝Ｌの状態が保持される。そして、この状態でイニシャルアドレス／ＩＡがＬレベルになってバースト読み出しが指令されると、上記と同様に、バースト制御信号ＢＵＲＳＴは再度Ｈレベルとなり、バースト読み出しモードになる。
【００４０】
以上の通り、図６に示されたバーストモード切換回路によれば、電源投入時に非バースト読み出しモードに設定され、イニシャルアドレス／ＩＡ＝Ｌによりバースト読み出しモードに切り換えられ、リセット信号／ＲＥＳＥＴ＝Ｌにより非バースト読み出しモードに切り換えられる。従って、図１のフラッシュメモリ１４は、ＢＩＯＳとＯＳ等のプログラムとが記録され、電源投入時はクロックに同期しない非バースト読み出しモードで動作し、バースト読み出しを指令するとクロックに同期したバースト読み出しモードに切り換えられてメインメモリと同様な高速が読み出し動作をすることができる。かかるフラッシュメモリを利用することにより、立ち上がり時間を短縮したパーソナルコンピュータを提供することが可能になる。
【００４１】
図８は、バーストモード切換回路の別の例を示す図である。図９は、図８のバーストモード切換回路の動作の真理値表を示す図である。真理値表内のＸは、ＨまたはＬレベルのいずれでもよいことを意味する。
【００４２】
図８に示されたバーストモード切換回路例は、図６の例と同様に、電源判定回路５０、その出力Ｐ０とリセット信号／ＲＥＳＥＴが供給されるＮＡＮＤゲート５１、ＮＯＲゲート５２とインバータ５３とで構成されるラッチ回路５４及びＮチャネルトランジスタ５６を有する。更に、Ｐチャネルトランジスタ５７が設けられ、ライトイネーブル信号／ＷＥ、複数の入出力端子のうちに所定の入出力端子Ｉ／Ｏ、イニシャルアドレス／ＩＡ、及び複数の入出力端子Ｉ／Ｏに供給されるコマンドから生成されるセット信号ＳＥＴにより、トランジスタ５６，５７が制御され、ラッチ回路５４の状態が所望の状態に切り換えられる。
【００４３】
電源投入時に、電源判定回路５０が電源Ｖｃｃの低い状態を検出して出力Ｐ０をＬレベルにし、ＮＯＲゲート５２の出力がＬレベルとなり、バースト制御信号ＢＵＲＳＴが非バースト読み出しモード（通常読み出しモード、Ｌレベル）に設定される（ケース１０）。また、一旦バースト読み出しモードに設定されても、リセット信号／ＲＥＳＥＴをＬレベルに制御することにより、ラッチ回路５４のＮＯＲゲート５２の出力をＬレベルに切り換えることができる（ケース１１）。更に、イニシャルアドレス／ＩＡ＝Ｌにより、ＮＡＮＤゲート６４の出力がＨレベルとなり、トランジスタ５６を導通させ、ＮＯＲゲート５２の出力を強制的にＨレベルに切り換える。その結果、バースト制御信号ＢＵＲＳＴは、バースト読み出しモード（Ｈレベル）となり、その状態がラッチ回路５４により保持される（ケース１４）。以上の動作は、図６のバーストモード切換回路例の場合と同じである。
【００４４】
図８のバーストモード切換回路は、更に、消去または書き込み（プログラム）動作時のライトイネーブル信号／ＷＥ＝Ｌレベルに応答して、バースト制御信号ＢＵＲＳＴをＬレベルの非バースト読み出しモードに設定し、メモリをクロックに非同期の動作状態にする（ケース１３）。また、このバーストモード切換回路は、複数の入出力端子Ｉ／Ｏに供給される所定のコマンドにより、セット信号ＳＥＴをモード切換状態（Ｈレベル）にし、その後特定の入出力端子Ｉ／ＯをＨレベルまたはＬレベルにすることにより、バースト読み出しモードまたは非バースト読み出しモードに設定することを可能にする（ケース１９，２０）。
【００４５】
即ち，フラッシュメモリは，図５で説明したとおり，消去または書き込み時は，ライトイネーブル信号／ＷＥ＝Ｌレベルに応答して，所定のコマンドが与えられる。従って，ライトイネーブル信号／ＷＥ＝Ｌレベルにより，インバータ５９の出力はＨレベル，ＮＯＲゲート５８の出力はＬレベルとなり，Ｐチャネルトランジスタ５７が導通し，ＮＯＲゲート５２の出力が強制的にＬレベルに切り換えられる。その結果，バースト制御信号ＢＵＲＳＴはＬレベルの非バースト読み出し状態に設定され，その状態がラッチ回路５４により保持される（ケース１３）。従って，この状態では，フラッシュメモリはクロックに非同期の状態となる。
【００４６】
図８の回路において、複数の入出力端子Ｉ／Ｏに所定のコマンドを入力することにより、コマンドデコーダ６５がそれをデコードし、セット信号のラッチ回路６６の出力ＳＥＴをＨレベルに保持する。この状態が、モード設定状態である。そこで、その後、特定の入出力端子Ｉ／ＯがＨレベルになると、ＮＡＮＤゲート６３の入力が全てＨレベルとなりその出力はＬレベルとなる。従って、ＮＡＮＤゲート６４の出力がＨレベルとなり、トランジスタ５６が導通し、ＮＯＲゲート５２の出力がＨレベルとなり、バースト制御信号ＢＵＲＳＴがバースト読み出し状態（Ｈレベル）に設定される（ケース２０）。
【００４７】
更に、モード設定状態（ＳＥＴ＝Ｈ）において、特定の入出力端子Ｉ／ＯがＬレベルになると、ＡＮＤゲート６２の入力が全てＨレベルとなり、その出力がＨレベルとなる。従って、ＮＯＲゲート５８の出力がＬレベルとなり、トランジスタ５７が導通し、ＮＯＲゲート５２の出力がＬレベルとなり、バースト制御信号ＢＵＲＳＴが非バースト読み出し状態（Ｌレベル）に設定され、フラッシュメモリは、クロックに非同期の状態となる（ケース１９）。
【００４８】
図１０は、図８のバーストモード切換回路の動作のフローチャート図である。上記した通り、電源投入時（Ｓ２）に、自動的に非バーストモードに設定される（Ｓ４）。その後、バースト読み出しを指令するイニシャルアドレス／ＩＡがＬレベルになると（Ｓ６）、バースト読み出しモードに設定される（Ｓ８）。更に、消去或いは書き込み（プログラム）を指令するライトイネーブル／ＷＥがＬレベルになると（Ｓ１０）、再度、非バースト読み出しモードとなり、クロックに非同期の動作となる（Ｓ１２）。
【００４９】
そして、複数の入出力端子Ｉ／Ｏに所定のコマンドが入力されると、内部のセット信号ＳＥＴがＨレベルとなり（Ｓ１４）、その後の特定の入出力端子Ｉ／ＯがＨレベルまたはＬレベルに応じて、バースト読みだしモードまたは非バースト読みだしモードに設定される（Ｓ１６，Ｓ１８，Ｓ２０）。また、リセット動作されてリセット信号／ＲＥＳＥＴがＬレベルになると（Ｓ２２）、強制的に非バースト読みだしモードに設定される（Ｓ２４）。
【００５０】
モード設定状態において特定の入出力端子Ｉ／Ｏにより、モードの設定を行う際に、セット信号ＳＥＴ＝Ｈレベルにしてから後の特定の入出力端子Ｉ／ＯのＨレベルまたはＬレベルにより、モード設定が可能になるように構成される。その理由は、ライトイネーブル信号／ＷＥ＝Ｌはコマンド入力状態を意味し、消去または書き込み時とモード設定状態でのモード設定とを区別するためである。
【００５１】
フラッシュメモリ内のバースト読み出し及び通常の非同期の読み出しの動作については、一般的なＳＤＲＡＭ等のメモリと同様である。
【００５２】
上記実施の形態例では、フラッシュメモリを例にして説明したが、本発明はフラッシュメモリ等の不揮発性メモリに限定されず、それ以外の半導体を利用したメモリデバイスであって、クロックに同期したバースト読み出しモードと非同期の非バースト読み出しモードを併用することが要求されるメモリデバイスにおいて、同様に適用することができる。
【００５３】
【発明の効果】
以上説明した通り、本発明によれば、メモリデバイスにおいて、クロックに同期したバースト読み出しモードと非同期の非バースト読み出しモードを併用し、電源投入時は自動的に非バースト読み出しモードになり、バースト読み出しを指令する制御信号に応答してバースト読み出しモードに切換られる。また、リセット動作によって、非バーストモードに切り換えることができる。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性メモリデバイスであるフラッシュメモリが使用されるシステム例を示す図である。
【図２】本発明の実施の形態例にかかるフラッシュメモリの構成図である。
【図３】バースト読み出しモードのタイミングチャート図である。
【図４】通常読み出しモードのタイミングチャート図である。
【図５】消去または書き込み時の簡単なタイミングチャート図である。
【図６】バーストモード切換回路の第１の例を示す図である。
【図７】図６のバーストモード切換回路の動作の真理値表を示す図である。
【図８】バーストモード切換回路の別の例を示す図である。
【図９】図８のバーストモード切換回路の動作の真理値表を示す図である。
【図１０】図８のバーストモード切換回路の動作のフローチャート図である。
【符号の説明】
１４ フラッシュメモリ
２６ センスアンプデコーダ
ＳＡ センスアンプ
２７〜３０ 出力ゲートトランジスタ
３１ 出力バッファ
Ｉ／Ｏ 入出力端子
３９ バーストモード切換回路
５４ ラッチ回路
Claims (4)
- バースト制御信号に応じて、クロックに同期したバースト読み出しモードまたは該クロックに非同期の通常の読み出しモードに切り換えられるメモリデバイスにおいて、
前記メモリデバイスは，通常の読み出しモードで読み出されるＢＩＯＳとバースト読み出しモードで読み出される比較的データ容量の少ないＯＳまたはアプリケーションプログラムを記憶した不揮発性メモリからなり、
前記バースト読み出しモードでは、第１の制御信号が活性化レベルの時に前記クロックに同期してアドレス信号が取り込まれ、前記第１の制御信号から所定の時間後において第２の制御信号が活性化レベルの間、複数の読み出しデータが前記クロックに同期して出力され、
電源投入時に、前記バースト制御信号を通常の読み出しモードの状態に設定し、前記第１の制御信号の活性化レベルに応答して、前記バースト制御信号をバースト読み出しモードの状態に設定するバーストモード切換回路を有することを特徴とするメモリデバイス。 - 請求項１において、
前記バーストモード切換回路は、リセット動作に応答して、前記バースト制御信号を前記通常の読み出しモードの状態に設定することを特徴とするメモリデバイス。 - 請求項１において、
更に、複数の入力端子を有し、
第３の制御信号が活性化レベルの時に、前記複数の入力端子に供給される消去または書き込みコマンドに応答して、メモリセルへの消去または書き込みが行われ、
前記バーストモード切換回路は、前記第３の制御信号の活性化レベルに応答して、前記バースト制御信号を前記通常の読み出しモードの状態に設定することを特徴とするメモリデバイス。 - 請求項３において、
前記バーストモード切換回路は、前記複数の入力端子に供給される所定のコマンドに応答してモード切換状態となり、更に、前記モード切換状態の時に、前記複数の入力端子のいずれかの入力端子に供給されるモード切換信号に応答して、前記バースト制御信号を、該モード切換信号に対応した前記バースト又は通常の読み出しモードに切り換え設定することを特徴とするメモリデバイス。
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| US6715067B1 (en) * | 1999-09-21 | 2004-03-30 | Intel Corporation | Initializing a processor-based system from a non-volatile re-programmable semiconductor memory |
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| DE69940369D1 (de) * | 1999-11-25 | 2009-03-19 | St Microelectronics Srl | Nichtflüchtiger Speicher mit Burstlesebetrieb sowie entsprechendes Leseverfahren |
| US6205084B1 (en) * | 1999-12-20 | 2001-03-20 | Fujitsu Limited | Burst mode flash memory |
| DE60019081D1 (de) | 2000-01-31 | 2005-05-04 | St Microelectronics Srl | Verschachtelter Burst-Speicher mit Burst-Zugriff bei synchronen Lesezyklen, wobei die beiden untergeordneten Speicherfelder unabhängig lesbar sind mit wahlfreiem Zugriff während asynchroner Lesezyklen |
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| EP1122887A1 (en) | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Pre-charging circuit of an output buffer |
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| EP1122735B1 (en) | 2000-01-31 | 2010-09-01 | STMicroelectronics Srl | Interleaved data path and output management architecture for an interleaved memory and load pulser circuit for outputting the read data |
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| US6748457B2 (en) * | 2000-02-03 | 2004-06-08 | Realtime Data, Llc | Data storewidth accelerator |
| US20030191876A1 (en) * | 2000-02-03 | 2003-10-09 | Fallon James J. | Data storewidth accelerator |
| DE60011035T2 (de) | 2000-03-02 | 2004-09-16 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur logischen Aufteilung einer nichtflüchtigen Speichermatrix |
| US6851026B1 (en) * | 2000-07-28 | 2005-02-01 | Micron Technology, Inc. | Synchronous flash memory with concurrent write and read operation |
| US6621761B2 (en) * | 2000-05-31 | 2003-09-16 | Advanced Micro Devices, Inc. | Burst architecture for a flash memory |
| DE10037004B4 (de) * | 2000-07-29 | 2004-01-15 | Sms Demag Ag | Walzgerüst für bandkantenorientiertes Verschieben der Zwischenwalzen in einem 6-Walzen-Gerüst |
| US6691204B1 (en) | 2000-08-25 | 2004-02-10 | Micron Technology, Inc. | Burst write in a non-volatile memory device |
| US8692695B2 (en) | 2000-10-03 | 2014-04-08 | Realtime Data, Llc | Methods for encoding and decoding data |
| US7417568B2 (en) * | 2000-10-03 | 2008-08-26 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| US9143546B2 (en) * | 2000-10-03 | 2015-09-22 | Realtime Data Llc | System and method for data feed acceleration and encryption |
| DE10050604A1 (de) * | 2000-10-12 | 2002-04-25 | Siemens Ag | Verfahren zum Starten einer Datenverarbeitungsanlage sowie zugehörige Komponenten |
| US7386046B2 (en) | 2001-02-13 | 2008-06-10 | Realtime Data Llc | Bandwidth sensitive data compression and decompression |
| JP2002337402A (ja) * | 2001-03-15 | 2002-11-27 | Ricoh Co Ltd | 画像形成装置 |
| US6400611B1 (en) * | 2001-03-23 | 2002-06-04 | Atmel Corporation | Independent asynchronous boot block for synchronous non-volatile memory devices |
| US6768358B2 (en) * | 2001-08-29 | 2004-07-27 | Analog Devices, Inc. | Phase locked loop fast power up methods and apparatus |
| GB0122401D0 (en) | 2001-09-17 | 2001-11-07 | Ttp Communications Ltd | Interfacing processors with external memory |
| US6754132B2 (en) * | 2001-10-19 | 2004-06-22 | Samsung Electronics Co., Ltd. | Devices and methods for controlling active termination resistors in a memory system |
| US6791898B1 (en) * | 2002-10-11 | 2004-09-14 | Cypress Semiconductor Corporation | Memory device providing asynchronous and synchronous data transfer |
| JP4386706B2 (ja) * | 2003-11-06 | 2009-12-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2006003693A1 (ja) | 2004-06-30 | 2006-01-12 | Renesas Technology Corp. | データプロセッサ |
| US8103805B2 (en) | 2005-04-29 | 2012-01-24 | Micron Technology, Inc. | Configuration finalization on first valid NAND command |
| US7245552B2 (en) | 2005-06-22 | 2007-07-17 | Infineon Technologies Ag | Parallel data path architecture |
| US8255108B2 (en) * | 2005-08-31 | 2012-08-28 | Spx Corporation | Dynamic file system creation for scan tools |
| US8027218B2 (en) | 2006-10-13 | 2011-09-27 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
| US7787324B2 (en) | 2006-10-13 | 2010-08-31 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
| WO2008076737A2 (en) | 2006-12-13 | 2008-06-26 | Cypress Semiconductor Corp. | Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain |
| TWI345788B (en) * | 2007-11-02 | 2011-07-21 | Inventec Corp | Memory reset apparatus |
| US8291248B2 (en) | 2007-12-21 | 2012-10-16 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory device with power saving feature |
| KR20100106410A (ko) * | 2007-12-21 | 2010-10-01 | 모사이드 테크놀로지스 인코퍼레이티드 | 전력 절약 특성을 갖는 비-휘발성 반도체 메모리 디바이스 |
| US8386759B1 (en) * | 2007-12-28 | 2013-02-26 | Altera Corporation | Integrated circuit boot method and apparatus for configuring memory device read mode using programmable circuitry boot code read from the memory device |
| JP4759717B2 (ja) * | 2008-02-18 | 2011-08-31 | スパンション エルエルシー | 同期型不揮発性メモリおよびメモリシステム |
| JP2010044822A (ja) * | 2008-08-12 | 2010-02-25 | Toppan Printing Co Ltd | 半導体メモリ |
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