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Die
vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung,
wie etwa einen Flash-Speicher, und im besonderen eine Speichervorrichtung,
die zwischen asynchronen Leseoperationen und taktsynchronen Leseoperationen
umgeschaltet werden kann.
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Halbleiterspeichervorrichtungen
bieten schnelle Zugriffszeiten und werden in Computersystemen für Hauptspeicher
und andere Speicher genutzt, für
die schnelle Zugriffszeiten benötigt
werden. Andererseits sind Halbleiterspeichervorrichtungen zum Speichern
von großen
Programmen und großen Datenmengen
ungeeignet; daher werden bei Speicheranwendungen mit solch großer Kapazität Festplatten
verwendet. Von den verschiedenen Halbleiterspeichervorrichtungen
wird der dynamische RAM (DRAM) hauptsächlich für Hauptspeicher verwendet. Der
DRAM ist ein flüchtiger
Speicher, der gespeicherte Daten verliert, wenn die Energie abgeschaltet
wird, und somit ist er, während
er zum Speichern von Daten und Programmen geeignet ist, die auf
temporärer Basis
in dem Speicher zu halten sind, zum Speichern der BIOS-Routine,
die während
des Bootens des Computers ausgelesen wird, oder von anderen solchen
Programmen ungeeignet.
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Nichtflüchtige Speicher
haben die Aufmerksamkeit erregt, weil sie gespeicherte Daten auch dann
halten können,
wenn die Energie abgeschaltet wird. Im besonderen sind Flash-Speicher,
bei denen ein nichtflüchtiger
Speicher verwendet wird, während eine
gewisse Einschränkung
hinsichtlich Löschoperationen
besteht, nichtflüchtige
Speicher, die auf Grund des Basisoperationsprinzips solcher Speicher gespeicherte
Daten auch dann halten können,
wenn die Energie abgeschaltet wird. Ein anderer Vorteil sind die
schnelleren Zugriffszeiten als bei Festplatten und anderen externen
Speichervorrichtungen. In Computersystemen, die in den letzten Jahren
angeboten wurden, ist es üblich
geworden, in einem Flash-Speicher die BIOS-Routine zu speichern,
die beim Booten des Computers automatisch ausgelesen wird.
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Operationen,
die beim Booten eines Computers ausgeführt werden, enthalten den automatischen
Zugriff auf den Flash-Speicher,
in dem das BIOS gespeichert ist, und das Lesen der BIOS-Daten beim
Einschalten der Energie; das Auslesen des Betriebssystems (OS),
das auf der Festplatte gespeichert ist; und das Plazieren dieser
Daten in dem Hauptspeicher des dynamischen RAM. Während der anschließenden Ausführung eines
Anwendungsprogramms wird das OS, das in dem Hauptspeicher plaziert
ist, seriell gelesen, und das Anwendungsprogramm wird ausgeführt, das
auf der Festplatte oder einer anderen externen Speichervorrichtung
gespeichert ist. DRAM-Vorrichtungen, die in den letzten angeboten
wurden, wie beispielsweise der SDRAM, sind Synchronspeicher, in
denen Leseoperationen mit dem Takt synchronisiert sind. Die Burstmodusleseoperation,
bei der ein kontinuierlicher Multibit-Datenstrom synchron mit dem
Takt ausgegeben wird, ist eine unerläßliche Fähigkeit hinsichtlich schneller
Leseprozesse. Durch das Burstlesen kann das OS mit hohen Geschwindigkeiten
aus dem Hauptspeicher gelesen werden.
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Der
herkömmliche
Flash-Speicher ist andererseits ein asynchroner Speicher, der auf
eine gegebene Zugriffszeit warten muß, bevor Daten, die an einer
gegebenen Adresse gespeichert sind, als Antwort auf die Eingabe
der Adresse ausgelesen werden.
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Das
OS umfaßt
im allgemeinen eine kleinere Datenmenge als ein gewöhnliches
Anwendungsprogramm; somit ist es einhergehend mit größer werdenden
Flash-Speicherkapazitäten
möglich
geworden, das OS in einem Flash-Speicher zu speichern, unter der
Voraussetzung, daß eine
ausreichende Datenkapazität
zum Aufnehmen des OS vorhanden ist. Das Speichern des OS in einem
Flash-Speicher erübrigt
die Notwendigkeit, es von der Festplatte zu dem Hauptspeicher übertragen
zu müssen,
wodurch die Zeit, die zum Booten des Computers benötigt wird,
signifikant verkürzt
wird. Da ein herkömmlicher Flash-Speicher
asynchron ist, ist es nicht möglich, daß das System
Burstleseoperationen auf dem Flash-Speicher ausführt, der das OS speichert,
die auf dem Hauptspeicher ausgeführt
werden. Die Langsamkeit von Leseoperationen mit dem Flash-Speicher
mindert die Attraktivität
von Vorschlägen
zum Speichern des OS und anderer Programme in dem Flash-Speicher.
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Daher
ist es eine Überlegung
der vorliegenden Erfindung, einen Flash-Speicher oder eine ähnliche
nichtflüchtige
Speicherschaltung vorzusehen, die zu einer taktsynchronen Leseoperation
in der Lage sind.
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Eine
andere Überlegung
der vorliegenden Erfindung ist es, einen Flash-Speicher oder eine ähnliche
nichtflüchtige
Speicherschaltung vorzusehen, die zu einer Burstleseoperation in
der Lage sind.
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Eine
andere Überlegung
der vorliegenden Erfindung ist es, einen Flash-Speicher oder eine ähnliche
nichtflüchtige
Speicherschaltung vorzusehen, die sowohl zu einer taktsynchronen
Leseoperation als auch zu einer taktasynchronen Leseoperation in der
Lage sind.
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Noch
eine andere Überlegung
der vorliegenden Erfindung ist es, einen nichtflüchtigen Speicher vorzusehen,
der unter dem Gesichtspunkt des Systems zu einer herkömmlichen
taktasynchronen Leseoperation in der Lage ist, der ferner zu einer
taktsynchronen Leseoperation in der Lage ist, die jener eines Hauptspeichers ähnlich ist,
und der zwischen den zwei Modi nach Bedarf umgeschaltet werden kann.
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Eine
weitere Überlegung
der vorliegenden Erfindung ist es, einen nichtflüchtigen Speicher vorzusehen,
der zwischen der asynchronen Leseoperation und der Burstleseoperation
zweckdienlich umgeschaltet werden kann.
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US-A-5
696 917 offenbart eine Speicherschaltung gemäß der Präambel des beiliegenden Anspruchs
1. Ausführungsformen
der vorliegenden Erfindung sehen einen Flash-Speicher oder eine ähnliche
nichtflüchtige
Speicherschaltung vor, die durch solch eine Struktur gekennzeichnet
sind, die Leseoperationen in zwei Modi ermöglicht, nämlich in einem taktsynchronen
Burstlesemodus und einem taktasynchronen Normallesemodus, welche
Vorrichtung als Antwort auf das Einschalten der Energie auf den
Normallesemodus gesetzt wird und als Antwort auf ein Steuersignal,
das den Burstlesemodus instruiert, auf den Burstlesemodus gesetzt
wird. Die Speicherschaltung enthält
intern eine Burstmodus-Schaltanordnung. Diese Burstmodus-Schaltanordnung
setzt eine Ausgangsschaltung als Antwort auf Energie EIN auf den
Normallesemodus, um nach Energie EIN Leseoperationen zu ermöglichen,
die mit dem Takt nicht synchron sind. Als Antwort auf ein Burstmodussteuersignal,
das durch das System vorgesehen wird, setzt die Burstmodus-Schaltanordnung
die Ausgangsschaltung auf den Burstlesemodus. Somit kann das System
das Burstlesen mit der nichtflüchtigen
Speichervorrichtung unter der Umgebung ausführen, die zu dem herkömmlichen
Hauptspeicherzugriff analog ist.
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Die
vorliegende Erfindung sieht eine Speicherschaltung mit nichtflüchtigen
Speicherzellen vor, die umfaßt:
eine Ausgangsschaltung zum Ausführen von
taktsynchronen Burstleseoperationen und taktasynchronen Normalleseoperationen
von Daten, die aus den Speicherzellen gelesen werden, und eine Burstmodus-Schaltanordnung
zum Setzen der Ausgangsschaltung auf den Normallesemodus und zum Setzen
der Ausgangsschaltung auf den Burstlesemodus, dadurch gekennzeichnet,
daß die
Ausgangsschaltung als Reaktion auf Energie EIN auf den Normallesemodus
gesetzt wird und als Reaktion auf ein spezifisches Steuersignal,
das von außen
vorgesehen wird, auf den Burstlesemodus gesetzt wird.
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Gemäß der obigen
Erfindung werden Operationen im Normallesemodus ausgeführt, wenn
die Energie eingeschaltet wird, und als Reaktion auf ein Steuersignal,
das den Burstlesemodus instruiert, auf den Burstlesemodus gesetzt,
wodurch das System während
des Einschaltens der Energie und nachfolgender Operationen auf den
taktasynchronen Operationsmodus und den taktsynchronen Operationsmodus
gesetzt werden kann.
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1 zeigt
ein Beispiel für
ein System, bei dem ein Flash-Speicher verwendet wird, der die nichtflüchtige Speichervorrichtung
der vorliegenden Erfindung bildet;
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2 zeigt
eine Flash-Speicherkonfiguration, die zu einer Ausführungsform
der vorliegenden Erfindung gehört;
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3 ist
ein Zeitlagendiagramm für
den Burstlesemodus;
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4 ist
ein Zeitlagendiagramm für
den Normallesemodus;
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5 ist
ein einfaches Zeitlagendiagramm für ein Löschen oder Schreiben;
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6 zeigt
ein erstes Beispiel für
die Burstmodus-Schaltanordnung;
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7 zeigt
eine Wahrheitstabelle für
die Operation der Burstmodus-Schaltanordnung von 6;
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8 zeigt
ein alternatives Beispiel für
die Burstmodus-Schaltanordnung;
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9 zeigt
eine Wahrheitstabelle für
die Operation der Burstmodus-Schaltanordnung von 8;
und
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10 ist
ein Flußdiagramm
der Operation der Burstmodus-Schaltanordnung von 8.
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Unter
Bezugnahme auf die beiliegenden Zeichnungen werden bevorzugte Ausführungsformen
der vorliegenden Erfindung präsentiert;
jedoch ist der technische Umfang der vorliegenden Erfindung nicht
auf die hierin offenbarten Ausführungsformen
begrenzt.
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1 zeigt
ein Beispiel für
ein System, bei dem ein Flash-Speicher verwendet wird, der die nichtflüchtige Speichervorrichtung
der vorliegenden Erfindung bildet. Das System bei diesem Beispiel
ist ein Personalcomputer oder ein ähnliches System. Eine CPU 10 ist über einen
Bus 22 mit einem Hauptspeicher 12, Flash-Speichern 14 und 16 und
einer externen Speichervorrichtung 18 verbunden. Die externe
Speichervorrichtung 18 ist zum Beispiel eine Festplatte
und ist über
eine spezifische Schnittstelle 20 mit dem Bus 22 verbunden.
Ein Betriebssystem (OS) und andere Anwendungsprogramme sind in der externen
Speichervorrichtung 18 gespeichert. Der Flash-Speicher 16 wird
als Boot-ROM verwendet, wenn der Computer eingeschaltet wird, und
enthält zum
Beispiel das BIOS. Der Flash-Speicher 16, der als Boot-ROM
verwendet wird, arbeitet gewöhnlich im
taktasynchronen Modus. Irgendeiner der Flash-Speicher 14 und 16 kann
verwendet werden. Der Flash-Speicher 14 bildet die nichtflüchtige Speichervorrichtung
der vorliegenden Erfindung, wie es später beschrieben ist.
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Der
Hauptspeicher 12 umfaßt
eine Hochgeschwindigkeitshalbleiterspeichervorrichtung, deren interne
Operationen mit dem Takt synchron sind, wie etwa einen synchronen
DRAM (SDRAM). Somit kann der Hauptspeicher 12 wenigstens
im taktsynchronen Burstlesemodus unter der Steuerung der CPU 10 oder
eines Speichercontrollers (nicht gezeigt) betrieben werden.
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Wenn
die Energie des Computers eingeschaltet wird, liest somit die CPU 10 zuerst
das BIOS aus dem Flash-Speicher 16 (Boot-ROM). Diese Leseoperation
erfolgt im taktasynchronen Normallesemodus. Das in der externen
Speichervorrichtung 18 gespeicherte OS wird anschließend in
den Hauptspeicher 12 gelesen, woraufhin die CPU 10 die
entsprechenden Instruktionen von dem OS liest, um die gewünschten
Anwendungsprogramme auszuführen. Die
CPU 10 liest das OS im taktsynchronen Hochgeschwindigkeitslesemodus
aus dem Hauptspeicher 12.
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Der
Flash-Speicher gemäß der vorliegenden Erfindung
unterstützt
sowohl den taktasynchronen Normallesemodus als auch den taktsynchronen Burstlesemodus.
Somit ist es in gewöhnlichen
Systembetriebsumgebungen möglich,
das oS, das in der externen Speichervorrichtung 18 gespeichert
wird, sowie das BIOS in dem Flash-Speicher 14 zu speichern.
Wenn die Energie eingeschaltet wird, wird das BIOS im taktasynchronen
Normallesemodus aus dem Flash-Speicher 14 gelesen, und
anschließend wird
das OS im taktsynchronen Burstlesemodus ähnlich wie beim Lesen von dem
Hauptspeicher 12 gelesen. Demnach ist keine Abwandlung
der BIOS-Lesesteuerung von dem herkömmlichen Flash-Speicher 16 und
der OS-Lesesteuerung von dem Hauptspeicher 12 durch die
CPU 10 erforderlich. Da das OS bereits in dem Flash-Speicher 14 gespeichert
ist, erübrigt
sich während
Energie EIN die Notwendigkeit seiner Übertragung von der externen
Speichervorrichtung 18 zu dem Hauptspeicher 12,
um darin gespeichert zu werden, wodurch die Zeit, die zum Booten
des Computers benötigt
wird, signifikant verkürzt wird.
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Indem
ein OS, das eine relativ kleine Datenmenge darstellt, in dem Flash-Speicher
gespeichert wird und der Flash-Speicher auf die oben gelehrte Weise
mit einem Burstlesemodus versehen wird, ist es möglich, die Zeit zu verkürzen, die
zum Booten des Personalcomputers benötigt wird. Auf ähnliche Weise
kann die Anlaufzeit von Anwendungssoftware verkürzt werden, indem die Anwendungsprogramme, die
relativ kleine Datenmengen haben, in dem Flash-Speicher gespeichert
werden. Das Lesen des OS oder von Programmen aus dem Hauptspeicher erfolgt
durch die CPU 10 oder einen Speichercontroller (nicht gezeigt)
auf analoge Weise zu dem Lesen von Daten, die in dem Hauptspeicher
gespeichert sind.
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2 ist
ein Schema eines Flash-Speichers, der zu einer Ausführungsform
der vorliegenden Erfindung gehört.
Der Flash-Speicher von 2 enthält ein nichtflüchtiges
Speicherzellenarray 21, einen Reihendecodierer 22 zum
Selektieren von Wortleitungen in ihm, einen Spaltendecodierer 23 zur
Selektion in der Spaltenrichtung und eine Spaltenselektionsschaltung 24,
die Bitleitungen, die durch den Spaltendecodierer 23 selektiert
werden, mit Leseverstärkern SA
koppelt. Ferner sind ein Adressenpuffer 25 zum Erfassen
einer Vielzahl von Adressen (ADD) 32 und Zuführen der
Adressen zu dem Reihendecodierer 22 und dem Spaltendecodierer 23 und
ein Leseverstärkerdecodierer 26 zum
Steuern der Ausgangsgattertransistoren 27–30 vorgesehen.
Der Leseverstärkerdecodierer 26 steuert
die Ausgangsgattertransistoren 27–30, um zu bewirken,
daß sie
leiten, so daß die
Ausgaben der vier Leseverstärker
SA dem Ausgabepuffer 31 zweckmäßig zugeführt werden. Adressen (ADD) 32,
eine Anfangsadresse (/IA) 33, die als Steuersignal fungiert,
und ein Takt (CLK) 34 werden dem Adressenpuffer 25 präsentiert.
Der Takt (CLK) 34, 2-Bit-Adressen 40 von dem Adressenpuffer 25 und
eine Burstadresse (/BA) 36, die als Steuersignal fungiert,
werden dem Leseverstärkerdecodierer 26 präsentiert.
Ferner ist eine Burstmodus-Schaltanordnung 39 vorgesehen,
der die Anfangsadresse (/IA) 33 und ein Rücksetzsignal
(/RESET) 38 präsentiert
werden. Die Burstmodus-Schaltanordnung 39 erzeugt ein Burststeuersignal (BURST) 35,
das dem internen Adressenpuffer 25 und dem Leseverstärkerdecodierer 26 präsentiert wird.
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Der
Leseverstärkerdecodierer 26,
die Ausgangsgattertransistoren 27–30 und der Ausgabepuffer 31 bilden
zusammen eine Ausgangsschaltung. Auf der Basis des Burststeuersignals 35 werden
Leseoperationen entweder im taktsynchronen Burstlesemodus oder im
taktasynchronen Normallesemodus ausgeführt. Das Burststeuersignal 35 wird
auch dem Adressenpuffer 25 präsentiert, und als Antwort auf
das Burststeuersignal 35 erfaßt der Adressenpuffer 25 extern
zugeführte
Adressen 32 auf synchroner Basis bezüglich des Taktes 34.
Wenn das Burststeuersignal 35 einen burstfreien Modus angibt,
erfaßt der
Adressenpuffer 25 Adressen 32 auf asynchroner Basis
bezüglich
des Taktes 34.
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3 ist
ein Zeitlagendiagramm für
den Burstlesemodus. 4 ist ein Zeitlagendiagramm
für den
Normallesemodus. Der in 2 gezeigte Flash-Speicher kann
sowohl im taktsynchronen Burstlesemodus als auch im taktasynchronen
Normallesemodus arbeiten. Unter Bezugnahme auf die Zeitlagendiagramme
von 3 und 4 werden nun Operationen in
den zwei Lesemodi erläutert.
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In
dem Burstlesemodus setzt die Burstmodus-Schaltanordnung 39 das
Burststeuersignal 35 auf den Burstmodus (hoher Pegel).
Unter Bezugnahme auf 3 wird, während die Anfangsadresse /IA auf
dem niedrigen Pegel ist, eine extern vorgesehene Adresse ADD durch
den Adressenpuffer 25 als Antwort auf die ansteigende Flanke
des Taktes CLK erfaßt.
Die in dem Puffer 25 gehaltene Adresse fungiert als Führungsadresse
für das
anschließende
Burstlesen. Unter Bezugnahme auf die Adresse, die durch den Adressenpuffer 25 vorgesehen
wird, selektiert der Reihendecodierer 22 eine Wortleitung
und selektiert der Spaltendecodierer 23 vier Bitleitungen.
Als Resultat werden vier Bits an die vier Leseverstärker SA
zur Verstärkung
ausgegeben.
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Der
Adressenpuffer 25 sieht auch 2 Bits der Adresse 40 für den Leseverstärkerdecodierer 26 vor, woraufhin
der Leseverstärkerdecodierer 26 den
einen Leseverstärker
SA selektiert, dem die Führungsadresse
zugeordnet ist, damit das zugeordnete Ausgangsgatter 27–30 leitend
wird. Als Resultat werden Daten, die von der spezifizierten Adresse
gelesen werden, zu einem Ausgabepuffer 31 verbreitet und von
einem I/O-Anschluß 37 ausgegeben.
Unter Bezugnahme auf das Zeitlagendiagramm in 3 werden
dann, sobald die Anfangsadresse /IA den niedrigen Pegel erreicht
und drei Taktimpulse abgelaufen sind, die Daten Dn, die der Führungsadresse
zugeordnet sind, synchron mit der ansteigenden Flanke des Taktimpulses
CLK ausgegeben. Während
der Zeit, wenn die Burstadresse /BA (das Steuersignal) auf dem niedrigen
Pegel ist, werden Lesedaten in den verbleibenden Leseverstärkern SA
dem Ausgabepuffer 31 synchron mit den ansteigenden Flanken der
nachfolgenden Taktimpulse CLK zugeführt. Bei dem in 3 gezeigten
Beispiel treten drei ansteigende Flanken des Taktimpulses CLK auf,
während die
Burstadresse /BA auf dem niedrigen Pegel ist; somit werden Lesedaten
Dn+1, Dn+2 und Dn+3 sukzessive ausgegeben.
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Bei
dem oben beschriebenen Burstlesen erfaßt der Adressenpuffer 25 eine
Adresse ADD synchron mit der ansteigenden Flanke eines Taktimpulses,
und die Ausgangsschaltung gibt Leseverstärkerdaten auf synchrone Weise
mit der ansteigenden Flanke eines Taktimpulses CLK aus, wobei Daten
in den verbleibenden Leseverstärkern
SA anschließend synchron
mit den ansteigenden Flanken von Taktimpulsen CLK während der
Periode ausgegeben werden, wenn die Burstadresse /BA auf dem niedrigen Pegel
ist. Auf diese Weise wird die Burstleseoperation mit dem Takt zum
kontinuierlichen Lesen einer Viel zahl von Lesedaten synchronisiert,
wodurch Hochgeschwindigkeitsleseoperationen möglich werden.
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Bei
dem taktasynchronen Normallesemodus setzt die Burstmodus-Schaltanordnung 39 das
Burststeuersignal 35 auf den Normallesemodus (niedriger Pegel).
Daher erfaßt
der Adressenpuffer 25 die extern vorgesehene Adresse ADD
ungeachtet des Taktes, wobei er diese Adresse für den Reihendecodierer 22 und
den Spaltendecodierer 23 vorsieht. Ähnlich sieht der Adressenpuffer 25 eine
2-Bit-Adresse 40 für
den Leseverstärkerdecodierer 26 vor.
Der Reihendecodierer 22 selektiert eine Wortleitung entsprechend
der spezifizierten Adresse, und der Reihendecodierer 23 selektiert
vier Bitleitungen entsprechend dieser Adresse. Vier Datenbits werden
dann gleichzeitig an die vier Leseverstärker SA zur Verstärkung ausgegeben.
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Unter
Bezugnahme auf die für
ihn vorgesehene 2-Bit-Adresse
bewirkt der Leseverstärkerdecodierer 26,
daß eines
der Ausgangsgatter 27–30 leitet, so
daß die
Ausgabe von einem Leseverstärker
SA zu dem Ausgabepuffer 31 verbreitet wird.
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Bei
der oben beschriebenen burstfreien Leseoperation wird die Adresse
asynchron zu dem Takt erfaßt
und wird pro Operation nur ein Datenbit gelesen. Daher werden Daten
Dn-Dn+3, die Adressen An-An+3
zugeordnet sind, auf sequentielle Weise als Antwort auf die vorgesehenen
Adressen ausgelesen, wie es in dem Zeitlagendiagramm in 4 gezeigt ist.
Ein Satz von vier Adressen muß vorgesehen
werden, um die vier Datenbits zu lesen, und somit ist die Leseoperation
langsamer als im Burstlesemodus.
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Der
in 2 gezeigte Flash-Speicher hat auch Speicherzellenlösch- und
-schreib(-programmier)-Modi. In dem Flash-Speicher werden Daten, die
in dem Speicherzellenarray gehalten werden, in Blockeinheiten einer
gewissen Größe gelöscht und neugeschrieben.
Ein Zeitlagendiagramm für
die Lösch-
und Schreib(Programmier)-Operationen ist in 5 gezeigt.
Während
der Periode, in der das Steuersignal /WE auf dem niedrigen Pegel
ist, wird ein Befehl erfaßt,
der der Vielzahl von Eingangs-/Ausgangsanschlüssen I/O präsentiert wird, wird der Befehl
decodiert und wird der Löschmodus
oder Schreibmodus erfühlt.
Je nachdem, ob der Löschmodus
oder Schreibmodus erfühlt
wird, wird eine Löschschaltung
oder eine Schreibschaltung (nicht gezeigt) entsprechend gesteuert.
Speziell werden der Wortleitungspegel und der Bitleitungspegel auf
die Pegel gesteuert, die für
eine Löschoperation
oder eine Schreib(Programmier)-Operation angemessen sind.
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6 ist
ein Diagramm, das ein erstes Beispiel für die Burstmodus-Schaltanordnung
zeigt. 7 zeigt eine Wahrheitstabelle für die Operation der
Burstmodus-Schaltanordnung von 6. Ein x
in der Wahrheitstabelle gibt an, daß entweder der hohe oder der
niedrige Pegel möglich
ist.
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Eine
Energiezufuhrdetektionsschaltung 50, die für die Burst-Schaltanordnung
von 6 vorgesehen ist, detektiert den Pegel der Energiezufuhr Vcc,
wenn die Energie eingeschaltet ist; falls die Energiezufuhr Vcc
unter einem gewissen Referenzpegel liegt, erreicht das Detektionssignal
P0 den niedrigen Pegel, während
dann, falls die Energiezufuhr Vcc über dem Referenzpegel liegt,
das Detektionssignal P0 den hohen Pegel erreicht. Eine Verriegelungsschaltung 54,
die ein NOR-Gatter 52 und einen Inverter 53 umfaßt, die
für die
Burststeuerschaltung vorgesehen sind, wahrt den Zustand des Burststeuersignals
(BURST) 35. Der Zustand der Verriegelungsschaltung 54 kann
unter Verwendung der Ausgabe des NAND-Gatters 51 (das als
Eingaben das Energiezufuhrdetektionssignal P0 und das Rücksetzsignal
/RESET hat) umgekippt werden oder durch den Drainpegel eines Transistors 56 über einen
Inverter 55 durch die Anfangsadresse (/IA) 33 gesteuert
werden.
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Unter
Bezugnahme auf 7 setzt dann, wenn die Energie
eingeschaltet ist oder eine Rücksetzoperation
initiiert worden ist, die Burstmodus-Schaltanordnung das Burststeuersignal (BURST)
automatisch auf den niedrigen Pegel, wobei die Vorrichtung in den
burstfreien Modus (Normallesemodus) versetzt wird. Falls die Anfangsadresse /IA
den niedrigen Pegel erreicht, wird das Burststeuersignal BURST automatisch
auf den hohen Pegel gesetzt und nimmt die Vorrichtung den Burstlesemodus
ein.
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Standardmäßig ist
das Rücksetzsignal
/RESET auf dem hohen Pegel. Wenn die Energie eingeschaltet wird
und die Energiezufuhrspannung Vcc allmählich ansteigt, wird ein Detektionssignal
mit niedrigem Pegel P0 solange ausgegeben, wie die Spannung Vcc
unter dem Referenzwert bleibt; die Ausgabe des NAND-Gatters 51 erreicht
den hohen Pegel und das Burststeuersignal BURST den niedrigen Pegel,
wodurch der burstfreie Lesemodus (Normallesemodus) eingerichtet
wird. Dieser Zustand ist in 7 als Fall
1 dargestellt. Wenn die Energiezufuhr Vcc weiter ansteigt und den
Referenzwert erreicht, wird ein Detektionssignal mit hohem Pegel
P0 ausgegeben und erreicht die Ausgabe des NAND-Gatters 51 den
hohen Pegel; da die Ausgabe des Inverters 53 auf dem hohen
Pegel ist, bleibt das Burststeuersignal BURST, das durch das NOR-Gatter 52 ausgegeben wird,
unverändert
auf dem niedrigen Pegel. Somit wird der burstfreie Lesemodus durch
die Verriegelungsschaltung 54 beibehalten. Dieser Zustand
ist in 7 als Fall 4 dargestellt.
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Um
ein Burstlesen auszuführen,
erreicht die Anfangsadresse /IA unter externer Steuerung den hohen
Pegel, woraufhin die Ausgabe des Inverters 55 den hohen
Pegel erreicht, wodurch der n-Kanal-Transistor 56 zwingend
leitend wird. Der Drainanschluß 57 des
Transistors 56 fällt
auf den niedrigen Pegel ab, und dadurch wird in Verbindung mit der Ausgabe
des NAND-Gatters 51 mit niedrigem Pegel das Burststeuersignal
BURST, das durch das NOR-Gatter 52 ausgegeben wird, auf
den hohen Pegel geschaltet. Als Resultat wird das Burststeuersignal
BURST auf die Bedingung des Burstlesemodus gesetzt. Dieser Zustand
wird durch die Verriegelungsschaltung 54 beibehalten, so
daß der
Burstmoduszustand auch dann gewahrt wird, falls die Anfangsadresse
/IA anschließend
zurück
auf den hohen Pegel schaltet.
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Falls
eine Rücksetzoperation
im Burstmodus initiiert wird, erreicht das Rücksetzsignal /RESET den niedrigen
Pegel; somit wird in einem Prozeß, der zu jenem analog ist,
wenn die Energie eingeschaltet wird, das Burststeuersignal BURST
zurück
auf den niedrigen Pegel geschaltet, wodurch der burstfreie Lesemodus
eingerichtet wird. Dieser Zustand ist in 7 als Fall
2 dargestellt. Dieser Zustand wird durch die Verriegelungsschaltung 54 beibehalten,
so daß das
Burststeuersignal BURST auch dann auf dem niedrigen Pegel bleibt,
falls das Rücksetzsignal /RESET
anschließend
auf den hohen Pegel zurückkehrt.
Falls in diesem Zustand die Anfangsadresse /IA den niedrigen Pegel
erreicht und eine Burstleseinstruktion ausgegeben wird, kehrt das
Burststeuersignal BURST auf den hohen Pegel zurück und wird der Burstlesemodus ähnlich wie
in dem vorher beschriebenen Fall eingenommen.
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Die
in 6 gezeigte Burstmodus-Schaltanordnung setzt den
Modus auf den burstfreien Lesemodus, wie in der obigen Beschreibung
erläutert, wenn
die Energie eingeschaltet wird, schaltet die Vorrichtung auf den
Burstlesemodus, falls die Anfangsadresse /IA den niedrigen Pegel
erreicht, und schaltet zurück
auf den burstfreien Lesemodus, falls das Rücksetzsignal /RESET den niedrigen
Pegel erreicht. Daher kann der in 1 gezeigte
Flash-Speicher 14 zum Speichern von solchen Programmen
wie dem BIOS und dem OS verwendet werden, wobei er in dem taktasynchronen
burstfreien Lesemodus arbeitet, wenn die Energie eingeschaltet wird,
und auf den taktsynchronen Burstlesemodus schaltet, wenn eine Burstleseinstruktion
ausgegeben wird, wodurch eine Hochgeschwindigkeitsleseoperation
analog zu jener von dem Hauptspeicher geboten wird. Die Verwendung
des hierin offenbarten Flash-Speichers sieht
eine verkürzte
Zeit des Bootens in Personalcomputern vor.
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8 zeigt
ein alternatives Beispiel für
die Burstmodus-Schaltanordnung. 9 zeigt
eine Wahrheitstabelle für
die Operation der Burstmodus-Schaltanordnung von 8.
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Ein
x in der Wahrheitstabelle gibt an, daß entweder der hohe oder niedrige
Pegel möglich
ist.
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Wie
bei dem in 6 gezeigten Beispiel umfaßt die Burstmodus-Schaltanordnung
von 8 eine Energiezufuhrdetektionsschaltung 50,
ein NAND-Gatter 51, dessen Eingaben die Detektionsschaltungsausgabe
P0 und ein Rücksetzsignal
/RESET sind, eine Verriegelungsschaltung 54, die ein NOR-Gatter 52 und
einen Inverter 53 umfaßt,
und einen n-Kanal-Transistor 56.
Ferner ist ein p-Kanal-Transistor 57 vorgesehen. Die Transistoren 56 und 57 werden
gesteuert durch ein Schreibfreigabesignal /WE, einen bezeichneten
Eingangs-/Ausgangsanschluß,
der von der Vielzahl von Eingangs-/Ausgangsanschlüssen I/O
(37) selektiert wird, die Anfangsadresse /IA und ein Setzsignal
SET, das von einem Befehl erzeugt wird, der der Vielzahl von Eingangs-/Ausgangsanschlüssen I/O
zugeführt wird,
wodurch die Verriegelungsschaltung 54 auf den gewünschten
Zustand geschaltet wird.
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Wenn
die Energie eingeschaltet wird, detektiert die Energiezufuhrdetektionsschaltung 50 den niedrigen
Zustand der Energiezufuhr Vcc, und ihre Ausgabe P0 erreicht den niedrigen
Pegel; die Ausgabe des NOR-Gatters 52 erreicht den niedrigen
Pegel, und das Burststeuersignal BURST wird auf den burstfreien
Lesemodus (Normallesemodus, niedriger Pegel) gesetzt (Fall 10).
In dem Fall, wenn die Vorrichtung in den Burstlesemodus versetzt
wird, wird durch das Steuern des Rücksetzsignals /RESET auf den
niedrigen Pegel die Ausgabe des NOR-Gatters 52 der Verriegelungsschaltung 54 auf
den niedrigen Pegel geschaltet (Fall 11). Wenn die Anfangsadresse /IA
den niedrigen Pegel erreicht, wird bewirkt, daß die Ausgabe des NAND-Gatters 64 den
hohen Pegel erreicht, wird der Transistor 56 eingeschaltet,
wodurch die Ausgabe des NOR-Gatters 52 auf den hohen Pegel
gezwungen wird. Als Resultat erreicht das Burststeuersignal BURST
den Burstlesemodus (hoher Pegel), und dieser Zustand wird durch
die Verriegelungsschaltung 54 beibehalten (Fall 14). Die
obigen Operationen sind zu denen der in 6 gezeigten Burstmodus-Schaltanordnung
analog.
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Die
Burstmodus-Schaltanordnung von 8 kann als
Antwort auf das Schreibfreigabesignal /WE, das während einer Lösch- oder
Schreib(Programmier)-Operation den niedrigen Pegel erreicht, auch das
Burststeuersignal BURST auf den niedrigen Pegel (burstfreien Lesemodus)
schalten, wodurch taktasynchrone Speicheroperationen ermöglicht werden (Fall
13). Ein spezifischer Befehl, der der Vielzahl von Eingangs-/Ausgangsanschlüssen I/O
präsentiert wird,
versetzt das Setzsignal SET in einen Modusschaltzustand (hoher Pegel),
und dann wird ein bezeichneter Eingangs-/Ausgangsanschluß I/O (37)
auf den hohen Pegel oder niedrigen Pegel gesetzt, wodurch die Burstmodus-Schaltanordnung
den Burstlesemodus oder den burstfreien Lesemodus einrichten kann
(Fall 19 und 20).
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Wie
im Zusammenhang mit 5 erläutert, wird dem Flash-Speicher,
während
eines Löschens oder
Schreibens, ein spezifischer Befehl als Antwort auf das Schreibfreigabesignal
/WE präsentiert,
das den niedrigen Pegel erreicht. Wenn das Schreibfreigabesignal
/WE den niedrigen Pegel erreicht, erreicht die Ausgabe des Inverters 59 den
hohen Pegel und erreicht die Ausgabe des NOR-Gatters 58 den niedrigen
Pegel, wodurch der p-Kanal-Transistor 57 eingeschaltet
wird und die Ausgabe des NOR-Gatters 52 auf den niedrigen
Pegel gezwungen wird. Als Resultat erreicht das Burststeuersignal
BURST den niedrigen Pegel (burstfreier Lesemodus), und dieser Zustand
wird durch die Verriegelungsschaltung 54 beibehalten (Fall
13). Daher wird in diesem Zustand der Flash-Speicher im taktasynchronen
Modus betrieben.
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Unter
Bezugnahme auf die in 8 gezeigte Schaltung wird, wenn
ein spezifischer Befehl der Vielzahl von Eingangs-/Ausgangsanschlüssen I/O eingegeben
wird, der Befehl durch den Befehlsdecodierer 65 decodiert,
und die Ausgabe SET der Setzsignalverriegelungsschaltung 66 wird
auf dem hohen Pegel gehalten. Dadurch wird der Modussetzzustand repräsentiert.
wenn anschließend
der bezeichnete Eingangs-/Ausgangsanschluß I/O (37) den hohen Pegel
erreicht, gelangen alle Eingaben für das NAND-Gatter 63 auf
den hohen Pegel, so daß dessen
Ausgabe den niedrigen Pegel erreicht. Daher erreicht die Ausgabe
des NAND-Gatters 64 den hohen Pegel, wird der Transistor 56 eingeschaltet,
erreicht die Ausgabe des NOR-Gatters 52 den hohen Pegel und
wird das Burststeuersignal BURST auf den Burstlesemodus (hoher Pegel)
gesetzt (Fall 20).
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Wenn
die Vorrichtung im Modussetzzustand ist (SET = H), gelangen dann,
falls der bezeichnete Eingangs-/Ausgangsanschluß I/O (37) den niedrigen Pegel
erreicht, alle Eingaben für
das UND-Gatter 62 auf den hohen Pegel, so daß dessen
Ausgabe den niedrigen Pegel erreicht. Daher erreicht die Ausgabe des
NOR-Gatters 58 den niedrigen Pegel, wird der Transistor 57 eingeschaltet,
erreicht die Ausgabe des NOR-Gatters 52 den
niedrigen Pegel und wird das Burststeuersignal BURST in den burstfreien
Lesemodus (niedriger Pegel) und damit in den taktasynchronen Zustand
versetzt (Fall 19).
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10 ist
ein Flußdiagramm,
das die Operation der Burstmodus-Schaltanordnung von 8 zeigt.
Wie bei der vorhergehenden Erläuterung
angegeben, wird durch das Einschalten der Energie (S2) die Vorrichtung
automatisch in den burstfreien Modus versetzt (S4). Wenn die Anfangsadresse
/IA anschließend
den niedrigen Pegel erreicht, um ein Burstlesen zu instruieren (S6),
wird der Burstlesemodus eingerichtet (S8). Wenn ein Schreibfreigabesignal
/WE, das ein Löschen
oder Schreiben (Programmieren) instruiert, den niedrigen Pegel erreicht
(S10), wird die Vorrichtung zur taktasynchronen Operation zurück auf den
burstfreien Lesemodus geschaltet (S12).
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Die
Eingabe eines spezifischen Befehls für die Vielzahl von Eingangs-/Ausgangsanschlüssen I/O
bewirkt, daß das
interne Setzsignal SET den hohen Pegel annimmt (S14), und in Abhängigkeit
davon, ob der nachfolgende bezeichnete Eingangs-/Ausgangsanschluß I/O (37)
auf dem hohen Pegel oder dem niedrigen Pegel ist, wird der Burstlesemodus
oder der burstfreie Lesemodus eingenommen (S16, S18, S20). Falls
das Rücksetzsignal
/RESET bei einer Rücksetzoperation
auf den niedrigen Pegel geschaltet wird (S22), wird die Vorrichtung
in den burstfreien Lesemodus gezwungen (S24).
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Wenn
die Vorrichtung im Modussetzzustand ist, erfolgt das Setzen des
Modus durch den bezeichneten Eingangs-/Ausgangsanschluß I/O (37)
durch Schalten des Setzsignals SET auf den hohen Pegel und dann
durch Schalten des bezeichneten Eingangs-/Ausgangsanschlusses I/O
(37) auf den hohen Pegel oder den niedrigen Pegel, um den
Modus setzen zu können.
Da das Schreibfreigabesignal /WE auf dem niedrigen Pegel den Befehlseingabestatus repräsentiert,
bezweckt diese Konfiguration, daß das Setzen des Modus im Modussetzstatus
von einem Löschen
oder Schreiben unterschieden werden soll, während /WE auf dem niedrigen
Pegel ist.
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Das
Burstlesen und normale asynchrone Leseoperationen in dem Flash-Speicher
sind zu denen in einem gewöhnlichen
SDRAM und ähnlichen
Speichern analog.
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Während die
obige Beschreibung von Ausführungsformen
der Erfindung am Beispiel eines Flash-Speichers erfolgte, ist die
vorliegende Erfindung nicht auf Flash-Speicher oder andere solche nichtflüchtige Speicher
begrenzt und kann potentiell auch auf andere Typen von Halbleiterspeichervorrichtungen
angewendet werden. Die Erfindung könnte mit ähnlichem Vorteil in einer beliebigen
Speichervorrichtung verwendet werden, bei der sowohl ein taktsynchroner
Burstlesemodus als auch ein asynchroner burstfreier Lesemodus erforderlich
ist.
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Gemäß der hierin
offenbarten Erfindung ist eine Speicherschaltung vorgesehen, die
sowohl einen taktsynchronen Burstlesemodus als auch einen asynchronen
burstfreien Lesemodus hat, wobei die Vorrichtung automatisch den
burstfreien Lesemodus einnimmt, wenn die Energie eingeschaltet wird,
und durch ein Steuersignal, das ein Burstlesen instruiert, auf den
Burstlesemodus umgeschaltet werden kann. Die Vorrichtung kann durch
eine Rücksetzoperation auch
zurück
auf den burstfreien Modus geschaltet werden.