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Die Erfindung betrifft ein Datenzugriffsverfahren
nach dem Oberbegriff des Patentanspruchs 1, einen zugehörigen Halbleiterspeicherbaustein
und ein zugehöriges
Speichersystem.
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Es besteht ein kontinuierlicher Bedarf
an Halbleiterbausteinen wie DRAMs (Dynamische Speicher mit direktem
Zugriff), die schnelle und effiziente Speicherzugriffsverfahren,
d.h. Lese- und Schreibvorgänge,
zur Verfügung
stellen. Durch das Ansteigen der Speicherzugriffsgeschwindigkeit
der DRAMs nimmt aber auch der Leistungsbedarf grundsätzlich zu,
was zu ernsten Problemen führen
kann. Deshalb stehen bei der Entwicklung von Halbleiterspeicherbausteinen
die Betriebsgeschwindigkeit und der Leistungsbedarf in einem typischerweise
berücksichtigten,
gegenläufigen
Verhältnis.
Einige Techniken zum Steuern des Leistungsbedarfs bei gleichzeitiger hoher
Betriebsgeschwindigkeit konzentrieren sich auf eine Reduzierung
von Speicherzellenfeldströmen.
Beispielsweise wurden Halbleiterspeicherbausteine mit einer Teilaktivie rungsarchitektur
entwickelt, die nur einen zu aktivierenden von einer Mehrzahl von
Speicherzellenfeldblöcken
freischaltet, um einen Speicherzugriffsvorgang in dem aktivierten
Speicherblock durchzuführen.
Ein Beispiel für
einen solchen Halbleiterbaustein mit einer Teilaktivierungsstruktur ist
ein FCRAM (Fast Cycle Random Access Memory), der von Fujitsu Ltd.
entwickelt wurde.
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Die 1A bis 1C zeigen einen herkömmlichen
Halbleiterspeicherbaustein mit einer hierarchischen Speicherarchitektur,
die eine solche Teilaktivierung, d.h. partielle Aktivierung, von
Speicherzellenblöcken
ermöglicht.
Wie aus 1A ersichtlich ist,
umfasst ein Halbleiterspeicherbaustein 10 eine Mehrzahl
von Speicherbänken 10A, 10B, 10C, 10D. Jede
Speicherbank repräsentiert
beispielsweise eine logische Speichereinheit in einem PC und jede
Bank kann aus einem oder mehreren Speichermodulen aufgebaut sein,
beispielsweise aus DIMM (Dual In-line Memory Module) oder SIMM (Single
In-line Memory Module). Jede Speicherbank 10A, 10B, 10C, 10D ist
zudem logisch in eine Mehrzahl von Speicherzellenfeldblöcken aufgeteilt.
So umfasst beispielsweise die Speicherbank 10A aus 1B vier Speicherzellenfeldblöcke 100a, 100b, 100c, 100d.
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Zusätzlich ist jeder Speicherzellenfeldblock 100a, 100b, 100c, 100d logisch
in eine Mehrzahl von Unterspeicherzellenfeldblöcke oder Spaltenblöcke aufgeteilt,
wobei jeder Unterspeicherzellenfeldblock durch eine zugehörige Steuerschaltung
gesteuert wird. So umfasst beispielsweise der Speicherzellenfeldblock 100a aus 1C vier Unterspeicherzellenfeldblöcke 101, 102, 103, 104.
Der Speicherzellenfeldblock 100a umfasst zudem eine Mehrzahl
von Unterwortleitungstreibern 105, 106, 107, 108,
wobei jeder Unterwortleitungstreiber einem der Unterspeicherzellenfeldblöcke 101, 102, 103, 104 zugeordnet ist.
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Jeder Unterwortleitungstreiber 105, 106, 107, 108 aktiviert
eine zugehörige
Unterwortleitung WL1, WL2, WL3, WL4 des korrespondierenden Spaltenblocks.
Speziell sind Wortleitungen des Speicherblocks 100a durch
eine globale Wortleitungsstruktur über den Speicherblock 100a hinweg
gebildet und werden basierend auf einer eingegebenen Zeilenadresse
bzw. Wortleitungsadresse von einem Zeilendecoder aktiviert. Die
Unterwortleitungen sind über die
zugehörigen
Spaltenblöcke
hinweg gebildet und die Unterwortleitungstreiber 105, 106, 107, 108 steuern
die Aktivierung der zugehörigen
Unterwortleitungen. Im Speicherblock 100a aus 1C wird beispielsweise, wenn eine Zeilenadresse
und eine Spaltenblockauswahladresse in den Speicherbaustein eingegeben
werden, eine der eingegebenen Zeilenadresse entsprechende globale
Wortleitung durch einen Zeilendecoder aktiviert. Zusätzlich wird
die eingegebene Spaltenblockauswahladresse benutzt, um einen der
Spaltenblöcke 101, 102, 103, 104 zu
aktivieren, der den korrespondierenden Unterwortleitungstreiber 105, 106, 107, 108 veranlasst,
die zugehörige
Unterwortleitung zu aktivieren, die die gleiche Adresse hat wie
die aktivierte globale Wortleitung.
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Die in den 1A bis 1C dargestellte
Speicherstruktur ist ein Beispiel für eine mögliche Speicherstruktur, die
benutzt werden kann, um eine partielle Aktivierung eines Halbleiterspeicherbausteins, wie
eines FCRAMs, zu ermöglichen,
wobei einer der Unterspeicherzellenfeldblöcke 101, 102, 103, 104 aktivierbar
ist, indem beispielsweise eine Spaltenblockadresse (CBA) benutzt
wird, um einen Datenzugriffsvorgang oder einen Datenauffrischungsvorgang durchzuführen. Da
der Speicherzellenfeldblock 100a aus 1C vier
Unterspeicherblöcke 101, 102, 103, 104 umfasst,
kann eine Zwei-Bit-Spaltenblockadresse benutzt werden, um einen
der vier Spaltenblöcke bzw.
Unterspeicherblöcke
auszuwählen.
Einem Fachmann ist bewusst, dass die Speicherstruktur mit mehr oder
weniger als den in 1C dargestellten Spaltenblöcken realisiert
werden kann, die individuell durch vorbestimmte Spaltenblockauswahladressen adressierbar
sind.
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Um unter Benutzung der in den 1A bis 1C dargestellten Speicherstruktur einen
Speicherzugriffsvorgang durchzuführen,
wird anfänglich
eine der Speicherbänke 10A, 10B, 10C, 10D in
Reaktion auf eine vorbestimmte Bankadresse ausgewählt und dann
wird ein Speicherzellenfeldblock 100a, 100b, 100c, 100d innerhalb
der ausgewählten
Speicherbank in Reaktion auf eine vorbestimmte Adresse ausgewählt, beispielsweise
als Reaktion auf eine Zeilenadresse oder auf eine andere Adresse
in Abhängigkeit
vom benutzten Adressierungsschema. Dann wird eine Zeilenadresse
(RA) und eine Spaltenblockauswahladresse eingegeben, um ein globale
Wortleitung basierend auf den decodierten Ergebnissen der eingegebenen
Zeilenadresse des Zeilendecoders zu aktivieren und um einen Spaltenblock
des ausgewählten
Speicherzellenfeldblocks basierend auf der eingegebenen Spaltenblockauswahladresse
zu aktivieren. Dadurch wird durch den korrespondierenden Unterwortleitungstreiber
nur die Unterwortleitung des ausgewählten Spaltenblocks aktiviert,
der die gleiche Adresse wie die aktivierte globale Wortleitung hat.
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Wird beispielsweise bei der beispielhaften Ausführung aus 1C eine Spaltenblockauswahladresse mit
dem Wert "00" eingegeben, dann
wird die mit dem ersten Spaltenblock 101 korrespondierende
Unterwortleitung WL1 basierend auf der eingegebenen Zeilenadresse
aktiviert. Wird eine Spaltenblockauswahladresse mit dem Wert "01" eingegeben, dann
wird die mit dem zweiten Spaltenblock 102 korrespondierende
Unterwortleitung WL2 aktiviert. Wird eine Spaltenblockauswahladresse
mit dem Wert "10" eingegeben, dann
wird die mit dem dritten Spaltenblock 103 korrespondierende
Unterwortleitung WL3 aktiviert. Wird eine Spaltenblockauswahladresse
mit dem Wert "11" eingegeben, dann
wird die mit dem vierten Spaltenblock 104 korrespondierende Unterwortleitung
WL4 aktiviert. Das bedeutet, dass immer nur ein Viertel der Speicherzellen
mit der gleichen Zeilenadresse aktiviert sind. Die Daten werden dann
in Abhängigkeit
von der oder den eingegebenen Spaltenleitungsadressen in den aktivierten
Spaltenblock eingegeben oder aus diesem ausge geben. Zusätzlich wird
die Unterwortleitung des aktivierten Spaltenblocks automatisch nach
einer vorgegebenen Zeitspanne deaktiviert, d. h. vorgeladen.
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Ein FCRAM implementiert einen partiellen Aktivierungsmodus,
um den Stromverbrauch zu reduzieren und die Zugriffsgeschwindigkeit
zu verbessern. Im FCRAM betragen eine aktive Wiederherstellzeit
tRAC und eine Zeilenvorladezeit tRC 22 ns bzw. 25 ns, was einer
Verbesserung von tRAC und tRC um 10% bzw. 50% gegenüber herkömmlichen DRAMs
entspricht.
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Im Zusammenhang mit dem Betrieb von DRAM-Bausteinen
in einem partiellen Aktivierungsmodus treten einige Probleme im
Vergleich zu einem herkömmlichen
DRAM auf. So ist es beispielsweise schwierig, einen Seitenmodusbetrieb
zum Schreiben und Lesen von Daten in ein DRAM bzw. aus einem DRAM
in einem solchen partiellen Aktivierungsmodus durchzuführen. Wie
aus dem Stand der Technik bekannt ist, ist ein Seitenmodus eine
Betriebsart, in der Daten nur durch Verändern einer Spaltenadresse Y
in eine Mehrzahl von Speicherzellen mit einer gleichen Zeilenadresse
X eingegeben bzw. von einer Mehrzahl von Speicherzellen mit der
gleichen Zeilenadresse X ausgegeben werden, nachdem die Zeilenadresse
X einmal eingegeben wurde. Herkömmliche DRAM-Bausteine
arbeiten im Seitenmodus, um eine erhöhte Speicherzugriffsgeschwindigkeit
bei reduziertem Energieverbrauch zur Verfügung zu stellen.
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Ein Seitenmodusbetrieb ist schwierig
in einen DRAM zu implementieren, der in einem partiellen Aktivierungsmodus
arbeitet, weil, wie oben im Zusammenhang mit 1C erläutert wurde,
die Speicherzellen mit einer gleichen Zeilenadresse, d. h. globalen
Wortleitungsadresse, selektiv basierend auf der Spaltenblockauswahladresse
aktiviert und gesteuert werden, die mit der Zeilenadresse eingegeben
wird. Spezieller ist es, wenn ein DRAM mit einer n-Bit-Spaltenblockauswahladresse
in einem partiellen Aktivierungsmodus arbeitet, erforderlich, die
gleiche Zeilenadresse maximal 2n-mal einzugeben,
um Daten in Speicherzellen in allen Spaltenblocks für die gleiche
Zeilenadresse einzugeben bzw. aus diesen auszugeben. So kann es
beim herkömmlichen
Aufbau vorkommen, dass, wenn eine gegebene Spaltenadresse mit einem
Aktivbefehlssignal (ACT) eingegeben wird, die nächste Adresse und das Aktivbefehlssignal
ACT erst nach einer vorbestimmten Zeit eingegeben werden können, d.
h. nach der Zeit tRC im Falle eines FCRAM, weil ein Zeilenvorladevorgang
automatisch nach einer vorbestimmten Zeitspanne ab der Eingabe einer
Zeilenadresse durchgeführt
wird. Deshalb ist bei einem FCRAM mit einer n-Bit-Spaltenblockauswahladresse
die Speicherzugriffszeit gleich der maximalen Zeit von tRC*2n plus der Dateneingabe- bzw. Datenausgabezeit,
um Daten aus den Speicherzellen mit der gleichen Zeilenadresse in
allen Spaltenblöcken
auszugeben bzw. in selbige einzugeben. Dieses Konzept wird nachfolgend
beispielhaft unter Bezugnahme auf die 1C und 2 beschrieben.
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2 zeigt
beispielhaft ein Zeitablaufdiagramm, welches einen Speicherzugriff
in einem herkömmlichen
Halbleiterspeicherbaustein mit einer wie oben beschriebenen partiellen
Aktivierungsstruktur darstellt. Insbesondere zeigt 2 einen Lesevorgang in einem herkömmlichen
Halbleiterspeicherbaustein mit der partiellen Aktivierungsstruktur
aus 1C, wobei der Lesevorgang in einem
Bündel- bzw.
Burstmodus durchgeführt
wird, wobei die Burstlänge
vier ist. Im Beispiel aus 2 wird
vorausgesetzt, dass jede eingegebene Zeilenadresse X gleich ist.
Wie aus 2 ersichtlich
ist, werden ein erster Aktivierungsbefehl ACT sowie eine Zeilenadresse
X und Spaltenblockauswahladresse CB1 synchron mit einem Taktsignal
CLK während
einer Taktperiode C1 eingegeben. Als Reaktion werden der erste Spaltenblock 101 durch
die Spaltenauswahladresse CB1 und die Wortleitung WL1, die mit der
eingegebenen Zeilenadresse X korrespondiert, im ersten Spaltenblock 101 aktiviert.
Werden ein Le sebefehl /RD und eine Spaltenadresse Y bei einer nachfolgenden
Taktperiode C2 eingegeben, dann wird eine mit der Spaltenadresse
Y korrespondierende Spalte ausgewählt, so dass Daten von einer
Speicherzelle ausgegeben werden, die an der Kreuzung der aktivierten
Wortleitung WL1 und der ausgewählten
Spaltenleitung angeordnet ist. Da die Burstlänge vier ist, werden beispielsweise
nacheinander vier Datenbits DQ entsprechend einem Lesebefehl /RD
beginnend mit der eingegebenen Spaltenadresse ausgegeben.
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Beim herkömmlichen Aufbau wird nach ungefähr drei
Taktperioden ab der Taktperiode C1, bei welcher der Aktivbefehl
ACT angelegt wird, ein automatischer Zeilenvorladevorgang gestartet,
d.h. ein Zeilenvorladevorgang startet mit der Taktperiode C4. Die
aktivierte Unterwortleitung WL1 wird dann als Reaktion auf den Beginn
des Zeilenvorladevorgangs inaktiv. Ein nachfolgender Aktivbefehl
ACT sowie eine Zeilenadresse X und Spaltenblockauswahladresse CB2
werden bei einer Taktperiode C6 nach Beendigung des Zeilenvorladevorgangs
eingegeben. Da der Zeilenvorladevorgang automatisch nach einer vorbestimmten
Zeitspanne ab der Eingabe eines Aktivbefehls ACT gestartet wird,
kann ein nachfolgender Aktivbefehl nur eingegeben werden, wenn der
Zeilenvorladevorgang beendet ist. Hierbei wird die Zeitspanne seit
der Eingabe eines Aktivbefehls ACT bis zur Eingabe eines nachfolgenden
Aktivbefehls ACT als Zeilenvorladezeit tRC bezeichnet. Als Reaktion auf
die bei der Taktperiode C6 eingegebene Zeilenadresse X und Spaltenblockauswahladresse
CB2 wird eine korrespondierende Wortleitung WL2 im zweiten Spaltenblock 102 aktiviert.
Dann wird bei einer Taktperiode C9 ein automatischer Zeilenvorladevorgang gestartet,
was einer Zeitdauer von drei Taktperioden nach der Eingabe des Aktivbefehls
ACT bei der Taktperiode C6 entspricht. Deshalb können ein nachfolgender Aktivbefehl
ACT sowie eine Zeilenadresse X und Spaltenblockauswahladresse CB3
erst bei einer Taktperiode C11 eingegeben werden, wenn der Vorladevorgang
der aktivierten Unterwortleitung WL2 beendet ist. Entsprechend kann,
wie bereits ausgeführt
wurde, bei einem herkömmlichen
DRAM-Baustein, wie
einem FCRAM, der einen Vorladevorgang automatisch nach Ablauf einer
vorbestimmten Zeitspanne ab Eingabe eines Befehls durchführt, eine nachfolgende
Zeilenadresse erst nach Ablauf der Zeitspanne tRC eingegeben werden,
auch wenn die nachfolgende Zeilenadresse gleich der vorher eingegebenen
Zeilenadresse ist.
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Ein herkömmlicher DRAM-Baustein, wie
ein FCRAM, bei dem eine n-Bit-Spaltenblockauswahladresse
eine Auswahl eines aus 2n Speicherspaltenblöcken in
einem Betrieb mit einem partiellen Aktivierungsmodus ermöglicht,
kann folglich zwar eine Verbesserung der Eingabe- bzw. Ausgabegeschwindigkeit
von Speicherzugriffen zur Verfügung
stellen, wenn verschiedene Zeilenadressen eingegeben werden. Wenn
jedoch die gleiche Zeilenadresse eingegeben wird, kann es sein,
dass der Baustein eine Eingabe- bzw. Ausgabegeschwindigkeit des
Speicherzugriffs zur Verfügung
stellt, die langsamer ist als bei anderen herkömmlichen Halbleiterspeicherbausteinen,
wie z. B. SDRAMs oder DDR-DRAMs, da der partielle Aktivierungsmodus
erfordert, dass ein Vorladevorgang nach einer vorbestimmten Zeitspanne
ab der Eingabe einer gegebenen Zeilenadresse, d.h. nach Eingabe
eines Aktivbefehls, durchgeführt
wird.
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Aufgabe der Erfindung ist es, ein
Datenzugriffsverfahren zur Verfügung
zu stellen, welches die Eingabe- und/oder Ausgabegeschwindigkeit
bei einem Speicherzugriff in einem Halbleiterspeicherbauelement,
wie einem DRAM oder FCRAM, mit einer partiellen Aktivierungsstruktur
vergrößert, wenn
ein Speicherzugriff durchgeführt
wird, insbesondere einem solchen, bei dem eine aktuell eingegebene
Zeilenadresse und eine nachfolgend eingegebene Zeilenadresse gleich
sind.
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Außerdem soll ein Halbleiterspeicherbaustein
mit einer partiellen Aktivierungsstruktur zur Verfügung gestellt
werden, der einen effizienten Sei tenmodusbetrieb bei einem Datenlesevorgang
oder einem Datenschreibvorgang während
des Betriebs in einem partiellen Aktivierungsmodus ermöglicht,
wodurch die Datenzugriffsgeschwindigkeit erhöht wird, wenn Daten aus Speicherpositionen
mit der gleichen Wortleitungsadresse ausgelesen oder in solche geschrieben
werden, sowie ein zugehöriges
Speichersystem angegeben werden.
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Die Erfindung löst diese Aufgabe durch ein Datenzugriffsverfahren
mit den Merkmalen des Patentanspruchs 1 oder 10, durch einen Halbleiterspeicherbaustein
mit den Merkmalen des Patentanspruchs 15 und durch ein Speichersystem
mit den Merkmalen des Patentanspruchs 24, 25, 26 oder 27.
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Vorteilhafte Weiterbildungen der
Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Vorteilhafte, nachfolgend beschriebene
Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1A bis 1C eine hierarchische Architektur eines
herkömmlichen
Halbleiterspeicherbausteins, die eine partielle Aktivierung von
Speicherzellenblöcken
ermöglicht;
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2 ein
Zeitablaufdiagramm zur Darstellung eines herkömmlichen Speicherzugriffs in
einem herkömmlichen
Speicherbaustein mit einer partiellen Aktivierungsstruktur;
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3 ein
Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins
mit einer partiellen Aktivierungsstruktur, das einen effizienten
Seitenmodusbetrieb in einem partiellen Aktivierungsmodus zur Verfügung stellt;
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4 ein
Zeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Speicherzugriffs
in einem Speicherbaustein mit einer partiellen Aktivierungsstruktur;
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5 ein
Zeitablaufdiagramm zur Darstellung eines weiteren erfindungsgemäßen Speicherzugriffs
in einem Speicherbaustein mit einer partiellen Aktivierungsstruktur;
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6 ein
Schaltbild eines erfindungsgemäßen Befehlsschiebers,
der vorzugsweise im Baustein aus 3 implementiert
ist;
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7 ein
Schaltbild eines erfindungsgemäßen Zeilenadressenkomparators,
der vorzugsweise im Baustein aus 3 implementiert
ist;
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8 ein
Schaltbild einer erfindungsgemäßen Vorladesteuerschaltung,
die vorzugsweise im Baustein aus 3 implementiert
ist;
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9 ein
Zeitablaufdiagramm zur Darstellung eines Betriebsmodus des Zeilenadressenkomparators
und der Vorladesteuerschaltung aus 7 und 8; und
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10 ein
Blockschaltbild eines erfindungsgemäßen Speichersystems.
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Die Erfindung betrifft einen Halbleiterspeicherbaustein,
der einen effizienten Seitenmodusbetrieb während eines partiellen Aktivierungsmodus
zur Verfügung
stellt. Insbesondere basieren erfindungsgemäße Schaltungen und Verfahren
auf Adressierungsschemata und auf Steuerschaltungen, die einen verbesserten
Seitenmodusbetrieb ermöglichen
und die Datenzugriffsgeschwindigkeit in einem Halbleiterspeicherbaustein,
wie z. B. in einem DRAM oder FCRAM, mit einer partiellen Aktivierungsstruktur
erhöhen.
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3 zeigt
ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins
mit einer partiellen Aktivierungsstruktur, das einen effizienten
Seitenmodusbetrieb in einem partiellen Aktivierungsmodus zur Verfügung stellt.
Wie aus 3 ersichtlich
ist, umfasst der Halbleiterspeicherbaustein ein Speicherzellenfeld 100,
eine Mehrzahl von Peripherieschaltungen 110 bis 196 zum
Eingeben und Ausgeben von Daten in bzw. aus dem Speicherzellenfeld 100,
einen Zeilenadressenkomparator 200 und einen Befehlsschieber 300.
Zur besseren Veranschaulichung wird für die nachfolgende Beschreibung
angenommen, dass das Speicherzellenfeld 100 eine Feldstruktur
aufweist, wie sie oben unter Bezugnahme auf die 1A bis 1C beschrieben
wurde. So wird beispielsweise angenommen, dass das Speicherzellenfeld 100 einen
Speicherblock einer Speicherbank repräsentiert und in vier Spaltenblöcke 101 bis 104 aufgeteilt
ist, die zur Durchführung
des oben beschriebenen partiellen Aktivierungsmodus über eine
2-Bit-Spaltenblockadresse adressierbar sind. Selbstverständlich kann
die Erfindung auch für andere
Speicherstrukturen verwendet werden, wie dem Fachmann klar ist.
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Taktsignale CK und /CK werden über eine Einheit 100 mit
Verzögerungsregelschleife
(DLL) und Taktsignalpuffer für
Synchronisationsvorgänge
an jeden Funktionsblock des Halbleiterspeicherbausteins übertragen.
Ein Befehlsdecoder 120 empfängt externe Befehlssignale
/CS und FN von einer Speichersteuerschaltung und/oder von einer
CPU und decodiert die Befehlssignale /CS und FN, um Befehle wie einen
Aktivbefehl ACT, einen Lesebefehl /RD und einen Schreibbefehl /WR
zu erzeugen. Der Aktivbefehl ACT wird von verschiedenen Schaltungen,
wie ei nem Steuersignalgenerator 150, weiterverarbeitet. Die
vom Befehlsdecoder 120 erzeugten Lese- und Schreibbefehle
werden vom Befehlsschieber 300 weiterverarbeitet, der ein
Steuersignal S_CMD für den
Steuersignalgenerator 150 als Reaktion auf den Lesebefehl
/RD, den Schreibbefehl /WR und ein Seitenmodusflagsignal /PN_FLAG
erzeugt, das vom Zeilenadressenkomparator 200 erzeugt wird.
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Wie nachfolgend beispielsweise unter
Bezugnahme auf die 5 und 6 detaillierter beschrieben
wird, verzögert
der Befehlsschieber 300 in einem erfindungsgemäßen Seitenmodusbetrieb,
bei dem Daten nacheinander in Speicherplätze mit der gleichen Zeilenadresse
in gleiche oder unterschiedliche Spaltenblöcke 101, 102, 103 und 104 geschrieben werden,
den Schreibbefehl /WR um eine vorbestimmte Zeitspanne TD1, um eine
Schreiblatenz und Verzögerungsaktivierung
einer oder mehrerer Wortleitungen mit der gleichen Zeilenadresse
zu berücksichtigen
und dadurch den Vorgang und eine Vorladung für eine vorher aktivierte Wortleitung
mit einer anderen Zeilenadresse zu sichern.
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Der Steuersignalgenerator 150 umfasst
einen Aktivsteuersignalgenerator 152, einen Vorladesteuersignalgenerator 154 und
einen Dateneingabe- und Datenausgabesteuersignalgenerator 156 zum Erzeugen
von Steuersignalen, die Speicherzugriffe steuern. Insbesondere gibt
der Aktivsteuersignalgenerator 152 ein Steuersignal an
eine Aktivsteuerschaltung 192 aus, um einen aktiven Speicherzugriffsvorgang
zu steuern. Der Vorladesteuersignalgenerator 154 gibt ein
Steuersignal, das ein Vorladefreigabesignal PRECH_EN umfasst, an
eine Vorladesteuerschaltung 194 aus, um einen Vorladevorgang zu
steuern. Der Dateneingabe- und Datenausgabesteuersignalgenerator 156 gibt
ein Steuersignal an eine Dateneingabe- und Datenausgabesteuerschaltung 192 aus,
um Dateneingabe- und Datenausgabevorgänge eines DQ-Puffers 180 zu
steuern.
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Eine Mehrzahl von Adressensignalen
A0, A1,..., A14 und ein Bankadressensignalen BA0 und BA1, die von
extern, beispielsweise von einer Speichersteuerschaltung oder einer
CPU empfangen werden, werden in einen Zeilendecoder 160 bzw.
einen Spaltendecoder über
einen Adressenpuffer 130 und einen Adressenzwischenspeicher 140 eingegeben.
Der Adressenzwischenspeicher 140 wird vom Steuersignalgenerator 150 gesteuert.
Der Zeilendecoder 160, der einen Wortleitungstreiberschaltungsaufbau
umfasst, decodiert eine eingegebene Zeilenadresse X und wählt eine
zugehörige
Zeilenleitung oder globale Wortleitung des Speicherzellenfelds 100 aus
und aktiviert sie. Der Spaltendecoder 170 decodiert eine
eingegebene Spaltenadresse Y und wählt eine mit der Adresse Y
korrespondierende Spaltenleitung des Speicherzellenfelds 100 zur
Eingabe oder Ausgabe von Daten aus. Daten, die in den Speicher eingeschrieben
werden sollen, werden zuerst über Dateneingabeund
Datenausgabeanschlüsse DQ[O:m]
eingegeben und im DQ-Puffer 180 gespeichert. Daten, die
aus dem Speicherzellenfeld 100 ausgelesen werden sollen,
werden zuerst im DQ-Puffer 180 gespeichert und dann über die
Eingabe- und Ausgabeanschlüsse
DQ[O:m] ausgegeben.
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Gemäß der vorliegenden Erfindung
wird ein extern angelegtes Zeilenadressensignal in den Zeilenadressenkomparator 200 und
auch in den Zeilendecoder 160 über den Adressenpuffer 130 eingegeben.
Der Zeilenadressenkomparator 200 vergleicht eine momentan
eingegebene Zeilenadresse, welche nachfolgend auch als aktuelle
Zeilenadresse bezeichnet wird, mit einer gespeicherten Zeilenadresse,
die nachfolgend auch als vorherige Zeilenadresse bezeichnet wird.
Hierbei repräsentiert
die aktuelle Zeilenadresse eine aktuell eingegebene Zeilenadresse
und die vorherige Zeilenadresse repräsentiert die Zeilenadresse,
die unmittelbar vor der aktuellen Zeilenadresse eingegeben wurde.
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Wird festgestellt, dass die aktuelle
und die vorherige Zeilenadresse gleich sind, dann erzeugt der Zeilenadressenkomparator 200 das
Sei tenmodusflagsignal /PM_FLAG, das an den Befehlsschieber 300 und
die Vorladesteuerschaltung 194 ausgegeben wird. Das Seitenmodusflagsignal
/PM_FLAG triggert einen Seitenmodus-Speicherzugriffsvorgang entweder
für einen
Lese- oder für
einen Schreibvorgang, was durch /WR oder /RD bezeichnet ist.
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In Reaktion auf das Seitenmodusflagsignal /PM_FLAG
blockiert die Vorladesteuerschaltung 194 einen Vorladevorgang
für die
Wortleitung, die in Reaktion auf die vorherige Zeilenadresse aktiviert
wurde. Insbesondere steuert die Vorladesteuerschaltung 194 den
Vorladevorgang in Abhängigkeit
vom Seitenmodusflagsignal /PM_FLAG, das vom Zeilenadressenkomparator 200 ausgegeben
wird, und vom Vorladefreigabesignal PRECH_EN, das vom Vorladesteuersignalgenerator 154 ausgegeben
wird. In Reaktion auf das Seitenmodusflagsignal /PM_FLAG sperrt
die Vorladesteuerschaltung 194 ein Vorladesteuersignal
/PRECH-CS auch dann, wenn das Vorladefreigabesignal PRECH_EN freigegeben
ist, um einen Vorladevorgang zu verhindern.
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Deshalb wird der Vorladevorgang für eine aktivierte
Wortleitung des vorher aktivierten Spaltenblocks auf einen nächsten Vorladezeitpunkt
entsprechend der nächsten
Zeilenadresse verschoben, wenn die aktuelle Zeilenadresse, welche
die gleiche wie die vorherige Zeilenadresse ist, eingegeben wird, bevor
der aktivierte Spaltenblock vorgeladen wird, der als Reaktion auf
die vorherige Zeilenadresse aktiviert wurde. Es ist klar, dass die
gleiche Zeilenadresse dreimal oder häufiger nacheinander eingegeben werden
kann, so dass der Vorladevorgang so lange verschoben wird, bis eine
andere Zeilenadresse eingegeben wird.
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Unterscheidet sich die aktuelle Adresse
jedoch von der vorherigen Zeilenadresse, was basierend auf dem Vergleichsergebnis
des Zeilenadressenkomparators 200 festgestellt wird, dann
wird eine vorher aktivierte Wortleitung des vorherigen Spaltenblocks,
der durch die vorherige Zei- lenadresse
aktiviert wurde, automatisch nach einer vorbestimmten Zeitspanne
ab der Eingabe oder Ausgabe von Daten vorgeladen.
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Deshalb kann gemäß der Erfindung ein Seitenmodus
durch die Eingabe der gleichen Zeilenadresse vor dem Beginn eines
Vorladevorgangs als Reaktion auf den vorherigen Aktivbefehl ACT
realisiert werden. Es kann, in anderen Worten ausgedrückt, eine
effektive Seitenmodusfunktion zur Verfügung gestellt werden, bei der
Daten nacheinander in eine Mehrzahl von Spalten mit der gleichen
Zeilenadresse eingelesen oder aus einer Mehrzahl von Spalten mit
der gleichen Zeilenadresse ausgelesen werden können, da die Aktivierungsperiode
des ausgewählten
Spaltenblocks durch die Eingabe der gleichen Zeilenadresse verlängert wird.
Entsprechend ist ein Seitenmodusbetrieb für die Speicherzellen mit der
gleichen Zeilenadresse möglich.
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Es ist klar, dass der oben beschriebene
Vorgang des Blockierens des Vorladevorgangs entweder beim Schreiben
von Daten in den Speicher oder beim Lesen von Daten aus selbigem
während
eines Seitenmodusvorgangs ausgeführt
wird. Zusätzlich zum
Blockieren des Vorladevorgangs führt
der Steuerschaltungsaufbau aus 3 noch
zusätzliche Funktionen
aus, wenn Daten im Seitenmodusbetrieb in den Speicher geschrieben
werden. So verzögert beispielsweise
der Befehlsschieber 300 als Reaktion auf das Seitenmodusflagsignal
/PM_FLAG den Schreibbefehl /WR effektiv um die vorbestimmte Zeitspanne
TD1, um die Ausgabe des Steuersignals S_CMD zu verzögern und
so die Schreiblatenz und Verzögerungsaktivierung
einer oder mehrerer Wortleitungen mit der gleichen Zeilenadresse
zu berücksichtigen
und dadurch den Betrieb und die Vorladung für eine vorher aktivierte Wortleitung
mit einer unterschiedlichen Zeilenadresse sicherzustellen. Zusätzlich verursacht
die Ausgabe des verzögerten
Signals S_CMD die verzögerte
Ausgabe des Vorladefreigabesignals PRECH_EN. Zudem verzögert die
Vorladesteuerschaltung 194 die Ausgabe des Seitenmodusflagsignals PM_FLAG
um eine vorbestimmte Zeitspanne TD2, um die Verzögerungszeitspanne TD1 beim
Aktivieren der Wortleitungen zu berücksichtigen.
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Nachfolgend werden beispielhaft Speicherzugriffsvorgänge, wie
Schreibund Lesevorgänge,
im Seitenmodus detaillierter im Zusammenhang mit den Zeitablaufdiagrammen
aus 4 und 5 beschrieben.
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4 zeigt
ein beispielhaftes Zeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Speicherzugriffs
in einem Speicherbaustein mit einer partiellen Aktivierungsstruktur.
Insbesondere zeigt 4 einen
Seitenmodusvorgang des Halbleiterspeicherbausteins aus 3, bei dem Daten aus Speicherzellen
mit der gleichen Zeilenadresse in jedem Spaltenblock 101, 102, 103 und 104 des
Speichers 100 ausgelesen werden. Im Beispiel aus 4 ist vorausgesetzt, dass
die Burstlänge
vier ist und dass Zeilenadressen X1, X2, X3 und X4 gleich sind, die
mit vier Aktivbefehlen ACT eingegeben werden.
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Beim beispielhaften Seitenmodusvorgang aus 4 werden die Aktivbefehle
ACT und Schreibbefehle /RD nacheinander ohne Verzögerung im
Gegensatz zum Verfahren aus 2 eingegeben,
weil das Seitenmodusflagsignal /PM_FLAG freigeschaltet ist, d.h.
mit einem niedrigen Pegel aktiviert ist, um einen Zeilenvorladevorgang
zu verhindern, wenn die eingegebenen Zeilenadressen X1, X2, X3 und
X4 gleich sind. Insbesondere wird beim herkömmlichen Verfahren aus 2, wie oben beschrieben
ist, nach drei Taktsignalperioden ab Eingabe des Aktivierungsbefehls
ACT automatisch ein Zeilenvorladevorgang ausgeführt. Im in 4 dargestellten Ausführungsbeispiel werden jedoch
die normalerweise während der
Taktsignalperioden C4, C6 und C8 durchgeführten Zeilenvorladevorgänge, die
nach drei Taktsignalperioden ab den während der Taktsignalperioden
C1, C3 und C5 eingegebenen Aktivbefehlen ACT durchgeführt werden,
als Reaktion auf das Seitenmodusfreigabesignal /PM_FLAG ausgesetzt.
Deshalb bleiben die Wortleitungen mit der gleichen Zeilenadresse während eines
Seitenmodusvorgangs aktiv, bis das Seitenmodusflagsignal gesperrt
wird.
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Nachfolgend wird der Seitenmodusvorgang aus 4 unter Bezugnahme auf die 3 und 4 im Detail beschrieben. Wie aus 4 ersichtlich ist, werden
ein Aktivbefehl ACT, eine Zeilenadresse X1 und eine Spaltenblockauswahladresse
CB1 synchron mit der Taktsignalperiode C1 eingegeben. Der erste
Spaltenblock 101 von 3 wird
als Reaktion auf die Spaltenblockadresse CB1 ausgewählt und die
mit der eingegebenen Zeilenadresse X1 korrespondierende Unterwortleitung
WL1 der globalen Wortleitung wird als Reaktion auf die eingegebene Zeilenadresse
X1 aktiviert. Während
der Taktsignalperiode C2 wird ein Lesebefehl /RD und eine Spaltenadresse
Y1 eingegeben. Als Reaktion wird eine mit der Spaltenadresse Y1
korrespondierende Spalte ausgewählt
und dann werden nach drei Taktsignalperioden Daten ausgelesen, beginnend
mit der Speicherzelle, die an der Kreuzung der aktivierten Unterwortleitung
WL1 und der ausgewählten,
mit der Adresse Y1 korrespondierenden Spaltenleitung angeordnet
ist. Hierbei werden, weil die Burstlänge vier ist, vier Datenbits
DQ nacheinander vom Puffer 180 als Reaktion auf einen Lesebefehl
/RD ausgegeben, beginnend mit der Taktsignalperiode C5.
-
Während
der Taktsignalperiode C3 werden ein nachfolgender Aktivbefehl ACT,
eine nachfolgende Zeilenadresse X2 und eine nachfolgende Spaltenblockauswahladresse
CB2 eingegeben. Der zweite Spaltenblock 102 wird als Reaktion
auf die Adresse CB2 aktiviert. Zusätzlich wird die korrespondierende Unterwortleitung
WL2 des zweiten Spaltenblocks 102 basierend auf der eingegebenen
Zeilenadresse X2 aktiviert. Insbesondere wird, wie aus 3 ersichtlich ist, die aktuelle
Zeilenadresse X2 über
den Adressenpuffer 130 in den Zeilenadressenkomparator 200 eingegeben.
Der Zeilenadressenkomparator 200 vergleicht die aktuell eingegebene
Zeilenadresse X2 mit der vorher eingegebenen Zeilenadresse X1. Da
beide Adressen X1 und X2 gleich sind, erzeugt der Zeilenadressenkomparator 200 das
Seitenmodusflagsignal /PM_FLAG mit einem niedrigen logischen Pegel,
um den Vorladevorgang der vorher aktivierten Unterwortleitung WL1
zu blockieren. Wie aus 4 ersichtlich
ist, bewirkt das Seitenmodusflagsignal, dass der Zeilenvorladevorgang
ausgesetzt wird, der normalerweise während der Taktsignalperiode
C4 als Reaktion auf den während
der Taktsignalperiode C1 eingegebenen Aktivbefehl ACT durchgeführt werden
würde.
Entsprechend wird der -Vorladevorgang der Unterwortleitung WL1 und
als Konsequenz auch der Vorladevorgang der korrespondierenden globalen
Wortleitung verschoben und der Aktivierungszustand der Unterwortleitung
WL1 beibehalten, während
die zweite Unterwortleitung WL2 aktiviert wird.
-
Während
der Taktsignalperiode C4 werden dann ein nachfolgender Lesebefehl
/RD und eine nachfolgende Spaltenadresse Y2 eingegeben und als Reaktion
werden Daten ausgelesen, beginnend mit der Speicherzelle, die an
der Kreuzung der aktivierten Unterwortleitung WL2 und der ausgewählten, mit
der Adresse Y2 korrespondierenden Spaltenleitung angeordnet ist.
Hierbei werden, weil die Burstlänge
vier ist, vier Datenbits DQ nacheinander vom Puffer 180 als
Reaktion auf den Lesebefehl /RD ausgegeben, beginnend mit der Taktsignalperiode
C7.
-
Während
der Taktsignalperiode C5 werden ein dritter Aktivbefehl ACT, eine
aktuelle Zeilenadresse X3, welche die gleiche ist wie die vorherige
Zeilenadresse X2, und eine Spaltenblockauswahladresse CB3 eingegeben,
und es wird ein ähnlicher
Ablauf durchgeführt,
wie oben bereits ausgeführt.
Insbesondere stellt der Zeilenadressenkomparator 200 fest, dass
die aktuelle Adresse X3 und die vorherige Adresse X2 gleich sind,
und das Seitenmodusflagsignal /PM_FLAG bleibt konsequenter Weise
auf dem niedrigen logischen Pegel freigegeben. Deshalb wird der
Zeilenvorladevorgang ausgesetzt, der normalerweise während der
Taktsig nalperiode C6 als Reaktion auf den während der Taktsignalperiode
C3 eingegebenen zweiten Aktivbefehl ACT durchgeführt werden würde. Entsprechend
wird der Vorladevorgang der Unterwortleitungen WL1 und WL2 und als
Konsequenz auch der Vorladevorgang der korrespondierenden aktivierten
globalen Wortleitung verschoben und der Aktivierungszustand der
Unterwortleitungen WL1 und WL2 beibehalten, während die dritte Unterwortleitung
WL3 aktiviert wird.
-
Während
der Taktsignalperiode C6 werden dann ein nachfolgender Lesebefehl
/RD und eine nachfolgende Spaltenadresse Y3 eingegeben und als Reaktion
werden Daten ausgelesen, beginnend mit der Speicherzelle, die an
der Kreuzung der aktivierten Unterwortleitung WL3 und der ausgewählten, mit
der Adresse Y3 korrespondierenden Spaltenleitung angeordnet ist.
Hierbei werden, weil die Burstlänge
vier ist, vier Datenbits DQ nacheinander vom Puffer 180 als
Reaktion auf den Lesebefehl /RD ausgegeben, beginnend mit der Taktsignalperiode
C9.
-
Auf ähnliche Weise stellt der Zeilenadressenkomparator 200 fest,
dass eine aktuelle Adresse X4 und die vorherige Adresse X3 gleich
sind, und das Seitenmodusflagsignal /PM_FLAG bleibt konsequenter
Weise auf dem niedrigen logischen Pegel freigegeben, wenn während der
Taktsignalperiode C7 ein vierter Aktivbefehl ACT, die aktuelle Zeilenadresse X4,
welche die gleiche wie die vorherige Zeilenadresse X3 ist, und eine
Spaltenblockauswahladresse CB4 eingegeben werden. Entsprechend wird
der Vorladevorgang der Unterwortleitungen WL1, WL2 und WL3 und als
Konsequenz auch der Vorladevorgang der korrespondierenden aktivierten
globalen Wortleitung verschoben und der Aktivierungszustand der
Unterwortleitungen WL1, WL2 und WL3 beibehalten, während die
vierte Unterwortleitung WL4 aktiviert wird.
-
Während
der Taktsignalperiode C8 werden dann ein nachfolgender Lesebefehl
/RD und eine nachfolgende Spaltenadresse Y4 eingegeben und als Reaktion
werden Daten ausgelesen, beginnend mit der Speicherzelle, die an
der Kreuzung der aktivierten Unterwortleitung WL4 und der ausgewählten, mit
der Adresse Y4 korrespondierenden Spaltenleitung angeordnet ist.
Hierbei werden, weil die Burstlänge
vier ist, vier Datenbits DQ nacheinander vom Puffer 180 als
Reaktion auf den Lesebefehl /RD ausgegeben, beginnend mit der Taktsignalperiode
C11.
-
Wie aus 4 ersichtlich ist, wird mit der Taktsignalperiode
C9 kein Aktivbefehl eingegeben. Daher erkennt der Zeilenadressenkomparator 200, dass
die aktuelle Zeilenadresse sich von der vorherigen Zeilenadresse
X4 unterscheidet, wodurch das Seitenmodusflagsignal /PM_FLAG, beispielsweise durch
Ausgabe eines hohen logischen Pegels, gesperrt wird. Als Reaktion
auf das Sperren des Seitenmodusflagsignals wird beginnend mit der
Taktsignalperiode C10 als Reaktion auf das vierte, in der Taktsignalperiode
C7 zugeführte
Aktivbefehlssignal ACT automatisch ein Vorladevorgang durchgeführt. In
diesem Fall lädt
die Vorladesteuerschaltung 194 von 3 alle aktivierten Wortleitungen WL1,
WL2, WL3 und WL4 vor.
-
Entsprechend wird bei einem erfindungsgemäßen Seitenmodusbetrieb,
bei dem Daten aus einem Speicher ausgelesen werden, das Seitenmodusflagsignal
/PM FLAG freigegeben, um einen Vorladevorgang zu verhindern, wodurch
eine vorher aktivierte Wortleitung, die als Reaktion auf eine vorher eingegebene
Zeilenadresse aktiviert wurde, in ihrem aktivierten Zustand verbleibt,
wenn festgestellt wird, dass die aktuelle Zeilenadresse gleich wie
die vorherige Zeilenadresse ist. Dadurch können Daten aus Speicherzellen
mit der gleichen Zeilenadresse kontinuierlich aus dem gleichen oder
aus unterschiedlichen Spaltenblöcken
ausgelesen werden, wodurch die Speicherzugriffsgeschwindigkeit im
Betrieb mit partiellem Aktivierungsmodus erhöht wird. Wie aus 4 ersichtlich ist, können Datenbits
kontinuierlich während
aufeinander folgender Taktsignalperioden C5 bis C12 ausgegeben werden.
-
Dies steht im Gegensatz zu einem
Lesevorgang des herkömmlichen
Halbleiterspeicherbausteins, wie er oben unter Bezugnahme auf 2 beschrieben wurde. Bei
dem herkömmlichen
Vorgang muss die aktuelle Zeilenadresse nach einer vorgegebenen
Zeitspanne tRC eingegeben werden, wodurch die Eingabe- und Ausgabegeschwindigkeit
beim Lesen von Speicherzellen mit der gleichen Zeilenadresse im
Betrieb mit partiellem Aktivierungsmodus auch dann reduziert wird,
wenn die aktuelle Zeilenadresse gleich der vorherigen Zeilenadresse
ist. Wie aus 2 ersichtlich
ist, ist die Datenausgabe nicht kontinuierlich wie in 4, obwohl die nacheinander
eingegebenen Zeilenadressen X gleich sind.
-
5 zeigt
ein Zeitablaufdiagramm zur Darstellung eines weiteren erfindungsgemäßen Speicherzugriffs
in einem Speicherbaustein mit einer partiellen Aktivierungsstruktur.
Insbesondere zeigt 5 einen
Seitenmodusbetrieb, bei dem Daten in Speicherzellen mit der gleichen
Zeilenadresse geschrieben werden. Grundsätzlich werden während eines Seitenmodusbetriebs,
bei dem Daten in Speicherzellen mit der gleichen Zeilenadresse entweder
im gleichen oder in verschiedenen Spaltenblöcken geschrieben werden, zusätzlich zum
oben beschriebenen Aussetzen des Zeilenvorladevorgangs die Aktivierung
der Wortleitungen und die Ausgabe des Seitenmodusflagsignals um
eine vorbestimmte Zeitspanne verzögert, um eine Schreiblatenz
im Zusammenhang mit einem Speicherzugriffsvorgang zu berücksichtigen.
Insbesondere werden, wenn ein Schreibbefehl empfangen wird, eine
Adresse und Daten, die mit dem Schreibbefehl korrespondieren, zuerst
in einem Schreibpuffer gespeichert. Danach werden, wenn ein nachfolgender
Schreibbefehl für die
gleiche Bank empfangen wird, die Daten aus dem Schreibpuffer in
eine Speicherzelle geschrieben, die mit der im Schreibpuffer gespeicherten
Adresse korrespondiert. Deshalb wird eine Wortleitung, die mit der
mit dem Schreibbefehl eingegebenen Zeilenadresse korrespondiert, nicht
sofort aktiviert, sondern erst mit der Eingabe eines nachfolgenden
Schreibbefehls.
-
Nachfolgend wird der Seitenmodusbetrieb aus 5 unter Bezugnahme auf die 3 und 5 im Detail beschrieben. In 5 ist vorausgesetzt, dass die
Zeilenadressen X2, X3 und X4 gleich sind, sich aber von den Zeilenadressen
X1 und X5 unterscheiden, und dass ein Burstschreibvorgang mit einer Burstlänge von
vier durchgeführt
wird. Wie im unter Bezugnahme auf 4 beschriebenen
Seitenmodusbetrieb zum Auslesen von Daten aus dem Speicher sind
die Zeitabstände
zwischen dem Anlegen von Aktivbefehlen ACT verkürzt, wenn ein Seitenmodusvorgang
zum Schreiben von Daten in den Speicher durchgeführt wird, verglichen mit den
Zeitabständen,
in denen Aktivbefehle ACT in einem normalen Modus, d. h. keinem
Seitenmodus, eingegeben werden.
-
Wie aus 5 ersichtlich ist, werden ein Aktivbefehl
ACT, eine Zeilenadresse X1 und eine Spaltenblockauswahladresse CB1
synchron mit der Taktsignalperiode C1 eingegeben. Während der
nachfolgenden Taktsignalperiode C2 wird ein Schreibbefehl NVR und
eine Spaltenadresse Y1 eingegeben und drei Taktsignalperioden nach
der Eingabe der Spaltenadresse Y1 werden innerhalb von zwei Taktperioden
vier Datenbits D1 nacheinander in einen nicht dargestellten Schreibpuffer
innerhalb des DQ-Puffers 180 geschrieben und gespeichert.
-
Während
der Taktsignalperiode C6 werden ein weiterer Aktivbefehl ACT empfangen
und eine Zeilenadresse X2 und eine Spaltenblockauswahladresse CB2
eingegeben. Die Zeilenadresse X2 wird über den Adressenpuffer 130 in
den Zeilenadressenkomparator 200 eingegeben und der Zeilenadressenkomparator 200 vergleicht
die aktuell eingegebene Zeilenadresse X2 mit der vorher eingegebenen Zeilenadresse
X1. Da die beiden Adressen X1 und X2 verschieden sind, hält der Zeilenadressenkomparator 200 das
Seitenmodusflagsignal /PM_FLAG auf einem hohen logischen Pegel.
Entsprechend bleibt das Seitenmodusflagsignal gesperrt und es wird
kein Seitenmodusvorgang getriggert.
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Während
der nachfolgenden Taktsignalperiode C7 werden dann ein Schreibbefehl
/WR und eine Spaltenadresse Y2 eingegeben. Entsprechend wird als
Reaktion auf den zweiten Schreibbefehl /WR und basierend auf der
Zeilenadresse X1 und der Spaltenblockauswahladresse CB1, die im
Schreibpuffer gespeichert sind, eine korrespondierende Unterwortleitung
WL1 des ersten Spaltenblocks 101 aktiviert. Eine mit der
Spaltenadresse Y1 korrespondierende Spalte wird ausgewählt, so
dass die im Schreibpuffer gespeicherten Daten D1 eingegeben werden,
beginnend mit der Speicherzelle, die an der Kreuzung der aktivierten
Unterwortleitung WL1 und der ausgewählten, mit der Spaltenadresse
Y1 korrespondierenden Spaltenleitung angeordnet ist. Zudem wird,
da der Seitenmodusbetrieb nicht aktiviert worden ist, die vorher
aktivierte Unterwortleitung WL1 vorgeladen.
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Während
der Taktsignalperiode C8 werden dann ein weiterer Aktivbefehl ACT,
eine Zeilenadresse X3 und eine Spaltenblockauswahladresse CB3 eingegeben.
Der Zeilenadressenkomparator 200 vergleicht die aktuelle
Zeilenadresse X3 mit der vorherigen Zeilenadresse X2. Da die aktuelle
Adresse X3 und die vorherige Adresse X2 gleich sind, erzeugt der Zeilenadressenkomparator 200 das
Seitenmodusflagsignal /PM-FLAG mit einem niedrigen logischen Pegel,
d.h. das Seitenmodusflagsignal ist freigegeben, wodurch der Seitenmodusbetrieb
aktiviert wird. Das Seitenmodusflagsignal /PM_FLAG wird jedoch als
verzögertes
Seitenmodusflagsignal /D_PM mit einer Verzögerung von TD2 ausgegeben.
Die Gründe hierfür werden
nachfolgend erläutert.
-
Während
der nachfolgenden Taktsignalperiode C9 werden der Schreibbefehl
/WR und eine Spaltenadresse Y3 eingegeben. Als Reaktion auf den
Schreibbefehl /WR und basierend auf der Zeilenadresse X2 und der Spaltenblockauswahladresse CB2,
die im Schreibpuffer stehen, sollte eine korrespondierende Unterwortleitung
WL2 des zweiten Spaltenblocks 102 aktiviert werden. Um
jedoch den Vorgang mit der vorher aktivierten Unterwortleitung WL1
ausreichend sicher auszuführen,
wird die Aktivierung der Unterwortleitung WL2 um eine vorbestimmte
erste Verzögerungszeitspanne
TD1 verzögert,
wie in 5 dargestellt
ist. Da die Zeitabstände im
Seitenmodusbetrieb zwischen den Eingaben der Aktivbefehle ACT verglichen
mit der Betriebsart ohne Seitenmodus reduziert sind, wird die Aktivierung
der nachfolgenden Unterwortleitung WL2 verzögert, um den Betrieb und das
Vorladen der vorher aktivierten Unterwortleitung WL1 sicherzustellen.
-
Im Prinzip sollte die Unterwortleitung
WL2 während
der Taktsignalperiode C9 nach Eingabe des Schreibbefehls /WR und
der Spaltenadresse Y3 aktiviert werden, so wie die Unterwortleitung
WL1 nach Eingabe der Spaltenadresse Y2 während der Taktperiode C7 aktiviert
wurde. Da jedoch die Aktivbefehle ACT im Seitenmodusbetrieb in einem
kürzeren
Zeitabstand empfangen werden, könnte
die Betriebszeit für
die Unterwortleitung WL1 nicht ausreichend sein, wenn die Unterwortleitung
WL2 ohne Verzögerung zu
diesem Zeitpunkt aktiviert würde.
Deshalb ist im dargestellten Ausführungsbeispiel von 5 die Aktivierung der Unterwortleitung
WL2 vorzugsweise um ungefähr
drei Taktsignalperioden nach Eingabe des Schreibbefehls /WR und
der Spaltenadresse Y3 verzögert.
Nach der Aktivierung der Unterwortleitung WL2 werden die gepufferten
Daten D2 in den Speicher geschrieben, beginnend mit dem Speicherplatz, der
mit der Kreuzung der Unterwortleitung WL2 und der ausgewählten, mit
der Spaltenadresse Y2 korrespondierenden Spaltenleitung korrespondiert.
-
Da die Aktivierung der Unterwortleitung
WL2 verzögert
ist, wird außerdem
die Ausgabe des freigegebenen Seitenmodusflagsignals /PM_FLAG um eine
vorgegebene Zeitspanne TD2 verzögert,
was den Zeilenvorladevorgang für
die aktivierte Unterwortleitung WL2 und für nachfolgend aktivierte Unterwortleitungen,
welche die gleiche Zeilenadresse haben, im Seitenmodusbetrieb verschiebt.
Insbesondere steuert bei einem Seitenmodusvorgang, bei dem Daten
in den Speicher geschrieben werden, die Vorladesteuerschaltung 194 den
Vorladevorgang einer Wortleitung in Reaktion auf das verzögerte Seitenmodusflagsignal
/D PM, das durch Verzögern
des Seitenmodusflagsignals /PM_FLAG um eine vorbestimmte Anzahl
von Taktsignalperioden, d.h. um die zweite Verzögerungszeit TD2 aus 5, erzeugt wird. Dadurch
wird der Vorladevorgang für
die Wortleitung WL2 verschoben und die Unterwortleitung WL2 bleibt
aktiv.
-
Während
der Taktsignalperiode C10 werden dann ein Aktivbefehl ACT, eine
Zeilenadresse X4 und eine Spaltenblockauswahladresse CB4 eingegeben, und
ein ähnlicher
Vorgang, wie oben beschrieben, wird ausgeführt, weil die Zeilenadresse
X4 gleich der vorherigen Zeilenadresse X3 ist.
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Während
der Taktsignalperiode C12 wird kein Aktivbefehl ACT eingegeben.
Deshalb stellt der Zeilenadressenkomparator 200 fest, dass
die aktuelle Zeilenadresse sich von der vorherigen Zeilenadresse
X4 unterscheidet, und sperrt als Reaktion das Seitenmodusflagsignal
/PM_FLAG, indem er beispielsweise ein Seitenmodusflagsignal mit
einem hohen logischen Pegel erzeugt. Entsprechend initiiert die
Vorladesteuerschaltung 194 einen Vorladevorgang während der
Taktsignalperiode C18 als Reaktion auf das verzögerte Seitenmodusflagsignal
/D_PM mit einem hohen logischen Pegel, um die aktivierten Unterwortleitungen
WL2, WL3 und WL4 gleichzeitig vorzuladen.
-
Das in 5 dargestellte
Verfahren ermöglicht,
dass Daten in einem Seitenmodusbetrieb in einen Speicher geschrieben
werden können.
Da ein Schreibvorgang, wie oben ausgeführt wurde, nach der Eingabe
ei nes nachfolgenden Schreibbefehls ausgeführt wird, bewirkt ein Seitenmodusvorgang, dass
eine nachfolgende Unterwortleitung um eine erste Verzögerungszeitspanne
TD1 verzögert
wird, um die Betriebszeit für
eine vorher aktivierte Unterwortleitung sicherzustellen. Da die
Aktivierung der Unterwortleitung verzögert ist, wird im Seitenmodus auch
das Seitenmodusflagsignal verzögert,
welches den Vorladevorgang für
die aktivierte Wortleitung blockiert. Es ist klar, dass in einem
Seitenmodusvorgang Daten durch Beibehalten des Zustandes der vorher aktivierten,
mit der gleichen Zeilenadresse korrespondieren Wortleitung kontinuierlich
in Speicherzellen mit der gleichen Zeilenadresse im gleichen oder in
unterschiedlichen Spaltenblöcken
geschrieben werden können,
wenn die vorherige und die aktuelle Zeilenadresse gleich sind.
-
6 zeigt
ein Schaltbild eines erfindungsgemäßen Befehlsschiebers 300,
der vorzugsweise im Baustein aus 3 implementiert
ist. Generell verzögert
in einem Seitenmodusvorgang, bei dem Daten in den Speicher geschrieben
werden, der Befehlsschieber 300 den Schreibbefehl /WR um
eine vorbestimmte Zeitspanne TD1, so dass die korrespondierende
Wortleitung, wie in 5 dargestellt
ist, um eine Zeitspanne TD1 verzögert
wird. Im dargestellten Ausführungsbeispiel
wird der Schreibbefehl /WR nur verzögert, wenn das Seitenmodusflagsignal /PM_FLAG
freigegeben ist, z. B. auf einem niedrigen logischen Pegel.
-
Wie aus 6 ersichtlich ist, umfasst der Befehlsschieber 300 einen
Taktschieber 310, NOR-Gatter 321, 322, 323 und
Inverter 331, 332, 333. Es wird vorausgesetzt,
dass das Seitenmodusflagsignal /PM_FLAG, der Schreibbefehl /WR und
der Lesebefehl /RD Signale sind, die durch niedrige logische Pegel
aktiviert sind.
-
Das NOR-Gatter 321 empfängt als
Eingangssignale den Schreibbefehl /WR und das Seitenmodusflagsignal
/PM_FLAG und führt
eine logische NOR-Verknüpfung
mit den Eingangssignalen durch. Das NOR-Gatter
322 empfängt als
Eingangssignale den Schreibbefehl /WR und das vom Inverter 331 invertierte
Seitenmodusflagsignal /PM_FLAG und führt eine logische NOR-Verknüpfung mit
den Eingangssignalen durch. Der Taktschieber 310 verzögert das
Ausgangssignal des NOR-Gatters 321 um die erste Verzögerungszeitspanne
TD1 aus 5. Die Kombination
des NOR-Gatters 323 und des Inverters 333 führt effektiv
eine logische ODER-Verknüpfung
mit den Signalen aus, die vom Taktschieber 310, dem NOR-Gatter 322 und
dem Inverter 323 ausgegeben werden, und das Ergebnis der
ODER-Verknüpfung
wird als Befehlssignal S_CMD ausgegeben.
-
Bei dem Befehlsschieber 300 aus 6 sind die Ausgabesignale
des NOR-Gatters 322 und des Inverters 332 auf
einem niedrigen logischen Pegel und das Ausgabesignal des NOR-Gatters 321 ist
auf einem hohen logischen Pegel, wenn das Seitenmodusflagsignal
/PM_FLAG und der Schreibbefehl /WR freigegeben sind, d.h. auf einem
niedrigen logischen Pegel sind, und der Lesebefehl /RD auf einem
hohen logischen Pegel gesperrt ist. Das Ausgabesignal des NOR-Gatters 321 wird
jedoch um die vorbestimmte Zeitspanne TD1 verzögert, wodurch die Erzeugung des
Signals S_CMD mit einem hohen logischen Pegel um die vorbestimmte
Zeitspanne TD1 verzögert wird.
Dadurch wird der Schreibbefehl /WR durch den Taktschieber 310 um
die erste Verzögerungszeitspanne
TD1 verzögert.
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Sind das Seitenmodusflagsignal /PM_FLAG und
der Lesebefehl /RD beide auf einem hohen logischen Pegel gesperrt
und der Schreibbefehl /WR auf einem niedrigen logischen Pegel freigegeben,
dann sind das Ausgabesignal des NOR-Gatters 321 und dasjenige
des Inverters 332 auf einem niedrigen logischen Pegel,
während
das Ausgabesignal des NOR-Gatters 322 auf einem hohen logischen
Pegel ist und ein nicht verzögertes
Signal S_CMD mit einem logischen hohen Pegel erzeugt wird. Dadurch wird
der Schreibbefehl /WR in einer Betriebsart ohne Seitenmodus nicht
verzögert.
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Bei einem Lesevorgang, bei dem der
Lesebefehl /RD auf einem niedrigen logischen Pegel freigegeben ist,
wird andererseits ein nicht verzögertes S_CMD-Signal
mit einem hohen logischen Pegel unabhängig vom logischen Pegel des
Seitenmodusflagsignals /PM_FLAG ausgegeben, d.h. unabhängig davon,
ob der Speicher im Seitenmodus oder nicht im Seitenmodus betrieben
wird.
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Es versteht sich, dass der Taktschieber
irgendeine Schaltung umfassen kann, die in der Lage ist, ein Signal
zu verzögern.
So kann der Taktschieber beispielsweise eine Mehrzahl von in Reihe
geschalteten Invertern umfassen. Alternativ kann der Taktschieber
eine Mehrzahl von in Reihe geschalteten Flip-Flops umfassen. Der
Fachmann kennt aus dem Stand der Technik weitere Möglichkeiten
zur Realisierung der Taktschieberschaltung.
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7 zeigt
ein Schaltbild eines erfindungsgemäßen Zeilenadressenkomparators 200,
der vorzugsweise im Baustein aus 3 implementiert
ist. Der Zeilenadressenkomparator 200 umfasst drei Schalter 211, 212, 213,
zwei Zwischenspeicher 221 und 222 und eine Komparatoreinheit 230.
Der erste, zweite und dritte Schalter 211, 212, 213 umfassen
jeweils ein Übertragungsgatter
und Inverter und werden als Reaktion auf ein Takt-/Aktivsignal CLK+ACT CMD
an- oder abgeschaltet. Das Takt-/Aktivsignal CLK+ACT CMD ist ein
Signal, das als Reaktion auf das Taktsignal CLK und das Aktivsignal
ACT erzeugt wird. Insbesondere erkennt der Fachmann, dass der erste
und der dritte Schalter 211 und 213 als Reaktion
auf das Takt-/Aktivsignal CLK+ACT CMD mit einem hohen logischen
Pegel angeschaltet werden, während
der zweite Schalter 212 als Reaktion auf das Takt-/Aktivsignal
CLK+ACT CMD mit einem niedri gen logischen Pegel angeschaltet wird.
Der erste und der zweite Zwischenspeicher 221 und 222 umfassen
jeweils ein Inverterpaar.
-
Eine Zeilenadresse XADDR wird über den Adressenpuffer 130 an
einen Eingang der Komparatoreinheit 230 als Zeilenadresse
XADDR1 eingegeben. Gleichzeitig wird die Zeilenadresse XADDR in den
ersten Zwischenspeicher 221 eingegeben, da der erste Schalter 211 entsprechend
dem Takt-/Aktivsignal CLK+ACT CMD mit einem logischen hohen Pegel
leitend geschaltet ist. Die in den ersten Zwischenspeicher 221 eingegebene
Zeilenadresse wird in den zweiten Zwischenspeicher 222 als
Reaktion auf das Takt-/Aktivsignal CLK+ACT CMD mit einem niedrigen
logischen Pegel eingegeben. Die in den zweiten Zwischenspeicher 222 eingegebene
Zeilenadresse wird dann als Reaktion auf das Takt-/Aktivsignal CLK+ACT
CMD mit einem hohen logischen Pegel in einen weiteren Eingang der
Komparatoreinheit 230 eingegeben. Hierbei ist die direkt
in einen Eingang der Komparatoreinheit 230 eingegebene
Zeilenadresse eine aktuelle Zeilenadresse XADDR1 und die Zeilenadresse,
die in den anderen Eingang der Komparatoreinheit 230 über die
Zwischenspeicher 221 und 222 eingegeben wird,
ist eine vorherige Zeilenadresse XADDR2. Wie oben bereits ausgeführt wurde,
ist die aktuell eingegebene Zeilenadresse XADDR1 eine augenblicklich
eingegebene Zeilenadresse und die vorherige Zeilenadresse XADDR2 ist
eine zuvor eingegebene Zeilenadresse.
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Die Komparatoreinheit 230 vergleicht
die aktuelle Zeilenadresse XADDR1 mit der vorherigen Zeilenadresse
XADDR2 und gibt das Seitenmodusflagsignal /PM_FLAG mit einem niedrigen
logischen Pegel frei, wenn die Zeilenadressen XADDR1 und XADDR2
gleich sind, und sperrt das Seitenmodusflagsignal /PM_FLAG mit einem
hohen logischen Pegel, wenn die Zeilenadressen XADDR1 und XADDR2 verschieden
sind.
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8 zeigt
ein Schaltbild einer erfindungsgemäßen Vorladesteuerschaltung 194,
die vorzugsweise im Baustein aus 3 implementiert
ist. Generell empfängt
die Vorladesteuerschaltung 194 als Eingangssignale das
Vorladefreigabesignal PRECH_EN vom Vorladesteuersignalgenerator 154, das
Seitenmodusflagsignal /PM_FLAG vom Zeilenadressenkomparator 200,
den Lesebefehl /RD und den Schreibbefehl /WR. Während eines Seitenmodusbetriebs,
bei dem Daten in den Speicher geschrieben werden, verzögert die
Vorladesteuerschaltung 194 das Seitenmodusflagsignal /PM_FLAG
um eine vorbestimmte Zeitspanne TD2, d.h. sie erzeugt das verzögerte Signal
/D_PM, um die in 5 gezeigte
Verzögerungszeitspanne
TD1 beim Aktivieren der Wortleitungen zu berücksichtigen. Im dargestellten
Ausführungsbeispiel
wird das Seitenmodusflagsignal /PM FLAG in einem Seitenmodusvorgang,
bei dem Daten aus einem Speicher ausgelesen werden, nicht verzögert.
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Wie aus 8 ersichtlich ist, umfasst die Vorladesteuerschaltung 194 NOR-Gatter 411 und 412,
Inverter 421 und 422, ein NAND-Gatter 431,
einen Taktschieber 310 entsprechend 6 und eine Vorladesteuereinheit 440.
Das NOR-Gatter 411 und der Inverter 421 führen effektiv
eine ODER-Verknüpfung
des Seitenmodusflagsignals /PM_FLAG und des Schreibbefehls /WR durch.
Der Taktschieber 310 verschiebt das Ausgabesignal des Inverters 421 um die
zweite Verzögerungszeit
TD2 aus 5. Zusätzlich führen das
NOR-Gatter 412 und der Inverter 422 effektiv eine
ODER-Verknüpfung
des Seitenmodusflagsignals /PM_FLAG und des Lesebefehls /RD durch.
Das Ausgabesignal des Inverters 422 wird ohne Verzögerung in
das NAND-Gatter 431 eingegeben.
-
In einem Seitenmodusvorgang, bei
dem Daten in den Speicher geschrieben werden, sind das Seitenmodusflagsignal
/PM_FLAG und der Schreibbefehl /WR beide auf einem niedrigen logischen
Pegel freigegeben und der Lesebefehl /RD ist auf einem hohen logischen
Pegel. Daher ist das Ausgabesignal des Inverters 422 auf
einem hohen logischen Pe gel und das Ausgabesignal des Inverters 421 ist
auf einem niedrigen logischen Pegel. Das Ausgabesignal des Inverters 421 wird
durch den Taktschieber 310 um die zweite Verzögerungszeit
TD2 verzögert.
Daher wird das auf einem niedrigen logischen Pegel freigegebene
Seitenmodusflagsignal /PM_FLAG um die Zeitspanne TD2 verzögert und
als verzögertes Seitenmodussignal
/D_PM vom Taktschieber 310 ausgegeben.
-
In einem Seitenmodusvorgang, bei
dem Daten aus dem Speicher ausgelesen werden, sind das Seitenmodusflagsignal
/PM_FLAG und der Lesebefehl /RD beide auf einem niedrigen logischen
Pegel freigegeben und der Schreibbefehl /WR ist auf einem hohen
logischen Pegel gesperrt. Entsprechend ist das Ausgabesignal des
Inverters 421 auf einem hohen logischen Pegel und das Ausgabesignal
des Inverters 422 ist auf einem niedrigen logischen Pegel. Daher
wird das Seitenmodusflagsignal /PM_FLAG in Seitenmodusvorgängen nicht
verzögert,
bei denen Daten aus einem Speicher ausgelesen werden.
-
Das NAND-Gatter 431 führte eine
logische NAND-Verknüpfung
des Vorladefreigabesignals PRECH_EN, des Ausgabesignals des Taktschiebers 310 und
des Ausgabesignals des Inverters 422 durch und gibt ein
Vorladesteuersignal /PRECH_CS aus. Das Vorladefreigabesignal PRECH_EN
ist ein Signal, das automatisch mit einem hohen logischen Pegel
vom Vorladesteuersignalgenerator 154 nach Ablauf einer
vorbestimmten Zeitspanne ab Eingabe eines Aktivbefehls ACT freigegeben
wird. Bei dem herkömmlichen
Verfahren, das unter Bezugnahme auf 2 oben
beschrieben wurde, wird ein Zeilenvorladevorgang z. B. automatisch
nach ungefähr
drei Taktsignalperioden ab dem Taktzyklus ausgeführt, zu dem ein Aktivbefehl
angelegt wird. In einem erfindungsgemäßen Seitenmodusvorgang zum
Schreiben von Daten in den Speicher wird das Vorladefreigabesignal
PRECH_EN hingegen nach einer Verzögerung um die erste Verzögerungszeitspanne
TD1 entsprechend der Verzögerung
des Verzögerungsbefehls
S_CMD aus 6 ausgege ben,
wenn das Seitenmodusflagsignal /PM_FLAG mit einem niedrigen logischen
Pegel freigeschaltet wird. Bei dem herkömmlichen Halbleiterspeicherbaustein
erfolgt die Vorladung automatisch, wenn das Vorladefreigabesignal
PRECH_EN freigegeben wird.
-
Das vom NAND-Gatter 431 ausgegebene Vorladesteuersignal
/PRECH_CS wird in die Vorladesteuereinheit 440 eingegeben.
Die Vorladesteuereinheit 440 führt einen Vorladevorgang nur
dann durch, wenn das Vorladesteuersignal /PRECH_CS mit einem niedrigen
logischen Pegel freigegeben ist. Deshalb wird das Vorladesteuersignal
/PRECH_CS mit einem hohen logischen Pegel gesperrt, wenn entweder
das Ausgabesignal des Taktschiebers 310 oder dasjenige
des Inverters 422 einen niedrigen Pegel hat.
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9 zeigt
ein Zeitablaufdiagramm zur Darstellung der Betriebsweise des Zeilenadressenkomparators 200 und
der Vorladesteuerschaltung 194 aus 7 bzw. 8 während eines
erfindungsgemäßen Seitenmodusvorgangs.
Im Beispiel aus 9 ist
vorausgesetzt, dass Aktivbefehle ACT während jeder ungeraden Taktsignalperiode
C1, C3, C5, C7 und C9 aktiviert werden. Zusätzlich wird vorausgesetzt,
dass Zeilenadressen XADDR mit dem Wert ,0000' mit den ersten drei Aktivbefehlen ACT
und Zeilenadressen XADDR mit dem Wert ,FFFF' mit den letzten beiden Aktivbefehlen
eingegeben werden.
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Als Reaktion auf das Taktsignal CLK
und den Aktivbefehl ACT wird, wie aus 9 ersichtlich
ist, das Takt-/Aktivsignal CLK+ACT CMD mit einem hohen logischen
Pegel für
eine vorbestimmte Zeitspanne freigegeben. Entsprechend ist in dem
beispielhaft dargestellten Zeitablaufdiagramm das Takt-/Aktivsignal
CLK+ACT CMD alle zwei Taktsignalperioden mit einem hohen logischen
Pegel freigegeben. Wird der Aktivbefehl ACT mit einem hohen logischen
Pegel aktiviert, dann werden die Zeilenadressensignale XADDR eingegeben.
Die ersten Adressen XADDR1, die di rekt in einen Anschluss der Komparatoreinheit 230 eingegeben
werden, sind die gleichen wie die von extern, beispielsweise von
einer Speichersteuerschaltung, eingegebenen Zeilenadressen. In der
Praxis kann zwischen dem Zeitpunkt, an dem die Zeilenadresse XADDR
empfangen wird, und dem Zeitpunkt, an dem die aktuelle Adresse XADDR1
in den Anschluss des Komparators eingegeben wird, eine kleine Verzögerung auftreten.
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Während
der Taktsignalperiode C1 wird die erste Zeilenadresse XADDR1 mit
dem Wert ,0000' zeitgleich
mit dem ersten Aktivbefehl ACT in einen Anschluss der Komparatoreinheit 230 eingegeben. Ist
das Takt-/Aktivsignal CLK+ACT CMD für eine mit H1 bezeichnete Zeitspanne
als Reaktion auf das erste Aktivsignal ACT auf einem hohen logischen
Pegel freigegeben, dann sind der erste und der dritte Schalter 211 und 213 leitend
geschaltet. Entsprechend wird eine im zweiten Zwischenspeicher 222 gespeicherte
Adresse XXXX an den anderen Anschluss der Komparatoreinheit 230 als
vorherige Adresse XADDR2 eingegeben. Hierbei ist die im zweiten
Zwischenspeicher 222 gespeicherte Adresse eine vorgegebene
Initialisierungsadresse XXXX. Gleichzeitig wird die aktuelle Zeilenadresse
XADDR1 mit dem Wert ,0000' in
den ersten Zwischenspeicher 221 eingegeben.
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Ist das Takt-/Aktivsignal CKK+ACT
CMD für eine
mit L1 bezeichnete Zeitspanne mit einem niedrigen logischen Pegel
gesperrt, dann sind der erste und der dritte Schalter 211 und 213 ausgeschaltet und
der zweite Schalter 212 ist leitend geschaltet. Entsprechend
wird die erste eingegebene, im ersten Zwischenspeicher 221 gespeicherte
Zeilenadresse mit dem Wert ,0000' in
den zweiten Zwischenspeicher 222 eingegeben.
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Dann werden ein zweiter Aktivbefehl
ACT und eine zweite Zeilenadresse XADDR mit dem Wert ,0000' während der
Taktsignalperiode C3 eingegeben. Ist das Takt-/Aktivsignal CLK+ACT
CMD als Reaktion auf das zweite Aktivierungssignal ACT auf einem
hohen logischen Pegel freigegeben, dann sind der erste und der dritte
Schalter 211 und 213 leitend geschaltet. Entsprechend
wird die erste eingegebene, im zweiten Zwischenspeicher 222 gespeicherte Zeilenadresse
mit dem Wert ,0000' in
die Komparatoreinheit 230 als vorherige Adresse XADDR2
eingegeben.
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Da hierbei die aktuelle Adresse XADDR1,
die mit dem zweiten Aktivbefehl ACT eingegeben wurde, und die vorherige
Adresse XADDR2, die mit dem ersten Aktivbefehl eingegeben wurde,
den gleichen Wert ,0000' haben,
gibt die Komparatoreinheit 230 das Seitenmodusflagsignal
/PM_FLAG mit einem niedrigen Pegel aus.
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Ist das Takt-/Aktivsignal CLK+ACT
GMD mit einem niedrigen logischen Pegel für eine mit L2 bezeichnete Zeitspanne
gesperrt, dann ist der zweite Schalter 212 leitend geschaltet,
so dass die zweite eingegebene Zeilenadresse mit dem Wert ,0000', die im ersten Zwischenspeicher 221 gespeichert
ist, in den zweiten Zwischenspeicher 222 eingegeben wird. Daraus
resultiert, dass der erste und der zweite Zwischenspeicher 221 und 222 die
zuvor mit dem zweiten Aktivbefehl eingegebene Zeilenadresse speichern
und die vorher eingegebene Adresse XADDR2 der Komparatoreinheit 230 zuführen, wenn
der dritte Aktivbefehl ACT eingegeben wird.
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Dann vergleicht die Komparatoreinheit 230 die
vorherige Adresse XADDR2, die mit dem zweiten Aktivbefehl ACT eingegeben
wurde, mit der aktuellen Adresse XADDR1, die mit dem dritten Aktivbefehl ACT
eingegeben wurde. Da die vorher eingegebene Zeilenadresse den gleichen
Wert ,0000' wie
die eingegebene aktuelle dritte Zeilenadresse hat, bleibt das Seitenmodusflagsignal
/PM_FLAG auf einem niedrigen Pegel freigeschaltet.
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Da jedoch die vierte eingegebene
Zeilenadresse, die mit einem Aktivbefehl ACT während der Taktperiode C7 eingegeben
wird, den Wert ,FFFF' hat,
der sich vom Wert ,0000' der
dritten eingegebenen Zeilenadresse unterscheidet, die mit dem Aktivbefehl
ACT während
der Taktsignalperiode C5 eingegeben wurde, wird das Seitenmodusflagsignal /PM_FLAG
dann mit einem hohen Pegel gesperrt. Da die fünfte eingegebenen Zeilenadresse
mit dem Wert ,FFFF',
die mit dem Aktivbefehl während
der Taktsignalperiode C9 eingegeben wurde, den gleichen Wert ,FFFF' wie die vorherige
Zeilenadresse hat, die mit dem Aktivbefehl während der Taktsignalperiode
C7 eingegeben wurde, wird das Seitenmodusflagsignal /PM_FLAG daraufhin
wieder mit einem niedrigen logischen Pegel aktiviert.
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Wie aus 9 weiter ersichtlich ist, wird das Vorladefreigabesignal
PRECH_EN für
eine vorbestimmte Zeitspanne nach ungefähr drei Taktsignalperioden
seit Eingabe von jedem Aktivbefehl mit einem hohen logischen Pegel
freigegeben. Deshalb wird im Beispiel von 9 das Vorladefreigabesignal PRECH_EN
drei Mal als Reaktion auf den ersten bis dritten Aktivbefehl ACT
freigegeben. Wenn jedoch das erste und zweite Vorladefreigabesignal PRECH_EN
mit einem hohen logischen Pegel freigegeben sind, ist das Seitenmodusflagsignal /PM_FLAG
mit einem niedrigen logischen Pegel ebenfalls freigegeben und dementsprechend
wird das Vorladesteuersignal /PRECH_CS mit einem hohen logischen
Pegel gesperrt. Mit einem gesperrten Vorladesteuersignal /PRECH_CS
blockiert die Vorladesteuerschaltung 194 den Vorladevorgang.
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Zum Zeitpunkt, an dem das dritte
Vorladefreigabesignal PRECH_EN mit einem hohen Pegel freigegeben
ist, ist das Seitenmodusflagsignal /PM_FLAG mit einem hohen Pegel
gesperrt und demgemäß wird das
Vorladesteuersignal /PRECH_CS mit einem niedrigen Pegel freigeschaltet.
Entsprechend gibt die Vorladesteuerschaltung 194 den Vorladevorgang
frei.
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Zusammengefasst wird bei einem erfindungsgemäßen Speicherzugriff,
bei dem die vorherige Zeilenadresse gleich der aktuellen Zeilenadresse ist,
ein Vorladevorgang blockiert, wodurch eine Erhöhung der Speicherzugriffsgeschwindigkeit
erzielt wird, wenn Daten in Speicherzellen mit der gleichen Zeilenadresse
geschrieben werden oder aus diesen ausgelesen werden. Die beschriebenen
Schaltungen und Verfahren stellen einen effizienten Seitenmodusbetrieb
für einen
Halbleiterspeicherbaustein mit einer partiellen Aktivierungsarchitektur
zur Verfügung.
Die beschriebenen Schaltungen und Verfahren ermöglichen eine Erhöhung der
Speicherzugriffsgeschwindigkeit für aufeinander folgende Lese-
oder Schreibvorgänge
mit der gleichen Zeilenadresse.
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10 zeigt
ein Blockschaltbild eines erfindungsgemäßen Speichersystems 1000.
Das Speichersystem 1000 umfasst eine GPU 1001,
eine Speichersteuerschaltung 1002 und eine Mehrzahl von Speichermodulen 1003.
Die GPU kann eine Mikroprozessoreinheit (MPU) oder eine Netzwerkprozessoreinheit
(NPU) oder ähnliches
sein. Jedes der Speichermodule 1003 umfasst eine Mehrzahl
von Halbleiterspeicherbausteinen 1004, wie beispielsweise
FCRAMS. Die CPU 1001 ist über ein erstes Bussystem B1,
z. B. einem Steuerbus, Datenbus oder Adressenbus, mit der Speichersteuerschaltung 1002 verbunden
und die Speichersteuerschaltung 1002 ist über ein
zweites Bussystem B2, z. B. einem Steuerbus, Datenbus oder Adressenbus,
mit den Speichermodulen 1003 verbunden. In der beispielhaften Struktur
aus 10 steuert die CPU 1001 die
Speichersteuerschaltung 1002 und die Speichersteuerschaltung 1002 steuert
die Speicher 1003, 1004. Selbstverständlich kann
die CPU auch so implementiert sein, dass sie die Speicher direkt
steuert, ohne die separate Steuerschaltung zu benutzen.
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Im Ausführungsbeispiel nach 10 kann jedes Speichermodul 1003 beispielsweise
eine Speicherbank repräsentieren
und jeder Speicher baustein 1004 eines bestimmten Speichermoduls 1003 kann
in einem erfindungsgemäßen Seitenmodus
betrieben werden. In diesem Fall kann jeder Speicherbaustein 1004 logisch
in eine Mehrzahl von Spaltenblöcken
aufgeteilt werden, um eine partielle Aktivierungsstruktur zur Verfügung zu
stellen, und kann wie oben beschrieben gesteuert werden, um einen
Seitenmodusbetrieb zu ermöglichen.
Der Steuerschaltungsaufbau zum Durchführen des Speicherzugriffs im
Seitenmodus ist ebenfalls innerhalb der Speicherbausteine 1004 angeordnet.
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In einer bevorzugten Ausgestaltung
der Erfindung können
die Speicherbausteine eines Speichermoduls eine x8-Bit-Organisation
aufweisen, während
die Speicherbausteine eines anderen Speichermoduls eine x16-Bit-Organisation
haben können.
Das bedeutet, dass verschiedene Speichermodule mit unterschiedlichen
Bit-Organisationen betrieben werden können.
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In einer anderen Ausgestaltung der
Erfindung kann ein Speichersystem einen oder mehrere separate Speicherbausteine
anstelle der Speichermodule mit mehreren Speicherbausteinen aus 10 umfassen und einen zentrale
Prozessoreinheit CPU und keine Speichersteuerschaltung umfassen.
Bei diesem Ausführungsbeispiel
kommuniziert die CPU direkt mit den Speicherbausteinen.
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In einer anderen Ausgestaltung der
Erfindung umfasst ein Speichersystem anstelle der Speichermodule
mit mehreren Speicherbausteinen aus 10 einen
oder mehrere Halbleiterspeicherbausteine, die mit einer Speichersteuerschaltung
kommunizieren, wobei ein Speicherbaustein eine x8-Bit-Organisation
hat und ein anderer Speicherbaustein eine x16-Bit-Organisation hat.