CN109390006B

CN109390006B - 列译码器及应用其的存储器系统

Info

Publication number: CN109390006B
Application number: CN201710679928.0A
Authority: CN
Inventors: 杨尚辑; 廖惇雨
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2017-08-10
Filing date: 2017-08-10
Publication date: 2021-06-29
Anticipated expiration: 2037-08-10
Also published as: CN109390006A

Abstract

一种列译码器及应用其的存储器系统。该译码器包括多条地址线、第一选择电路以及第二选择电路。第一选择电路耦接该些地址线并具有栓锁(latch)功能，用以致能并栓锁第一选择信号，以选择第一存储单元阵列中的第一字线。第二选择电路耦接该些地址线并不具有栓锁功能，用以致能第二选择信号以选择第二存储单元阵列中的第二字线。

Description

列译码器及应用其的存储器系统

技术领域

本发明大致是关于一种列译码器及应用其的存储器系统。

背景技术

存储器装置已广泛地应用在各式电子产品当中。典型存储器装置包括多条字线、位线和耦接此些字线和位线的存储单元。当一字线被选择，耦接被选择字线的存储单元将被存取。一般而言，字线的选择可通过列译码器译码地址信息来实现。

为了提升存储器效能，存储器装置可采用共享式列译码器(shared rowdecoder)。通过共享式列译码器，存储器装置中两个或以上的存储单元阵列可同时间进行独立操作，例如读取中读取(read while read)或读取中写入(read while write)操作。然而，传统的共享式列译码器需要大量的地址线来对各存储单元阵列进行独立操作，这将占用较大的电路面积以及地址走线(line routing)。

发明内容

本发明是有关于一种列译码器及应用其的存储器系统。列译码器可包括一或多个选择电路组(selection circuit pair)，以选择存储器装置中第一存储单元阵列和第二存储单元阵列中的字线。各个选择电路组包括第一选择电路和第二选择电路。第一选择电路可包括具有栓锁功能的第一字线驱动器。第二选择电路可包括不具有栓锁功能的第二字线驱动器。地址控制逻辑可将地址信号依序地提供至一组地址线上，以供同时间对第一和第二存储单元阵列进行独立操作，像是读取中读取或读取中写入操作。通过本发明所提出的列译码器，一个选择电路组中的第一选择电路和第二选择电路可共享同一组地址线，故可有效节省地址走线以及所需占用的电路面积。

根据一实施例，提出一种列译码器。该列译码器包括多条地址线、第一选择电路以及第二选择电路。第一选择电路耦接该些地址线并具有栓锁(latch)功能，用以致能并栓锁第一选择信号，以选择第一存储单元阵列中的第一字线。第二选择电路耦接该些地址线并不具有栓锁功能，用以致能第二选择信号以选择第二存储单元阵列中的第二字线。

根据另一实施例，提出一种存储器系统。该存储器系统包括第一存储单元阵列、第二存储单元阵列、地址转换逻辑以及列译码器。第一存储单元阵列包括第一字线。第二存储单元阵列包括第二字线。地址转换逻辑用以提供存取第一存储单元阵列及第二存储单元阵列的多个地址信号，该些地址信号包括第一地址信号以及第二地址信号。列译码器耦接第一存储单元阵列与第二存储单元阵列。列译码器包括多条地址线、第一选择电路以及第二选择电路。该些地址线耦接地址转换逻辑，用以依序地自地址转换逻辑接收该些地址信号。第一选择电路耦接该些地址线并具有栓锁(latch)功能，用以响应第一地址信号致能并栓锁第一选择信号，以选择第一字线。第二选择电路耦接该些地址线并不具有栓锁功能，用以响应第二地址信号致能第二选择信号以选择第二字线。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示依据本发明一实施例的存储器系统的方块图。

图2绘示根据本发明一实施例的列译码器的方块图。

图3绘示依据本发明一实施例的列译码器的电路图。

图4绘示依据本发明一实施例的列译码器的相关信号波形图。

【符号说明】

10：存储器系统

102：存储单元阵列

104：第二存储单元阵列

106：地址转换逻辑

108、20：列译码器

11082_1～1082_m、1084_1～1084_m：选择电路

WLR_1～WLR_m、WLL_1～WLL_m：字线

ADDL：地址线

12：主机装置

22：第一选择电路

24：第二选择电路

WLR：第一字线

WLL：第二字线

222：第一译码逻辑

242：第二译码逻辑

224：第一字线驱动器

244：第二字线驱动器

DS1：第一驱动信号

DS2：第二驱动信号

SE1：第一选择信号

SE2：第二选择信号

2242：栓锁电路

IN0～IN3：反向器

M1～M7：晶体管

ENB：栓锁控制信号

ADD：地址信号

ADD1：第一地址信号

ADD2：第二地址信号

t0、t1、t2、t3：时间点

具体实施方式

图1绘示依据本发明一实施例的存储器系统10的方块图。存储器系统10包括第一存储单元阵列102、第二存储单元阵列104、地址转换逻辑106以及列译码器108。

第一存储单元阵列102和第二存储单元阵列104各自可包括多个位于字线和位线交叉处的存储单元。在此例中，第一存储单元阵列102包括多条字线WLR_1～WLR_m，第二存储单元阵列104包括多条字线WLL_1～WLL_m，其中m为正整数。在一读取周期(read cycle)中，当一字线被选取，耦接所选字线的存储单元中的数据将经由位线(未绘示)输出。

地址转换逻辑106可响应来自主机装置12的一或多个要求，提供地址信号至地址线ADDL上。各地址信号对应至第一存储单元阵列102或第二存储单元阵列104中的一实体位置。地址转换逻辑106可例如由逻辑电路来实现。

列译码器108耦接第一存储单元阵列102与第二存储单元阵列104。列译码器108可响应提供自地址转换逻辑106的地址信号，选择第一存储单元阵列102及/或第二存储单元阵列104中的字线。

列译码器108包括多条地址线ADDL、多个针对第一存储单元阵列102的选择电路1082_1～1082_m以及多个针对第二存储单元阵列104的选择电路1084_1～1084_m。

选择电路1082_1～1082_m与选择电路1084_1～1084_m共享地址线ADDL。各选择电路可响应匹配的地址信号而致能用以选择对应字线的一选择信号。

举例来说，当选择电路1082_1从地址线ADDL接收到匹配的地址信号，选择电路1082_1将致能用以选择字线WLR_1的选择信号，使得字线WLR_1被选择。假使针对字线WLR_1的选择信号变成禁能，字线WLR_1即被解除选择。

在此实施例中，对应第一、二存储单元阵列102、104中同一列字线的一对选择电路视为一个选择电路组。举例来说，选择电路1082_1和1084_1可视为一个选择电路组，用以对第一、二存储单元阵列102、104中第一列的字线WLR_1及WLL_1进行选择。

依据本发明实施例，针对一选择电路组中的两个选择电路，其一选择电路是由具有栓锁(latch)功能的字线驱动器来实现(以下称此种选择电路为第一选择电路)，另一选择电路是由不具有栓锁功能的字线驱动器来实现(以下称此种选择电路为第二选择电路)。以图1为例，在一实施例中，针对第一存储单元阵列102的选择电路1082_1～1082_m皆作为第一选择电路，而针对第二存储单元阵列104的选择电路1084_1～1084_m皆作为第二选择电路。另一实施例中，选择电路1082_1～1082_m皆作为第二选择电路，而选择电路1084_1～1084_m皆作为第一选择电路。又一实施例中，选择电路1082_1～1082_m中的一部分作为第一选择电路，另一部分作为第二选择电路，而选择电路1084_1～1084_m中的一部分作为第二选择电路，另一部分为第一选择电路。

即便接收到不匹配的地址信号，第一选择电路仍可保持一被选择字线的状态。通过此特性，依序地对第一、二选择电路提供匹配的地址信号，可使第一、二存储单元阵列102、104同时间进行独立操作。由于第一、二选择电路共享相同的一组地址线ADDL，故可有效地减少地址走线以及所需占用的电路面积。

图2绘示根据本发明一实施例的列译码器20的方块图。列译码器20可包括一或多个选择电路组。在此例中，绘示列译码器20仅包括一个选择电路组。

如图2所示，选择电路组包括用以选择第一字线WLR的第一选择电路22以及用以选择第二字线WLL的第二选择电路24。

以图1为例，若第一选择电路22和第二选择电路24分别为选择电路1082_1和1084_1，第一字线WLR则表示字线WLR_1，而第二字线WLL则表示字线WLL_1。需注意的是，此例仅是用以说明并帮助理解本发明，而非用以限制本发明。在一些实施例中，第一字线WLR可以是第一存储单元阵列102中的第i列字线，并由对应的选择电路1082_i进行选择，而第二字线WLL可以是第二存储单元阵列104中的第j列字线，并由对应的选择电路1084_j进行选择，其中i、j的值可以是相同或相异。

第一选择电路22和第二选择电路24共享相同的一组地址线ADDL，并自地址线ADDL上接收地址信号。提供于地址线ADDL上的地址信号可包括第一地址信号以及第二地址信号。

第一选择电路22耦接地址线ADDL并具有栓锁(latch)功能，用以致能并栓锁第一选择信号SE1，以选择第一存储单元阵列102中的第一字线WLR。

如图2所示，第一选择电路22包括第一译码逻辑222以及第一字线驱动器224。第一译码逻辑222耦接地址线ADDL，用以响应第一地址信号致能第一驱动信号DS1，并响应地址线ADDL上的其他地址信号(例如第二地址信号)禁能第一驱动信号DS1。

第一字线驱动器224耦接第一译码逻辑222，并包括栓锁电路2242。栓锁电路2242受控于栓锁控制信号ENB。栓锁电路2242可在栓锁控制信号ENB为致能的期间内，于该第一驱动信号DS1致能时，致能第一选择信号SE1，并在栓锁控制信号ENB变成禁能后，仍维持输出致能的第一选择信号SE1。

在本发明中，所谓「致能」和「禁能」是指不同的信号状态。在一例示性且非限制性的例子中，当一信号被拉升(pulled high)，表示该信号被致能；当一信号被拉低(pulledlow)，表示该信号被禁能。

第二选择电路24耦接地址线ADDL且不具有栓锁功能，其用以致能第二选择信号SE2以选择第二存储单元阵列104中的第二字线WLL。

第二选择电路24包括第二译码逻辑242以及第二字线驱动器244。第二译码逻辑242耦接地址线ADDL，用以响应第二地址信号致能第二驱动信号DS2，并响应地址线ADDL上其他的地址信号(例如第一地址信号)禁能第二驱动信号DS2。

第二字线驱动器244耦接第二译码逻辑242。第二字线驱动器244可在第二驱动信号DS2为致能时，致能第二选择信号SE2以选择第二字线WLL，并在第二驱动信号DS2为禁能时，禁能第二选择信号SE2以解除选择第二字线WLL。

图3绘示依据本发明一实施例的列译码器20的电路图。

如图3所示，第一字线驱动器224主要包括反向器IN0～IN2以及晶体管M1～M3。晶体管M1～M3可以是N型金属氧化物半导体场效晶体管(NMOS)。晶体管M1和M2的控制端(如栅极)分别耦接反向器IN0的输出以及第一译码逻辑222的输出。反向器IN1的输入端和输出端分别耦接反向器IN2的输出端和输入端，以形成栓锁电路2242。栓锁电路2242耦接在晶体管M1的第一端(如漏极)以及晶体管M2的第一端(如漏极)之间。栓锁电路更耦接至第一字线WLR，以对其施加第一选择信号SE1。

晶体管M1和M2的第二端(如源极)相接，并共同耦接晶体管M3。晶体管M3受控于栓锁控制信号ENB。当栓锁控制信号ENB为致能，第一选择信号SE1的状态(例如致能/禁能)将跟随第一驱动信号DS1的状态。当栓锁控制信号ENB为禁能，第一选择信号SE1的状态将被栓锁住，且不随第一驱动信号DS1而变化。

第二字线驱动器244包括反向器IN3以及晶体管M4～M7。晶体管M4及M5例如是NMOS，晶体管M6及M7例如是P型金属氧化物半导体场效晶体管(PMOS)。如图3所示，晶体管M4～M7配置成一位准移位器(level shifter)。

需注意的是，列译码器20的电路结构并不以上述例子为限。举例来说，列译码器20中的第一字线驱动器224可通过结合栓锁电路与一已知的字线驱动器结构来实现。第二字线驱动器244则可基于各式的位准移位器来实现。

图4绘示依据本发明一实施例的列译码器20的相关信号波形图。

请同时参考图2和图4。在时间区间t0～t2，地址线ADDL上的地址信号ADD为第一地址信号ADD1。在时间t2，第一地址信号1改变成第二地址信号ADD2。第一地址信号ADD1和第一选择电路22匹配。第二地址信号ADD2和第二选择电路24匹配。因此，第一选择电路22中第一译码逻辑222提供的第一驱动信号DS1在时间区间t0～t2为致能，并在时间点t2之后变为禁能。相反地，第二选择电路24中第二译码逻辑242提供的第二驱动信号DS2在时间区间t0～t2为禁能，并在时间点t2之后变为致能。

当第二驱动信号DS2为禁能，第二字线驱动器244将禁能第二选择信号SE2，以解除选择第二字线WLL。相反地，当第二驱动信号DS2为致能，第二字线驱动器244将致能第二选择信号SE2，以选择第二字线WLL。

在时间区间t0～t1，栓锁控制信号ENB为致能。在此期间内，第一字线驱动器224将于第一驱动信号DS1为致能时，致能第一选择信号SE1。

在此例中，栓锁控制信号ENB为致能的脉冲期间(t0～t1)短于第一驱动信号DS1为致能的脉冲期间(t0～t2)。

在时间区间t1～t3，栓锁控制信号ENB为禁能。在此期间内，无论第一驱动信号DS1为致能或禁能，第一字线驱动器224将栓锁住致能的第一选择信号SE1，以维持第一字线WLR被选择。

在时间点t2，地址线ADDL上的第一地址信号ADD1切换至匹配第二选择电路24的第二地址信号ADD2。同时间，第一选择信号SE1仍然被栓锁在致能状态。

在时间点t3，栓锁控制信号ENB被切换回致能。此时，栓锁电路2242将响应所接收禁能的第一驱动信号DS1，禁能第一选择信号SE1，以解除选择第一字线WLR。

综上所述，本发明提供一种列译码器及应用其的存储器系统。列译码器可包括一或多个选择电路组，以选择存储器装置中第一存储单元阵列和第二存储单元阵列中的字线。各个选择电路组包括第一选择电路和第二选择电路。第一选择电路包括具有栓锁功能的第一字线驱动器。第二选择电路包括不具有栓锁功能的第二字线驱动器。地址控制逻辑可将地址信号依序地提供至一组地址线上，以同时间让第一和第二存储单元阵列进行独立操作，像是读取中读取或读取中写入操作。通过本发明所提出的列译码器，一个选择电路组中的第一选择电路和第二选择电路可共享同一组地址线，故可有效节省地址走线以及所需占用的电路面积。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种列译码器，包括：

多条地址线；

一第一选择电路，耦接该些地址线并具有一栓锁功能，被配置为对所述地址线上的地址信号进行译码，用以致能并栓锁一第一选择信号，以选择一第一存储单元阵列中的一第一字线；以及

一第二选择电路，耦接该些地址线并不具有该栓锁功能，用以对所述地址线上的地址信号进行译码，致能一第二选择信号以选择一第二存储单元阵列中的一第二字线。

2.根据权利要求1所述的列译码器，其中，该第一选择电路包括：

一第一译码逻辑，耦接该些地址线，用以响应该些地址线上的一第一地址信号致能一第一驱动信号，并响应该些地址线上的一第二地址信号禁能该第一驱动信号；以及

一第一字线驱动器，耦接该第一译码逻辑，该第一字线驱动器包括：

一栓锁电路，受控于一栓锁控制信号，该栓锁电路用以在该栓锁控制信号为致能的期间内，于该第一驱动信号致能时，致能该第一选择信号，并在该栓锁控制信号为禁能的期间内，栓锁该第一选择信号。

3.根据权利要求2所述的列译码器，其中，该栓锁控制信号为致能的期间与该第一驱动信号为致能的期间重叠。

4.根据权利要求2所述的列译码器，其中在该栓锁控制信号为禁能的期间，提供于该些地址线上的该第一地址信号切换至该第二地址信号。

5.根据权利要求2所述的列译码器，其中，在该栓锁控制信号为致能的期间，该栓锁电路于该第一驱动信号为禁能时，禁能该第一选择信号。

6.根据权利要求1所述的列译码器，其中，该第二选择电路包括：

一第二译码逻辑，耦接该些地址线，用以响应该些地址线上的一第二地址信号致能一第二驱动信号，并响应该些地址线上的一第一地址信号禁能该第二驱动信号；以及

一第二字线驱动器，耦接该第二译码逻辑，用以在该第二驱动信号为致能时，致能该第二选择信号以选择该第二字线，并在该第二驱动信号为禁能时，禁能该第二选择信号以解除选择该第二字线。

7.根据权利要求6所述的列译码器，其中，该第一地址信号与该第二地址信号依序地提供于该些地址线。

8.根据权利要求1所述的列译码器，其中，该列译码器耦接于该第一存储单元阵列与该第二存储单元阵列之间。

9.一种存储器系统，包括：

一第一存储单元阵列，包括一第一字线；

一第二存储单元阵列，包括一第二字线；

一地址转换逻辑，用以提供存取该第一存储单元阵列及该第二存储单元阵列的多个地址信号，该些地址信号包括一第一地址信号以及一第二地址信号；

一列译码器，耦接该第一存储单元阵列与该第二存储单元阵列，该列译码器包括：

多条地址线，耦接该地址转换逻辑，用以依序地自该地址转换逻辑接收该些地址信号；

一第一选择电路，耦接该些地址线并具有一栓锁功能，被配置为对所述地址线上的地址信号进行译码，用以响应该第一地址信号致能并栓锁一第一选择信号，以选择该第一字线；以及

一第二选择电路，耦接该些地址线并不具有该栓锁功能，用以对所述地址线上的地址信号进行译码，响应该第二地址信号致能一第二选择信号以选择该第二字线。

10.根据权利要求9所述的存储器系统，其中，该第一选择电路包括：

一第一译码逻辑，耦接该些地址线，用以响应该第一地址信号致能一第一驱动信号，并响应该第二地址信号禁能该第一驱动信号；以及

11.根据权利要求10所述的存储器系统，其中，该栓锁控制信号为致能的期间与该第一驱动信号为致能的期间重叠。

12.根据权利要求10所述的存储器系统，其中，在该栓锁控制信号为禁能的期间，提供于该些地址线上的该第一地址信号切换至该第二地址信号。

13.根据权利要求10所述的存储器系统，其中，在该栓锁控制信号为致能的期间，该栓锁电路于该第一驱动信号为禁能时，禁能该第一选择信号。

14.根据权利要求9所述的存储器系统，其中，该第二选择电路包括：

一第二译码逻辑，耦接该些地址线，用以响应该第二地址信号致能一第二驱动信号，并响应该第一地址信号禁能该第二驱动信号；以及

15.根据权利要求9所述的存储器系统，其中，该列译码器耦接在该第一存储单元阵列与该第二存储单元阵列之间。