CN108735258B - 地址译码器电路 - Google Patents

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Abstract

一种地址译码器电路，包括：多个位线驱动组；所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零。上述的方案，可以简易地实现译码器电路中的漏电流控制，节省地址译码器电路的版图面积。

Description

地址译码器电路
技术领域
本发明涉及集成电路技术领域，特别是涉及一种地址译码器电路。
背景技术
随着深亚微米工艺的发展，晶体管中的漏电流控制在待机电流中占据了重要位置，尤其是在高温环境下。现有技术中的地址译码器电路中，使用数量众多的电路单元，产生了较大的待机功耗。
为了降低地址译码器电路中的待机功耗，需要对地址译码器中的漏电流进行控制。
但是，现有地址译码器的漏电流控制方式，存在着操作复杂且占用版图面积较大的问题。
发明内容
本发明实施例要解决的技术问题是如何简易地实现译码器电路中的漏电流控制，节省地址译码器电路的版图面积。
为了解决上述问题，本发明实施例提供了一种地址译码器电路，包括：多个位线驱动组；所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零。
可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组中的存储信息置零。
可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组由浮空状态置零。
可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组中的存储信息置零。
可选地，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组由浮空状态置零。
可选地，所述地址译码器电路为X译码器。
可选地，所述位线驱动组包括第一PMOS管至第四PMOS管、第一NMOS 管至第三NMOS管、第一与门逻辑电路、第二与门逻辑电路、反相器和缓冲器；所述第一PMOS管的栅端与第一NMOS管的栅端耦接，源端与所述电源开关耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；所述第一 NMOS管的源端与地线耦接；所述第二PMOS管的栅端与所述反相器的输出端耦接，所述第二PMOS管的漏端分别与所述第一PMOS管和所述第一NMOS管的栅端以及第三PMOS管的漏端和第二NMOS管的漏端耦接；所述第二NMOS 管的栅端与所述第三PMOS管的栅端均与所述第一与门逻辑电路的输出端以及所述反相器的输入端耦接，所述第三PMOS管的源端与第一供电电源耦接；所述第四PMOS管源端与所述第一供电电源耦接，所述第四PMOS管的栅端与所述第三NMOS管的栅端分别与所述缓冲器的输出端耦接，所述第四PMOS管的漏端与所述第三NMOS管的漏端耦接，所述第三NMOS管的源端通过所述地线开关与地线耦接；所述缓冲器的输入端与所述第二与门逻辑电路的输出端耦接，所述缓冲器的电源输入端和所述第二与门逻辑电路的电源输入端分别与所述第一供电电源耦接。
可选地，所述电源开关包括第五PMOS管；所述第五PMOS管的栅端与对应的位线驱动组的地址选择信号耦接，所述第五PMOS管的源端与第二供电电源耦接，所述第五PMOS管的漏端与所述第一PMOS管的源端耦接。
可选地，所述地线开关包括第四NMOS管；所述第四NMOS管的栅端与预设的地线选择信号耦接，所述第四NMOS管的漏端与所述第三NMOS管的源端耦接，所述第四NMOS管的源端与所述地线耦接。
本发明实施例还提供了一种存储阵列，包括上述任一种的地址译码器电路。
与现有技术相比，本发明的技术方案具有以下有益效果：
上述的方案，通过将所有的位线驱动组与始终处于保持开启状态的共用电源逻辑电路和共用地线逻辑电路耦接，可以不需要额外的控制电路，便可以将处于未选中状态的位线驱动组置零，因而可以简化漏电流的控制，并可以节约相应的控制电路所占用的版图面积。
附图说明
图1是现有技术中的地址译码器的结构示意图；
图2是本发明实施例中的一种X译码器中的位线驱动组的结构示意图。
具体实施方式
如前所述，现有技术中出现了一种对地址译码器电路中的待机功耗进行控制的方法，仅将地址译码器组中选中的位线驱动组与电源和地线连接，其他未选中的位线驱动组则与电源和地线断开连接，从而可以避免未选中的位线驱动组中的漏电流产生的待机功耗，可以有效降低地址译码器的待机功耗。
但是，由于未选中的位线驱动组与电源和地线断开连接，使得位线处于浮空状态。为了将选中的位线驱动组置零，需要使用额外电路单元通过控制电源逻辑电路和地线逻辑电路将选中的位线驱动组置零，因而存在着控制逻辑复杂且占用版图面积大的问题。
为解决上述问题，本发明实施例的技术方案通过采用与时钟信号无关的复位信号产生电路，由于所使用的复位信号产生电路使用时钟信号来实现误差放大器电路中的电容的复位，因此，可以节省软启动电路所占用的版图面积，降低软启动电路的成本。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明实施例中的一种地址译码器的结构示意图。请参照图1所示，所述地址译码器电路可以包括多个位线驱动组111、112……～11n，各个位线驱动组可以包括多个位线驱动单元SEC1、SEC2……SECn、与多个位线驱动组111、112……～11n一一对应的多个电源开关VS1、VS2……VSn和地线开关 GS1、GS2……GSn，以及控制单元(图中未示出)。
其中，多个位线驱动组中的第i个位线驱动组11i(1≤i≤n且为整数)通过对应的电源开关VSi与供电电源VDD_CRI耦接，并通过对应的地线开关GSi与预设的地线GND耦接，且多个位线驱动单元SEC1、SEC2……SECn还分别与共用电源逻辑电路12和共用地线逻辑电路13耦接，控制单元分别与电源开关VS1、VS2……VSn和地线开关GS1、GS2……GSn耦接。
在具体实施中，控制单元可以在确定位线驱动组11i处于选中状态时，将对应的电源开关VSi和地线开关GSi开启，从而将位线驱动组11i分别与电源开关VSi和地线开关GSi耦接，从而将对应的位线驱动组11i的存储信息置为 0。
共用电源逻辑电路12和共用地线逻辑电路13始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息从浮空状态置零。其中，共用电源逻辑电路12和共用地线逻辑电路13可以通过相应的上拉操作或者下拉操作将处于未选中状态的位线驱动组中的存储信息由浮空状态置零。
在具体实施中，共用电源逻辑电路12和共用地线逻辑电路13可以采用现有的逻辑电路实现，且共用电源逻辑电路12和共用地线逻辑电路13始终处于开启状态，不需要额外的控制电路便可以将处于未选中状态的位线驱动组从浮空状态置零，一方面省去了相应的控制逻辑，简化了操作；另一方面，也节约了相应的控制电路所占用的版图面积。
参见图2，以X译码器为例，每个位线驱动组可以包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3、第一与门逻辑电路201、第二与门逻辑电路202、反相器203和缓冲器204。
其中，所述第一PMOS管MP1的栅端与第一NMOS管MN1的栅端耦接，第一PMOS管MP1源端与所述电源开关205耦接，所述第一PMOS管MP1的漏端与所述第一NMOS管MN1的漏端耦接；所述第一NMOS管MN1的源端与地线 GND耦接；所述第二PMOS管MP2的栅端与所述反相器203的输出端耦接，所述第二PMOS管MP2的漏端分别与所述第一PMOS管MP1和所述第一NMOS管MN1的栅端以及第三PMOS管MP3的漏端和第二NMOS管MN2的漏端耦接；所述第二NMOS管MN2的栅端与所述第三PMOS管MP3的栅端均与所述第一与门逻辑电路201的输出端以及所述反相器203的输入端耦接，所述第三PMOS 管MP3的源端与第一供电电源ZVDD耦接；所述第四PMOS管MP4源端与所述第一供电电源ZVDD耦接，所述第四PMOS管MP4的栅端与所述第三NMOS管MN3的栅端分别与所述缓冲器204的输出端耦接，所述第四PMOS管MP4的漏端与所述第三NMOS管MN3的漏端耦接，所述第三NMOS管MN3的源端通过所述地线开关206与地线GND耦接；所述缓冲器204的输入端与所述第二与门逻辑电路202的输出端耦接，所述缓冲器204的电源输入端和所述第二与门逻辑电路202的电源输入端分别与所述第一供电电源ZVDD耦接。
在本发明一实施例中，所述电源开关205包括第五PMOS管MP5。其中，所述第五PMOS管MP5的栅端与对应的位线驱动组的地址选择信号 SECSEL_N耦接，所述第五PMOS管MP5的源端与第二供电电源ZVDD2耦接，所述第五PMOS管MP5的漏端与所述第一PMOS管的源端耦接。
在本发明一实施例中，所述地线开关206包括第四NMOS管MN4。其中，所述第四NMOS管MN4的栅端与预设的地线选择信号BK_SEL耦接，所述第四 NMOS管MN4的漏端与所述第三NMOS管MN3的源端耦接，所述NMOS管 MN3的源端与所述地线GND耦接。
在具体实施中，第五PMOS管MP5、第一PMOS管MP1和第一NMOS管 MN1构成主要的漏电流泄放通路，第三PMOS管MP3、第二NMOS管MN2、第二PMOS管MP2、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管 MN4构成次要的漏电流泄放通路。
本发明实施例还提供了一种存储阵列，包括上述实施例中的地址译码器电路，不再赘述。
采用本发明实施例中的上述方案，通过将所有的位线驱动组与始终处于保持开启状态的共用电源逻辑电路和共用地线逻辑电路耦接，可以不需要额外的控制电路，便可以将处于未选中状态的位线驱动组置零，因而可以简化漏电流的控制，并可以节约相应的控制电路所占用的版图面积。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种地址译码器电路，其特征在于，包括：多个位线驱动组；
所述位线驱动组分别通过对应的电源开关与预设的供电电源耦接，并通过对应的地线开关与预设的地线耦接，且所述位线驱动组还分别与共用电源逻辑电路和共用地线逻辑电路耦接；
控制单元，与所述电源开关和所述地线开关分别耦接，适于控制所述电源开关及所述地线开关在对应的位线驱动组处于选中状态时开启，以将对应的位线驱动组分别与所述供电电源和所述地线耦接；
所述共用电源逻辑电路和共用地线逻辑电路，始终保持开启状态，适于在对应的位线驱动组处于未选中状态时，将对应的位线驱动组中的存储信息置零；
所述地址译码器电路为X译码器；
所述位线驱动组包括第一PMOS管至第四PMOS管、第一NMOS管至第三NMOS管、第一与门逻辑电路、第二与门逻辑电路、反相器和缓冲器；
所述第一PMOS管的栅端与第一NMOS管的栅端耦接，源端与所述电源开关耦接，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接；所述第一NMOS管的源端与地线耦接；
所述第二PMOS管的栅端与所述反相器的输出端耦接，所述第二PMOS管的漏端分别与所述第一PMOS管和所述第一NMOS管的栅端以及第三PMOS管的漏端和第二NMOS管的漏端耦接；
所述第二NMOS管的栅端与所述第三PMOS管的栅端均与所述第一与门逻辑电路的输出端以及所述反相器的输入端耦接，所述第三PMOS管的源端与第一供电电源耦接；
所述第四PMOS管源端与所述第一供电电源耦接，所述第四PMOS管的栅端与所述第三NMOS管的栅端分别与所述缓冲器的输出端耦接，所述第四PMOS管的漏端与所述第三NMOS管的漏端耦接，所述第三NMOS管的源端通过所述地线开关与地线耦接；
所述缓冲器的输入端与所述第二与门逻辑电路的输出端耦接，所述缓冲器的电源输入端和所述第二与门逻辑电路的电源输入端分别与所述第一供电电源耦接；
所述电源开关包括第五PMOS管；
所述第五PMOS管的栅端与对应的位线驱动组的地址选择信号耦接，所述第五PMOS管的源端与第二供电电源耦接，所述第五PMOS管的漏端与所述第一PMOS管的源端耦接；
所述地线开关包括第四NMOS管；
所述第四NMOS管的栅端与预设的地线选择信号耦接，所述第四NMOS管的漏端与所述第三NMOS管的源端耦接，所述第四NMOS管的源端与所述地线耦接。
2.根据权利要求1所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组中的存储信息置零。
3.根据权利要求2所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过上拉操作将处于未选中状态的位线驱动组由浮空状态置零。
4.根据权利要求1所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组中的存储信息置零。
5.根据权利要求4所述的地址译码器电路，其特征在于，所述共用电源逻辑电路和共用地线逻辑电路，适于通过下拉操作将处于未选中状态的位线驱动组由浮空状态置零。
6.一种存储阵列，其特征在于，包括权利要求1-5任一项所述的地址译码器电路。
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