TW201312566A - 於交叉點陣列中透過耦合電容器之地磚層級突返檢測技術 - Google Patents

於交叉點陣列中透過耦合電容器之地磚層級突返檢測技術 Download PDF

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Abstract

本揭示之實施例說明於一相變記憶體陣列中經由一耦合電容器之地磚層級突返檢測的方法、裝置、以及系統組態。其他實施例會被說明並且主張其權益。

Description

於交叉點陣列中透過耦合電容器之地磚層級突返檢測技術 發明領域
本揭示實施例大體上係關於積體電路領域，並且尤其是，關於在交叉點陣列中透過耦合電容器之地磚層級突返檢測技術。
發明背景
相變記憶體與開關(PCMS)記憶體陣列是垂直地被整合之記憶胞，其包含與雙向臨限開關(OTS)堆層之相變記憶體(PCM)元件。於一相變記憶體與開關(PCMS)記憶體陣列中，突返動作之地磚層級檢測已在先前使用簡單邏輯層級閘以檢測從0伏特(V)至1V之字組線電壓的升高動作被完成。此一檢測機構有效地限定字組線選擇電壓至0V。
依據本發明之一實施例，係特地提出一種裝置，其包括：一具有包含複數個記憶胞之地磚的相變記憶體陣列；以及一解碼器，其包含：一解碼路線，其具有被組態以顯現一第一電壓之一感知節點；一電容器，其被耦合於該感知節點並且被組態以根據該第一電壓而提供一第二電壓；以及一邏輯電路，其被耦合於該電容器並且被組態以根據一接收的致能信號以及該第二電壓而控制一鎖存器。
圖式簡單說明
實施例將藉由下面配合附圖的詳細說明而容易地被了 解。為方便這說明，相同之參考號碼標示相同之結構元件。附圖之圖形中實施例藉由範例被闡明並且不應被視為是限制。
第1圖闡明依據一些實施例之一記憶體設備。
第2圖闡明依據一些實施例之對應至一存取操作的時序圖。
第3圖闡明依據一些實施例之對應至一存取操作的流程圖。
第4圖闡明依據一些實施例之對應至一存取操作的時序圖。
第5圖闡明依據一些實施例之系統範例。
詳細說明
於下面的詳細說明中，將參考形成本文一部份的附圖，其中相同號碼於全文中指示相同部件，並且其中藉由可被實施之闡明實施例被展示。應了解，其他實施例可被採用並且結構或邏輯可改變而不脫離本揭示之範疇。因此，下面的詳細說明不被視為限定意向，並且實施例之範疇藉由附加之申請專利範圍以及它們的等效者被定義。
各種操作可以最有助於了解所聲明主題之方式被說明為多數個分離動作或依序之操作。但是，說明順序不應被視為意味著這些操作必定得是有順序依附性。尤其是，這些操作可以不需依呈現順序被進行。被說明之操作可以除了被說明之實施例外的不同順序被進行。各種附加操作可 被進行及/或於附加實施例中被說明之操作可被省略。
為了本揭示之目的，詞組‘‘A及/或B”表示(A)、(B)，或(A以及B)。為了本揭示之目的，詞組“A、B、及/或C”表示(A)、(B)、(C)、(A以及B)、(A以及C)、(B以及C)、或(A、B與C)。
說明可使用詞組“於一實施例中”、或“於實施例中”，其各可關於一個或多個相同或不同實施例。更進一步地，名詞“包括”、“包含”、“具有”、以及其類似者，當被使用於有關本揭示之實施例時，是同義的。
第1圖分解地闡明依據一些實施例之記憶體設備100。記憶體設備100可包含如所展示地被組態於一陣列中之記憶胞102。記憶胞102可包含，例如，相變材料，例如，硫化物玻璃，其可利用電流所產生之熱的應用而於結晶體以及非結晶體狀態之間被切換。相變材料之狀態(例如，結晶體/非結晶體)可對應於記憶胞102之一邏輯數值(例如，1或0)。於此等實施例中，記憶體設備100可以是相變記憶體(PCM)設備。
於一些實施例中，記憶體設備100可以是相變記憶體與開關(PCMS)記憶體陣列，於其中記憶胞102包含與一雙向臨限開關(OTS)堆層成之PCM元件。主題是不受限定於這方面，並且記憶體設備100可包含受益於此處所說明的原理之其他型式的記憶體設備。
記憶體設備100可如所展示地進一步包含位址線，例如，耦合於記憶胞102之位元線104以及字組線106。位元線 104以及字組線106可被組態以至於各個記憶胞102被配置在各分別的位元線以及字組線之相交處。電壓或偏壓可使用特定字組線以及位元線被施加至目標記憶胞以選擇用於讀取或寫入操作之目標記憶胞。位元線驅動器128可被耦合於位元線104，並且字組線驅動器126可被耦合於字組線106以便利於記憶胞102之解碼/選擇，如所展示。字組線驅動器126各者可被耦合於一分別的層級移位器130(僅一者被展示)。層級移位器130可被耦合至一電源供應器，例如，字組線供應器132，並且可選擇性地控制一相關驅動器以經由解碼路線110耦合字組線至解碼器134。電容器136可如展示地被耦合至位元線104以及字組線106。
記憶體設備100可包含複數個地磚，例如，地磚124。地磚124可包含一部份之字組線106、位元線104以及記憶胞102之陣列，記憶胞102具有一相關解碼器，例如，解碼器134，並且在一目標記憶胞之選擇操作期間被當作為一分離單元。亦即，於一些實施例中，地磚124是陣列之一單元，其被偏壓以選擇陣列中之目標記憶胞。在一地磚層級之檢測便利於每行地磚有多於一地磚的同時讀取在單一控制器單元之下操作。於展示之實施例中，地磚124包括四條字組線以及四條位元線(4WL x 4BL)之陣列；但是，於其他實施例中，其他之地磚尺度可被使用，例如，包含一千條字組線乘一千條位元線(1000WL x 1000BL)之地磚尺度。
位元線104被耦合至路線108(同時也被稱為位元線電極)，其可進一步被耦合至提供位元線104之電氣供應的位 元線供應器138。字組線106被耦合至解碼路線110(同時也被稱為字組線電極)，其可進一步被耦合至提供字組線106電氣供應之字組線供應器132。路線108以及110各可以是至記憶胞102之電流路線。
解碼器134可包含廣域選擇器140以選擇性地耦合解碼路線110與字組線供應器132；感知節點142，其顯現解碼路線110之感知電壓；調節電路144，其可被使用以根據在感知節點142所顯現的感知電壓而提供低電壓感知電壓；以及解碼電路152，其被使用以決定一選擇目標記憶胞之設定狀態。如此處之使用，一節點或線可藉由提供、展示、或其他方式顯現之電壓而顯現一電壓。
感知節點142可以是有關地磚124之廣域節點。相對於地磚層級感測被完成於一感知節點以及解碼電路之間需要另外設備的一解碼字組線路線之先前設計，在這廣域節點之檢測是有助於減低在地磚層級所需的設備數量。
調節電路144可調節感知電壓以便利於記憶體設備100之構件，例如，但是不受限定於，解碼電路152之設計以及操作的方式，而提供低電壓感知電壓。調節電路144可包含耦合至感知節點142以及初始化電路148之電容器146。電容器146可被耦合至，以及被配置在感知節點142以及感知_LV節點150之間，並且可在對應至感知電壓之感知_LV節點150提供一感知_LV電壓。於一些實施例中，節點142上之寄生電容可被設計而儘可能地小以便經由電容器146產生可移動感知_LV之突返動作。於一些實施例中，電容器146可以 是具有大約50毫微微法拉(fF)的電容之相對小的p-通道金屬氧化物半導體(pMOS)設備或n通道金屬氧化物半導體(nMOS)設備。
初始化電路148可以是電晶體，其被組態以在感知_LV節點150將感知_LV電壓初始化至初始狀態。初始化電路148之閘極可利用從儲存控制器之控制邏輯所接收之初始化信號(INIT)被控制。感知_LV電壓可被初始化至參考電壓，VREF。
解碼電路152可包含邏輯電路154，該邏輯電路154具有被耦合至感知_LV節點150以接收感知_LV電壓之一輸入，以及被耦合於儲存控制器之控制邏輯以接收一致能信號(ENABLE)的一輸入。邏輯電路154可於二個輸入上進行邏輯運算，例如，邏輯及(AND)運算，以提供一輸出至解碼電路152之鎖存器156。鎖存器156，在利用來自儲存控制器之控制邏輯的重置信號(RESET)被重置之後，將儲存邏輯電路154之一輸出值。
記憶體設備100之一讀取操作，被使用以決定目標記憶胞之設定狀態，可依據一實施例藉由參考至第2圖之時序圖200以及第3圖之流程圖300，而更詳細地被展示以及被說明。
一讀取操作可在第3圖之方塊302藉由初始化對應至一目標記憶胞之一字組線而開始。初始化該字組線可藉由字組線驅動器126選擇性地耦合一適當的字組線至解碼路線110以及廣域選擇器140耦合字組線供應器132至解碼路線 110而發生。這可導致選擇的字組線之字組線電壓(WL)以及感知節點142之感知電壓(SENSE)達到字組線供應器132之數值，例如，-5V，如於第2圖中所見。
在方塊304，讀取操作可包含重置鎖存器156以及初始化感知_LV節點150。如上面概要地說明，控制邏輯可驅動重置信號以重置鎖存器156而允許隨後儲存來自邏輯電路154之一數值。與重置信號之致動同時地，控制邏輯也可致動INIT信號以將感知_LV節點150初始化至一初始值，VREF，其於此情況中可以是接地。
在方塊306，讀取操作可包含引動邏輯電路154。引動邏輯電路154可藉由控制邏輯致動被提供至邏輯電路154輸入之一者的致能信號而被完成。
在方塊308，讀取操作可包含將對應至目標記憶胞的一位元線予以初始化。初始化該位元線可藉由位元線驅動器128經由路線108選擇性地耦合一適當的位元線至位元線供應器138而發生。這可導致位元線電壓(BL)達到位元線供應器138之數值，例如，5V。
如果目標記憶胞具有一設定狀態，在位元線的初始化之後，目標記憶胞之電壓將越過一臨限電壓，目標記憶胞在該點之電壓將突返向下至其之保持電壓。位元線以及字組線兩者之電壓將向下朝中間衰退，或至具有更多電容性負載之側端(於此情況中，位元線側端被設計具有較大的電容性負載)。在感知節點142之感知電壓接著可從-5V升高至較小之負電壓。
在方塊310，讀取操作步驟可包含根據感知電壓而提供感知_LV電壓。調節電路144，以及電容器146，尤其是，可以感知電壓中之一改變導致感知_LV電壓中之一對應改變的方式而提供感知_LV電壓。因此，利用感知電壓所顯示之升高電壓動作也可利用感知_LV電壓被顯示。但是，雖然感知電壓可以是負的，即使在升高電壓動作之後，感知_LV電壓可從初始VREF值(例如，接地)升高至足以使邏輯電路154行動之數值。
在方塊312，讀取操作步驟可包含鎖定利用邏輯電路154所輸出之一數值。藉由致能信號以及感知_LV信號兩者皆是在高位，邏輯電路154可輸出也是在高位之數值(DATAOUT)。這高位數值可被儲存於鎖存器156中以指示目標記憶胞之一設定狀態。
雖然上面之實施例說明感知_LV電壓之初始值，VREF，為接地，感知_LV電壓之初始值可於各種實施例中變化並且可取決於下列情況，如解碼電路152的特定組態、關聯於一突返情況之電壓轉變、及/或感知電壓之偏移(由於在一突返動作之前的選擇時間之不同資料樣型的胞元漏損)。例如，由於經由一完全設定陣列之漏損的電位移動，當讀取一重置位元時感知節點142可能稍微地移動(無突返動作)。於此等實例中，感知_LV電壓，如果不被初始化至適當層級，則可能越過邏輯電路154之行動點並且導致一假性檢測。因此，VREF電壓之仔細安置可便利於相對一重置記憶胞之設定的正確檢測。
雖然上面之說明已說明當一突返情況發生時之檢測，於其他實施例中，其可能需要目標記憶胞在一突返事件期間自感知節點142被隔離，以便避免解碼路線110因突返事件受到電氣干預。第4圖提供闡明此一實施例之操作的時序圖。於週期404中，記憶體設備100可以相似於上面有關第2圖之敘述方式被初始化。於週期408中，目標記憶胞可能遭受一突返事件。於這實施例中，感知節點142可在突返事件期間從字組線被斷開，因此，感知電壓不改變。於週期412中，感知節點142可重新連接到字組線並且一電荷可在字組線以及感知節點142之間被共用。邏輯電路154可由於經由感知_LV被顯現而感知這電荷共用，並且輸出指示目標記憶胞之設定狀態的高位資料輸出(DATAOUT)值。
利用調節電路144之感知信號的調節，如所展示，便利於提供一系統之記憶體設備100構件的設計以及操作，其中，系統中之字組線及位元線之選擇電壓可以分別地是任意的，-5V以及5V。另一方面，需要感知電壓之直接檢測之系統，於邏輯閘從0V操作至Vcc時，是有效地受限定於字組線的非負選擇電壓。
此處所說明之記憶體設備可使用任何適當的硬體及/或軟體以如所需的組態而被製作於一系統中。第5圖闡明一實施例，其中範例系統500包括一個或多個處理器502、系統控制邏輯504(其耦合至處理器502之至少一者)、記憶體設備100(其耦合至系統控制邏輯504)、以及一個或多個通訊界面506(其耦合至系統控制邏輯504)。
通訊界面506可提供用於系統500之界面以經一個或多個網路及/或藉由任何其他適當之設備而通訊。通訊界面506可包含任何適當的硬體及/或韌體。一實施例之通訊界面506，可包含，例如，網路轉接器、無線網路轉接器、電話數據機、及/或無線數據機。對於無線通訊，一實施例之通訊界面506可使用一個或多個天線。
對於一實施例，處理器502之至少一者可與系統控制邏輯504之一個或多個控制器之邏輯一起被封裝。對於一實施例，處理器502之至少一者可與系統控制邏輯504之一個或多個控制器之邏輯一起被封裝以形成一系統封裝(SiP)。對於一實施例，處理器502之至少一者可與系統控制邏輯504之一個或多個控制器之邏輯被整合於相同晶圓上。對於一實施例，處理器502之至少一者可與系統控制邏輯504之一個或多個控制器之邏輯被整合於相同晶圓上以形成一系統晶片(SoC)。
對於一實施例之系統控制邏輯504可包含任何適當的界面控制器以提供任何適當的界面至處理器502之至少一者及/或至與系統控制邏輯504通訊之任何適當的設備或構件。
對於一實施例之系統控制邏輯504可包含儲存控制器508以提供一界面至記憶體設備100而控制各種存取操作，例如，但是不受限定於，設定、重置、以及讀取操作。該儲存控制器408可包含控制邏輯410，該控制邏輯410明確地被組態以藉由如上面討論之致能、初始化、以及重置信號 的產生以及發送而控制記憶體設備100。控制邏輯410可進一步產生各種選擇信號以控制驅動器、層級移位器、廣域選擇器、等等。於各種實施例中，控制邏輯410可以是被儲存於一非暫態之電腦可讀取媒體中之指令，當該等指令利用處理器502之至少一者被執行時，將導致儲存控制器進行上述之操作。
於各種實施例中，系統500可以是桌上型電腦設備、膝上型電腦設備、移動式電腦設備(例如，智慧型手機、平板電腦、等等)。系統500可具有更多或更少構件，及/或不同的結構。
雖然為了說明目的，某種某些實施例已於此被闡明並且被描述，被計算以達成相同目的之廣泛多樣化的替代者及/或等效實施例或實作例可取代上面所展示以及所描述之實施例而不脫離本揭示之範疇。本申請是欲涵蓋此處討論之實施例的任何調適或變化。因此，其顯然地預期此處所說明之實施例是僅受限定於申請專利範圍以及其之等效者。
100‧‧‧記憶體設備
102‧‧‧記憶胞
104‧‧‧位元線
106‧‧‧字組線
108‧‧‧路線
110‧‧‧解碼路線
124‧‧‧地磚
126‧‧‧字組線驅動器
128‧‧‧位元線驅動器
130‧‧‧層級移位器
132‧‧‧字組線供應器
134‧‧‧解碼器
136‧‧‧電容器
138‧‧‧位元線供應器
140‧‧‧廣域選擇器
142‧‧‧感知節點
144‧‧‧調節電路
146‧‧‧電容器
148‧‧‧初始化電路
150‧‧‧感知_LV節點
152‧‧‧解碼電路
154‧‧‧邏輯電路
156‧‧‧鎖存器
200‧‧‧讀取操作時序圖
300‧‧‧讀取操作流程圖
302-312‧‧‧讀取操作流程步驟
400‧‧‧避免解碼路線受到突返事件干擾之操作時序圖
404‧‧‧記憶體設備初始化週期
408‧‧‧遭受突返事件週期
412‧‧‧感知節點重連週期
500‧‧‧系統
502‧‧‧處理器
504‧‧‧系統控制邏輯
506‧‧‧通訊界面
508‧‧‧儲存控制器
510‧‧‧控制邏輯
第1圖闡明依據一些實施例之一記憶體設備。
第2圖闡明依據一些實施例之對應至一存取操作的時序圖。
第3圖闡明依據一些實施例之對應至一存取操作的流程圖。
第4圖闡明依據一些實施例之對應至一存取操作的時 序圖。
第5圖闡明依據一些實施例之系統範例。
100‧‧‧記憶體設備
102‧‧‧記憶胞
104‧‧‧位元線
106‧‧‧字組線
108‧‧‧路線
110‧‧‧解碼路線
124‧‧‧地磚
126‧‧‧字組線驅動器
128‧‧‧位元線驅動器
130‧‧‧層級移位器
132‧‧‧字組線供應器
134‧‧‧解碼器
136‧‧‧電容器
138‧‧‧位元線供應器
140‧‧‧廣域選擇器
142‧‧‧感知節點
144‧‧‧調節電路
146‧‧‧電容器
148‧‧‧初始化電路
150‧‧‧感知_LV節點
152‧‧‧解碼電路
154‧‧‧邏輯電路
156‧‧‧鎖存器

Claims (20)

  1. 一種裝置，其包括：一具有包含複數個記憶胞之地磚的相變記憶體陣列；以及一解碼器，其包含：一解碼路線，其具有被組態以表明一第一電壓之一感知節點；一電容器，其被耦合於該感知節點並且被組態以根據該第一電壓而提供一第二電壓；以及一邏輯電路，其被耦合於該電容器並且被組態以根據一接收的致能信號以及該第二電壓而控制一鎖存器。
  2. 如申請專利範圍第1項之裝置，其中該裝置包括一相變記憶體與開關(PCMS)設備。
  3. 如申請專利範圍第1項之裝置，其中該電容器被耦合至該感知節點，以至於該第一電壓中之一改變導致該第二電壓中之一對應的改變，其中該等第一以及第二電壓具有不同數值。
  4. 如申請專利範圍第1項之裝置，其中該解碼器進一步包含一初始化電路，該初始化電路被耦合至該電容器並且被組態而於一突返事件之檢測前設定該第二電壓在一初始狀態。
  5. 如申請專利範圍第4項之裝置，其中該初始狀態是接地。
  6. 如申請專利範圍第1項之裝置，其中該邏輯電路被組態以根據該第二電壓以及該致能信號之邏輯及(AND)運 算結果而控制該鎖存器。
  7. 如申請專利範圍第1項之裝置，其中該第一電壓在一突返事件之前以及之後是一負值。
  8. 如申請專利範圍第1項之裝置，其中該電容器具有大約50毫微微法拉(femtofarad)之電容。
  9. 一種系統，其包括：一包含一解碼器之相變記憶體(PCM)設備，該解碼器具有：一調節電路，其被組態以根據在一第二節點之一負感知電壓而提供在一第一節點之一非負感知電壓；以及一邏輯電路，其被組態以根據該非負感知電壓以及一致能信號而檢測一突返動作；以及一儲存控制器，其被耦合於該相變記憶體設備並且被組態以提供該致能信號。
  10. 如申請專利範圍第9項之系統，其進一步包括：一解碼路線，其具有該第二節點以顯現該負感知電壓。
  11. 如申請專利範圍第10項之系統，其中該調節電路包含一電容器，其被耦合至該等第一以及第二節點並且被組態以提供該非負感知電壓至該邏輯電路之一第一輸入。
  12. 如申請專利範圍第11項之系統，其中該調節電路進一步包括：一初始化電路，其被組態以便： 從該儲存控制器接收一初始化信號；並且根據該初始化信號而設定該非負電壓至一初始狀態。
  13. 如申請專利範圍第9項之系統，其中該相變記憶體設備包括複數個地磚以及分別地對應至該等複數個地磚之複數個解碼器。
  14. 如申請專利範圍第9項之系統，其中該系統包括一膝上型電腦設備或移動式電腦設備。
  15. 一種檢測一突返情況之方法，該方法包括下列步驟：藉由選擇性地分別利用第一以及第二電壓驅動一位元線以及字組線，而選擇一地磚之一記憶胞；提供一致能信號至該地磚之一解碼器之一邏輯電路；根據被顯現在一解碼路線之一感知節點的一第二感知電壓，提供一第一感知電壓至該邏輯電路，其中該第二感知電壓中之一改變導致該第一感知電壓中之一對應改變，並且該第一感知電壓以及該第二感知電壓是不同數值；以及鎖定利用該邏輯電路所輸出之一數值。
  16. 如申請專利範圍第15項之方法，其進一步包括：於該提供一致能信號的步驟之前先將該第一電壓初始化至一第一狀態。
  17. 如申請專利範圍第16項之方法，其中該第一狀態是接地。
  18. 如申請專利範圍第15項之方法，其中該第二感知電壓在由於該記憶胞之選擇結果而發生的一突返事件之前以及之後是負值。
  19. 如申請專利範圍第15項之方法，其進一步包括：利用耦合於該感知節點之一電容器而提供該第一感知電壓。
  20. 如申請專利範圍第15項之方法，進一步包括下列步驟：在該記憶胞之選擇前將一解碼器從被選擇的字組線斷開；在一突返事件發生之後重新連接該解碼器至該被選擇的字組線，其中該突返事件由於該記憶胞之選擇結果而發生；以及依據被鎖定之數值而決定該記憶胞之一設定狀態。
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