KR20150014681A - 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템 - Google Patents

전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템 Download PDF

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Abstract

본 기술은 외부로부터 인가된 전압을 충전하며, 전원전압의 레벨 변경에 따라 상기 충전된 전압의 레벨이 변동되도록 구성된 미러링 회로; 상기 충전된 전압과 피드백 전압을 비교하고 그 결과를 출력하도록 구성된 비교회로; 및 상기 비교회로에서 출력된 전압에 응답하여 전류를 생성하도록 구성된 전류패스 스위칭 회로를 포함하는 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템을 포함한다.

Description

전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템{Current generating circuit and semiconductor device having the same and memory system having the same}
본 발명은 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템에 관한 것으로, 보다 구체적으로는 미러링 회로를 포함하는 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템에 관한 것이다.
반도체 장치는 데이터를 저장하도록 구성된 메모리 셀 어레이와, 메모리 셀 어레이에 데이터를 프로그램하거나 저장된 데이터를 리드하거나 소거하도록 구성된 다수의 회로들을 포함한다. 다수의 회로들은 페이지 버퍼부, 전압 생성 회로, 로우 디코더, 페이지 버퍼부, 컬럼 디코더 및 입출력 회로 등을 포함한다. 이 중에서, 페이지 버퍼부는 메모리 셀 어레이에 연결된 비트라인들을 통하여 데이터를 주고받으며, 리드 및 검증동작시 비트라인들로부터 전달받은 데이터를 센싱하고, 그 결과를 출력하도록 구성된 다수의 페이지 버퍼들을 포함한다. 예를 들면, 페이지 버퍼들은 비트라인들로부터 전달받은 데이터의 전류와 기준전류를 비교하고, 그 결과를 데이터화하여 출력할 수 있다.
하지만, 리드 및 검증 동작을 수행하는 동안, 다수의 페이지 버퍼들이 동시에 동작하기 때문에 다수의 회로들에 공급되는 전압(예컨대, 전원전압)이 일시적으로 낮아질 수 있다. 이러한 경우, 기준전류가 일시적으로 변동될 수 있으며, 기준전류 변동으로 인하여 페이지 버퍼들의 센싱동작의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 전압이 불안정하더라도 일정한 레벨을 갖는 기준전류를 생성할 수 있는 전류 생성 회로와 이를 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 전류 생성 회로는, 외부로부터 인가된 전압을 충전하며, 전원전압의 레벨 변경에 따라 상기 충전된 전압의 레벨이 변동되도록 구성된 미러링 회로; 상기 충전된 전압과 피드백 전압을 비교하고 그 결과를 출력하도록 구성된 비교회로; 및 상기 비교회로에서 출력된 전압에 응답하여 전류를 생성하도록 구성된 전류패스 스위칭 회로를 포함한다.
본 발명의 실시예에 다른 반도체 장치는, 데이터가 저장되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이; 동작신호들에 응답하여 동작전압들을 생성하도록 구성된 전압 생성 회로; 로우 어드레스에 응답하여 상기 메모리 블록들 중 어느 하나를 선택하도록 구성된 로우 디코더; 비트라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받으며, 일정한 전류를 사용하여 센싱동작을 수행하도록 구성된 페이지 버퍼부; 전원전압의 레벨 변동에 관계없이 일정한 전류를 생성하여 상기 페이지 버퍼부에 상기 전류를 공급하도록 구성된 전류 생성 회로; 및 명령신호 및 어드레스에 응답하여 상기 전압 생성 회로, 상기 로우 디코더, 상기 페이지 버퍼부 및 상기 전류 생성 회로를 제어하도록 구성된 제어회로를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 시스템 버스를 통해 입력된 외부 명령에 응답하여, 다수의 핀들을 통해 제어신호들을 출력하도록 구성된 메모리 제어부; 상기 제어신호들에 응답하여 명령신호 및 어드레스를 포함한 인터페이스 신호들을 출력하도록 구성된 메모리 인터페이스부; 및 데이터가 저장되는 반도체 장치를 포함하는 메모리 저장부를 포함하며, 상기 반도체 장치는 전원전압의 레벨 변동에 영향을 받지 않고 일정한 전류를 생성하는 전류 생성 회로를 포함한다.
본 기술은 전압이 일시적으로 변동되더라도 일정한 기준전류를 생성할 수 있으므로, 리드 및 검증 동작을 수행하는 반도체 장치 및 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 전류 생성 회로의 회로도이다.
도 2a 및 도 2b는 전류 생성 회로의 동작 방법을 설명하기 위한 회로도이다.
도 3은 전류 생성 회로로부터 생성되는 전류를 설명하기 위한 타이밍도이다.
도 4는 도 1의 전류 생성 회로를 포함하는 반도체 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 전류 생성 회로의 회로도이다.
도 1을 참조하면, 전류 생성 회로(100)는 전압 생성 회로(200)에서 생성된 제1 전압(V1)을 인가받고, 일정한 전류를 생성하여 내부회로(300)에 전달한다. 전류 생성 회로(100)를 구체적으로 설명하면 다음과 같다.
전류 생성 회로(100)는 미러링 회로(110), 비교회로(120) 및 전류패스 스위칭 회로(130)를 포함한다.
미러링 회로(110)는 전류 생성 회로(100)가 비활성화되어 있는 동안, 전압 생성 회로(200)에서 생성된 제1 전압(V1)과 전원전압(VCC)을 충전한다. 예를 들면, 전압 생성 회로(200)는 전원전압(VCC)보다 레벨이 높은 제1 전압(V1)을 생성한다. 미러링 회로(110)는 제1 전압(V1)을 제1 노드(N1)로 전달하거나 차단하도록 구성된 제1 스위치(111)와, 제1 노드(N1)와 전원전압(VCC) 단자 사이에 연결되어 제1 전압(V1)을 충전하도록 구성된 캐패시터(112)를 포함한다. 제1 스위치(111)는 전류 생성 회로(100)가 비활성되어 있는 동안에는 턴온(tun on)되고, 전류 생성 회로(100)가 활성화되면 턴오프(turn off)된다. 제1 스위치(111)는 제어회로(도 4의 1200)에 의해 제어될 수 있다.
비교회로(120)는 제1 입력단(I1)과 제2 입력단(I2)에 인가된 전압을 비교하고, 그 결과를 제2 노드(N2)에 출력하도록 구성된 비교기(121)를 포함한다. 예를 들면, 비교회로(120)의 제1 입력단(I1)에는 캐패시터(112)에 충전된 전압이 인가되고, 제2 입력단(I2)에는 피드백 전압이 인가된다. 피드백 전압은 비교회로(120)에서 출력된 전압과 동일하다.
전류패스 스위칭 회로(130)는 전류 생성 회로(100)가 활성화되어 있는 동안, 제2 노드(N2)에 인가된 전압에 응답하여 전원전압(VCC) 단자와 내부회로(300)를 서로 연결하여 전원전압(VCC) 단자와 내부회로(300) 간 전류패스(current path)를 형성함으로써 전류를 생성한다. 예를 들면, 전류패스 스위칭 회로(130)는 제2 노드(N2)에 연결되고, 전류 생성 회로(100)가 활성화되어 있는 동안에는 턴온(turn on)되고, 전류 생성 회로(100)가 비활성화되어 있는 동안에는 턴오프(turn off)되는 제2 스위치(131)와, 제2 스위치(131)를 통해 전달된 전압에 응답하여 전원전압(VCC) 단자와 내부회로(300)를 서로 연결하도록 구성된 제3 스위치(132)를 포함한다. 즉, 제3 스위치(132)의 드레인단은 전원전압(VCC) 단자에 연결되고, 소오스단은 내부회로(300)에 연결된다. 제2 스위치(131)는 제어회로(도 4의 1200)에 의해 제어될 수 있다.
내부회로(300)는 전원전압(VCC)을 공급받아 동작하는 회로들을 포함할 수 있다. 미러링 회로(110), 비교회로(120), 전류패스 스위칭 회로(130) 및 내부회로(300)는 모두 동일한 전압원으로부터 공급되는 전원전압(VCC)을 전달받는다. 예를 들면, 내부회로(300)는 페이지 버퍼부를 포함할 수 있다.
전류 생성 회로(100)의 동작방법을 구체적으로 설명하면 다음과 같다.
도 2a 및 도 2b는 전류 생성 회로의 동작 방법을 설명하기 위한 회로도이다.
도 2a를 참조하면, 전류 생성 회로(100)가 비활성 상태인 경우에는, 제1 스위치(111)는 턴온되고, 제2 스위치(131)는 턴오프된다. 제1 스위치(111)가 턴온되면, 전압 생성 회로(200)로부터 생성된 제1 전압(V1)이 캐패시터(112)에 충전된다. 전압 생성 회로(200)에서 생성된 제1 전압(V1)과 캐패시터(112)에 충전된 전압을 구분하기 위하여, 캐패시터(112)에 충전된 전압을 제2 전압(V2)으로 정의한다. 캐패시터(112)에 제2 전압(V2)이 충전되면, 비교기(121)의 제1 입력단(I1)에도 제2 전압(V2)이 입력된다. 초기 동작시, 비교기(121)의 제2 입력단(I2)은 플로팅 상태이므로, 제1 입력단(I1)에 양전압인 제2 전압(V2)이 인가되면 비교기(121)는 하이 레벨의 전압을 출력한다. 하지만, 제2 스위치(131)가 턴오프되어 있으므로, 제3 스위치(132)의 게이트단은 플로팅 상태가 된다. 따라서, 전류 생성 회로(100)가 비활성 상태인 경우에는, 전류패스 스위칭 회로(130)의 전원전압(VCC) 단자와 내부회로(300) 간 전류패스가 형성되지 않는다.
도 2b를 참조하면, 전류 생성 회로(100)가 활성화되면, 제1 스위치(111)는 턴오프되고, 제2 스위치(131)는 턴온된다. 제1 스위치(111)가 턴오프되면, 전압 생성 회로(200)에서 생성된 제1 전압(V1)이 비교기(121) 전달되지 않는다. 따라서, 비교기(121)는 전압 생성 회로(200)의 영향을 받지 않고 캐패시터(112)에 충전된 제2 전압(V2)의 영향을 받게 된다. 비교기(121)의 제1 입력단(I1)에 제2 전압(V2)이 인가되고 제2 입력단(I2)에는 비교기(121)의 출력단으로 출력된 전압이 피드백(feed back)된다. 비교기(121)에서 출력되는 전압은 하이 레벨의 전압이지만, 제2 전압(V2)보다는 레벨이 낮으므로, 비교기(121)는 하이 레벨의 전압을 계속 출력한다. 제2 스위치(131)가 턴온되어 있으므로, 제3 스위치(132)의 게이트단에는 비교기(121)에서 출력된 전압이 인가된다. 설명의 편의상, 비교기(121)에서 출력된 전압을 제3 전압(V3)으로 정의한다. 제3 전압(V3)은 하이 레벨의 전압, 즉 양전압이므로 제3 스위치(132)는 턴온된다. 제3 스위치(132)가 턴온되면, 제3 스위치(132)의 드레인단과 소오스단이 서로 연결되면서 전류패스(CP)가 형성된다.
전류패스(CP)가 형성되면, 내부회로(300)는 전원전압(VCC)을 공급받아 다양한 동작을 수행한다. 내부회로(300)가 페이지 버퍼부인 경우를 예로 들면 다음과 같다.
페이지 버퍼부는 다수의 페이지 버퍼들을 포함한다. 따라서, 다수의 페이지 버퍼들이 동시에 동작하면 전원전압(VCC)의 레벨이 일시적으로 낮아질 수 있다. 이를 전압 드롭(voltage drop)이라 한다. 이때, 전류 생성 회로(100)의 미러링 회로(110)와 전류패스 스위칭 회로(130)가 내부회로(300)와 동일한 전원전압(VCC)을 공급받으므로, 내부회로(300)에 공급되는 전원전압(VCC)의 레벨이 일시적으로 낮아지면, 미러링 회로(110)와 전류패스 스위칭 회로(130)에 공급되는 전원전압(VCC)의 레벨도 동시에 일시적으로 낮아진다.
미러링 회로(110)에 공급되는 전원전압(VCC)의 레벨이 일시적으로 낮아지면, 커플링에 의하여 제1 노드(N1)에 인가되는 제2 전압(V2)의 레벨 또한 일시적으로 낮아진다. 제2 전압(V2)의 레벨이 일시적으로 낮아지게 되어 비교기(121)의 제2 입력단(I2)보다 제1 입력단(I1)에 인가되는 전압의 레벨이 일시적으로 낮아지면, 제3 전압(V3) 또한 일시적으로 낮아진다.
전류패스 스위칭 회로(130)도 미러링 회로(110) 및 내부회로(300)와 동일한 전원전압(VCC)을 공급받기 때문에, 전류패스 스위칭 회로(130)에 포함되는 제3 스위치(132)의 게이트단과 드레인단에 인가되는 전압이 동시에 일시적으로 낮아진다. 즉, 내부회로(300)의 동작으로 인하여 전원전압(VCC)의 레벨이 일시적으로 낮아지는 경우, 제3 스위치(132)의 드레인단 뿐만 아니라 게이트단에 인가되는 전압도 동시에 일시적으로 낮아지기 때문에, 게이트단과 드레인단 간의 레벨 차이가 발생하지 않으며, 이로 인해 전류패스(CP)를 따라 흐르는 전류량이 변동되는 것을 방지할 수 있다. 예를 들면, 전류 생성 회로(100)에서 생성하는 전류가 내부회로(300)에서 기준전류로 사용되는 경우, 전원전압(VCC)의 변동에 관계없이 일정한 레벨의 기준전류를 생성할 수 있으므로, 전류 생성 회로(100)의 신뢰도를 향상시킬 수 있다.
도 3은 전류 생성 회로로부터 생성되는 전류를 설명하기 위한 타이밍도이다.
도 2b 및 도 3을 참조하면, T1 시점 이전까지는 전류 생성 회로(100)가 비활성 상태인 구간이고, T1 시점부터는 전류 생성 회로(100)가 활성화 상태이면서 내부회로(300)가 동작하는 구간을 의미한다.
T1 시점에 도달하기 이전까지, 미러링 회로(110)의 제1 스위치(111)는 턴온되고, 전류패스 스위칭 회로(130)의 제2 스위치(131)는 턴오프되어, 미러링 회로(110)의 캐패시터(112)에 제1 전압을 충전한다. 캐패시터(112)에 충전 완료된 전압은 제2 전압(V2)으로 정의한다.
T1 시점부터 T2 시점 사이에서, 미러링 회로(110)의 제1 스위치(111)는 턴오프되고, 전류패스 스위칭 회로(130)의 제2 스위치(131)는 턴온되어, 전류패스 스위칭 회로(130)는 캐패시터(112)에 충전된 제2 전압(V2)에 의해 전류패스(CP)를 형성한다. 내부회로(300)가 동작하면, 동일한 전압원으로부터 출력되는 전원전압(VCC)의 레벨이 일시적으로 낮아질 수 있다. 예를 들면, 내부회로(300)에 공급되는 전원전압(VCC)과, 전류패스 스위칭 회로(130)에 공급되는 전원전압(VCC)과, 미러링 회로(110)에 공급되는 전원전압(VCC)의 레벨이 일시적으로 낮아질 수 있다. 특히, 미러링 회로(110)에서는 미러링(MR)에 의해 전원전압(VCC)의 레벨이 낮아지면서 커플링에 의해 제2 전압(V2)의 레벨이 낮아질 수 있고, 비교회로(120)에서는 비교기(131)로부터 출력되는 제3 전압(V3)의 레벨이 낮아질 수 있다. 전류패스 스위칭 회로(130)는 전원전압(VCC)과 제3 전압(V3)에 응답하여 동작하는데, 전원전압(VCC)과 제3 전압(V3)의 레벨이 동시에 일시적으로 낮아지기 때문에 제3 스위치(132)에 의해 형성되는 전류패스(CP)를 일정하게 유지하여 일정한 전류를 생성할 수 있다.
상술한 바와 같이, 내부회로(300)가 동작하는 동안 일시적으로 전원전압(VCC)의 레벨이 낮아지더라도, 전류 생성 회로(100)는 일정한 전류를 생성하여 내부회로(300)에 공급할 수 있다. 이로 인해, 내부회로(300)의 다양한 동작에 대한 신뢰도를 향상시킬 수 있다.
도 4는 도 1의 전류 생성 회로를 포함하는 반도체 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(1100)와, 메모리 셀 어레이(1100)에 데이터를 프로그램하거나, 저장된 데이터를 리드 또는 소거하도록 구성된 주변회로들(100, 200, 1300, 1400, 1500 및 1600)과, 주변회로들(100, 200, 1300, 1400, 1500 및 1600)을 제어하도록 구성된 제어회로(1200)를 포함한다.
메모리 셀 어레이(1100)는 데이터가 저장되는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 서로 유사하게 구성되며, 2차원 또는 3차원 구조의 셀 스트링들을 포함할 수 있다.
제어회로(1200)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 동작신호들(PGM, READ, ERASE), 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 페이지 버퍼 제어 신호들(PBSIG)을 출력한다.
전류 생성 회로(100)는 미러링 회로를 포함하며, 전원전압(VCC)과 제1 전압(V1)에 응답하여 전류패스(CP)를 형성하되, 전원전압(VCC)의 레벨이 일시적으로 낮아지더라도 일정한 전류패스(CP)를 형성하여 일정한 레벨을 갖는 전류를 생성할 수 있다.
전압 생성 회로(200)는 동작신호들(PGM, READ, ERASE)에 응답하여 동작전압들(Vpgm, Vread, V1)을 생성한다. 예를 들면, 전압 생성 회로(200)에 프로그램 신호(PGM)가 인가되면, 전압 생성 회로(200)는 프로그램 신호(PGM)에 응답하여 프로그램 동작에 필요한 전압들(Vpgm)을 생성한다.
로우 디코더(1300)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나의 메모리 블록을 선택하고, 선택된 메모리 블록의 워드라인들(WL)에 동작전압들을 전달한다.
페이지 버퍼부(1400)는 비트라인들(BL)을 통해 메모리 셀 어레이(1100)에 연결되며, 페이지 동작 신호들(PBSIG)에 응답하여 메모리 셀 어레이(1100)에 데이터를 전달하거나, 메모리 셀 어레이(1100)에 저장된 데이터를 전달받는다. 또한, 페이지 버퍼부(1400)는 리드 또는 검증동작시, 전류 생성 회로(100)로부터 생성된 일정한 전류(예컨대, 기준전류)를 전달받고, 이를 이용하여 센싱 동작을 수행할 수 있다.
컬럼 디코더(1500)는 컬럼라인들(CL)을 통해 페이지 버퍼부(1400)에 연결되며, 컬럼 어드레스(CADD)에 응답하여 각각의 페이지 버퍼들에 데이터를 전달한다.
입출력 회로(1600)는 입출력라인들(IL)을 통해 컬럼 디코더(1500)에 연결되며, 입출력 데이터(IO)를 컬럼 디코더(1500)와 주고 받는다.
상술한 반도체 장치(1100)의 구성 중에서, 전류 생성 회로(100)는 페이지 버퍼부(1400)에 일정한 전류를 생성하여 전달한다고 하였으나, 페이지 버퍼(1400) 외에도 일정한 전류를 필요로 하는 다른 회로들에도 전류 생성 회로(100)를 연결할 수 있다.
도 5는 도 4의 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 시스템(2000)은 메모리 제어부(2100), 메모리 인터페이스(2200) 및 메모리 저장부(2300)를 포함할 수 있다.
메모리 제어부(2100)는 시스템 버스를 통해 입력된 외부 명령에 응답하여 다수의 핀들을 통해 메모리 인터페이스(2200)로 제어신호들(CONSIG)을 인가한다. 예를 들면, 메모리 제어부(2100)는 주소 핀들, 칩 인에이블 신호 핀, 선택 신호 핀, 출력 인에이블 신호 핀, 리셋 신호 핀, 쓰기 인에이블 신호 핀, 쓰기 금지 신호 핀, 클록 신호 핀, 어드레스 유효 입력 신호 핀을 통해 제어신호들(CONSIG)을 메모리 인터페이스(2200)에 인가할 수 있다. 또한, 메모리 제어부(2100)는 데이터 핀들을 통해 메모리 인터페이스(2200)와 데이터(DQ)를 주고받을 수 있다.
메모리 인터페이스(2200)는 제어신호들(CONSIG)에 응답하여 SEL)에 명령신호 및 어드레스를 포함한 인터페이스 신호들(IFSIG)을 메모리 저장부(2300)에 인가하며, 메모리 저장부(2300)와 데이터(DQ)를 주고 받을 수 있다.
메모리 저장부(2300)는 데이터가 저장되는 반도체 장치(1000)를 포함할 수 있다. 반도체 장치(1000)는 인터페이스 신호들(IFSIG)에 응답하여 프로그램, 리드 및 소거 동작을 수행한다. 특히, 반도체 장치(1000)는 전원전압(VCC)의 일시적인 변화에 무관하게 일정한 전류를 생성하는 전류 생성 회로를 포함한다. 반도체 장치(1000)가 리드 동작 또는 검증동작 수행시 전류 생성 회로로부터 생성된 일정한 전류를 사용하기 때문에, 반도체 장치(1000)의 신뢰도가 개선될 수 있다. 따라서, 신뢰도가 개선된 반도체 장치(1000)를 포함하는 메모리 저장부(2300)의 신뢰도 또한 개선될 수 있으며, 메모리 저장부(2300)를 포함하는 메모리 시스템의 신뢰도 도한 개선될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 전류 생성 회로 110: 미러링 회로
111: 제1 스위치 112: 캐패시터
120: 비교회로 121: 비교기
130: 전류패스 스위칭 회로 131: 제2 스위치
132: 제3 스위치 200: 전압 생성 회로
300: 내부회로 1000: 반도체 장치
1100: 메모리 셀 어레이 1200: 제어회로
1300: 로우 디코더 1400: 페이지 버퍼부
1500: 컬럼 디코더 1600: 입출력 회로
2000: 메모리 시스템 2100: 메모리 제어부
2200: 메모리 인터페이스 2300: 메모리 저장부

Claims (18)

  1. 외부로부터 인가된 전압을 충전하며, 전원전압의 레벨 변경에 따라 상기 충전된 전압의 레벨이 변동되도록 구성된 미러링 회로;
    상기 충전된 전압과 피드백 전압을 비교하고 그 결과를 출력하도록 구성된 비교회로; 및
    상기 비교회로에서 출력된 전압에 응답하여 전류를 생성하도록 구성된 전류패스 스위칭 회로를 포함하는 전류 생성 회로.
  2. 제1항에 있어서, 상기 미러링 회로는,
    상기 외부로부터 인가된 전압을 제1 노드에 전달하거나 차단하도록 구성된 제1 스위치; 및
    상기 전원전압이 공급되는 단자와 상기 제1 노드 사이에 연결되어, 상기 외부로부터 인가된 전압을 충전하도록 구성된 캐패시터를 포함하는 전류 생성 회로.
  3. 제2항에 있어서,
    상기 제1 스위치가 턴오프된 상태에서 상기 전원전압의 레벨이 변경되면, 상기 충전된 전압은 상기 전원전압과의 커플링에 의해 레벨이 변동되는 전류 생성 회로.
  4. 제1항에 있어서, 상기 비교회로는,
    제1 입력단에 상기 충전된 전압이 인가되고, 제2 입력단에 상기 피드백 전압이 인가되는 비교기를 포함하는 전류 생성 회로.
  5. 제4항에 있어서,
    상기 피드백 전압은 상기 비교기로부터 출력된 전압과 동일한 전압인 전류 생성 회로.
  6. 제1항에 있어서, 상기 전류패스 스위칭 회로는,
    상기 비교회로로부터 출력된 전압을 제2 노드로 전달하거나 차단하도록 구성된 제2 스위치; 및
    상기 전원전압이 공급되는 단자와 출력노드 사이에 연결되며, 상기 제2 스위치로부터 전달된 전압에 응답하여 전류패스를 형성하여 전류를 생성하도록 구성된 제3 스위치를 포함하는 전류 생성 회로.
  7. 데이터가 저장되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    동작신호들에 응답하여 동작전압들을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 메모리 블록들 중 어느 하나를 선택하도록 구성된 로우 디코더;
    비트라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받으며, 일정한 전류를 사용하여 센싱동작을 수행하도록 구성된 페이지 버퍼부;
    전원전압의 레벨 변동에 관계없이 일정한 전류를 생성하여 상기 페이지 버퍼부에 상기 전류를 공급하도록 구성된 전류 생성 회로; 및
    명령신호 및 어드레스에 응답하여 상기 전압 생성 회로, 상기 로우 디코더, 상기 페이지 버퍼부 및 상기 전류 생성 회로를 제어하도록 구성된 제어회로를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 전류 생성 회로는,
    상기 전압 생성 회로에서 생성된 전압을 충전하고, 상기 전원전압의 레벨 변경에 따라 상기 충전된 전압의 레벨이 변동되도록 구성된 미러링 회로;
    상기 충전된 전압과 피드백 전압을 비교하고 그 결과를 출력하도록 구성된 비교회로; 및
    상기 비교회로에서 출력된 전압에 응답하여 전류를 생성하여 상기 페이지 버퍼부에 공급하도록 구성된 전류패스 스위칭 회로를 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 미러링 회로는,
    상기 전압 생성 회로에서 생성된 전압을 제1 노드에 전달하거나 차단하도록 구성된 제1 스위치; 및
    상기 전원전압이 공급되는 단자와 상기 제1 노드 사이에 연결되어, 상기 외부로부터 인가된 전압을 충전하도록 구성된 캐패시터를 포함하는 반도체 장치.
  10. 제8항에 있어서, 상기 비교회로는,
    제1 입력단에 상기 충전된 전압이 인가되고, 제2 입력단에 상기 피드백 전압이 인가되는 비교기를 포함하는 반도체 장치.
  11. 제8항에 있어서, 상기 전류패스 스위칭 회로는,
    상기 비교회로로부터 출력된 전압을 제2 노드로 전달하거나 차단하도록 구성된 제2 스위치; 및
    상기 전원전압이 공급되는 단자와 출력노드 사이에 연결되며, 상기 제2 스위치로부터 전달된 전압에 응답하여 전류패스를 형성하여 전류를 생성하도록 구성된 제3 스위치를 포함하는 반도체 장치.
  12. 시스템 버스를 통해 입력된 외부 명령에 응답하여, 다수의 핀들을 통해 제어신호들을 출력하도록 구성된 메모리 제어부;
    상기 제어신호들에 응답하여 명령신호 및 어드레스를 포함한 인터페이스 신호들을 출력하도록 구성된 메모리 인터페이스부; 및
    데이터가 저장되는 반도체 장치를 포함하는 메모리 저장부를 포함하며,
    상기 반도체 장치는 전원전압의 레벨 변동에 영향을 받지 않고 일정한 전류를 생성하는 전류 생성 회로를 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 메모리 제어부는 주소 핀들, 칩 인에이블 신호 핀, 선택 신호 핀, 출력 인에이블 신호 핀, 리셋 신호 핀, 쓰기 인에이블 신호 핀, 쓰기 금지 신호 핀, 클록 신호 핀, 어드레스 유효 입력 신호 핀을 포함하는 상기 다수의 핀들을 통해 상기 제어신호들을 상기 메모리 인터페이스에 인가하는 메모리 시스템.
  14. 제12항에 있어서, 상기 반도체 장치는,
    데이터가 저장되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    동작신호들에 응답하여 동작전압들을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 메모리 블록들 중 어느 하나를 선택하도록 구성된 로우 디코더;
    비트라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받으며, 일정한 전류를 사용하여 센싱동작을 수행하도록 구성된 페이지 버퍼부; 및
    명령신호 및 어드레스에 응답하여 상기 전압 생성 회로, 상기 로우 디코더, 상기 페이지 버퍼부 및 상기 전류 생성 회로를 제어하도록 구성된 제어회로를 포함하는 메모리 시스템.
  15. 제14항에 있어서, 상기 전류 생성 회로는,
    상기 전압 생성 회로에서 생성된 전압을 충전하고, 상기 전원전압의 레벨 변경에 따라 상기 충전된 전압의 레벨이 변동되도록 구성된 미러링 회로;
    상기 충전된 전압과 피드백 전압을 비교하고 그 결과를 출력하도록 구성된 비교회로; 및
    상기 비교회로에서 출력된 전압에 응답하여 전류를 생성하여 상기 페이지 버퍼부에 공급하도록 구성된 전류패스 스위칭 회로를 포함하는 메모리 시스템.
  16. 제15항에 있어서, 상기 미러링 회로는,
    상기 전압 생성 회로에서 생성된 전압을 제1 노드에 전달하거나 차단하도록 구성된 제1 스위치; 및
    상기 전원전압이 공급되는 단자와 상기 제1 노드 사이에 연결되어, 상기 외부로부터 인가된 전압을 충전하도록 구성된 캐패시터를 포함하는 메모리 시스템.
  17. 제15항에 있어서, 상기 비교회로는,
    제1 입력단에 상기 충전된 전압이 인가되고, 제2 입력단에 상기 피드백 전압이 인가되는 비교기를 포함하는 메모리 시스템.
  18. 제15항에 있어서, 상기 전류패스 스위칭 회로는,
    상기 비교회로로부터 출력된 전압을 제2 노드로 전달하거나 차단하도록 구성된 제2 스위치; 및
    상기 전원전압이 공급되는 단자와 출력노드 사이에 연결되며, 상기 제2 스위치로부터 전달된 전압에 응답하여 전류패스를 형성하여 전류를 생성하도록 구성된 제3 스위치를 포함하는 메모리 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018916A (ko) * 2016-08-10 2018-02-22 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816396A (ja) * 1981-07-20 1983-01-31 パイオニア株式会社 電圧−電流変換回路
JP2518393B2 (ja) * 1989-05-24 1996-07-24 日本電気株式会社 出力切り換え機能を有する電圧・電流変換回路
US5117205A (en) 1990-05-01 1992-05-26 U.S. Philips Corporation Electrically controllable oscillator circuit, and electrically controllable filter arrangement comprising said circuits
US5584044A (en) * 1990-09-28 1996-12-10 Fuji Photo Film Co., Ltd. Integrated circuit memory card for write in/read out capability having plurality of latching means for expandable addressing using counting means for enabling latches thereof
US5481212A (en) * 1993-03-12 1996-01-02 Kabushiki Kaisha Toshiba Sample-and-hold circuit device
FR2719135B1 (fr) * 1994-04-21 1996-06-28 Sgs Thomson Microelectronics Circuit de limitation de tension avec comparateur à hystérésis.
US5736879A (en) * 1996-02-02 1998-04-07 Siliconix Incorporated Closed-loop frequency-to-current converter with integrable capacitances
EP0864223B1 (de) 1996-09-27 2002-04-24 Böhm, Markus, Prof. Dr.-Ing. Lokalautoadaptiver optischer sensor
JP4773631B2 (ja) * 2001-05-25 2011-09-14 富士通セミコンダクター株式会社 連想記憶装置及びプリチャージ方法
JP2006226992A (ja) * 2005-01-21 2006-08-31 Sanyo Electric Co Ltd 電圧−周波数変換装置、電圧−周波数変換装置の基準電圧変更方法
JP4812085B2 (ja) * 2005-12-28 2011-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
JP2008009277A (ja) * 2006-06-30 2008-01-17 Canon Inc 電圧電流変換方法、電圧電流変換回路、及びアクティブマトリクス型表示装置
JP4287884B2 (ja) * 2007-01-30 2009-07-01 シャープ株式会社 Ａ／ｄ変換器
US7818638B2 (en) * 2007-06-15 2010-10-19 Micron Technology, Inc. Systems and devices including memory with built-in self test and methods of making and using the same
US7479915B1 (en) * 2007-12-19 2009-01-20 Texas Instruments Incorporated Comparator architecture
US7898268B2 (en) * 2008-02-15 2011-03-01 Infineon Technologies Ag Circuit and method for capacitor effective series resistance measurement
JP5072718B2 (ja) * 2008-06-02 2012-11-14 株式会社東芝 信号受信装置
EP2169824A1 (en) * 2008-09-25 2010-03-31 Moscad Design & Automation Sàrl A switched capacitor error amplifier circuit for generating a precision current reference or for use in a precision oscillator
US8482342B2 (en) * 2009-10-30 2013-07-09 Stmicroelectronics S.R.L. Circuit for generating a reference voltage with compensation of the offset voltage
US8736354B2 (en) * 2009-12-02 2014-05-27 Texas Instruments Incorporated Electronic device and method providing a voltage reference
US8581569B2 (en) * 2011-02-24 2013-11-12 Touchstone Semiconductor, Inc. Supply independent current reference generator in CMOS technology
KR101304195B1 (ko) * 2011-06-24 2013-09-05 주식회사 하이딥 향상된 노이즈 필터링 특성을 갖는 정전 용량 센서, 정전 용량 센서의 노이즈 필터링 방법 및 컴퓨터 판독 가능한 기록 매체

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