KR102499388B1 - 음의 전압 생성 장치를 포함하는 메모리 장치 - Google Patents

음의 전압 생성 장치를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술은 제 1 음의 전압을 생성하는 음의 전압 펌프; 및 상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 제 1 증폭 회로의 출력 전압에 따라 상기 출력 단자의 전압을 상승시키는 전압 상승 장치를 포함하는 전압 생성 회로를 포함한다.

Description

음의 전압 생성 장치를 포함하는 메모리 장치{Memory device having negative voltage generator}
본 발명은 음의 전압 생성 장치를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 빠른 속도로 음의 목표 전압을 생성할 수 있는 음의 전압 생성 장치에 관한 것이다.
휴대전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서, 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요도 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다.
낸드 플래시 메모리 장치는 워드 라인에 인가되는 읽기 전압을 생성하는 전압 생성 장치를 포함하고 이를 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행한다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 이로 인해, 더 작고 더 빠른 메모리 장치가 요구되고 있다.
본 발명의 실시예는 음의 목표 전압을 빠르게 생성하는 음의 전압 생성 장치를 이용하여 읽기 속도를 향상시킬 수 있는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 전압 생성 회로는, 제 1 음의 전압을 생성하는 음의 전압 펌프; 및 상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 제 1 증폭 회로의 출력 전압에 따라 상기 출력 단자의 전압을 상승시키는 전압 상승 장치를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 제 1 음의 전압을 생성하는 음의 전압 펌프; 상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터; 및 상기 제 2 음의 전압을 상기 메모리 셀 어레이에 인가하는 로우 디코더를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되고 상기 제 1 증폭 회로의 출력 전압에 의해 제어 되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고, 상기 전압 상승 장치는 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압을 상승시킨다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 제 1 음의 전압을 생성하는 음의 전압 펌프; 상기 제 1 음의 전압에 따라 제 2 음의 전압 및 상기 제 2 음의 전압 보다 높은 제 3 음의 전압을 생성하고, 출력 단자를 통해 상기 제 2 음의 전압 및 상기 제 3 음의 전압을 출력하는 음의 전압 레귤레이터; 상기 제 2 음의 전압과 상기 제 3 음의 전압을 메모리 셀 어레이에 순차적으로 인가하는 로우 디코더; 및 상기 제 2 음의 전압과 상기 제 3 음의 전압에 응답하여 상기 메모리 셀 어레이로부터 출력된 데이터를 저장하는 페이지 버퍼를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되어 상기 제 1 증폭 회로의 출력 전압에 의해 제어 되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고, 상기 출력 단자의 전압이 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 제 2 음의 전압에서 상기 제 3 음의 전압으로 상승한다.
본 기술은 새로운 음의 전압 생성 장치를 통해 읽기 전압 생성 시간을 단축시킬 수 있으며 이로 인해 메모리 장치의 읽기 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 4는 도 3의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 5는 본 발명의 실시예에 따른 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.
도 7은 도 6의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 8은 본 발명의 다른 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.
도 9는 도 8의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 프로그램(program)하거나, 프로그램된 데이터를 리드(read)하고 외부로 데이터를 출력하거나, 데이터를 소거(erase)하도록 구성된 주변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 회로(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(101)을 포함할 수 있다. 각각의 메모리 블록들(101)에는 로컬 라인들(LL)과 비트 라인들(BL)이 연결될 수 있다. 로컬 라인들(LL)은 각각의 메모리 블록들(101)에 연결되며, 비트 라인들(BL)은 다수의 메모리 블록들(101)에 공통으로 연결된다. 메모리 셀 어레이(100)는 기판(Substrate)에 수직 방향으로 메모리 셀들이 적층(stack)된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 패스/페일 판단부(260)를 포함할 수 있다.
전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 회로(300)으로부터 공급된 전압 생성 신호(VOL_SIG)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 읽기 전압들 및 소거 전압들을 생성할 수 있다. 읽기 전압들은 다수의 양의 전압들 및 하나 이상의 음의 전압들을 포함할 수 있다.
메모리 셀 어레이(100)는 하나의 셀에 다수의 논리 비트를 저장할 수 있다. 예를 들면, 멀티 레벨 셀들(Multi-Level Cells; MLC)은 2개의 논리 비트들을 포함할 수 있고, 트리플 레벨 셀들(Triple-Level Cells; TLC)은 3개의 논리 비트들을 포함할 수 있으며, 쿼드러플 레벨 셀들(Quadruple-Level Cells; QLC)은 4개의 논리 비트들을 포함할 수 있다. 많은 논리 비트들을 저장하기 위하여 메모리 셀 어레이(100)는 프로그램 상태에 대응되는 문턱 전압이 음의 영역(예를 들면, 0V 보다 낮은 문턱 전압 영역)에 형성될 수 있고, 이러한 음의 영역에 형성되는 프로그램 상태를 읽기 위하여 전압 생성 회로(210)는 하나 이상의 음의 읽기 전압을 생성할 수 있다.
전압 생성 회로(200)에 의한 읽기 전압 생성의 속도는 메모리 장치(1110)의 읽기 성능에 영향을 미칠 수 있다. 예를 들어 멀리 레벨 셀들(MLC) 또는 트리플 레벨 셀들(TLC)의 경우 하나의 논리 비트를 읽어 내기 위하여 다수의 읽기 전압들을 필요로 한다. 또한 다수의 읽기 전압들은 하나 이상의 음의 읽기 전압을 포함할 수 있다. 이러한 다수의 읽기 전압들의 생성 속도는 메모리 장치(1110)의 읽기 성능에 영향을 미칠 수 있다.
로우 디코더(220)는 제어 회로(300)으로부터 공급된 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전압 생성 회로(210)에 의해 생성된 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로컬 라인들(LL) 중 워드라인들(WL)에 동작 전압들(Vop)을 전달할 수 있다. 또한, 로우 디코더(220)는 워드라인들(WL) 외에도, 선택된 메모리 블록에 연결된 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에도 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL)에 연결된 다수의 페이지 버퍼들(231)을 포함한다. 페이지 버퍼들(231)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 데이터를 주고 받으며, 선택된 메모리 블록으로부터 전달 받은 데이터를 임시로 저장할 수 있다. 다수의 양의 읽기 전압과 하나 이상의 음의 읽기 전압에 응답하여 메모리 셀 어레이(100)로부터 출력된 데이터들은 비트 라인들(BL)을 통해 페이지 버퍼들(231)에 임시로 저장될 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)로부터 데이터를 전송 받는다.
입출력 회로(250)는 외부로부터 입출력 패스(IO)를 통해 전달 받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(300)에 전달하거나, 컬럼 라인들(CL)을 통해 연결된 컬럼 디코더(240)와 데이터를 주고받는다.
패스/페일 판단부(260)는 인에이블 신호(EN)에 응답하여 페이지 버퍼부(230)로부터 수신된 전압(VC) 또는 전류에 따라, 수행 중인 프로그램 또는 소거 동작의 패스(pass) 또는 페일(fail) 여부를 판단하고, 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 회로(300)에 전달한다.
제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 생성 신호(VOL_SIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 인에이블 신호(EN) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로(200)를 제어할 수 있다.
도 2는 도 1의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 전압 생성 회로(210)은 양의 전압 생성 장치(211)를 포함할 수 있다. 양의 전압 생성 장치(211)는 양의 전압 펌프(2111) 및 양의 전압 레귤레이터(2112)를 이용하여 다수의 양의 읽기 전압들(VPOS)을 생성 할 수 있다. 양의 전압 펌프(2111)는 차지 펌핑 동작을 수행하여 전원 전압으로부터 높은 레벨의 양의 펌핑 전압(VPOS_PUMP)을 생성하고, 양의 전압 레귤레이터(2112)는 양의 전압 펌프(2111)로부터 출력된 양의 펌핑 전압(VPOS_PUMP)을 레귤레이팅 하여 읽기 동작시 워드 라인에 인가되는 다수의 양의 읽기 전압들(VPOS)을 생성할 수 있다. 이때 양의 읽기 전압들(VPOS)은 양의 펌핑 전압(VPOS_PUMP) 보다 낮거나 같을 수 있다. 또한 양의 읽기 전압들(VPOS)은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC)에서 높은 문턱 전압을 갖는 프로그램 산포를 읽기 위하여 사용될 수 있다.
양의 전압 레귤레이터(2112)는 양의 읽기 전압 뿐만 아니라 양의 프로그램 전압 및 양의 프로그램 베리파이(Verify) 전압 또는 양의 소거 전압 및 양의 소거 베리파이(Verify) 전압을 생성할 수 있다.
전압 생성 회로(210)는 음의 전압 생성 장치(212)를 포함할 수 있다. 음의 전압 생성 장치(212)는 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)를 통해 하나 이상의 음의 읽기 전압(VNEG)을 생성 할 수 있다. 음의 전압 펌프(2121)는 음의 차지 펌핑 동작을 수행하여 전원 전압 또는 접지 전압으로부터 음의 펑핑 전압(VNEG_PUMP)을 생성하고, 음의 전압 레귤레이터(2122)는 음의 펌핑 전압(VNEG_PUMP)을 레귤레이팅 하여 읽기 동작시 워드 라인에 인가되는 하나 이상의 음의 읽기 전압(VNEG)를 생성할 수 있다. 이때 음의 읽기 전압(VNEG)은 음의 펌핑 전압(VNEG_PUMP) 보다 높거나 같은 음의 전압이다. 또한 음의 읽기 전압(VNEG)은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC)에서 낮은 문턱 전압을 갖는 프로그램 산포 또는 소거 산포를 읽기 위하여 사용될 수 있다.
음의 전압 레귤레이터(2122)는 음의 읽기 전압 뿐만 아니라 음의 프로그램 전압 및 음의 프로그램 베리파이(Verify) 전압 또는 음의 소거 전압 및 음의 소거 베리파이(Verify) 전압을 생성할 수 있다.
선택부(213)는 읽기 동작에 필요한 목표 읽기 전압의 레벨에 따라 양의 전압 생성 장치(211)의 출력 양의 읽기 전압(VPOS)와 음의 전압 생성 장치(212)의 출력인 음의 읽기 전압(VNEG) 중 하나를 선택하여 로우 디코더(220)로 출력할 수 있다.
도 3은 도 2의 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 3을 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2), 그리고 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)에 의해 결정된다. 제 2 저항(R2)을 통해 음의 읽기 전압(VNEG)에서 피드2(FEED2) 로 흐르는 전류를 I라고 가정한다. 피드2(FEED2)의 전압은 음의 전압 레귤레이터(2122)가 동작시 제 2 기준 전압(VREF2)과 동일하게 제어되므로 하기의 ‘수학식 1’이 성립된다.
[수학식 1]
VNEG-I×R2 =VREF2
또한 제 2 저항(R2)을 통해 흐르는 전류 I와 제 1 저항(R1)을 통해 흐르는 전류는 동일하고, 피드1(FEED1)의 전압은 음의 전압 레귤레이터(2122)가 동작시 제 1 기준 전압(VREF1)과 동일하게 제어되므로 하기의 ‘수학식 2’가 성립된다.
[수학식 2]
VNEG-I×(R1+R2) =VREF1
상기 '수학식 1'과 '수학식 2'를 조합하면 하기와 같다.
[수학식 3]
VNEG =(1+(R2÷R1) )×VREF2-(R2÷R1)×VREF1
즉, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2), 그리고 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)에 의해 결정된다. 만일 제 2 기준 전압(VREF2)이 접지 전압이라면 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 하기와 같다.
[수학식 4]
VNEG= -(R2÷R1)×VREF1
여기서 제 1 기준 전압(VREF1)이 1V 라면 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 하기와 같이 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)로 결정될 수 있다.
[수학식 5]
VNEG= -(R2÷R1)
음의 전압 레귤레이터(2122)는 다양한 레벨을 갖는 음의 읽기 전압(VNEG)을 생성하기 위하여 제 1 저항(R1) 또는 제 2 저항(R2)를 가변 저항으로 구성할 수 있다.
음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.
음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 약하게 턴-온 되거나 턴-오프 된다. 그리고 내부 전원 전압(VCCI)를 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 음의 읽기 전압(VNEG)으로 전달 되고 음의 읽기 전압(VNEG)의 전압 레벨이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2) 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다. 제 1 저항(R1) 및 제 2 저항(R2)을 작게 구성하여 전류 구동력을 높일 수 있다. 그러나 이러한 경우 메모리 장치(1110)의 전류 소모가 전체적으로 증가할 수 있다. 제 1 저항(R1) 및 제 2 저항(R2)의 경로의 작은 전류 구동력은 음의 읽기 전압(VNEG)이 낮은 음의 전압에서 상대적으로 높은 음의 전압으로 변경될 때 느린 목표 전압 안정화의 원인이 된다. 이러한 느린 목표 전압 안정화는 메모리 장치(1110)의 읽기 성능을 감소시킬 수 있다.
제 3 저항(R3)은 제 2 피모스 트랜지스터가 턴-온 될 때에는 피2(P2)가 내부 전원 전압(VCCI)에 가까운 전압이 되도록 하여 제 1 피모스 트랜지스터(PM1)를 턴-오프 시킬 수 있을 정도의 큰 저항으로 구성될 수 있다.
도 4는 도 3의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 4를 참조하면, 읽기 동작시 비선택 워드 라인에는 양의 전압(Vread)이 인가되고, 선택 워드 라인에는 메모리 셀 어레이(100)에 저장된 데이터를 판별하기 위한 목표 읽기 전압이 인가된다. 예를 들면, 읽기 동작시 비선택 워드 라인에는 4V~8V의 양의 전압이 인가될 수 있다.
읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 동작한다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1) 과 같거나 더 낮은 음의 펌핑 전압(VNEG_PUMP)을 생성한다. 또한 음의 펌핑 전압(VNEG_PUMP)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 제 1 피모스 트랜지스터(PM1)의 문턱 전압 절대치만큼 더 낮거나 그 보다 더 낮은 전압일 수 있다. T1~T2 구간 동안 음의 전압 레귤레이터(2122)의 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)를 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)의 전압 레벨이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로에 비해 더 크고 음의 읽기 전압(VNEG)의 변화가 피드2(FEED2)에 전달되는 데 필요한 시간 지연에 의해 음의 읽기 전압(VNEG)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. 상기의 언더슈트는 제 1 피모스 트랜지스터(PM1)가 턴-오프 되는 순간까지 발생할 수 있다. 음의 읽기 전압(VNEG)과 음의 펌핑 전압(VNEG_PUMP)의 차가 제 1 피모스 트랜지스터(PM1)의 문턱전압 절대치 이하가 되면 음의 읽기 전압(VNEG)은 더 이상 하강하지 않을 수 있다. 도 3의 피1(P1)의 위상 변화에 의해 T2~T3 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 약화 되고 도 3의 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 음의 읽기 전압(VNEG)로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)으로 상승하게 된다. 이때 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력이 작아서 음의 읽기 전압(VNEG)이 천천히 상승하고, 이때 제 1 음의 목표 읽기 전압(Vneg1) 생성에 많은 시간이 걸릴 수 있다.
제 1 음의 목표 읽기 전압(Vneg1)의 생성이 완료되면 로우 디코더(220)를 통하여 제 1 음의 목표 읽기 전압(Vneg1)이 메모리 셀 어레이(100)로 인가되고 T3~T4 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시적으로 저장될 수 있다.
제 2 읽기 동작의 목표 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고 제 2 음의 목표 읽기 전압(Vneg2)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭하게 된다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭할 때 접지 전압 또는 전원 전압과 같은 제 1 음의 목표 읽기 전압(Vneg1)과 제 2 음의 목표 읽기 전압(Vneg2) 사이에 있지 않는 전압을 거치지 않고 바로 제 2 음의 목표 전압(Vneg2)로 스위칭 할 수 있다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 제 1 저항(R1) 및 제 2 저항(R2)의 경로를 통해 음의 읽기 전압(VNEG)로 양의 전하가 전달되어 음의 읽기 전압(VNEG)가 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 이때 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력이 작아 음의 읽기 전압(VNEG)이 천천히 상승하게 되고 제 1 음의 목표 읽기 전압(Vneg1) 생성이 오래 걸릴 수 있다.
제 2 음의 목표 읽기 전압(Vneg2)의 생성이 완료되면 로우 디코더(220)를 통하여 제 2 음의 목표 읽기 전압(Vneg2)이 메모리 셀 어레이(100)로 인가되고 T5~T6 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시 저장될 수 있다.
도 5는 본 발명의 실시예에 따른 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 5를 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.
음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 턴-오프 된다. 그리고 내부 전원 전압(VCCI)을 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 음의 읽기 전압(VNEG)에 전달 되고 음의 읽기 전압(VNEG)이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다.
제 3 저항(R3)은 제 2 피모스 트랜지스터(PM2)가 턴-온이 될 때에는 피2(P2)가 내부 전원 전압(VCCI)에 가까운 전압이 되어 제 1 피모스 트랜지스터(PM1)을 턴-오프 시킬 수 있을 정도의 큰 저항으로 구성될 수 있다.
도 5의 음의 전압 레귤레이터(2122)는 전압 상승 장치(2123)을 포함하고 있다. 도 5의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.
전압 상승 장치(2123)는 음의 전압 레귤레이터(2122)의 출력 단자(VNEG)에 연결되고 제 2 증폭 회로의 출력 전압(P1)에 의해 제어를 받는다. 전압 상승 장치(2123)은 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 높을 때는 피1(P1)이 하이(high)가 되어 비활성화 되고, 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피1(P1)이 로우(low)가 되어 활성화 된다. 전압 상승 장치(2123)가 활성화 되면 음의 읽기 전압(VNEG)을 빠른 속도로 상승시킬 수 있다. 특히 음의 읽기 전압(VNEG)이 음의 목표 읽기 전압 보다 더 낮은 전압으로 언더슈트가 발생시 언더슈트된 전압에서 음의 목표 전압으로 빠르게 상승하도록 하는 역할을 할 수 있다. 전압 상승 장치(2123)는 하나 이상의 트랜지스터를 포함할 수 있고, 상기 하나 이상의 트랜지스터는 음의 전압 레귤레이터(2122)의 출력 단자(VNEG)에 연결될 수 있다. 또한 상기 하나 이상의 트랜지스터를 통해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)은 빠른 속도로 상승할 수 있다. 이때 상기 하나 이상의 트랜지스터의 전류 구동력은 제 1 저항(R1) 및 제 2 저항(R2)를 통한 전류 구동력 대비 훨씬 클 수 있다. 상기 하나 이상의 트랜지스터의 동작은 제 2 증폭회로(Amp2, 2142)의 출력인 피1(P1)의 전압에 의해 제어될 수 있다. 피1(P1)이 하이(high)이면 상기 하나 이상의 트랜지스터는 턴-오프 될 수 있고, 피1(P1)이 로우(low)이면 상기 하나 이상의 트랜지스터는 턴-온 될 수 있다. 따라서 전압 상승 장치(2123)는 음의 전압 레귤레이터(2122)의 출력 읽기 전압(VNEG)이 목표 읽기 전압에 빠르게 도달할 수 있도록 제어된다.
도 6은 본 발명의 실시예에 따른 음의 전압 레귤레이터(2122)를 구체적으로 설명하기 위한 도면이다.
도 6를 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.
음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 턴-오프 된다. 그리고 내부 전원 전압(VCCI)을 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 음의 읽기 전압(VNEG)에 전달 되고 음의 읽기 전압(VNEG)이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다.
제 3 저항(R3)은 제 2 피모스 트랜지스터(PM2)가 턴-온이 될 때에는 피2(P2)가 내부 전원 전압(VCCI)에 가까운 전압이 되어 제 1 피모스 트랜지스터(PM1)을 턴-오프 시킬 수 있을 정도의 큰 저항으로 구성될 수 있다.
도 6의 음의 전압 레귤레이터(2122)는 본 발명의 실시예에 따른 전압 상승 장치(2123)을 포함하고 있다. 도 6의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.
음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 높을 때는 피1(P1)이 하이(high)가 되어 제 3 피모스 트랜지스터(PM3)가 턴-오프 되고 엔1(N1)의 전압이 제 4 저항(R4)를 통한 음의 읽기 전압(VNEG)에 의해 제어되어 로우(low)가 되어 제 1 엔모스 트랜지스터(NM1)가 턴-오프 된다.
음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 3 피모스 트랜지스터(PM3)가 턴-온 된다. 또한 제 1 전압 상승 제어 신호(SEN_ENb)가 로우(low)가 되어 제 4 피모스 트랜지스터(PM4)가 턴-온 되어 제 4 피모스 트랜지스터(PM4)와 제 3 피모스 트랜지스터(PM3)에 연결된 내부 전원 전압(VCCI)에 의해 엔1(N1)이 하이(high)가 된다. 따라서 제 1 엔모스 트랜지스터(NM1)가 턴-온 되고 음의 읽기 전압(VNEG)은 내부 접지 전압(VSSI)을 소스로 하여 공급된 양의 전하에 의해 빠른 속도로 상승하게 된다. 이때 제 1 엔모스 트랜지스터(NM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력 대비 매우 크므로 빠른 속도로 음의 읽기 전압(VNEG)이 상승할 수 있다. 따라서 전압 상승 장치(2123)에 의해 음의 읽기 전압(VNEG)의 전압이 목표 전압 보다 낮은 경우 빠르게 목표 전압으로의 스위칭이 가능해 진다. 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭이 필요한 구간 동안 로우(low)로 인에이블 될 수 있다. 또는 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 미리 정해진 구간 동안 인에이블 될 수 있다.
제 4 저항(R4)은 제 3 피모스 트랜지스터(PM3)와 제 4 피모스 트랜지스터(PM4)가 턴-온이 될 때는 엔1(N1)이 제 1 엔모스 트랜지스터(NM1)가 턴-온 될 수 있는 내부 전원 전압(VCCI)에 가까운 전압이 될 수 있을 정도로 큰 저항으로 구성될 수 있다. 제 3 피모스 트랜지스터(PM3)와 제 4 피모스 트랜지스터(PM4)가 턴-오프 될 때는 엔1(N1)은 음의 읽기 전압(VNEG)에 가까운 전압 레벨이 되어 제 1 엔모스 트랜지스터(NM1)를 턴-오프 시킬 수 있다.
도 7은 도 6의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 7을 참조하면, 읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 활성화 된다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 되게 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1) 과 같거나 더 낮은 전압인 음의 펌핑 전압(VNEG_PUMP)을 생성한다. T1~T2 구간 동안 도 6의 음의 전압 레귤레이터(2122)의 피1(P1)이 하이(high)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)을 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로에 비해 더 크고 음의 읽기 전압(VNEG)의 변화가 피드2(FEED2)에 전달되는 데 필요한 시간 지연에 의해 음의 읽기 전압(VNEG)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. T1~T2 구간 동안 제 1 전압 상승 제어 신호(SEN_ENb)는 로우(low)를 유지하고 도 6의 제 4 피모스 트랜지스터(PM4)는 턴-온 상태를 유지한다. 또한 T1~T2 구간 중 앞의 구간 동안 피1(P1)이 하이(high)가 되어 제 3 피모스 트랜지스터(PM3)는 턴-오프 상태를 유지할 수 있고, 제 1 엔모스 트랜지스터(NM1) 역시 턴-오프 상태를 유지할 수 있다.
제 1 피모스 트랜지스터(PM1)에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 낮은 전압으로 하강하면, 피1(P1)이 로우(low)가 되고, 도 6의 제 3 피모스 트랜지스터(PM3)가 턴-온 되고 결과적으로 제 1 엔모스 트랜지스터(NM1)가 턴-온 되게 된다. 이때 제 1 엔모스 트랜지스터(NM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력 대비 매우 크므로 도 4의 경우 대비 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 아래로 언더슈트(undershoot)되는 정도가 더 작게 된다. 점선은 도 4에서의 음의 읽기 전압(VNEG)의 파형을 도시한 것이다. 또한 T1~T2 구간 중 후반의 구간 동안 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)로 상승하는 기울기 역시 도 4의 경우 대비 더 가파르게 형성될 수 있다. 그리고 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)에 도달하기 전 제 1 전압 상승 제어 신호(SEN_ENb)가 하이(high)로 디스에이블 되면 T2~T3 구간에서 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되고 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하를 전달 받게 되고 음의 읽기 전압(VNEG)이 상승하여 제 1 음의 목표 읽기 전압(Vneg1)가 된다. 이때의 음의 읽기 전압(VNEG) 상승의 기울기는 제 1 엔모스 트랜지스터(NM1)가 턴-온 된 구간 대비 더 작을 수 있다.
T1~T3 구간 동안 도 4의 경우 대비 음의 읽기 전압(VNEG)이 빠르고 안정적으로 제 1 음의 목표 읽기 전압(Vneg1)으로 스위칭 될 수 있다.
제 1 음의 목표 읽기 전압(Vneg1)의 생성이 완료되면 로우 디코더(220)를 통하여 제 1 음의 목표 읽기 전압(Vneg1)이 메모리 셀 어레이(100)로 인가되고 T3~T4 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시 저장될 수 있다.
제 2 읽기 동작의 목표 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고 제 2 음의 목표 읽기 전압(Vneg2)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 또한 도 7과 같이 제 1 음의 목표 읽기 전압(Vneg1)에서 내부 접지 전압(VSSI)이나 내부 전원 전압(VCCI) 등 다른 전압을 거치지 않고 바로 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 될 수 있다.
제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 되게 된다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭할 때 접지 전압 또는 전원 전압과 같은 제 1 음의 목표 읽기 전압(Vneg1)과 제 2 음의 목표 읽기 전압(Vneg2) 사이에 있지 않은 어떤 전압을 거치지 않고 바로 제 2 음의 목표 전압(Vneg2)로 스위칭 할 수 있다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 도 6의 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 또한 제 1 전압 상승 제어 신호(SEN_ENb) 및 피1(P1)의 위상에 의해 제 3 및 제 4 피모스 트랜지스터(PM3, PM4)가 턴-온 되고 제 1 엔모스 트랜지스터(NM1)가 턴-온 되어 제 1 엔모스 트랜지스터(NM1)를 통해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)이 빠른 속도로 상승할 수 있다.
도 7과 달리 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 도달하기 전 제 1 전압 상승 제어 신호(SEN_ENb)가 하이(high)로 디스에이블 되면 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되고 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하를 전달 받아 음의 읽기 전압(VNEG)이 상승하여 제 2 음의 목표 읽기 전압(Vneg2)에 도달하게 된다. 이때의 음의 읽기 전압(VNEG) 상승의 기울기는 제 1 엔모스 트랜지스터(NM1)가 턴-온 된 구간에서의 음의 읽기 전압(VNEG) 상승의 기울기 대비 더 작을 수 있다.
제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 미리 정해진 구간 동안 인에이블 될 수 있다. 제 1 전압 상승 제어 신호(SEN_ENb)가 인에이블 되는 구간을 짧게 하면 음의 읽기 전압(VNEG)이 목표 읽기 전압에 도달하기 전에 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되어 목표 전압 안정화가 느려질 수 있고, 제 1 전압 상승 제어 신호(SEN_ENb)가 인에이블 되는 구간을 길게 하면 음의 읽기 전압(VNEG)이 목표 전압 보다 더 높은 전압까지 상승하여 다시 음의 읽기 전압(VNEG)을 목표 읽기 전압으로 하강하여야 하므로 목표 전압 안정화가 느려질 수 있다. 따라서 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 적당한 크기의 미리 정해진 구간 동안 인에이블 될 수 있도록 제어되어야 한다.
제 2 음의 목표 읽기 전압(Vneg2)의 생성이 완료되면 로우 디코더(220)를 통하여 제 2 음의 목표 읽기 전압(Vneg2)이 메모리 셀 어레이(100)로 인가되고 T5~T6 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시 저장될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)를 통해 음의 전하을 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 목표 읽기 전압이 -1V인 경우를 보자. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 그 결과 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고 음의 읽기 전압(VNEG)이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 상승할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력(P1)은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력(P1)에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.
음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)이 턴-오프 된다. 내부 전원 전압(VCCI)을 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 전달되고 음의 읽기 전압(VNEG)이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다.
도 8의 음의 전압 레귤레이터(2122)는 본 발명의 다른 실시예에 따른 전압 상승 장치(2123)을 포함하고 있다. 도 8의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.
음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 높을 때는 제 2 피모스 트랜지스터(PM2)가 턴-오프 되고 피2(P2)가 로우(low)가 되어 제 2 엔모스 트랜지스터(NM2)가 턴-오프 된다.
음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 턴-오프 된다. 내부 전원 전압(VCCI)를 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 전달 되고 그 결과 음의 읽기 전압(VNEG)이 상승한다. 또한 제 2 엔모스 트랜지스터(NM2)가 턴-온 되고 음의 읽기 전압(VNEG)은 제 2 엔모스 트랜지스터(NM2)와 제 2 피모스 트랜지스터(PM2)에 연결된 내부 전원 전압(VCCI)을 통해 공급된 양의 전하에 의해 빠르게 상승하게 된다. 제 2 엔모스 트랜지스터(NM2)와 제 2 피모스 트랜지스터(PM2)의 전류 구동력은 매우 크므로 제 1 저항(R1) 및 제 2 저항(R2)의 경로만을 사용하는 경우 대비 음의 읽기 전압(VNEG)을 더 빠르게 상승시킬 수 있다. 제 2 엔모스 트랜지스터(NM2)는 게이트 단자와 소스 단자가 서로 연결되는 다이오드 형태로 구현될 수 있고, 별도의 제어 신호를 필요로 하지 않을 수 있다.
제 2 엔모스 트랜지스터(NM2)는 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 더 낮고, 음의 읽기 전압(VNEG)과 목표 읽기 전압 간의 차이가 클수록 전류 구동력이 더 클 수 있다. 또한 음의 읽기 전압(VNEG)이 상승하면서 음의 읽기 전압(VNEG)과 목표 읽기 전압 간의 차이가 작아질수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력이 작아지게 된다. 따라서 제 2 엔모스 트랜지스터(NM2)에 의해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)ㅇ 목표 읽기 전압 보다 더 높은 전압으로 상승하지 않을 수 있다. 따라서 음의 읽기 전압(VNEG)이 안정적으로 목표 읽기 전압에 도달할 수 있다.
결과적으로 전압 상승 장치(2123)에 의해 시작 전압이 목표 읽기 전압 보다 낮은 경우 빠르고 안정적으로 목표 읽기 전압으로의 스위칭이 가능해 지게 되고 메모리 장치의 읽기 성능이 향상될 수 있다.
도 9는 도 8의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 9를 참조하면, 먼저 읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 활성화 된다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1)과 같거나 더 낮은 전압인 음의 펌핑 전압(VNEG_PUMP)을 생성한다. T1~T2 구간 동안 음의 전압 레귤레이터(2122)의 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)를 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 강한 전류 구동력 및 제 1 저항 및 제 2 저항 경로의 약한 전류 구동력에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. 제 1 피모스 트랜지스터(PM1)에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 낮은 전압으로 하강하면, 피1(P1)이 로우(low)가 되어 제 2 피모스 트랜지스터(PM2)가 턴-온 되고, 피2(P2)가 하이(high)가 된다. 또한 제 2 엔모스 트랜지스터(NM2)가 턴-온 되어 T2~T3 구간에서 음의 읽기 전압(VNEG)이 제 2 피모스 트랜지스터(PM2) 및 제 2 엔모스 트랜지스터(NM2)의 경로를 통해 내부 전원 전압(VCCI)으로부터 공급된 양의 전하에 의해 빠르게 상승하게 된다. 이때 제 2 엔모스 트랜지스터(NM2) 및 제 2 피모스 트랜지스터(PM2)에 의한 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로의 전류 구동력 대비 매우 크므로 도 4의 경우 대비 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 아래로 언더슈트(undershoot)되는 정도가 더 작게 된다. 점선은 도 4에서의 음의 읽기 전압(VNEG)의 파형을 도시한 것이다. 또한 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)로 상승하는 기울기 역시 도 4의 경우 대비 더 가파르게 형성될 수 있다. 또한 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)에 접근할수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력이 약화되어 음의 읽기 전압(VNEG)이 상승하는 기울기가 작아질 수 있다. 결과적으로 음의 읽기 전압(VNEG)이 빠르고 안정적으로 제 1 음의 목표 읽기 전압(Vneg1)으로 스위칭 될 수 있다.
제 1 음의 목표 읽기 전압(Vneg1)의 생성이 완료되면 로우 디코더(220)를 통하여 제 1 음의 목표 읽기 전압(Vneg1)이 메모리 셀 어레이(100)로 인가되고 T3~T4 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시적으로 저장될 수 있다.
제 2 읽기 동작의 목표 읽기 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고, 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 내부 접지 전압(VSSI)이나 내부 전원 전압(VCCI)을 거치지 않고 바로 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 될 수 있다.
제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 2 음의 목표 읽기 전압(Vneg2)으로 제 1 음의 목표 읽기 전압(Vneg1)이 상승하게 된다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 또한 제 2 엔모스 트랜지스터(NM2) 및 제 2 피모스 트랜지스터(PM2)를 통해 내부 전원 전압(VCCI)으로부터 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)이 빠른 속도로 상승하여 제 2 음의 목표 읽기 전압(Vneg2)에 도달하게 된다. 또한 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 접근할수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력은 약화되게 된다. 따라서 음의 읽기 전압(VNEG)의 상승 기울기는 음의 읽기 전압(VNEG)과 제 2 음의 목표 읽기 전압(Vneg2)와의 차가 클수록 가파르고 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 다가갈수록 작아지게 된다. 따라서 빠르고 안정적으로 제 2 음의 목표 읽기 전압(Vneg2)가 생성될 수 있다.
제 2 음의 목표 읽기 전압(Vneg2)의 생성이 완료되면 로우 디코더(220)를 통하여 제 2 음의 목표 읽기 전압(Vneg2)이 메모리 셀 어레이(100)로 인가되고 T5~T6 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시적으로 저장될 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1110: 메모리 장치 100: 메모리 셀 어레이
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼부 240: 칼럼 디코더
250: 입출력 회로 300: 제어 회로
211: 양의 전압 생성 장치 212: 음의 전압 생성 장치
BL: 비트 라인 PL: 페이지 라인

Claims (33)

  1. 제 1 음의 전압을 생성하는 음의 전압 펌프; 및
    상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터를 포함하고,
    상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 증폭 회로를 포함하고, 상기 증폭 회로의 출력 전압에 따라 상기 출력 단자의 전압을 상승시키는 전압 상승 장치를 포함하며,
    상기 전압 상승 장치는 상기 제 2 음의 전압이 다른 전압으로 스위칭될 때 설정 구간 동안 상기 출력 단자의 전압을 상승시키는 전압 생성 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전압 상승 장치는 상기 출력 단자에 연결되는 제 1 트랜지스터를 포함하는 전압 생성 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 턴-온 되고,
    상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 전압 생성 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제 1 트랜지스터는 제 1 제어 신호에 의해 제어되고, 상기 음의 전압 레귤레이터의 목표 출력 전압이 변경될 때 상기 제 1 제어 신호에 응답하여 미리 정해진 시간 동안 턴-온 되는 전압 생성 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 전압 상승 장치는 게이트가 상기 증폭 회로의 출력 단자에 연결된 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 상기 제 1 트랜지스터를 턴-온 시키는 전압 생성 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 전압 상승 장치는 상기 제 2 트랜지스터와 연결되고 제 1 제어 신호에 의해 제어되는 제 3 트랜지스터를 포함하고,
    상기 제 1 제어 신호는 상기 음의 전압 레귤레이터의 출력 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 상기 제 3 트랜지스터를 턴-온 시키는 전압 생성 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제 1 트랜지스터의 소스 또는 드레인 중 어느 하나는 접지 전압에 연결된 전압 생성 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-오프 되는 전압 생성 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
    상기 제 1 저항을 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 전압 생성 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 음의 전압 레귤레이터는 상기 출력 단자와 상기 음의 전압 펌프 사이에 연결되어 상기 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-온 되는 전압 생성 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자와 상기 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터 사이에 연결되는 전압 생성 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제 1 트랜지스터는 게이트와 소스가 서로 연결된 구조를 가지는 전압 생성 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압과 상기 제 2 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 전압 생성 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-오프 되는 전압 생성 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제 1 트랜지스터는 엔모스 트랜지스터인 전압 생성 회로.
  16. 메모리 셀 어레이;
    제 1 음의 전압을 생성하는 음의 전압 펌프;
    상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터; 및
    상기 제 2 음의 전압을 상기 메모리 셀 어레이에 인가하는 로우 디코더를 포함하고,
    상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 증폭 회로를 포함하고, 상기 출력 단자에 연결되고 상기 증폭 회로의 출력 전압에 의해 제어되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고,
    상기 전압 상승 장치는 상기 제 2 음의 전압이 다른 전압으로 스위칭될 때 설정 구간 동안 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압을 상승시키는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 턴-온 되는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 전압 상승 장치는 제 1 제어 신호에 의해 제어되는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제 1 제어 신호는 상기 출력 단자의 목표 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 제 1 트랜지스터가 턴-온 되도록 제어되는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
    상기 출력 단자의 전압은 상기 제 1 저항을 통해 공급된 전하에 의해 상승하는 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 음의 전압 레귤레이터는 상기 출력 단자와 상기 음의 전압 펌프 사이에 연결된 제 2 트랜지스터를 포함하고,
    상기 출력 단자의 전압은 상기 제 2 트랜지스터를 통해 공급된 전하에 의해 하강하는 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제 2 트랜지스터는 상기 증폭 회로의 상기 출력 전압에 의해 제어되고, 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-온 되는 메모리 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 전압 상승 장치는 상기 증폭 회로의 상기 출력 전압에 의해 제어되고 상기 제 1 트랜지스터와 연결되는 제 2 트랜지스터를 포함하는 메모리 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제 1 트랜지스터의 게이트와 소스가 상기 제 2 트랜지스터의 드레인에 연결되는 메모리 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자의 전압과 상기 제 2 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 메모리 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제 1 트랜지스터는 엔모스 트랜지스터인 메모리 장치.
  27. 메모리 셀 어레이;
    제 1 음의 전압을 생성하는 음의 전압 펌프;
    상기 제 1 음의 전압에 따라 제 2 음의 전압 및 상기 제 2 음의 전압 보다 높은 제 3 음의 전압을 생성하고, 출력 단자를 통해 상기 제 2 음의 전압 및 상기 제 3 음의 전압을 출력하는 음의 전압 레귤레이터;
    상기 제 2 음의 전압과 상기 제 3 음의 전압을 메모리 셀 어레이에 순차적으로 인가하는 로우 디코더; 및
    상기 제 2 음의 전압과 상기 제 3 음의 전압에 응답하여 상기 메모리 셀 어레이로부터 출력된 데이터를 저장하는 페이지 버퍼를 포함하고,
    상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 증폭 회로를 포함하고, 상기 출력 단자에 연결되어 상기 증폭 회로의 출력 전압에 의해 제어되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고,
    상기 전압 상승 장치는 상기 제 2 음의 전압이 상기 제 3 음의 전압으로 스위칭될 때 설정 구간 동안 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 제 2 음의 전압에서 상기 제 3 음의 전압으로 상승시키는 메모리 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제 1 트랜지스터는 제 1 제어 신호에 따라 상기 출력 단자의 목표 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 턴-온 되는 메모리 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
    상기 제 1 저항을 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 메모리 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 전압 상승 장치는 상기 제 1 트랜지스터와 연결되고, 상기 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터를 포함하는 메모리 장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 제 1 트랜지스터는 상기 출력 단자와 상기 제 2 트랜지스터 사이에 다이오드 형태로 연결되는 메모리 장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 음의 전압과 상기 제 3 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 메모리 장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제 1 트랜지스터는 엔모스 트랜지스터인 메모리 장치.
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